JP2001007696A - 論理ゲートおよびそれを用いた半導体装置 - Google Patents
論理ゲートおよびそれを用いた半導体装置Info
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Abstract
(57)【要約】
【課題】 ECLゲートより低電力で、CMOSゲート
より高速で、両者と混在して使用可能なNMOSの論理
ゲート、それを用いた半導体装置を提供する。 【解決手段】 インバータゲートであって、NMOSト
ランジスタからなるNMOSスイッチMNS−1と、バ
イアス回路のNMOSトランジスタのオン特性により電
圧−電流特性が制御可能なPMOSトランジスタからな
る制御負荷MPL−1とから構成され、制御負荷MPL
−1を論理スレッショルドレベルが安定化されるように
制御したり、あるいは動作速度が最適になるように制御
する。高速動作(通常動作)時にはゲート制御電圧VG
Gに正規の電圧を与え、またスタンバイ時や低速動作時
には、ゲート制御電圧VGGを電源電圧VDDに近づ
け、さらにIDDQテスト時には、ゲート制御電圧VG
Gの電圧をスタンバイ時や低速動作時よりもさらに高電
位にする。
より高速で、両者と混在して使用可能なNMOSの論理
ゲート、それを用いた半導体装置を提供する。 【解決手段】 インバータゲートであって、NMOSト
ランジスタからなるNMOSスイッチMNS−1と、バ
イアス回路のNMOSトランジスタのオン特性により電
圧−電流特性が制御可能なPMOSトランジスタからな
る制御負荷MPL−1とから構成され、制御負荷MPL
−1を論理スレッショルドレベルが安定化されるように
制御したり、あるいは動作速度が最適になるように制御
する。高速動作(通常動作)時にはゲート制御電圧VG
Gに正規の電圧を与え、またスタンバイ時や低速動作時
には、ゲート制御電圧VGGを電源電圧VDDに近づ
け、さらにIDDQテスト時には、ゲート制御電圧VG
Gの電圧をスタンバイ時や低速動作時よりもさらに高電
位にする。
Description
【0001】
【発明の属する技術分野】本発明は、論理ゲートの回路
技術に関し、特に論理ゲートの速度性能、電力性能の向
上に好適は論理ゲートおよびそれを用いた半導体装置に
適用して有効な技術に関する。
技術に関し、特に論理ゲートの速度性能、電力性能の向
上に好適は論理ゲートおよびそれを用いた半導体装置に
適用して有効な技術に関する。
【0002】
【従来の技術】たとえば、本発明者が検討した技術とし
て、論理ゲートには、速度性能に最も優れたECL(Em
itter Coupled Logic )ゲート、集積性に最も優れたC
MOS(Complementary Metal Oxide Semiconductor )
ゲート、ECLゲートに比べて低電力で、CMOSゲー
トに比べて高速なBi−CMOS(Bipolar-CMOS)ゲー
トや、これらのECLゲート、CMOSゲートを混在し
た混在回路などがあり、これらの回路は目的に応じて選
択されて用いられている。
て、論理ゲートには、速度性能に最も優れたECL(Em
itter Coupled Logic )ゲート、集積性に最も優れたC
MOS(Complementary Metal Oxide Semiconductor )
ゲート、ECLゲートに比べて低電力で、CMOSゲー
トに比べて高速なBi−CMOS(Bipolar-CMOS)ゲー
トや、これらのECLゲート、CMOSゲートを混在し
た混在回路などがあり、これらの回路は目的に応じて選
択されて用いられている。
【0003】なお、このような論理ゲートに関する技術
としては、たとえば昭和59年11月30日、社団法人
電子通信学会編、株式会社オーム社発行の「LSIハン
ドブック」P129〜P158に記載される技術などが
挙げられる。
としては、たとえば昭和59年11月30日、社団法人
電子通信学会編、株式会社オーム社発行の「LSIハン
ドブック」P129〜P158に記載される技術などが
挙げられる。
【0004】
【発明が解決しようとする課題】ところで、前記のよう
な各論理ゲートについて、本発明者が検討した結果、以
下のようなことが明らかとなった。
な各論理ゲートについて、本発明者が検討した結果、以
下のようなことが明らかとなった。
【0005】(1).ECLゲート ECLゲートは、速度性能に最も優れた論理ゲートでは
あるが、高速性を引き出す(狭振幅、安定な論理スレッ
ショルドレベル、低出力インピーダンス)ために、高電
力(3〜4V電源+垂れ流し電流)、低集積密度(回路
複雑、部品点数多、発熱密度制約)などの欠点がある。
特に今後、集積度を向上していく場合は発熱が大きな問
題になる。
あるが、高速性を引き出す(狭振幅、安定な論理スレッ
ショルドレベル、低出力インピーダンス)ために、高電
力(3〜4V電源+垂れ流し電流)、低集積密度(回路
複雑、部品点数多、発熱密度制約)などの欠点がある。
特に今後、集積度を向上していく場合は発熱が大きな問
題になる。
【0006】(2).CMOSゲート CMOSゲートは、集積性に最も優れた論理ゲートでは
あるが、ゲート入力容量大、大振幅、PMOSトランジ
スタも使用(遅い正孔による電流を用いるため)、EC
Lゲートに比べて論理機能が乏しいなどの理由により、
速度性能がECLゲートに比べて大幅に劣る(約1/2
以下)。
あるが、ゲート入力容量大、大振幅、PMOSトランジ
スタも使用(遅い正孔による電流を用いるため)、EC
Lゲートに比べて論理機能が乏しいなどの理由により、
速度性能がECLゲートに比べて大幅に劣る(約1/2
以下)。
【0007】(3).Bi−CMOSゲート Bi−CMOSゲートは、ECLゲートに比べて低電力
で、CMOSゲートに比べて高速ではあるが、回路構成
が複雑な割には速くない。
で、CMOSゲートに比べて高速ではあるが、回路構成
が複雑な割には速くない。
【0008】(4).ECLゲート・CMOSゲート混在回
路 ECLゲート・CMOSゲート混在回路は、ECLレベ
ル→CMOSレベル変換の高速動作が困難なため、EC
Lゲートの高速性を活かすためには、ECLゲートとC
MOSゲートを細かなレベルで混在させることができな
い。直接、ECLレベルを受けられないのは、CMOS
ゲートの論理スレッショルドレベルがデバイスばらつき
に対して大きく変動するためである。また、何らかの方
法でデバイスを安定させたとしても、NMOSトランジ
スタ、PMOSトランジスタともに完全にOFFせず、
リーク電流が発生してIDDQテスト(CMOS電源リ
ークテスト)の妨げになる。
路 ECLゲート・CMOSゲート混在回路は、ECLレベ
ル→CMOSレベル変換の高速動作が困難なため、EC
Lゲートの高速性を活かすためには、ECLゲートとC
MOSゲートを細かなレベルで混在させることができな
い。直接、ECLレベルを受けられないのは、CMOS
ゲートの論理スレッショルドレベルがデバイスばらつき
に対して大きく変動するためである。また、何らかの方
法でデバイスを安定させたとしても、NMOSトランジ
スタ、PMOSトランジスタともに完全にOFFせず、
リーク電流が発生してIDDQテスト(CMOS電源リ
ークテスト)の妨げになる。
【0009】一般的なレベル変換回路が遅いのは、安定
な論理スレッショルドレベルと信号増幅作用を得るため
に、差動増幅器とカレントミラー(カレントミラーは遅
い、特にOFF動作は自らの電位を動かす電流が減少す
るためにとても遅くなる)による構成をとるためであ
る。そのため、ECLゲート部分とCMOSゲート部分
は、大きな切り分けが必要で、それぞれの特徴を活かし
た細かいレベルでの最適化ができないなどの問題点が考
えられる。
な論理スレッショルドレベルと信号増幅作用を得るため
に、差動増幅器とカレントミラー(カレントミラーは遅
い、特にOFF動作は自らの電位を動かす電流が減少す
るためにとても遅くなる)による構成をとるためであ
る。そのため、ECLゲート部分とCMOSゲート部分
は、大きな切り分けが必要で、それぞれの特徴を活かし
た細かいレベルでの最適化ができないなどの問題点が考
えられる。
【0010】そこで、本発明の目的は、論理ゲートの速
度性能、電力性能に着目し、ECLゲートより低電力
で、CMOSゲートより高速で、両者と混在して使用す
ることができるNMOSの論理ゲート、およびそれを用
いた半導体装置を提供するものである。
度性能、電力性能に着目し、ECLゲートより低電力
で、CMOSゲートより高速で、両者と混在して使用す
ることができるNMOSの論理ゲート、およびそれを用
いた半導体装置を提供するものである。
【0011】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0013】すなわち、本発明による論理ゲートは、抵
抗値が電気的に信号レベルや速度的な最適値に制御され
た負荷を持つNMOS論理ゲートであり、入力信号によ
り制御されるNMOSトランジスタからなるNMOSス
イッチと、制御電圧が入力され、この制御電圧を生成す
るためのバイアス回路に含まれるNMOSトランジスタ
のオン特性により電圧−電流特性が制御可能な制御負荷
とを有し、NMOSスイッチおよび制御負荷が電源電圧
と接地電圧間に直列接続され、NMOSスイッチと制御
負荷との接続ノードから出力信号が出力されるように構
成されるものである。
抗値が電気的に信号レベルや速度的な最適値に制御され
た負荷を持つNMOS論理ゲートであり、入力信号によ
り制御されるNMOSトランジスタからなるNMOSス
イッチと、制御電圧が入力され、この制御電圧を生成す
るためのバイアス回路に含まれるNMOSトランジスタ
のオン特性により電圧−電流特性が制御可能な制御負荷
とを有し、NMOSスイッチおよび制御負荷が電源電圧
と接地電圧間に直列接続され、NMOSスイッチと制御
負荷との接続ノードから出力信号が出力されるように構
成されるものである。
【0014】この構成において、制御負荷を、バイアス
回路に含まれるNMOSトランジスタのばらつきに対し
て、論理ゲートの論理スレッショルドレベルが安定化さ
れるように制御したり、あるいは論理ゲートの動作速度
が最適になるように制御する手段を有するものである。
回路に含まれるNMOSトランジスタのばらつきに対し
て、論理ゲートの論理スレッショルドレベルが安定化さ
れるように制御したり、あるいは論理ゲートの動作速度
が最適になるように制御する手段を有するものである。
【0015】また、本発明による半導体装置は、論理ゲ
ートと、ECLゲートとの直接接続を含むように構成さ
れたり、あるいは論理ゲートと、CMOSゲートとの直
接接続を含むように構成されるものである。
ートと、ECLゲートとの直接接続を含むように構成さ
れたり、あるいは論理ゲートと、CMOSゲートとの直
接接続を含むように構成されるものである。
【0016】この構成において、スタンバイ時には、通
常動作時に比べて制御電圧を電源電圧に近づけて、制御
負荷の負荷抵抗を高抵抗にして動作させ、またIDDQ
テスト時には、スタンバイ時に比べて制御電圧を高電位
にして、制御負荷の負荷抵抗をOFFにするようにした
ものである。
常動作時に比べて制御電圧を電源電圧に近づけて、制御
負荷の負荷抵抗を高抵抗にして動作させ、またIDDQ
テスト時には、スタンバイ時に比べて制御電圧を高電位
にして、制御負荷の負荷抵抗をOFFにするようにした
ものである。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図1および図2は本発明の
一実施の形態である論理ゲートを示す回路図、図3およ
び図4は本実施の形態において、論理ゲートのバイアス
回路を示す回路図、図5および図6は論理ゲートの変形
例を示す回路図、図7はバイアス回路の変形例を示す回
路図、図8および図9は複合型の論理ゲートを示す回路
図、図10および図11は図8および図9の等価論理を
示す論理図、図12はIDDQテスト方式のバイアス回
路を示す回路図、図13はスタンバイ方式のバイアス回
路を示す回路図、図14は本実施の形態の論理ゲートを
用いたLSIを示す論理図である。
に基づいて詳細に説明する。図1および図2は本発明の
一実施の形態である論理ゲートを示す回路図、図3およ
び図4は本実施の形態において、論理ゲートのバイアス
回路を示す回路図、図5および図6は論理ゲートの変形
例を示す回路図、図7はバイアス回路の変形例を示す回
路図、図8および図9は複合型の論理ゲートを示す回路
図、図10および図11は図8および図9の等価論理を
示す論理図、図12はIDDQテスト方式のバイアス回
路を示す回路図、図13はスタンバイ方式のバイアス回
路を示す回路図、図14は本実施の形態の論理ゲートを
用いたLSIを示す論理図である。
【0018】まず、図1および図2により、本実施の形
態の論理ゲートの構成の一例を説明する。図1はインバ
ータゲート(NMOS−INV)、図2は2入力否定論
理和ゲート(NMOS−NOR)をそれぞれ示す。
態の論理ゲートの構成の一例を説明する。図1はインバ
ータゲート(NMOS−INV)、図2は2入力否定論
理和ゲート(NMOS−NOR)をそれぞれ示す。
【0019】図1に示すインバータゲートは、NMOS
トランジスタからなるNMOSスイッチMNS−1と、
バイアス回路のNMOSトランジスタのオン特性により
電圧−電流特性が制御可能なPMOSトランジスタから
なる制御負荷MPL−1とから構成され、NMOSスイ
ッチMNS−1および制御負荷MPL−1が電源電圧V
DDと接地電圧VSSとの間に直列接続され、NMOS
スイッチMNS−1と制御負荷MPL−1との接続ノー
ドから出力信号OUTが出力されるように構成されてい
る。
トランジスタからなるNMOSスイッチMNS−1と、
バイアス回路のNMOSトランジスタのオン特性により
電圧−電流特性が制御可能なPMOSトランジスタから
なる制御負荷MPL−1とから構成され、NMOSスイ
ッチMNS−1および制御負荷MPL−1が電源電圧V
DDと接地電圧VSSとの間に直列接続され、NMOS
スイッチMNS−1と制御負荷MPL−1との接続ノー
ドから出力信号OUTが出力されるように構成されてい
る。
【0020】NMOSスイッチMNS−1のNMOSト
ランジスタは、ゲートに入力される入力信号INにより
制御され、ソースが接地電圧VSSに、ドレインが制御
負荷MPL−1のPMOSトランジスタのドレインにそ
れぞれ接続されている。制御負荷MPL−1のPMOS
トランジスタは、ゲートに入力されるゲート制御電圧V
GGにより制御され、ソースが電源電圧VDDに、ドレ
インがNMOSスイッチMNS−1のNMOSトランジ
スタのドレインにそれぞれ接続されている。このNMO
SスイッチMNS−1と制御負荷MPL−1との共通接
続されたドレインから出力信号OUTが取り出される。
ランジスタは、ゲートに入力される入力信号INにより
制御され、ソースが接地電圧VSSに、ドレインが制御
負荷MPL−1のPMOSトランジスタのドレインにそ
れぞれ接続されている。制御負荷MPL−1のPMOS
トランジスタは、ゲートに入力されるゲート制御電圧V
GGにより制御され、ソースが電源電圧VDDに、ドレ
インがNMOSスイッチMNS−1のNMOSトランジ
スタのドレインにそれぞれ接続されている。このNMO
SスイッチMNS−1と制御負荷MPL−1との共通接
続されたドレインから出力信号OUTが取り出される。
【0021】図2に示す2入力否定論理和ゲートは、N
MOSトランジスタからなるNMOSスイッチMNS−
21,MNS−22と、バイアス回路のNMOSトラン
ジスタのオン特性により電圧−電流特性が制御可能なP
MOSトランジスタからなる制御負荷MPL−2とから
構成され、並列接続されたNMOSスイッチMNS−2
1,MNS−22および制御負荷MPL−2とが電源電
圧VDDと接地電圧VSSとの間に直列接続され、NM
OSスイッチMNS−21,MNS−22と制御負荷M
PL−2との接続ノードから出力信号OUTが出力され
るように構成されている。
MOSトランジスタからなるNMOSスイッチMNS−
21,MNS−22と、バイアス回路のNMOSトラン
ジスタのオン特性により電圧−電流特性が制御可能なP
MOSトランジスタからなる制御負荷MPL−2とから
構成され、並列接続されたNMOSスイッチMNS−2
1,MNS−22および制御負荷MPL−2とが電源電
圧VDDと接地電圧VSSとの間に直列接続され、NM
OSスイッチMNS−21,MNS−22と制御負荷M
PL−2との接続ノードから出力信号OUTが出力され
るように構成されている。
【0022】NMOSスイッチMNS−21のNMOS
トランジスタは、ゲートに入力される入力信号IN1に
より制御され、ソースが接地電圧VSSに、ドレインが
制御負荷MPL−2のPMOSトランジスタのドレイン
にそれぞれ接続されている。NMOSスイッチMNS−
22のNMOSトランジスタは、ゲートに入力される入
力信号IN2により制御され、ソースが接地電圧VSS
に、ドレインが制御負荷MPL−2のPMOSトランジ
スタのドレインにそれぞれ接続されている。制御負荷M
PL−2のPMOSトランジスタは、ゲートに入力され
るゲート制御電圧VGGにより制御され、ソースが電源
電圧VDDに、ドレインがNMOSスイッチMNS−2
1,MNS−22のNMOSトランジスタのドレインに
それぞれ接続されている。このNMOSスイッチMNS
−21,MNS−22と制御負荷MPL−2との共通接
続されたドレインから出力信号OUTが取り出される。
トランジスタは、ゲートに入力される入力信号IN1に
より制御され、ソースが接地電圧VSSに、ドレインが
制御負荷MPL−2のPMOSトランジスタのドレイン
にそれぞれ接続されている。NMOSスイッチMNS−
22のNMOSトランジスタは、ゲートに入力される入
力信号IN2により制御され、ソースが接地電圧VSS
に、ドレインが制御負荷MPL−2のPMOSトランジ
スタのドレインにそれぞれ接続されている。制御負荷M
PL−2のPMOSトランジスタは、ゲートに入力され
るゲート制御電圧VGGにより制御され、ソースが電源
電圧VDDに、ドレインがNMOSスイッチMNS−2
1,MNS−22のNMOSトランジスタのドレインに
それぞれ接続されている。このNMOSスイッチMNS
−21,MNS−22と制御負荷MPL−2との共通接
続されたドレインから出力信号OUTが取り出される。
【0023】なお、図2のような否定論理和ゲートの場
合には、同様に、NMOSスイッチMNS−21,MN
S−22にNMOSスイッチを並列に接続して、3入力
否定論理和ゲートを構成することができ、このようにN
MOSスイッチMNS−xの並列数を増やせば、3入力
以上の否定論理和ゲートを構成することも可能である。
合には、同様に、NMOSスイッチMNS−21,MN
S−22にNMOSスイッチを並列に接続して、3入力
否定論理和ゲートを構成することができ、このようにN
MOSスイッチMNS−xの並列数を増やせば、3入力
以上の否定論理和ゲートを構成することも可能である。
【0024】前記図1のインバータゲート、前記図2の
否定論理和ゲートのゲート制御電圧VGGは、図3、図
4に示すようなバイアス回路によって生成される。図3
のバイアス回路を使用すれば、入力論理スレッショルド
レベルが安定するため、ECLレベルなどの狭振幅信号
を安定に直接受けることができる。図4のバイアス回路
を使用すれば、出力立ち上がり時の駆動能力と、出力立
ち下がり時の駆動能力がほぼ等しくなり、より高速動作
が可能になる。
否定論理和ゲートのゲート制御電圧VGGは、図3、図
4に示すようなバイアス回路によって生成される。図3
のバイアス回路を使用すれば、入力論理スレッショルド
レベルが安定するため、ECLレベルなどの狭振幅信号
を安定に直接受けることができる。図4のバイアス回路
を使用すれば、出力立ち上がり時の駆動能力と、出力立
ち下がり時の駆動能力がほぼ等しくなり、より高速動作
が可能になる。
【0025】図3に示すバイアス回路は、NMOSトラ
ンジスタMNB−3と、PMOSトランジスタMPB−
3とから構成されている。NMOSトランジスタMNB
−3は、ゲートに入力されるバイアス電圧VBBにより
制御され、ソースが接地電圧VSSに、ドレインがPM
OSトランジスタMPB−3のドレインにそれぞれ接続
されている。PMOSトランジスタMPB−3は、ソー
スが電源電圧VDDに、ゲートおよびドレインが共通に
NMOSトランジスタMNB−3のドレインにそれぞれ
接続されている。このNMOSトランジスタMNB−3
とPMOSトランジスタMPB−3との共通接続された
ドレインからゲート制御電圧VGGが取り出される。
ンジスタMNB−3と、PMOSトランジスタMPB−
3とから構成されている。NMOSトランジスタMNB
−3は、ゲートに入力されるバイアス電圧VBBにより
制御され、ソースが接地電圧VSSに、ドレインがPM
OSトランジスタMPB−3のドレインにそれぞれ接続
されている。PMOSトランジスタMPB−3は、ソー
スが電源電圧VDDに、ゲートおよびドレインが共通に
NMOSトランジスタMNB−3のドレインにそれぞれ
接続されている。このNMOSトランジスタMNB−3
とPMOSトランジスタMPB−3との共通接続された
ドレインからゲート制御電圧VGGが取り出される。
【0026】図4に示すバイアス回路は、NMOSトラ
ンジスタMNB−4と、並列接続されたPMOSトラン
ジスタMPB−41,MPB−42とから構成されてい
る。NMOSトランジスタMNB−4は、ゲートに入力
される電源電圧VDDにより制御され、ソースが接地電
圧VSSに、ドレインがPMOSトランジスタMPB−
41,MPB−42のドレインにそれぞれ接続されてい
る。PMOSトランジスタMPB−41,MPB−42
は、ソースが電源電圧VDDに、ゲートおよびドレイン
が共通にNMOSトランジスタMNB−4のドレインに
それぞれ接続されている。このNMOSトランジスタM
NB−4とPMOSトランジスタMPB−41,MPB
−42との共通接続されたドレインからゲート制御電圧
VGGが取り出される。
ンジスタMNB−4と、並列接続されたPMOSトラン
ジスタMPB−41,MPB−42とから構成されてい
る。NMOSトランジスタMNB−4は、ゲートに入力
される電源電圧VDDにより制御され、ソースが接地電
圧VSSに、ドレインがPMOSトランジスタMPB−
41,MPB−42のドレインにそれぞれ接続されてい
る。PMOSトランジスタMPB−41,MPB−42
は、ソースが電源電圧VDDに、ゲートおよびドレイン
が共通にNMOSトランジスタMNB−4のドレインに
それぞれ接続されている。このNMOSトランジスタM
NB−4とPMOSトランジスタMPB−41,MPB
−42との共通接続されたドレインからゲート制御電圧
VGGが取り出される。
【0027】次に、図5および図6により、論理ゲート
の変形例として、2入力否定論理積ゲート(NMOS−
NAND)の構成の一例を説明する。図5、図6は、前
記図2に対してNMOSスイッチMNS−xが直列に接
続されている。また、図5は簡易型で、バイアス回路は
前記図1、図2のインバータやゲートと共通化できる
が、負荷抵抗(制御負荷MPL−51,MPL−52で
構成)が論理スレッショルドレベルや速度に対する最適
値からずれてしまうために論理ゲートとしての性能は損
なわれる。これに対して図6は、専用のバイアス回路
(一例を図7に示す)が必要であるが、負荷抵抗を最適
値に保つことができ、論理ゲートとしての性能はよい。
の変形例として、2入力否定論理積ゲート(NMOS−
NAND)の構成の一例を説明する。図5、図6は、前
記図2に対してNMOSスイッチMNS−xが直列に接
続されている。また、図5は簡易型で、バイアス回路は
前記図1、図2のインバータやゲートと共通化できる
が、負荷抵抗(制御負荷MPL−51,MPL−52で
構成)が論理スレッショルドレベルや速度に対する最適
値からずれてしまうために論理ゲートとしての性能は損
なわれる。これに対して図6は、専用のバイアス回路
(一例を図7に示す)が必要であるが、負荷抵抗を最適
値に保つことができ、論理ゲートとしての性能はよい。
【0028】図5に示す2入力否定論理積ゲートは、直
列接続されたNMOSトランジスタからなるNMOSス
イッチMNS−51,MNS−52と、バイアス回路の
NMOSトランジスタのオン特性により電圧−電流特性
が制御可能な直列接続されたPMOSトランジスタから
なる制御負荷MPL−51,MPL−52とから構成さ
れている。NMOSスイッチMNS−51,MNS−5
2のNMOSトランジスタは、それぞれ入力信号IN
1,IN2によりゲート制御され、NMOSスイッチM
NS−51のNMOSトランジスタのドレインが制御負
荷MPL−51のPMOSトランジスタのドレインに、
NMOSスイッチMNS−52のNMOSトランジスタ
のソースが接地電圧VSSにそれぞれ接続されている。
制御負荷MPL−51,MPL−52のPMOSトラン
ジスタは、ゲート制御電圧VGGによりゲート制御さ
れ、制御負荷MPL−51のPMOSトランジスタのド
レインがNMOSスイッチMNS−51のNMOSトラ
ンジスタのドレインに、制御負荷MPL−52のPMO
Sトランジスタのソースが電源電圧VDDにそれぞれ接
続されている。このNMOSスイッチMNS−51と制
御負荷MPL−51との共通接続されたドレインから出
力信号OUTが取り出される。
列接続されたNMOSトランジスタからなるNMOSス
イッチMNS−51,MNS−52と、バイアス回路の
NMOSトランジスタのオン特性により電圧−電流特性
が制御可能な直列接続されたPMOSトランジスタから
なる制御負荷MPL−51,MPL−52とから構成さ
れている。NMOSスイッチMNS−51,MNS−5
2のNMOSトランジスタは、それぞれ入力信号IN
1,IN2によりゲート制御され、NMOSスイッチM
NS−51のNMOSトランジスタのドレインが制御負
荷MPL−51のPMOSトランジスタのドレインに、
NMOSスイッチMNS−52のNMOSトランジスタ
のソースが接地電圧VSSにそれぞれ接続されている。
制御負荷MPL−51,MPL−52のPMOSトラン
ジスタは、ゲート制御電圧VGGによりゲート制御さ
れ、制御負荷MPL−51のPMOSトランジスタのド
レインがNMOSスイッチMNS−51のNMOSトラ
ンジスタのドレインに、制御負荷MPL−52のPMO
Sトランジスタのソースが電源電圧VDDにそれぞれ接
続されている。このNMOSスイッチMNS−51と制
御負荷MPL−51との共通接続されたドレインから出
力信号OUTが取り出される。
【0029】図6に示す2入力否定論理積ゲートは、直
列接続されたNMOSトランジスタからなるNMOSス
イッチMNS−61,MNS−62と、バイアス回路の
NMOSトランジスタのオン特性により電圧−電流特性
が制御可能なPMOSトランジスタからなる制御負荷M
PL−6とから構成されている。前記図5に比べて、P
MOSトランジスタからなる制御負荷MPL−6が1個
からなり、この制御負荷MPL−6のPMOSトランジ
スタのゲートに別のゲート制御電圧VGG2が入力され
る以外は、同様の接続となっている。
列接続されたNMOSトランジスタからなるNMOSス
イッチMNS−61,MNS−62と、バイアス回路の
NMOSトランジスタのオン特性により電圧−電流特性
が制御可能なPMOSトランジスタからなる制御負荷M
PL−6とから構成されている。前記図5に比べて、P
MOSトランジスタからなる制御負荷MPL−6が1個
からなり、この制御負荷MPL−6のPMOSトランジ
スタのゲートに別のゲート制御電圧VGG2が入力され
る以外は、同様の接続となっている。
【0030】前記図6の2入力否定論理積ゲートに専用
の、図7に示すバイアス回路は、直列接続されたNMO
SトランジスタMNB−71,MNB−72と、並列接
続されたPMOSトランジスタMPB−71,MPB−
72とから構成されている。NMOSトランジスタMN
B−71,MNB−71は、電源電圧VDDによりゲー
ト制御され、NMOSトランジスタMNB−71のドレ
インがPMOSトランジスタMPB−71,MPB−7
2のドレインに、NMOSトランジスタMNB−72の
ソースが接地電圧VSSにそれぞれ接続されている。P
MOSトランジスタMPB−71,MPB−72は、ソ
ースが電源電圧VDDに、ゲートおよびドレインが共通
にNMOSトランジスタMNB−71のドレインにそれ
ぞれ接続されている。このNMOSトランジスタMNB
−71とPMOSトランジスタMPB−71,MPB−
72との共通接続されたドレインからゲート制御電圧V
GG2が取り出される。
の、図7に示すバイアス回路は、直列接続されたNMO
SトランジスタMNB−71,MNB−72と、並列接
続されたPMOSトランジスタMPB−71,MPB−
72とから構成されている。NMOSトランジスタMN
B−71,MNB−71は、電源電圧VDDによりゲー
ト制御され、NMOSトランジスタMNB−71のドレ
インがPMOSトランジスタMPB−71,MPB−7
2のドレインに、NMOSトランジスタMNB−72の
ソースが接地電圧VSSにそれぞれ接続されている。P
MOSトランジスタMPB−71,MPB−72は、ソ
ースが電源電圧VDDに、ゲートおよびドレインが共通
にNMOSトランジスタMNB−71のドレインにそれ
ぞれ接続されている。このNMOSトランジスタMNB
−71とPMOSトランジスタMPB−71,MPB−
72との共通接続されたドレインからゲート制御電圧V
GG2が取り出される。
【0031】次に、図8および図9により、複合型の論
理ゲートの構成の一例を説明する。この図8、図9の等
価論理を図10、図11にそれぞれ示す。図8、図9の
負荷抵抗(制御負荷MPL−81,MPL−82,MP
L−91,MPL−92で構成)は、前記図5、図6の
制御負荷MPL−51,MPL−52,MPL−6との
関係と同様に、ゲートに制御電圧VGG2の電圧が与え
られた単一のPMOSトランジスタと置き換えること
で、論理ゲートとしての性能を向上させることもでき
る。
理ゲートの構成の一例を説明する。この図8、図9の等
価論理を図10、図11にそれぞれ示す。図8、図9の
負荷抵抗(制御負荷MPL−81,MPL−82,MP
L−91,MPL−92で構成)は、前記図5、図6の
制御負荷MPL−51,MPL−52,MPL−6との
関係と同様に、ゲートに制御電圧VGG2の電圧が与え
られた単一のPMOSトランジスタと置き換えること
で、論理ゲートとしての性能を向上させることもでき
る。
【0032】図8に示す複合ゲートは、図10のよう
に、入力信号IN11,IN12が入力される2入力論
理積ゲートAND−81、入力信号IN21,IN22
が入力される2入力論理積ゲートAND−82、この2
つの2入力論理積ゲートAND−81,AND−82の
出力が入力信号として入力される2入力否定論理和ゲー
トNOR−8からなり、2入力否定論理和ゲートNOR
−8から出力信号OUTが出力されるように構成されて
いる。
に、入力信号IN11,IN12が入力される2入力論
理積ゲートAND−81、入力信号IN21,IN22
が入力される2入力論理積ゲートAND−82、この2
つの2入力論理積ゲートAND−81,AND−82の
出力が入力信号として入力される2入力否定論理和ゲー
トNOR−8からなり、2入力否定論理和ゲートNOR
−8から出力信号OUTが出力されるように構成されて
いる。
【0033】具体的に、図8に示す複合ゲートは、直列
接続されたNMOSトランジスタからなるNMOSスイ
ッチMNS−811,MNS−812と、これに並列接
続され、直列接続されたNMOSトランジスタからなる
NMOSスイッチMNS−821,MNS−822と、
バイアス回路のNMOSトランジスタのオン特性により
電圧−電流特性が制御可能な直列接続されたPMOSト
ランジスタからなる制御負荷MPL−81,MPL−8
2とから構成されている。NMOSスイッチMNS−8
11,MNS−812のNMOSトランジスタは、それ
ぞれ入力信号IN11,IN12によりゲート制御さ
れ、NMOSスイッチMNS−811のNMOSトラン
ジスタのドレインが制御負荷MPL−81のPMOSト
ランジスタのドレインに、NMOSスイッチMNS−8
12のNMOSトランジスタのソースが接地電圧VSS
にそれぞれ接続されている。NMOSスイッチMNS−
821,MNS−822のNMOSトランジスタは、そ
れぞれ入力信号IN21,IN22によりゲート制御さ
れ、NMOSスイッチMNS−821のNMOSトラン
ジスタのドレインが制御負荷MPL−81のPMOSト
ランジスタのドレインに、NMOSスイッチMNS−8
22のNMOSトランジスタのソースが接地電圧VSS
にそれぞれ接続されている。制御負荷MPL−81,M
PL−82のPMOSトランジスタは、ゲート制御電圧
VGGによりゲート制御され、制御負荷MPL−81の
PMOSトランジスタのドレインがNMOSスイッチM
NS−811,MNS−821のNMOSトランジスタ
のドレインに、制御負荷MPL−82のPMOSトラン
ジスタのソースが電源電圧VDDにそれぞれ接続されて
いる。このNMOSスイッチMNS−811,MNS−
821と制御負荷MPL−81との共通接続されたドレ
インから出力信号OUTが取り出される。
接続されたNMOSトランジスタからなるNMOSスイ
ッチMNS−811,MNS−812と、これに並列接
続され、直列接続されたNMOSトランジスタからなる
NMOSスイッチMNS−821,MNS−822と、
バイアス回路のNMOSトランジスタのオン特性により
電圧−電流特性が制御可能な直列接続されたPMOSト
ランジスタからなる制御負荷MPL−81,MPL−8
2とから構成されている。NMOSスイッチMNS−8
11,MNS−812のNMOSトランジスタは、それ
ぞれ入力信号IN11,IN12によりゲート制御さ
れ、NMOSスイッチMNS−811のNMOSトラン
ジスタのドレインが制御負荷MPL−81のPMOSト
ランジスタのドレインに、NMOSスイッチMNS−8
12のNMOSトランジスタのソースが接地電圧VSS
にそれぞれ接続されている。NMOSスイッチMNS−
821,MNS−822のNMOSトランジスタは、そ
れぞれ入力信号IN21,IN22によりゲート制御さ
れ、NMOSスイッチMNS−821のNMOSトラン
ジスタのドレインが制御負荷MPL−81のPMOSト
ランジスタのドレインに、NMOSスイッチMNS−8
22のNMOSトランジスタのソースが接地電圧VSS
にそれぞれ接続されている。制御負荷MPL−81,M
PL−82のPMOSトランジスタは、ゲート制御電圧
VGGによりゲート制御され、制御負荷MPL−81の
PMOSトランジスタのドレインがNMOSスイッチM
NS−811,MNS−821のNMOSトランジスタ
のドレインに、制御負荷MPL−82のPMOSトラン
ジスタのソースが電源電圧VDDにそれぞれ接続されて
いる。このNMOSスイッチMNS−811,MNS−
821と制御負荷MPL−81との共通接続されたドレ
インから出力信号OUTが取り出される。
【0034】図9に示す複合ゲートは、図11のよう
に、入力信号IN11,IN21が入力される2入力論
理和ゲートOR−91、入力信号IN12,IN22が
入力される2入力論理和ゲートOR−92、この2つの
2入力論理和ゲートOR−91,OR−92の出力が入
力信号として入力される2入力否定論理積ゲートNAN
D−9からなり、2入力否定論理積ゲートNAND−9
から出力信号OUTが出力されるように構成されてい
る。
に、入力信号IN11,IN21が入力される2入力論
理和ゲートOR−91、入力信号IN12,IN22が
入力される2入力論理和ゲートOR−92、この2つの
2入力論理和ゲートOR−91,OR−92の出力が入
力信号として入力される2入力否定論理積ゲートNAN
D−9からなり、2入力否定論理積ゲートNAND−9
から出力信号OUTが出力されるように構成されてい
る。
【0035】具体的に、図9に示す複合ゲートは、直列
接続されたNMOSトランジスタからなるNMOSスイ
ッチMNS−911,MNS−912と、これに並列接
続され、直列接続されたNMOSトランジスタからなる
NMOSスイッチMNS−921,MNS−922と、
バイアス回路のNMOSトランジスタのオン特性により
電圧−電流特性が制御可能な直列接続されたPMOSト
ランジスタからなる制御負荷MPL−91,MPL−9
2とから構成されている。前記図8に比べて、直列接続
されたNMOSスイッチMNS−911のNMOSトラ
ンジスタのソースとNMOSスイッチMNS−912の
NMOSトランジスタのドレインとの接続ノードと、直
列接続されたNMOSスイッチMNS−921のNMO
SトランジスタのソースとNMOSスイッチMNS−9
22のNMOSトランジスタのドレインとの接続ノード
とが接続されている以外は、同様の接続となっている。
接続されたNMOSトランジスタからなるNMOSスイ
ッチMNS−911,MNS−912と、これに並列接
続され、直列接続されたNMOSトランジスタからなる
NMOSスイッチMNS−921,MNS−922と、
バイアス回路のNMOSトランジスタのオン特性により
電圧−電流特性が制御可能な直列接続されたPMOSト
ランジスタからなる制御負荷MPL−91,MPL−9
2とから構成されている。前記図8に比べて、直列接続
されたNMOSスイッチMNS−911のNMOSトラ
ンジスタのソースとNMOSスイッチMNS−912の
NMOSトランジスタのドレインとの接続ノードと、直
列接続されたNMOSスイッチMNS−921のNMO
SトランジスタのソースとNMOSスイッチMNS−9
22のNMOSトランジスタのドレインとの接続ノード
とが接続されている以外は、同様の接続となっている。
【0036】次に、本実施の形態の作用について、以上
のように構成されたNMOSの論理ゲートを含むLSI
の動作の概要を説明する。
のように構成されたNMOSの論理ゲートを含むLSI
の動作の概要を説明する。
【0037】たとえば、高速動作(通常動作)時には、
前記図1、図2、図5、図6、図8、図9に示したNM
OSゲートに対して、ゲート制御電圧VGGに正規の電
圧(たとえば1V)を与える。これにより、高速動作を
可能とすることができる。また、スタンバイ時や、低速
動作時には、ゲート制御電圧VGGを電源電圧VDD
(たとえば2V)に近づける(たとえば1.7V)。これ
により、電力低減を行うことができる。さらに、IDD
Qテスト時には、ゲート制御電圧VGGの電圧を、スタ
ンバイ時や、低速動作時よりもさらに高電位(たとえば
1.9V)にする。これにより、一般、CMOSゲートの
リーク電流の測定を可能にすることができる。
前記図1、図2、図5、図6、図8、図9に示したNM
OSゲートに対して、ゲート制御電圧VGGに正規の電
圧(たとえば1V)を与える。これにより、高速動作を
可能とすることができる。また、スタンバイ時や、低速
動作時には、ゲート制御電圧VGGを電源電圧VDD
(たとえば2V)に近づける(たとえば1.7V)。これ
により、電力低減を行うことができる。さらに、IDD
Qテスト時には、ゲート制御電圧VGGの電圧を、スタ
ンバイ時や、低速動作時よりもさらに高電位(たとえば
1.9V)にする。これにより、一般、CMOSゲートの
リーク電流の測定を可能にすることができる。
【0038】このIDDQテストを行う際には、たとえ
ば図12に示すようなバイアス回路を用いる。IDDQ
テスト時には、制御信号IDDQCをLレベルからHレ
ベルに切り替えて、ゲート制御電圧VGGの電位をほぼ
電源電圧VDDと同程度の電位にすることで、制御負荷
をOFFさせ、NMOSゲートと混在するCMOSゲー
トの高精度なIDDQテストを実現することができる。
ば図12に示すようなバイアス回路を用いる。IDDQ
テスト時には、制御信号IDDQCをLレベルからHレ
ベルに切り替えて、ゲート制御電圧VGGの電位をほぼ
電源電圧VDDと同程度の電位にすることで、制御負荷
をOFFさせ、NMOSゲートと混在するCMOSゲー
トの高精度なIDDQテストを実現することができる。
【0039】図12に示すバイアス回路は、NMOSト
ランジスタMNB−121〜MNB123と、PMOS
トランジスタMPB−121〜MPB−124とから構
成されている。NMOSトランジスタMNB−122,
MNB−123、PMOSトランジスタMPB−12
2,MPB−123は、制御信号IDDQCによりゲー
ト制御される。NMOSトランジスタMNB−121
は、PMOSトランジスタMPB−122とNMOSト
ランジスタMNB−122との接続ノードに接続されて
ゲート制御される。PMOSトランジスタMPB−12
4は、PMOSトランジスタMPB−123とNMOS
トランジスタMNB−123との接続ノードに接続され
てゲート制御される。PMOSトランジスタMPB−1
21は、PMOSトランジスタMPB−124のドレイ
ンに接続されてゲート制御される。NMOSトランジス
タMNB−121とPMOSトランジスタMPB−12
1との共通接続されたドレインからゲート制御電圧VG
Gが取り出される。
ランジスタMNB−121〜MNB123と、PMOS
トランジスタMPB−121〜MPB−124とから構
成されている。NMOSトランジスタMNB−122,
MNB−123、PMOSトランジスタMPB−12
2,MPB−123は、制御信号IDDQCによりゲー
ト制御される。NMOSトランジスタMNB−121
は、PMOSトランジスタMPB−122とNMOSト
ランジスタMNB−122との接続ノードに接続されて
ゲート制御される。PMOSトランジスタMPB−12
4は、PMOSトランジスタMPB−123とNMOS
トランジスタMNB−123との接続ノードに接続され
てゲート制御される。PMOSトランジスタMPB−1
21は、PMOSトランジスタMPB−124のドレイ
ンに接続されてゲート制御される。NMOSトランジス
タMNB−121とPMOSトランジスタMPB−12
1との共通接続されたドレインからゲート制御電圧VG
Gが取り出される。
【0040】また、スタンバイ時には、図13に示すよ
うなバイアス回路を用いる。このスタンバイ時には、制
御信号STAMBYCをLレベルからHレベルに切り替
えて、ゲート制御電圧VGGの電位を電源電圧VDDの
電位に近づけ、制御負荷の抵抗値を増大させ、NMOS
ゲートの低電力化を行うことができる。
うなバイアス回路を用いる。このスタンバイ時には、制
御信号STAMBYCをLレベルからHレベルに切り替
えて、ゲート制御電圧VGGの電位を電源電圧VDDの
電位に近づけ、制御負荷の抵抗値を増大させ、NMOS
ゲートの低電力化を行うことができる。
【0041】図13に示すバイアス回路は、NMOSト
ランジスタMNB−131〜MNB135と、PMOS
トランジスタMPB−131〜MPB−134とから構
成されている。NMOSトランジスタMNB−134,
MNB−135、PMOSトランジスタMPB−134
は、制御信号STAMBYCによりゲート制御される。
NMOSトランジスタMNB−131〜MNB−133
は、PMOSトランジスタMPB−134とNMOSト
ランジスタMNB−134との接続ノードに接続されて
ゲート制御される。PMOSトランジスタMPB−13
1〜MPB−133は、NMOSトランジスタMNB−
135のドレインに接続されてゲート制御される。NM
OSトランジスタMNB−133とPMOSトランジス
タMPB−133との共通接続されたドレインからゲー
ト制御電圧VGGが取り出される。
ランジスタMNB−131〜MNB135と、PMOS
トランジスタMPB−131〜MPB−134とから構
成されている。NMOSトランジスタMNB−134,
MNB−135、PMOSトランジスタMPB−134
は、制御信号STAMBYCによりゲート制御される。
NMOSトランジスタMNB−131〜MNB−133
は、PMOSトランジスタMPB−134とNMOSト
ランジスタMNB−134との接続ノードに接続されて
ゲート制御される。PMOSトランジスタMPB−13
1〜MPB−133は、NMOSトランジスタMNB−
135のドレインに接続されてゲート制御される。NM
OSトランジスタMNB−133とPMOSトランジス
タMPB−133との共通接続されたドレインからゲー
ト制御電圧VGGが取り出される。
【0042】次に、図14により、以上のように構成さ
れたNMOSゲートを含むLSIの構成の一例を説明す
る。
れたNMOSゲートを含むLSIの構成の一例を説明す
る。
【0043】図14に示すLSIは、たとえばプロセッ
サからなり、ECLゲートG1〜G6と、NMOSゲー
トG7〜G9と、CMOSゲートG10とから構成され
ている。このLSIにおいては、論理ゲートG1〜G6
からなるパスは、論理段数が多く、高速性が要求される
ため、ECLゲートを使用する。論理ゲートG7〜G9
を含むパスG1−G7〜G9−G6は、論理段数が比較
的少なく、論理ゲートG7〜G9はNOR論理であるの
で、論理ゲートG7〜G9にはNMOSゲートを使用す
る。論理ゲートG10を含むパスG1−G7〜G10−
G6は、さらに論理段数が少なく、論理ゲートG10の
前段がNMOSゲートであるので、論理ゲートG10に
はCMOSゲートを使用する。
サからなり、ECLゲートG1〜G6と、NMOSゲー
トG7〜G9と、CMOSゲートG10とから構成され
ている。このLSIにおいては、論理ゲートG1〜G6
からなるパスは、論理段数が多く、高速性が要求される
ため、ECLゲートを使用する。論理ゲートG7〜G9
を含むパスG1−G7〜G9−G6は、論理段数が比較
的少なく、論理ゲートG7〜G9はNOR論理であるの
で、論理ゲートG7〜G9にはNMOSゲートを使用す
る。論理ゲートG10を含むパスG1−G7〜G10−
G6は、さらに論理段数が少なく、論理ゲートG10の
前段がNMOSゲートであるので、論理ゲートG10に
はCMOSゲートを使用する。
【0044】このように、「高速性を要求されるパスに
はECLゲート」、「低速でもよいパスにはCMOSゲ
ート」、「ECLレベルからCMOSレベルへの接続部
や、CMOSゲートよりは高速性が要求されるNOR論
理部にはNMOSゲート」を使用することで、LSI全
体の電力を削減することができる。
はECLゲート」、「低速でもよいパスにはCMOSゲ
ート」、「ECLレベルからCMOSレベルへの接続部
や、CMOSゲートよりは高速性が要求されるNOR論
理部にはNMOSゲート」を使用することで、LSI全
体の電力を削減することができる。
【0045】たとえば、平均ゲート電力を、ECLゲー
ト=2mW、NMOSゲート=1mW、CMOSゲート
=0.1mWとし、また平均ゲート速度を、ECLゲート
=20ps、NMOSゲート=30ps、CMOSゲー
ト=40psと仮定した場合に、図14の構成が、 (1).ECLゲートのみだと、tpd(パスディレイ)=
120ps、P(電力)=20mWとなる。
ト=2mW、NMOSゲート=1mW、CMOSゲート
=0.1mWとし、また平均ゲート速度を、ECLゲート
=20ps、NMOSゲート=30ps、CMOSゲー
ト=40psと仮定した場合に、図14の構成が、 (1).ECLゲートのみだと、tpd(パスディレイ)=
120ps、P(電力)=20mWとなる。
【0046】(2).NMOSゲート、ECLゲート、CM
OSゲートを混在させた場合は、tpd=130ps、
P=15.1mWとなる。ECLゲートのみの場合とほぼ
同等の速度のまま、電力を削減できる。
OSゲートを混在させた場合は、tpd=130ps、
P=15.1mWとなる。ECLゲートのみの場合とほぼ
同等の速度のまま、電力を削減できる。
【0047】(3).CMOSゲートのみだと、tpd=2
40ps、P=2mWとなる。最も電力は小さくなる
が、速度も遅い。
40ps、P=2mWとなる。最も電力は小さくなる
が、速度も遅い。
【0048】なお、ECLゲート、NMOSゲートおよ
びCMOSゲートの混在LSIに限らず、ECLゲート
とNMOSゲートとの混在の場合には、高速部や複雑な
論理ゲートにはECLゲートを使用し、NMOSゲート
に置き換えられる部分(低速でもかまわない部分)には
NMOSゲートを使用する。また、NMOSゲート、C
MOSゲートの混在の場合は、クリティカルパスのNO
R論理のみにNMOSゲートを使用し、他はCMOSゲ
ートを使用する。
びCMOSゲートの混在LSIに限らず、ECLゲート
とNMOSゲートとの混在の場合には、高速部や複雑な
論理ゲートにはECLゲートを使用し、NMOSゲート
に置き換えられる部分(低速でもかまわない部分)には
NMOSゲートを使用する。また、NMOSゲート、C
MOSゲートの混在の場合は、クリティカルパスのNO
R論理のみにNMOSゲートを使用し、他はCMOSゲ
ートを使用する。
【0049】従って、本実施の形態によれば、NMOS
トランジスタからなるNMOSスイッチMNSに、抵抗
値が電気的に信号レベルや速度的な最適値に制御された
PMOSトランジスタからなる制御負荷MPLを持つN
MOSゲートを有し、制御負荷MPLを論理スレッショ
ルドレベルが安定化されるように制御したり、あるいは
動作速度が最適になるように制御することで、以下のよ
うな効果を得ることができる。
トランジスタからなるNMOSスイッチMNSに、抵抗
値が電気的に信号レベルや速度的な最適値に制御された
PMOSトランジスタからなる制御負荷MPLを持つN
MOSゲートを有し、制御負荷MPLを論理スレッショ
ルドレベルが安定化されるように制御したり、あるいは
動作速度が最適になるように制御することで、以下のよ
うな効果を得ることができる。
【0050】(1).抵抗値が電気的に最適値に制御された
制御負荷MPLを、ゲート電圧が制御されたPMOSト
ランジスタのON抵抗から得ることで、CMOSゲート
と同等の部品と、同等の部品の割合(PMOSトランジ
スタとNMOSトランジスタ)で構成することができ
る。唯一、追加されるものは、ゲート電圧を制御する制
御回路であるが、これは複数ゲートで共通の回路を使用
することにより、オーバーヘッドを最小に抑えられる。
また、スイッチング動作を行わせているのはNMOSト
ランジスタのみで、論理信号の動きから見るとPMOS
トランジスタはただの負荷抵抗として動作しているのみ
である。
制御負荷MPLを、ゲート電圧が制御されたPMOSト
ランジスタのON抵抗から得ることで、CMOSゲート
と同等の部品と、同等の部品の割合(PMOSトランジ
スタとNMOSトランジスタ)で構成することができ
る。唯一、追加されるものは、ゲート電圧を制御する制
御回路であるが、これは複数ゲートで共通の回路を使用
することにより、オーバーヘッドを最小に抑えられる。
また、スイッチング動作を行わせているのはNMOSト
ランジスタのみで、論理信号の動きから見るとPMOS
トランジスタはただの負荷抵抗として動作しているのみ
である。
【0051】(2).入力容量がNMOSスイッチMNSの
NMOSトランジスタのゲート容量のみになるため、論
理ゲートとしての入力容量が数分の1に低減できる(通
常のCMOSゲートの入力容量はNMOSトランジスタ
のゲート容量+PMOSトランジスタのゲート容量であ
り、PMOSトランジスタのゲート容量は、NMOSト
ランジスタのゲート容量の2倍前後の値である)。その
ため、次段の入力容量も考慮した場合のゲート1段当た
りの動作速度が速い。
NMOSトランジスタのゲート容量のみになるため、論
理ゲートとしての入力容量が数分の1に低減できる(通
常のCMOSゲートの入力容量はNMOSトランジスタ
のゲート容量+PMOSトランジスタのゲート容量であ
り、PMOSトランジスタのゲート容量は、NMOSト
ランジスタのゲート容量の2倍前後の値である)。その
ため、次段の入力容量も考慮した場合のゲート1段当た
りの動作速度が速い。
【0052】(3).制御負荷MPLの抵抗値を、NMOS
トランジスタのON抵抗に従って制御することで、入力
論理スレッショルドレベルを制御可能である。狭振幅論
理レベルであっても、直接受けることができる。
トランジスタのON抵抗に従って制御することで、入力
論理スレッショルドレベルを制御可能である。狭振幅論
理レベルであっても、直接受けることができる。
【0053】(4).前記図4に示すようなバイアス回路に
よる速度最適化制御により、立ち上がり速度と立ち下が
り速度をほぼ同一にでき、かつ速度のばらつきはほぼN
MOSトランジスタの特性ばらつきのみによる(配線容
量や、PMOSトランジスタのドレイン寄生容量の影響
も若干はあるが、PMOSトランジスタの駆動力ばらつ
きの影響はほとんどない)。
よる速度最適化制御により、立ち上がり速度と立ち下が
り速度をほぼ同一にでき、かつ速度のばらつきはほぼN
MOSトランジスタの特性ばらつきのみによる(配線容
量や、PMOSトランジスタのドレイン寄生容量の影響
も若干はあるが、PMOSトランジスタの駆動力ばらつ
きの影響はほとんどない)。
【0054】(5).CMOSゲートと部品が同一で、CM
OSゲートと必要部品数がほぼ同一で、ECLレベルを
直に受けることができるため、ECLゲートとCMOS
ゲートの混在が容易になる。
OSゲートと必要部品数がほぼ同一で、ECLレベルを
直に受けることができるため、ECLゲートとCMOS
ゲートの混在が容易になる。
【0055】(6).ECLゲートに比べて電源電位差が小
さい(3〜4V→2V)。Hレベル出力時は電力はほぼ
0である。
さい(3〜4V→2V)。Hレベル出力時は電力はほぼ
0である。
【0056】(7).NMOSゲート部の、動作モードに応
じた電力低減が容易である。
じた電力低減が容易である。
【0057】(8).CMOSゲートの若干とするNOR論
理(PMOSトランジスタが直列接続)に対し、高速な
ゲートが提供できる。
理(PMOSトランジスタが直列接続)に対し、高速な
ゲートが提供できる。
【0058】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【0059】たとえば、前記実施の形態においては、E
CLゲート、NMOSゲート、CMOSゲート混在のプ
ロセッサからなるLSIついて説明したが、特に高速な
CMOSゲートベースのLSIに効果的であり、さらに
高速なECLゲート・CMOSゲート混在LSIなどに
広く応用することができる。
CLゲート、NMOSゲート、CMOSゲート混在のプ
ロセッサからなるLSIついて説明したが、特に高速な
CMOSゲートベースのLSIに効果的であり、さらに
高速なECLゲート・CMOSゲート混在LSIなどに
広く応用することができる。
【0060】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0061】(1).NMOSスイッチと、電圧−電流特性
が制御可能な制御負荷とを有してNMOSの論理ゲート
を構成することで、CMOSゲートよりも高速動作が可
能で、かつCMOSゲートと同一の部品(すなわち、同
一プロセス、同一拡散下地)で構成することが可能とな
る。
が制御可能な制御負荷とを有してNMOSの論理ゲート
を構成することで、CMOSゲートよりも高速動作が可
能で、かつCMOSゲートと同一の部品(すなわち、同
一プロセス、同一拡散下地)で構成することが可能とな
る。
【0062】(2).前記(1) のようにNMOSの論理ゲー
トを構成することで、ECLゲートなどの狭振幅論理レ
ベルを直接受けることができ、かつECLゲートよりも
低電力が可能となる。
トを構成することで、ECLゲートなどの狭振幅論理レ
ベルを直接受けることができ、かつECLゲートよりも
低電力が可能となる。
【0063】(3).NMOSゲートをCMOSゲートと混
在させれば、クリティカルパスにNMOSゲートを適用
することで、クリティカルパスを容易に対策することが
可能となる。
在させれば、クリティカルパスにNMOSゲートを適用
することで、クリティカルパスを容易に対策することが
可能となる。
【0064】(4).NMOSゲートをECLゲートと混在
させれば、速度性能をさほど必要としない部分を容易に
低電力化することが可能となる。
させれば、速度性能をさほど必要としない部分を容易に
低電力化することが可能となる。
【0065】(5).NMOSゲートをCMOSゲート、E
CLゲートと混在させれば、前記(3),(4).の効果の他
に、ECLレベルからCMOSレベルへの変換を高速、
かつ容易に実現することが可能となる。
CLゲートと混在させれば、前記(3),(4).の効果の他
に、ECLレベルからCMOSレベルへの変換を高速、
かつ容易に実現することが可能となる。
【0066】(6).前記(1) 〜(5) により、ECLゲート
より低電力で、かつCMOSゲートより高速なNMOS
ゲートを構成することができ、このNMOSゲートと、
CMOSゲート、ECLゲートとを混在した半導体装置
全体の低電力化、高速化を実現することが可能となる。
より低電力で、かつCMOSゲートより高速なNMOS
ゲートを構成することができ、このNMOSゲートと、
CMOSゲート、ECLゲートとを混在した半導体装置
全体の低電力化、高速化を実現することが可能となる。
【図1】本発明の一実施の形態である論理ゲート(イン
バータゲート)を示す回路図である。
バータゲート)を示す回路図である。
【図2】本発明の一実施の形態である論理ゲート(2入
力否定論理和ゲート)を示す回路図である。
力否定論理和ゲート)を示す回路図である。
【図3】本発明の一実施の形態において、論理ゲートの
バイアス回路(スレッショルドレベル安定化構成)を示
す回路図である。
バイアス回路(スレッショルドレベル安定化構成)を示
す回路図である。
【図4】本発明の一実施の形態において、論理ゲートの
バイアス回路(速度最適化構成)を示す回路図である。
バイアス回路(速度最適化構成)を示す回路図である。
【図5】本発明の一実施の形態において、論理ゲートの
変形例を示す回路図である。
変形例を示す回路図である。
【図6】本発明の一実施の形態において、論理ゲートの
他の変形例を示す回路図である。
他の変形例を示す回路図である。
【図7】本発明の一実施の形態において、バイアス回路
の変形例を示す回路図である。
の変形例を示す回路図である。
【図8】本発明の一実施の形態において、複合型の論理
ゲートを示す回路図である。
ゲートを示す回路図である。
【図9】本発明の一実施の形態において、複合型の他の
論理ゲートを示す回路図である。
論理ゲートを示す回路図である。
【図10】本発明の一実施の形態において、図8の等価
論理を示す論理図である。
論理を示す論理図である。
【図11】本発明の一実施の形態において、図9の等価
論理を示す論理図である。
論理を示す論理図である。
【図12】本発明の一実施の形態において、IDDQテ
スト方式のバイアス回路を示す回路図である。
スト方式のバイアス回路を示す回路図である。
【図13】本発明の一実施の形態において、スタンバイ
方式のバイアス回路を示す回路図である。
方式のバイアス回路を示す回路図である。
【図14】本発明の一実施の形態の論理ゲートを用いた
LSIを示す論理図である。
LSIを示す論理図である。
MNS NMOSスイッチ MPL 制御負荷 MNB NMOSトランジスタ MPB PMOSトランジスタ AND 2入力論理積ゲート NOR 2入力否定論理和ゲート OR 2入力論理和ゲート NAND 2入力否定論理積ゲート G1〜G6 ECLゲート G7〜G9 NMOSゲート G10 CMOSゲート
Claims (7)
- 【請求項1】 入力信号により制御されるNMOSトラ
ンジスタからなるNMOSスイッチと、制御電圧が入力
され、この制御電圧を生成するためのバイアス回路に含
まれるNMOSトランジスタのオン特性により電圧−電
流特性が制御可能な制御負荷とを有し、前記NMOSス
イッチおよび前記制御負荷は電源電圧と接地電圧間に直
列接続され、前記NMOSスイッチと前記制御負荷との
接続ノードから出力信号が出力されることを特徴とする
論理ゲート。 - 【請求項2】 請求項1記載の論理ゲートであって、前
記制御負荷を、前記バイアス回路に含まれるNMOSト
ランジスタのばらつきに対して、前記論理ゲートの論理
スレッショルドレベルが安定化されるように制御する手
段を有することを特徴とする論理ゲート。 - 【請求項3】 請求項1記載の論理ゲートであって、前
記制御負荷を、前記バイアス回路に含まれるNMOSト
ランジスタのばらつきに対して、前記論理ゲートの動作
速度が最適になるように制御する手段を有することを特
徴とする論理ゲート。 - 【請求項4】 請求項1、2または3記載の論理ゲート
を用いた半導体装置であって、前記論理ゲートと、EC
Lゲートとの直接接続を含むことを特徴とする半導体装
置。 - 【請求項5】 請求項1、2または3記載の論理ゲート
を用いた半導体装置であって、前記論理ゲートと、CM
OSゲートとの直接接続を含むことを特徴とする半導体
装置。 - 【請求項6】 請求項4または5記載の半導体装置であ
って、スタンバイ時は、通常動作時に比べて前記制御電
圧を前記電源電圧に近づけて、前記制御負荷の負荷抵抗
を高抵抗にすることを特徴とする半導体装置。 - 【請求項7】 請求項4または5記載の半導体装置であ
って、IDDQテスト時は、スタンバイ時に比べて前記
制御電圧を高電位にして、前記制御負荷の負荷抵抗をO
FFにすることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11174842A JP2001007696A (ja) | 1999-06-22 | 1999-06-22 | 論理ゲートおよびそれを用いた半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11174842A JP2001007696A (ja) | 1999-06-22 | 1999-06-22 | 論理ゲートおよびそれを用いた半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001007696A true JP2001007696A (ja) | 2001-01-12 |
Family
ID=15985619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11174842A Pending JP2001007696A (ja) | 1999-06-22 | 1999-06-22 | 論理ゲートおよびそれを用いた半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001007696A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004079910A1 (ja) * | 2003-03-07 | 2004-09-16 | Sumitomo Electric Industries Ltd. | 電界放射型微小電子エミッタを用いた論理演算素子および論理演算回路 |
JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
-
1999
- 1999-06-22 JP JP11174842A patent/JP2001007696A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004079910A1 (ja) * | 2003-03-07 | 2004-09-16 | Sumitomo Electric Industries Ltd. | 電界放射型微小電子エミッタを用いた論理演算素子および論理演算回路 |
JPWO2004079910A1 (ja) * | 2003-03-07 | 2006-06-08 | 住友電気工業株式会社 | 電界放射型微小電子エミッタを用いた論理演算素子および論理演算回路 |
US7432521B2 (en) | 2003-03-07 | 2008-10-07 | Sumitomo Electric Industries, Ltd. | Logical operation element field emission emitter and logical operation circuit |
JP2012169850A (ja) * | 2011-02-14 | 2012-09-06 | Toyota Central R&D Labs Inc | チョッパ型コンパレータ |
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