JP2001007326A - トレンチ型絶縁ゲート半導体装置及びその製造方法 - Google Patents
トレンチ型絶縁ゲート半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】トレンチゲートを有する半導体装置において、
トレンチ底部の角部における曲率半径Ｒとゲート絶縁膜
の膜厚Ｔとの比Ｒ／Ｔの値を２．０〜３．５に設定する
ことを最も主要な特徴とする。 【解決手段】Ｎ型のエピタキシャル層１２と、このエピ
タキシャル層上に形成されたＰ型ベース層１３及びＮ型
ソース層１４と、トレンチ１６と、トレンチ内周面上に
形成されたゲート絶縁膜１７と、トレンチ内に埋め込ま
れたゲート電極１８とを具備し、トレンチ底部の角部に
おける曲率半径をＲ、ゲート絶縁膜のシリコン酸化膜に
換算した膜厚をＴとしたときに、Ｒ／Ｔの値が２．０〜
３．５の範囲となるようにトレンチ底部の角部における
曲率半径Ｒが設定されている。
トレンチ底部の角部における曲率半径Ｒとゲート絶縁膜
の膜厚Ｔとの比Ｒ／Ｔの値を２．０〜３．５に設定する
ことを最も主要な特徴とする。 【解決手段】Ｎ型のエピタキシャル層１２と、このエピ
タキシャル層上に形成されたＰ型ベース層１３及びＮ型
ソース層１４と、トレンチ１６と、トレンチ内周面上に
形成されたゲート絶縁膜１７と、トレンチ内に埋め込ま
れたゲート電極１８とを具備し、トレンチ底部の角部に
おける曲率半径をＲ、ゲート絶縁膜のシリコン酸化膜に
換算した膜厚をＴとしたときに、Ｒ／Ｔの値が２．０〜
３．５の範囲となるようにトレンチ底部の角部における
曲率半径Ｒが設定されている。
Description
【０００１】
【発明の属する技術分野】この発明は、基板にトレンチ
を形成し、このトレンチ内にゲート絶縁膜を介してゲー
ト電極を形成するようにしたトレンチゲートを有するト
レンチ型絶縁ゲート半導体装置及びその製造方法に関す
る。
を形成し、このトレンチ内にゲート絶縁膜を介してゲー
ト電極を形成するようにしたトレンチゲートを有するト
レンチ型絶縁ゲート半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】図４（ａ）〜（ｃ）は、トレンチゲート
を有するトレンチ型絶縁ゲート半導体装置の１種である
縦型ＭＯＳＦＥＴの従来の製造工程を示す断面図であ
る。
を有するトレンチ型絶縁ゲート半導体装置の１種である
縦型ＭＯＳＦＥＴの従来の製造工程を示す断面図であ
る。
【０００３】まず、図４（ａ）に示すように、Ｎ型の半
導体基板（Ｎ−ｓｕｂ）３１上にＮ型のエピタキシャル
層（Ｎ−エピ）３２を成長させた後に、このエピタキシ
ャル層の表面側から２重拡散を行って、Ｐ型ベース層３
３、Ｎ型ソース層３４及びＰ＋型層３５を形成する。
導体基板（Ｎ−ｓｕｂ）３１上にＮ型のエピタキシャル
層（Ｎ−エピ）３２を成長させた後に、このエピタキシ
ャル層の表面側から２重拡散を行って、Ｐ型ベース層３
３、Ｎ型ソース層３４及びＰ＋型層３５を形成する。
【０００４】次に、異方性エッチング技術であるＲＩＥ
（Reactive Ion Etching）法により、深さＴsi＝６．０
μｍのトレンチ３６を形成する。この時、このトレンチ
３６は、テーバー角度が８９°±１°となるように制御
し、ストレート形状とする。
（Reactive Ion Etching）法により、深さＴsi＝６．０
μｍのトレンチ３６を形成する。この時、このトレンチ
３６は、テーバー角度が８９°±１°となるように制御
し、ストレート形状とする。
【０００５】次に、図４（ｂ）に示すように、トレンチ
３６の内周面を含む全面にゲート絶縁膜３７を形成す
る。このゲート絶縁膜３７は、下層がシリコン窒化膜、
中間層がシリコン酸化膜、上層がシリコン窒化膜からな
るいわゆるＯＮＯ膜であり、それぞれの膜厚は例えば、
下層のシリコン窒化膜が１００ｎｍ、中間層のシリコン
酸化膜が２０ｎｍ、上層のシリコン窒化膜が８ｎｍにさ
れている。従って、ゲート絶縁膜１７としての膜厚は１
２８ｎｍである。次に、ゲート電極材である多結晶シリ
コン膜を全面に堆積してトレンチ３６の内部を埋め込
み、その後、ＭＯＳＦＥＴ部分ではこの多結晶シリコン
膜をトレンチ３６の上面付近までエッチバックしてトレ
ンチ３６の内部にゲート電極３８を形成する。
３６の内周面を含む全面にゲート絶縁膜３７を形成す
る。このゲート絶縁膜３７は、下層がシリコン窒化膜、
中間層がシリコン酸化膜、上層がシリコン窒化膜からな
るいわゆるＯＮＯ膜であり、それぞれの膜厚は例えば、
下層のシリコン窒化膜が１００ｎｍ、中間層のシリコン
酸化膜が２０ｎｍ、上層のシリコン窒化膜が８ｎｍにさ
れている。従って、ゲート絶縁膜１７としての膜厚は１
２８ｎｍである。次に、ゲート電極材である多結晶シリ
コン膜を全面に堆積してトレンチ３６の内部を埋め込
み、その後、ＭＯＳＦＥＴ部分ではこの多結晶シリコン
膜をトレンチ３６の上面付近までエッチバックしてトレ
ンチ３６の内部にゲート電極３８を形成する。
【０００６】次に、図４（ｃ）に示すように、ゲート／
ソース電極間を分離するための層間絶縁膜３９をトレン
チ３７上に形成し、さらに全面に例えばＴｉＷからなる
バリア金属膜４０を形成し、さらに全面に例えばＡｌか
らなる金属膜を堆積してソース電極４１を形成すること
により完成する。
ソース電極間を分離するための層間絶縁膜３９をトレン
チ３７上に形成し、さらに全面に例えばＴｉＷからなる
バリア金属膜４０を形成し、さらに全面に例えばＡｌか
らなる金属膜を堆積してソース電極４１を形成すること
により完成する。
【０００７】図５は、上記従来方法において、トレンチ
３６を形成した後のトレンチ部分を拡大して示す断面図
である。ここで、トレンチ上部の開口幅Ａを１．０とす
る。そして、トレンチの深さをＹとしたときに、トレン
チ上部から０．９Ｙの位置におけるトレンチの開口幅Ｂ
は０．８となる。さらに、トレンチ底部の角部における
曲率半径Ｒは２００〜２３０ｎｍ（２０００〜２３００
Å）となり、トレンチ底部の角部における曲率半径Ｒ
と、シリコンに換算したゲート絶縁膜１７の膜厚Ｔとの
比の値Ｒ／Ｔは１．６９〜１．９５となる。
３６を形成した後のトレンチ部分を拡大して示す断面図
である。ここで、トレンチ上部の開口幅Ａを１．０とす
る。そして、トレンチの深さをＹとしたときに、トレン
チ上部から０．９Ｙの位置におけるトレンチの開口幅Ｂ
は０．８となる。さらに、トレンチ底部の角部における
曲率半径Ｒは２００〜２３０ｎｍ（２０００〜２３００
Å）となり、トレンチ底部の角部における曲率半径Ｒ
と、シリコンに換算したゲート絶縁膜１７の膜厚Ｔとの
比の値Ｒ／Ｔは１．６９〜１．９５となる。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
方法において、トレンチ３６内にゲート絶縁膜３７とゲ
ート電極材である多結晶シリコン膜を埋め込むと、これ
ら埋め込まれた膜の応力により、さらには後工程での熱
処理による膜の体積膨張などに起因した応力により、ト
レンチ底部の角部に応力が集中し、これが原因となって
ゲート絶縁耐圧が劣化する。
方法において、トレンチ３６内にゲート絶縁膜３７とゲ
ート電極材である多結晶シリコン膜を埋め込むと、これ
ら埋め込まれた膜の応力により、さらには後工程での熱
処理による膜の体積膨張などに起因した応力により、ト
レンチ底部の角部に応力が集中し、これが原因となって
ゲート絶縁耐圧が劣化する。
【０００９】従って、この発明の目的は、トレンチ底部
の角部における応力の集中を緩和することによって、ゲ
ート絶縁耐圧の劣化を防止することができるトレンチ型
絶縁ゲート半導体装置及びその製造方法を提供すること
にある。
の角部における応力の集中を緩和することによって、ゲ
ート絶縁耐圧の劣化を防止することができるトレンチ型
絶縁ゲート半導体装置及びその製造方法を提供すること
にある。
【００１０】
【課題を解決するための手段】この発明のトレンチ型絶
縁ゲート半導体装置は、第１導電型の第１半導体領域
と、上記第１半導体領域上に形成され、上記第１導電型
とは反対導電型の第２導電型の第２半導体領域と、上記
第２半導体領域上に形成された第１導電型の第３半導体
領域と、上記第３半導体領域の表面から上記第１半導体
領域に達するように形成されたトレンチと、少なくとも
上記トレンチの内周面上に形成されたゲート絶縁膜と、
上記トレンチ内に埋め込まれたゲート電極とを具備し、
上記トレンチ底部の角部における曲率半径をＲ、上記ゲ
ート絶縁膜のシリコン酸化膜に換算した膜厚をＴとした
ときに、Ｒ／Ｔの値が２．０〜３．５の範囲となるよう
に上記トレンチ底部の角部における曲率半径Ｒが設定さ
れてなることを特徴とする。
縁ゲート半導体装置は、第１導電型の第１半導体領域
と、上記第１半導体領域上に形成され、上記第１導電型
とは反対導電型の第２導電型の第２半導体領域と、上記
第２半導体領域上に形成された第１導電型の第３半導体
領域と、上記第３半導体領域の表面から上記第１半導体
領域に達するように形成されたトレンチと、少なくとも
上記トレンチの内周面上に形成されたゲート絶縁膜と、
上記トレンチ内に埋め込まれたゲート電極とを具備し、
上記トレンチ底部の角部における曲率半径をＲ、上記ゲ
ート絶縁膜のシリコン酸化膜に換算した膜厚をＴとした
ときに、Ｒ／Ｔの値が２．０〜３．５の範囲となるよう
に上記トレンチ底部の角部における曲率半径Ｒが設定さ
れてなることを特徴とする。
【００１１】この発明のトレンチ型絶縁ゲート半導体装
置の製造方法は、第１導電型の第１半導体領域上に上記
第１導電型とは反対導電型の第２導電型の第２半導体領
域を形成する工程と、上記第２半導体領域上に第１導電
型の第３半導体領域を形成する工程と、堆積用ガスが混
合されたプラズマガスを用いた異方性エッチング法によ
り、上記第３半導体領域の表面側からエッチングを行
い、エッチングの途中から上記プラズマガスに混合され
た上記堆積用ガスの流量を減少させて、上記第１半導体
領域に達するようにトレンチを形成する工程と、少なく
とも上記トレンチの内周面上にゲート絶縁膜を形成する
工程と、上記トレンチ内にゲート電極を埋め込む工程と
を具備したことを特徴とする。
置の製造方法は、第１導電型の第１半導体領域上に上記
第１導電型とは反対導電型の第２導電型の第２半導体領
域を形成する工程と、上記第２半導体領域上に第１導電
型の第３半導体領域を形成する工程と、堆積用ガスが混
合されたプラズマガスを用いた異方性エッチング法によ
り、上記第３半導体領域の表面側からエッチングを行
い、エッチングの途中から上記プラズマガスに混合され
た上記堆積用ガスの流量を減少させて、上記第１半導体
領域に達するようにトレンチを形成する工程と、少なく
とも上記トレンチの内周面上にゲート絶縁膜を形成する
工程と、上記トレンチ内にゲート電極を埋め込む工程と
を具備したことを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。
実施の形態により説明する。
【００１３】図１（ａ）〜（ｃ）は、この発明に係るト
レンチ型絶縁ゲート半導体装置を、従来と同様にトレン
チゲートを有する縦型ＭＯＳＦＥＴに実施した場合の製
造工程を示す断面図である。
レンチ型絶縁ゲート半導体装置を、従来と同様にトレン
チゲートを有する縦型ＭＯＳＦＥＴに実施した場合の製
造工程を示す断面図である。
【００１４】まず、図１（ａ）に示すように、Ｎ型の半
導体基板（Ｎ−ｓｕｂ）１１上にＮ型のエピタキシャル
層（Ｎ−エピ）１２を成長させた後に、このエピタキシ
ャル層の表面側から２重拡散を行って、Ｐ型ベース層１
３、Ｎ型ソース層１４及びＰ＋型層１５を順次形成す
る。なお、上記Ｐ型ベース層１３の基板表面からの深さ
は３．０μｍであり、Ｎ型ソース層１４の深さは０．５
μｍである。従って、Ｐ型ベース層１３の正味の厚さは
２．５μｍとなる。また、Ｎ型の半導体基板１１はＭＯ
ＳＦＥＴのドレイン電極として使用される。
導体基板（Ｎ−ｓｕｂ）１１上にＮ型のエピタキシャル
層（Ｎ−エピ）１２を成長させた後に、このエピタキシ
ャル層の表面側から２重拡散を行って、Ｐ型ベース層１
３、Ｎ型ソース層１４及びＰ＋型層１５を順次形成す
る。なお、上記Ｐ型ベース層１３の基板表面からの深さ
は３．０μｍであり、Ｎ型ソース層１４の深さは０．５
μｍである。従って、Ｐ型ベース層１３の正味の厚さは
２．５μｍとなる。また、Ｎ型の半導体基板１１はＭＯ
ＳＦＥＴのドレイン電極として使用される。
【００１５】次に、異方性エッチング技術であるＲＩＥ
（Reactive Ion Etching）法により、深さＴsi＝６．０
μｍのトレンチ１６を形成する。このエッチングの際に
使用されるプラズマガスとしてＨＢｒ（臭化水素）ガス
が用いられる。また、プラズマガスには、堆積用ガス
（デポガス）としてＯ2（酸素）ガスが混合される。Ｒ
ＩＥ法では、大部分のプラズマガスは基板表面に対して
垂直に当たり、これによって側壁が基板表面に対してほ
ぼ垂直な形状となるようなトレンチが形成される。しか
し、基板表面に対して斜め方向に当たるプラズマガスも
存在している。そして、この斜め方向に当たるプラズマ
ガスによりトレンチの側壁がさらにエッチングされるの
で、トレンチの側壁が基板表面に対して垂直とはならな
い場合が発生する。そこで、ＲＩＥ法によるエッチング
の際には、一般に、プラズマガスにシリコン堆積用ガス
が混合されている。なお、上記ＨＢｒガス及びＯ2ガス
の他にＮＦ3ガスが混合される場合もある。
（Reactive Ion Etching）法により、深さＴsi＝６．０
μｍのトレンチ１６を形成する。このエッチングの際に
使用されるプラズマガスとしてＨＢｒ（臭化水素）ガス
が用いられる。また、プラズマガスには、堆積用ガス
（デポガス）としてＯ2（酸素）ガスが混合される。Ｒ
ＩＥ法では、大部分のプラズマガスは基板表面に対して
垂直に当たり、これによって側壁が基板表面に対してほ
ぼ垂直な形状となるようなトレンチが形成される。しか
し、基板表面に対して斜め方向に当たるプラズマガスも
存在している。そして、この斜め方向に当たるプラズマ
ガスによりトレンチの側壁がさらにエッチングされるの
で、トレンチの側壁が基板表面に対して垂直とはならな
い場合が発生する。そこで、ＲＩＥ法によるエッチング
の際には、一般に、プラズマガスにシリコン堆積用ガス
が混合されている。なお、上記ＨＢｒガス及びＯ2ガス
の他にＮＦ3ガスが混合される場合もある。
【００１６】そして、エッチングの開始直後では、ＨＢ
ｒガスの量流を例えば３５ＳＣＣＭ、Ｏ2ガスの量流を
例えば２．４ＳＣＣＭにして、従来と同様にテーバー角
度が８９°±１°となるように制御し、トレンチ１６を
形成する。そして、このトレンチ１６の基板表面からの
深さがほぼ３μｍとなった時点で、すなわちＮ型ソース
層１４の表面からＰ型ベース層１３とＮ型のエピタキシ
ャル層１２との界面近傍までエッチングが進行した時点
で、堆積用ガスであるＯ2ガスの量流を先の２．４ＳＣ
ＣＭから１．２ＳＣＣＭに半減させる。これにより、深
さがほぼ３μｍよりも深い部分のトレンチ１６内部では
シリコンの堆積作用が弱くなり、エッチングの開始直後
とは異なる条件でエッチングが進行する。
ｒガスの量流を例えば３５ＳＣＣＭ、Ｏ2ガスの量流を
例えば２．４ＳＣＣＭにして、従来と同様にテーバー角
度が８９°±１°となるように制御し、トレンチ１６を
形成する。そして、このトレンチ１６の基板表面からの
深さがほぼ３μｍとなった時点で、すなわちＮ型ソース
層１４の表面からＰ型ベース層１３とＮ型のエピタキシ
ャル層１２との界面近傍までエッチングが進行した時点
で、堆積用ガスであるＯ2ガスの量流を先の２．４ＳＣ
ＣＭから１．２ＳＣＣＭに半減させる。これにより、深
さがほぼ３μｍよりも深い部分のトレンチ１６内部では
シリコンの堆積作用が弱くなり、エッチングの開始直後
とは異なる条件でエッチングが進行する。
【００１７】次に、図１（ｂ）に示すように、トレンチ
１６の内周面を含む全面にゲート絶縁膜１７を形成す
る。このゲート絶縁膜１７は従来と同様に、下層がシリ
コン窒化膜、中間層がシリコン酸化膜、上層がシリコン
窒化膜からなるいわゆるＯＮＯ膜であり、それぞれの膜
厚も従来の場合と同様に例えば、下層のシリコン窒化膜
を１００ｎｍ、中間層のシリコン酸化膜を２０ｎｍ、上
層のシリコン窒化膜を８ｎｍにする。従って、ゲート絶
縁膜１７としての膜厚は１２８ｎｍである。次に、ゲー
ト電極材である多結晶シリコン膜を全面に堆積してトレ
ンチ１６の内部を埋め込み、その後、ＭＯＳＦＥＴ部分
ではこの多結晶シリコン膜をトレンチ１６の上面付近ま
でエッチバックしてトレンチ１６の内部にゲート電極１
８を形成する。また、素子周辺部にこの多結晶シリコン
膜を一部残してゲート引き出し電極を形成する。
１６の内周面を含む全面にゲート絶縁膜１７を形成す
る。このゲート絶縁膜１７は従来と同様に、下層がシリ
コン窒化膜、中間層がシリコン酸化膜、上層がシリコン
窒化膜からなるいわゆるＯＮＯ膜であり、それぞれの膜
厚も従来の場合と同様に例えば、下層のシリコン窒化膜
を１００ｎｍ、中間層のシリコン酸化膜を２０ｎｍ、上
層のシリコン窒化膜を８ｎｍにする。従って、ゲート絶
縁膜１７としての膜厚は１２８ｎｍである。次に、ゲー
ト電極材である多結晶シリコン膜を全面に堆積してトレ
ンチ１６の内部を埋め込み、その後、ＭＯＳＦＥＴ部分
ではこの多結晶シリコン膜をトレンチ１６の上面付近ま
でエッチバックしてトレンチ１６の内部にゲート電極１
８を形成する。また、素子周辺部にこの多結晶シリコン
膜を一部残してゲート引き出し電極を形成する。
【００１８】次に、図１（ｃ）に示すように、ゲート／
ソース電極間を分離するための層間絶縁膜１９を全面に
堆積した後に部分的に除去してトレンチ１７上にのみ残
し、さらに全面に例えばＴｉＷからなるバリア金属膜２
０を形成し、さらに全面に例えばＡｌからなる金属膜を
堆積してソース電極２１を形成することにより完成す
る。
ソース電極間を分離するための層間絶縁膜１９を全面に
堆積した後に部分的に除去してトレンチ１７上にのみ残
し、さらに全面に例えばＴｉＷからなるバリア金属膜２
０を形成し、さらに全面に例えばＡｌからなる金属膜を
堆積してソース電極２１を形成することにより完成す
る。
【００１９】図２は、上記実施の形態による方法におい
て、トレンチ１６を形成した後のトレンチ部分を拡大し
て示す断面図である。上記のようにエッチングの途中で
堆積用ガスの流量を減らすようにしたので、基板表面か
らＺ（Ｚはほぼ３μｍ）までの深さではトレンチ１６の
テーパー角ｒは８９°±１°に設定され、Ｚよりも深い
領域ではそれよりも大きなテーパー角度となる。従っ
て、トレンチ上部の開口幅Ａを１．０とし、トレンチの
深さをＹとしたときに、トレンチ上部から０．９Ｙの位
置におけるトレンチの開口幅Ｂは０．９となり、従来の
０．８よりも広がった形状となる。さらに、トレンチ底
部付近の開口幅Ｂが広がったことにより、トレンチ底部
の角部における曲率半径Ｒは２５０〜３５０ｎｍ（２５
００〜３５００Å）と、従来方法の場合よりも大きくな
り、その結果、トレンチ底部の角部における曲率半径Ｒ
と、シリコンに換算したゲート絶縁膜１７の膜厚Ｔとの
比の値Ｒ／Ｔは２．０〜３．５となる。
て、トレンチ１６を形成した後のトレンチ部分を拡大し
て示す断面図である。上記のようにエッチングの途中で
堆積用ガスの流量を減らすようにしたので、基板表面か
らＺ（Ｚはほぼ３μｍ）までの深さではトレンチ１６の
テーパー角ｒは８９°±１°に設定され、Ｚよりも深い
領域ではそれよりも大きなテーパー角度となる。従っ
て、トレンチ上部の開口幅Ａを１．０とし、トレンチの
深さをＹとしたときに、トレンチ上部から０．９Ｙの位
置におけるトレンチの開口幅Ｂは０．９となり、従来の
０．８よりも広がった形状となる。さらに、トレンチ底
部付近の開口幅Ｂが広がったことにより、トレンチ底部
の角部における曲率半径Ｒは２５０〜３５０ｎｍ（２５
００〜３５００Å）と、従来方法の場合よりも大きくな
り、その結果、トレンチ底部の角部における曲率半径Ｒ
と、シリコンに換算したゲート絶縁膜１７の膜厚Ｔとの
比の値Ｒ／Ｔは２．０〜３．５となる。
【００２０】このようにトレンチ底部の角部における曲
率半径Ｒが従来よりも大きくなったことにより、トレン
チ底部の角部の応力集中を緩和することができ、ゲート
絶縁耐圧を従来よりも向上させることができる。
率半径Ｒが従来よりも大きくなったことにより、トレン
チ底部の角部の応力集中を緩和することができ、ゲート
絶縁耐圧を従来よりも向上させることができる。
【００２１】図３は、トレンチ底部の角部における曲率
半径Ｒ（Å）及びトレンチ底部の角部における曲率半径
Ｒとシリコンに換算したゲート絶縁膜１７の膜厚Ｔとの
比の値Ｒ／Ｔに対するゲート絶縁耐圧（Ｖ）を、実際の
サンプルを用いて評価した結果を示す特性図である。評
価サンプルは、上記実施の形態で説明した縦型ＭＯＳＦ
ＥＴと同様に、トレンチゲートを有するＵ−ＩＧＢＴ
（Ｕ字型トレンチの絶縁ゲート型バイポーラトランジス
タ）製品を使用した。このＵ−ＩＧＢＴにおけるＯＮＯ
ゲート絶縁膜の膜厚は、上記実施の形態で説明した縦型
ＭＯＳＦＥＴと同様にそれぞれ１０００Å、２００Å、
８０Åであり、トレンチの深さＴsiも上記実施の形態で
説明した縦型ＭＯＳＦＥＴと同様に６μｍとした。
半径Ｒ（Å）及びトレンチ底部の角部における曲率半径
Ｒとシリコンに換算したゲート絶縁膜１７の膜厚Ｔとの
比の値Ｒ／Ｔに対するゲート絶縁耐圧（Ｖ）を、実際の
サンプルを用いて評価した結果を示す特性図である。評
価サンプルは、上記実施の形態で説明した縦型ＭＯＳＦ
ＥＴと同様に、トレンチゲートを有するＵ−ＩＧＢＴ
（Ｕ字型トレンチの絶縁ゲート型バイポーラトランジス
タ）製品を使用した。このＵ−ＩＧＢＴにおけるＯＮＯ
ゲート絶縁膜の膜厚は、上記実施の形態で説明した縦型
ＭＯＳＦＥＴと同様にそれぞれ１０００Å、２００Å、
８０Åであり、トレンチの深さＴsiも上記実施の形態で
説明した縦型ＭＯＳＦＥＴと同様に６μｍとした。
【００２２】図３から分かるように、曲率半径Ｒを２５
００〜３５００Åの範囲にしかつ上記比の値Ｒ／Ｔを
２．０〜３．５の範囲にすることで、ゲート絶縁耐圧と
して約７２Ｖ〜約８０Ｖが得られることが判明した。
００〜３５００Åの範囲にしかつ上記比の値Ｒ／Ｔを
２．０〜３．５の範囲にすることで、ゲート絶縁耐圧と
して約７２Ｖ〜約８０Ｖが得られることが判明した。
【００２３】また、上記実施の形態では、トレンチの深
さが６μｍのものでゲート絶縁耐圧として約７２Ｖ〜約
８０Ｖを得るために、上記曲率半径Ｒが２５００〜３５
００Åの範囲になるように制御してＲ／Ｔの値を２．０
〜３．５となるようにしたが、これはトレンチの深さが
より浅く、ゲート耐圧がより低くてもよいものにも実施
が可能である。
さが６μｍのものでゲート絶縁耐圧として約７２Ｖ〜約
８０Ｖを得るために、上記曲率半径Ｒが２５００〜３５
００Åの範囲になるように制御してＲ／Ｔの値を２．０
〜３．５となるようにしたが、これはトレンチの深さが
より浅く、ゲート耐圧がより低くてもよいものにも実施
が可能である。
【００２４】例えばトレンチの深さが２〜３μｍで、ゲ
ート絶縁耐圧が約４０Ｖの製品はＯＮＯゲート絶縁膜の
膜厚の一例がそれぞれ５００Å、２００Å、８０Åであ
り、この場合にトレンチ底部の角部における曲率半径Ｒ
を２４００Åに設定することにより、所望する約４０Ｖ
のゲート絶縁耐圧が得られた。この場合、前記Ｒ／Ｔの
値は３．５である。
ート絶縁耐圧が約４０Ｖの製品はＯＮＯゲート絶縁膜の
膜厚の一例がそれぞれ５００Å、２００Å、８０Åであ
り、この場合にトレンチ底部の角部における曲率半径Ｒ
を２４００Åに設定することにより、所望する約４０Ｖ
のゲート絶縁耐圧が得られた。この場合、前記Ｒ／Ｔの
値は３．５である。
【００２５】
【発明の効果】以上説明したようにこの発明によれば、
トレンチ底部の角部における応力の集中を緩和すること
によって、ゲート絶縁耐圧の劣化を防止することができ
るトレンチ型絶縁ゲート半導体装置及びその製造方法を
提供することができる。
トレンチ底部の角部における応力の集中を緩和すること
によって、ゲート絶縁耐圧の劣化を防止することができ
るトレンチ型絶縁ゲート半導体装置及びその製造方法を
提供することができる。
【図１】この発明に係るトレンチ型絶縁ゲート半導体装
置を縦型ＭＯＳＦＥＴに実施した場合の製造工程を示す
断面図。
置を縦型ＭＯＳＦＥＴに実施した場合の製造工程を示す
断面図。
【図２】上記実施の形態による方法においてトレンチを
形成した後のトレンチ部分を拡大して示す断面図。
形成した後のトレンチ部分を拡大して示す断面図。
【図３】トレンチ底部の角部における曲率半径Ｒ及びト
レンチ底部の角部における曲率半径とシリコンに換算し
たゲート絶縁膜の膜厚との比の値Ｒ／Ｔに対するゲート
絶縁耐圧を実際のサンプルを用いて評価した結果を示す
特性図。
レンチ底部の角部における曲率半径とシリコンに換算し
たゲート絶縁膜の膜厚との比の値Ｒ／Ｔに対するゲート
絶縁耐圧を実際のサンプルを用いて評価した結果を示す
特性図。
【図４】トレンチゲートを有するトレンチ型絶縁ゲート
半導体装置の１種である縦型ＭＯＳＦＥＴの従来の製造
工程を示す断面図。
半導体装置の１種である縦型ＭＯＳＦＥＴの従来の製造
工程を示す断面図。
【図５】上記従来方法においてトレンチを形成した後の
トレンチ部分を拡大して示す断面図。
トレンチ部分を拡大して示す断面図。
１１…Ｎ型の半導体基板（Ｎ−ｓｕｂ） １２…Ｎ型のエピタキシャル層（Ｎ−エピ） １３…Ｐ型ベース層 １４…Ｎ型ソース層 １５…Ｐ＋型層 １６…トレンチ １７…ゲート絶縁膜 １８…ゲート電極 １９…層間絶縁膜 ２０…バリア金属膜 ２１…ソース電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 仁 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (5)
- 【請求項１】 第１導電型の第１半導体領域と、 上記第１半導体領域上に形成され、上記第１導電型とは
反対導電型の第２導電型の第２半導体領域と、 上記第２半導体領域上に形成された第１導電型の第３半
導体領域と、 上記第３半導体領域の表面から上記第１半導体領域に達
するように形成されたトレンチと、 少なくとも上記トレンチの内周面上に形成されたゲート
絶縁膜と、 上記トレンチ内に埋め込まれたゲート電極とを具備し、 上記トレンチ底部の角部における曲率半径をＲ、上記ゲ
ート絶縁膜のシリコン酸化膜に換算した膜厚をＴとした
ときに、Ｒ／Ｔの値が２．０〜３．５の範囲となるよう
に上記トレンチ底部の角部における曲率半径Ｒが設定さ
れてなることを特徴とするトレンチ型絶縁ゲート半導体
装置。 - 【請求項２】 前記トレンチの深さをＹとしたときに、
トレンチ上部から０．９Ｙの位置におけるトレンチの開
口幅が、トレンチ上部の開口幅に対して０．９の割合に
されていることを特徴とする請求項１に記載のトレンチ
型絶縁ゲート半導体装置。 - 【請求項３】 前記第３半導体領域の表面から前記第２
半導体領域と前記第１半導体領域との界面近傍までに至
る範囲における前記トレンチのテーパー角が８９°±１
°に設定されていることを特徴とする請求項１に記載の
トレンチ型絶縁ゲート半導体装置。 - 【請求項４】 第１導電型の第１半導体領域上に上記第
１導電型とは反対導電型の第２導電型の第２半導体領域
を形成する工程と、 上記第２半導体領域上に第１導電型の第３半導体領域を
形成する工程と、 堆積用ガスが混合されたプラズマガスを用いた異方性エ
ッチング法により、上記第３半導体領域の表面側からエ
ッチングを行い、エッチングの途中から上記プラズマガ
スに混合された上記堆積用ガスの流量を減少させて、上
記第１半導体領域に達するようにトレンチを形成する工
程と、 少なくとも上記トレンチの内周面上にゲート絶縁膜を形
成する工程と、 上記トレンチ内にゲート電極を埋め込む工程とを具備し
たことを特徴とするトレンチ型絶縁ゲート半導体装置。 - 【請求項５】 前記堆積用ガスがＯ2ガスであり、エッ
チングの途中からこのＯ2ガスの流量を半減させるよう
にしたことを特徴とする請求項４に記載のトレンチ型絶
縁ゲート半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11173019A JP2001007326A (ja) | 1999-06-18 | 1999-06-18 | トレンチ型絶縁ゲート半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11173019A JP2001007326A (ja) | 1999-06-18 | 1999-06-18 | トレンチ型絶縁ゲート半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001007326A true JP2001007326A (ja) | 2001-01-12 |
Family
ID=15952710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11173019A Pending JP2001007326A (ja) | 1999-06-18 | 1999-06-18 | トレンチ型絶縁ゲート半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001007326A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002099870A1 (fr) * | 2001-06-04 | 2002-12-12 | Matsushita Electric Industrial Co., Ltd. | Procede de production d'un dispositif semi-conducteur |
| KR100711069B1 (ko) * | 2004-01-23 | 2007-04-24 | 다이니폰 스크린 세이조우 가부시키가이샤 | 기판 처리 장치 |
| JP2009076686A (ja) * | 2007-09-20 | 2009-04-09 | Rohm Co Ltd | 半導体装置 |
| JP2009081427A (ja) * | 2007-09-03 | 2009-04-16 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8129779B2 (en) | 2007-09-03 | 2012-03-06 | Rohm Co., Ltd. | Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance |
-
1999
- 1999-06-18 JP JP11173019A patent/JP2001007326A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002099870A1 (fr) * | 2001-06-04 | 2002-12-12 | Matsushita Electric Industrial Co., Ltd. | Procede de production d'un dispositif semi-conducteur |
| KR100711069B1 (ko) * | 2004-01-23 | 2007-04-24 | 다이니폰 스크린 세이조우 가부시키가이샤 | 기판 처리 장치 |
| JP2009081427A (ja) * | 2007-09-03 | 2009-04-16 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8129779B2 (en) | 2007-09-03 | 2012-03-06 | Rohm Co., Ltd. | Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance |
| US9406794B2 (en) | 2007-09-03 | 2016-08-02 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US9978860B2 (en) | 2007-09-03 | 2018-05-22 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US10211334B2 (en) | 2007-09-03 | 2019-02-19 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US10446678B2 (en) | 2007-09-03 | 2019-10-15 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US10615275B2 (en) | 2007-09-03 | 2020-04-07 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US11075297B2 (en) | 2007-09-03 | 2021-07-27 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| JP2009076686A (ja) * | 2007-09-20 | 2009-04-09 | Rohm Co Ltd | 半導体装置 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060110 |