JP2001007088A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特には反応室内において積層膜のエッチン
グを行う半導体装置の製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which a laminated film is etched in a reaction chamber.
【０００２】[0002]
【従来の技術】近年、半導体装置の微細化にともない、
設備投資が増大するという問題が顕著化している。設備
投資した費用の回収を含め、効率的に利益を上げるめに
は、製造プロセスに要するコストの低減と、製造プロセ
スにおける歩留りの向上とが必要不可欠である。特に、
半導体装置の製造プロセスにおいては、プロセス自体の
複雑化と製造装置の複雑化が進み、プロセスの制御方法
及びプロセスの管理方法の改良が大きな課題となってい
る。2. Description of the Related Art In recent years, with the miniaturization of semiconductor devices,
The problem of increased capital investment is becoming more pronounced. In order to efficiently make profits, including the recovery of capital investment costs, it is essential to reduce the costs required for the manufacturing process and to increase the yield in the manufacturing process. In particular,
2. Description of the Related Art In a semiconductor device manufacturing process, the process itself and the manufacturing apparatus have become more complicated, and improvement of a process control method and a process management method has become a major issue.
【０００３】例えば、半導体装置の製造プロセスで、導
電膜や絶縁膜のパターニングに利用されているドライエ
ッチングにおいては、被エッチング膜の除去が完了して
その下地が露出すると、プラズマ中の特定活性種の発光
強度が変化する。このため、この変化量が一定値以上に
なった時点を、ドライエッチングの終了期間と判断する
プロセス制御を行っている。For example, in dry etching used for patterning a conductive film or an insulating film in a semiconductor device manufacturing process, when a film to be etched is completely removed and the underlying layer is exposed, a specific active species in the plasma is removed. Changes the emission intensity. For this reason, process control is performed in which a point in time when the amount of change becomes equal to or more than a certain value is determined as a dry etching end period.
【０００４】ところが、量産プロセスでは、同一の反応
室内において、複数のウエハ（またはロット）に対する
処理を繰り返し行うことで、当該反応室の内壁には反応
生成物が徐々に堆積されてゆき、プラズマパラメータが
変動する。これにともない、エッチング特性も変動する
ため、繰り返し処理を行う過程においてエッチング速度
やエッチング選択比が変動し、加工精度の低下による歩
留りの低下が引き起こされる。また、反応室の内壁に堆
積された反応生成物は、反応室内におけるパーティクル
の発生源にもなり、量産プロセスでは、反応室内におけ
るウエハの処理枚数（または処理ロット数）と共に、パ
ーティクル数が増大する。However, in a mass production process, by repeatedly performing processing on a plurality of wafers (or lots) in the same reaction chamber, reaction products are gradually deposited on the inner wall of the reaction chamber, and plasma parameters are reduced. Fluctuates. Along with this, the etching characteristics also fluctuate, so that the etching rate and the etching selectivity fluctuate in the process of performing the repetitive processing, and the yield is lowered due to the reduction in processing accuracy. The reaction product deposited on the inner wall of the reaction chamber also becomes a source of particles in the reaction chamber. In a mass production process, the number of particles increases along with the number of processed wafers (or the number of processed lots) in the reaction chamber. .
【０００５】そこで、ドライエッチングにおけるプロセ
スの管理方法としては、必要なエッチング性能を満足さ
せるために、経験的に設定されたウエハの処理枚数（ま
たは処理ロット数）毎に、ドライエッチング装置の定期
的なメンテナンスを行っている。この際、反応室の内壁
に付着した堆積物を除去するために、クリーニングガス
を反応室内に流すドライクリーニングを行っている。ま
た、反応室内を大気開放し、ウェットクリーニングによ
って、反応室の内壁に付着した堆積物を除去する場合も
ある。さらに、パーティクル数のチェックや、エッチン
グレートのチェック等のために、モニター用ウエハのエ
ッチングを行っている。[0005] Therefore, as a method of managing a process in dry etching, in order to satisfy required etching performance, a dry etching apparatus is periodically set for each number of processed wafers (or number of processed lots) set empirically. Maintenance. At this time, dry cleaning in which a cleaning gas is flowed into the reaction chamber is performed to remove deposits attached to the inner wall of the reaction chamber. In some cases, the reaction chamber is opened to the atmosphere and deposits attached to the inner wall of the reaction chamber are removed by wet cleaning. Further, the monitoring wafer is etched to check the number of particles, check the etching rate, and the like.
【０００６】このようなプロセス管理は、ドライエッチ
ングに限らず、プラズマＣＶＤ等の他のプラズマ発生装
置を用いたプロセスにおいても同様に行われている。[0006] Such process management is performed not only in dry etching but also in processes using other plasma generators such as plasma CVD.
【０００７】[0007]
【発明が解決しようとする課題】ところが、以上のプロ
セス管理を行う方法においては、反応室の内部をクリー
ニングしている間は、当該反応室内におけるエッチング
処理を行うことはできない。このため、クリーニングを
行う工程を設けること自体が、装置の稼働率を低下させ
る要因になる。However, in the above-described method for performing the process control, the etching process cannot be performed in the reaction chamber while the inside of the reaction chamber is being cleaned. Therefore, the provision of the step of performing cleaning itself is a factor of reducing the operation rate of the apparatus.
【０００８】特に、ウェットクリーニングを行う場合に
は、反応室内を大気開放する必要があるため、装置の稼
働を再開する場合には、反応室内を新たに真空引きしな
ければならず、装置の稼働率がさらに低下することにな
る。In particular, when performing wet cleaning, it is necessary to open the reaction chamber to the atmosphere. Therefore, when the operation of the apparatus is restarted, it is necessary to newly evacuate the reaction chamber. The rate will be further reduced.
【０００９】そこで本発明は、装置の稼働率を低下させ
ることなく、該装置の反応室内において精度良く積層膜
のエッチングを繰り返すことが可能な半導体装置の製造
方法を提供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of accurately repeating etching of a laminated film in a reaction chamber of the device without lowering the operation rate of the device.
【００１０】[0010]
【課題を解決するための手段】このような目的を達成す
るための本発明は、同一の反応室内において積層膜をエ
ッチングする半導体装置の製造方法において、前記積層
膜のうちの少なくとも一つの層をエッチングする際、当
該積層膜のうちの他の層のエッチングにおいて前記反応
室の内壁に堆積する反応生成物を除去する反応ガスを用
いることを特徴としている。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device in which a laminated film is etched in the same reaction chamber. At the time of etching, a reaction gas for removing a reaction product deposited on the inner wall of the reaction chamber in etching another layer of the laminated film is used.
【００１１】このような製造方法によれば、積層膜の内
の少なくとも一つの層をエッチングする際、他の層のエ
ッチングにおいて反応室の内壁に堆積する反応生成物が
除去する反応ガスが用いられる。このことから、同一の
反応室内における積層膜のエッチングを繰り返し行う場
合、他の層のエッチングにおいて反応室の内壁に堆積し
た反応生成物が、この反応ガスを用いたエッチングの際
に除去されることになる。このため、特に、反応室の内
壁をクリーニングする工程を設けることなく、積層膜の
エッチングを繰り返し行う中で反応室の内壁がクリーニ
ングされる。According to such a manufacturing method, when at least one layer of the laminated film is etched, a reaction gas is used which removes a reaction product deposited on an inner wall of the reaction chamber in etching another layer. . For this reason, when repeatedly etching the stacked film in the same reaction chamber, the reaction products deposited on the inner wall of the reaction chamber in the etching of the other layers are removed during the etching using the reaction gas. become. Therefore, the inner wall of the reaction chamber is cleaned during the repeated etching of the laminated film without providing a step of cleaning the inner wall of the reaction chamber.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、半導体基板上にゲート絶
縁膜を介してゲート配線を形成する方法に本発明を適用
した実施形態を説明するための断面工程図であり、この
図を用いて本発明の一実施形態を説明する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional process diagram for explaining an embodiment in which the present invention is applied to a method for forming a gate wiring on a semiconductor substrate via a gate insulating film. Will be described.
【００１３】先ず、図１（１）に示すように、単結晶シ
リコンからなる基板１０上に、酸化シリコン（Ｓｉ
Ｏ2 ）からなるゲート絶縁膜１１を５ｎｍの膜厚で形成
する。以下に、一例として、熱酸化法によって、酸化シ
リコン（ＳｉＯ2 ）からなるゲート絶縁膜１１を形成す
る場合の形成条件の一例を示す。First, as shown in FIG. 1A, a silicon oxide (Si) is formed on a substrate 10 made of single crystal silicon.
A gate insulating film 11 made of O 2 ) is formed with a thickness of 5 nm. Hereinafter, as an example, an example of a forming condition when the gate insulating film 11 made of silicon oxide (SiO 2 ) is formed by a thermal oxidation method will be described.
【００１４】処理装置：縦型熱処理炉、 加熱温度：８００℃、 加熱時間：１８０秒。Processing apparatus: vertical heat treatment furnace, heating temperature: 800 ° C., heating time: 180 seconds.
【００１５】次に、図１（２）に示すように、ゲート絶
縁膜１１上に、膜厚１００ｎｍのポリシリコン層１２を
形成する。以下に、一例として、ＣＶＤ（Chemical Vap
or Deposition)法によって、ポリシリコン層１２を形成
する場合の形成条件の一例を示す。Next, as shown in FIG. 1B, a 100 nm-thick polysilicon layer 12 is formed on the gate insulating film 11. Hereinafter, as an example, CVD (Chemical Vap
An example of forming conditions when forming the polysilicon layer 12 by the (or deposition) method will be described.
【００１６】 処理装置 ：縦型減圧ＣＶＤ装置、 反応ガス及び流量：シラン (SiH4)＝３００ｓｃｃｍ、 ホスフィン(PH3) ＝２００ｓｃｃｍ、 基板加熱温度 ：５５０℃、 反応室内ガス圧力：３５０Ｐａ。Processing apparatus: vertical type reduced pressure CVD apparatus, reaction gas and flow rate: silane (SiH 4 ) = 300 sccm, phosphine (PH 3 ) = 200 sccm, substrate heating temperature: 550 ° C., reaction chamber gas pressure: 350 Pa.
【００１７】その後、図１（３）に示すように、ポリシ
リコン層１２上に、膜厚１００ｎｍのタングステンシリ
サイド（ＷＳｉ）層（以下、ＷＳｉ層と記す）１３を形
成する。以下に、一例としてＣＶＤ法によって、ＷＳｉ
層１３を形成する場合の形成条件の一例を示す。Thereafter, as shown in FIG. 1C, a 100 nm-thick tungsten silicide (WSi) layer (hereinafter referred to as a WSi layer) 13 is formed on the polysilicon layer 12. Hereinafter, as an example, the WSi
An example of the forming conditions when forming the layer 13 will be described.
【００１８】 処理装置 ：熱ＣＶＤ装置、 反応ガス及び流量：６フッ化タングステン（WF6 ）＝ ５ｓｃｃｍ、 ２塩化シラン（SiH2Cl2 ） ＝１００ｓｃｃｍ、 アルゴン（Ar） ＝４００ｓｃｃｍ、 基板加熱温度 ：６００℃、 反応室内ガス圧力：１３０Ｐａ。Processing apparatus: thermal CVD apparatus, reaction gas and flow rate: tungsten hexafluoride (WF 6 ) = 5 sccm, silane dichloride (SiH 2 Cl 2 ) = 100 sccm, argon (Ar) = 400 sccm, substrate heating temperature: 600 ° C, gas pressure in the reaction chamber: 130 Pa.
【００１９】次に、図１（４）に示すように、ＷＳｉ層
１３上に、膜厚８０ｎｍの有機系材料〔例えば、Brewer
Science製ＤＵＶ−４２（商品名）〕からなる反射防止
膜１４を、スピンコート法によって形成する。Next, as shown in FIG. 1D, an 80 nm-thick organic material [eg, Brewer
The antireflection film 14 made of Science DUV-42 (trade name)] is formed by spin coating.
【００２０】しかる後、この反射防止膜１４上に、リソ
グラフィー技術によってレジストパターン１５を形成す
る。ここでは、例えばエキシマレーザステッパーを用い
た露光を行い、例えば０．２５μｍ幅にパターニングさ
れたレジストパターン１５を得る。Thereafter, a resist pattern 15 is formed on the antireflection film 14 by lithography. Here, for example, exposure is performed using an excimer laser stepper to obtain a resist pattern 15 patterned to a width of, for example, 0.25 μm.
【００２１】以上の後、レジストパターン１５をマスク
に用いて、反射防止膜１４、ＷＳｉ層１３及びポリシリ
コン層１２を順次エッチングする。この際、例えば図３
に示すような誘導結合プラズマ（inductive coupled pl
asma：ＩＣＰ）エッチング装置を用いてエッチングを行
う。After the above, using the resist pattern 15 as a mask, the antireflection film 14, the WSi layer 13 and the polysilicon layer 12 are sequentially etched. At this time, for example, FIG.
Inductively coupled plasma (inductive coupled pl
etching is performed using an asma (ICP) etching apparatus.
【００２２】この図に示す誘導結合プラズマエッチング
装置は、反応室１内のウエハステージ２を温調機能付き
の下部電極とし、このウエハステージ２と対向して配置
された石英板３上に、渦巻き状に成形された誘導結合コ
イル４を設け、この誘導結合コイル４とウエハステージ
２とに高周波電源５，６及びアース７，８を接続させた
構成になっている。そして、誘導結合コイル４とウエハ
ステージ２とに１３．５６ＭＨｚのＲＦ（Redio freque
ncy)を印加することで、ウエハステージ２に載置したウ
エハ（基板）Ｗ上に高密度プラズマを発生させ、これに
よってウエハＷ表面のエッチングが行われる。In the inductively coupled plasma etching apparatus shown in FIG. 1, a wafer stage 2 in a reaction chamber 1 is used as a lower electrode having a temperature control function, and a spiral plate is formed on a quartz plate 3 arranged opposite to the wafer stage 2. A high-frequency power supply 5 and a ground 7, 8 are connected to the inductive coupling coil 4 and the wafer stage 2, respectively. 13.56 MHz RF (Redio frequency) is applied to the inductive coupling coil 4 and the wafer stage 2.
By applying (ncy), high-density plasma is generated on the wafer (substrate) W mounted on the wafer stage 2, whereby the surface of the wafer W is etched.
【００２３】そして特に、反射防止膜１４をエッチング
する際には、反応室１内をクリーニングする作用を有す
るガス系を用いることとする。In particular, when etching the antireflection film 14, a gas system having a function of cleaning the inside of the reaction chamber 1 is used.
【００２４】すなわち、ここでは、この反射防止膜１４
のエッチングが終了した後、同一のエッチング装置の反
応室１内においてＷＳｉ層１３のエッチングを行う。こ
のエッチングの際には、反応ガスとして塩素（Ｃｌ2 ）
を用いる。このため、反応室１内の側壁には、前回のウ
エハ処理におけるＷＳｉ層１３のエッチングで発生した
塩化シリコン（ＳｉＣｌx ）が堆積した状態になってい
る。また、ＷＳｉ層１３のエッチングが終了した後、同
一のエッチング装置の反応室１内においてポリシリコン
層１２のエッチングを行う。このエッチングの際には、
反応ガスとして塩素（ＨＢｒ）を用いる。このため、反
応室１内の側壁には、前回のウエハ処理におけるポリシ
リコン層１２のエッチングで発生した臭化シリコン（Ｓ
ｉＢｒy）も堆積した状態になっている。That is, here, the antireflection film 14
Is completed, the WSi layer 13 is etched in the reaction chamber 1 of the same etching apparatus. During this etching, chlorine (Cl 2 ) is used as a reaction gas.
Is used. For this reason, silicon chloride (SiCl x ) generated by etching the WSi layer 13 in the previous wafer processing is deposited on the side wall in the reaction chamber 1. After the etching of the WSi layer 13 is completed, the polysilicon layer 12 is etched in the reaction chamber 1 of the same etching apparatus. During this etching,
Chlorine (HBr) is used as a reaction gas. For this reason, on the side wall in the reaction chamber 1, silicon bromide (S) generated by etching the polysilicon layer 12 in the previous wafer processing is formed.
iBr y ) is also in a deposited state.
【００２５】そこで、この反射防止膜１４のエッチング
においては、塩化シリコン及び臭化シリコンに対するエ
ッチング効果を有する反応ガスを用いるととする。この
ような反応ガスとして、フッ素を含有するガス（例えば
４フッ化メタンＣＦ4 ）を用いることとする。Therefore, in etching the antireflection film 14, a reactive gas having an etching effect on silicon chloride and silicon bromide is used. A gas containing fluorine (for example, methane tetrafluoride CF 4 ) is used as such a reaction gas.
【００２６】以下、誘導結合プラズマエッチング装置を
用いた反射防止膜１４のエッチング条件の一例を示す。 反応ガス及び流量：４フッ化メタン(CF4) ＝１０ｓｃｃｍ、 酸素 (O2) ＝１０ｓｃｃｍ、 反応室内ガス圧力：４．０Ｐａ、 ソースパワー ：２００Ｗ、 バイアスパワー ：１００Ｗ、 基板加熱温度 ： ２０℃、 処理時間 ： ４０秒。An example of etching conditions for the antireflection film 14 using an inductively coupled plasma etching apparatus will be described below. Reaction gas and flow rate: methane tetrafluoride (CF 4 ) = 10 sccm, oxygen (O 2 ) = 10 sccm, reaction chamber gas pressure: 4.0 Pa, source power: 200 W, bias power: 100 W, substrate heating temperature: 20 ° C. Processing time: 40 seconds.
【００２７】このエッチングによって、反射防止膜１４
がパターニングされると共に、反応室の側壁に堆積して
いた塩化シリコン（ＳｉＣｌx ）が、下記式（１）に示
す反応によって除去される。また、反応室の側壁に堆積
していた臭化シリコン（ＳｉＢｒy ）が、下記式（２）
に示す反応によって除去される。 ＳｉＣｌx ＋ＣＦ4 ＋Ｏ2 →ＳｉＦ4 ↑＋Ｃｌ2 ↑＋ＣＯ2 ↑…（１） ＳｉＢｒy ＋ＣＦ4 ＋Ｏ2 →ＳｉＦ4 ↑＋Ｂｒ2 ↑＋ＣＯ2 ↑…（２）By this etching, the anti-reflection film 14
Is patterned, and silicon chloride (SiCl x ) deposited on the side wall of the reaction chamber is removed by a reaction represented by the following equation (1). Further, silicon bromide (SiBr y ) deposited on the side wall of the reaction chamber is converted into the following formula (2)
And is removed by the following reaction. SiCl x + CF 4 + O 2 → SiF 4 ↑ + Cl 2 ↑ + CO 2 ↑ (1) SiBr y + CF 4 + O 2 ＳｉSiF 4 ↑ + Br 2 ↑ + CO 2 ↑ (2)
【００２８】以上の後、図２（２）に示すように、同一
の反応室１内において、ＷＳｉ層１３をエッチングす
る。以下に、誘導結合プラズマエッチング装置を用いた
ＷＳｉ層１３のエッチング条件の一例を示す。 反応ガス及び流量：塩素(Cl2) ＝３０ｓｃｃｍ、 酸素(O2 ) ＝ １ｓｃｃｍ、 反応室内ガス圧力：０．７Ｐａ、 ソースパワー ：２５０Ｗ、 バイアスパワー ：１５０Ｗ、 基板加熱温度 ： ７０℃、 処理時間 ： ２０秒。After the above, the WSi layer 13 is etched in the same reaction chamber 1 as shown in FIG. Hereinafter, an example of the etching conditions of the WSi layer 13 using the inductively coupled plasma etching apparatus will be described. Reaction gas and flow rate: chlorine (Cl 2 ) = 30 sccm, oxygen (O 2 ) = 1 sccm, gas pressure in the reaction chamber: 0.7 Pa, source power: 250 W, bias power: 150 W, substrate heating temperature: 70 ° C., processing time: 20 seconds.
【００２９】このエッチングにおいては、シリコン（Ｓ
ｉ）と塩素（Ｃｌ）との反応生成物（すなわちＳｉＣｌ
x ）が生成され、この反応生成物が反応室１の内壁に堆
積する。In this etching, silicon (S
i) the reaction product of chlorine (Cl) (ie, SiCl
x ) is produced, and the reaction product is deposited on the inner wall of the reaction chamber 1.
【００３０】次に、同一の反応室１内において、ポリシ
リコン層１２をエッチングする。以下に、誘導結合プラ
ズマエッチング装置を用いたポリシリコン層１２のエッ
チング条件の一例を示す。 反応ガス及び流量：臭化水素(HBr) ＝１００ｓｃｃｍ、 酸素 (O2 ) ＝ ２ｓｃｃｍ、 基板加熱温度 ： ７０℃、 反応室内ガス圧力：０．７Ｐａ、 ソースパワー ：２５０Ｗ、 バイアスパワー ： ３０Ｗ、 処理時間 ： 約３０秒に設定し、特定活性種の
モニターによる終点検出を行う。Next, the polysilicon layer 12 is etched in the same reaction chamber 1. An example of the etching conditions for the polysilicon layer 12 using the inductively coupled plasma etching apparatus will be described below. Reaction gas and flow rate: hydrogen bromide (HBr) = 100 sccm, oxygen (O 2 ) = 2 sccm, substrate heating temperature: 70 ° C., reaction chamber gas pressure: 0.7 Pa, source power: 250 W, bias power: 30 W, processing time : Set to about 30 seconds and detect the end point by monitoring the specific active species.
【００３１】このエッチングにおいては、シリコン（Ｓ
ｉ）と臭素（Ｂｒ）との反応生成物（すなわちＳｉＢｒ
y ）が生成され、この反応生成物が反応室１の内壁に堆
積する。In this etching, silicon (S
i) and the reaction product of bromine (Br) (ie, SiBr
y ) is produced, and the reaction product is deposited on the inner wall of the reaction chamber 1.
【００３２】以上のように、同一の反応室１内において
反射防止膜１４、ＷＳｉ層１３及びポリシリコン層１２
からなる積層膜をエッチングすることで、ポリシリコン
層１２の上層にＷＳｉ層１３を積層してなるポリサイド
構造のゲート配線を形成する。As described above, in the same reaction chamber 1, the antireflection film 14, the WSi layer 13, and the polysilicon layer 12
Is etched to form a gate wiring having a polycide structure in which a WSi layer 13 is stacked on the polysilicon layer 12.
【００３３】そして、上述の一連のエッチング処理が終
了した後、反応室１内からウエハＷを搬出する。その
後、新たにゲート配線の加工処理を行うウエハ（すなわ
ち、基板１０の上方にレジストパターン１５が形成され
たウエハ）Ｗを反応室１内に搬入し、この反応室１内に
おいて上述の一連のエッチング処理を繰り返し行い、ゲ
ート配線を形成する。After the above-described series of etching processes is completed, the wafer W is unloaded from the reaction chamber 1. Thereafter, a wafer W for which gate wiring is to be newly processed (that is, a wafer having the resist pattern 15 formed above the substrate 10) is carried into the reaction chamber 1, and the above-described series of etching is performed in the reaction chamber 1. The process is repeated to form a gate wiring.
【００３４】以上説明した半導体装置の製造方法では、
ＷＳｉ層１３及びポリシリコン層１２のエッチングの際
に反応室１の内壁に堆積した塩化シリコン（ＳｉＣ
ｌx ）や臭化シリコン（ＳｉＢｒy ）が、次のウエハＷ
において反射防止膜１４をエッチングする際に除去され
る。このため、同一の反応室１内における積層膜のエッ
チングを繰り返し行う場合、特に、反応室１の内壁をク
リーニングする工程を設けることなく、プロセス中にお
いて反応室１の内壁がクリーニングされる。この結果、
エッチングの精度を確保しながらもエッチング装置の稼
働率の向上を図ることができる。In the method of manufacturing a semiconductor device described above,
Silicon chloride (SiC) deposited on the inner wall of the reaction chamber 1 during etching of the WSi layer 13 and the polysilicon layer 12
l x ) and silicon bromide (SiBr y )
At the time of etching the antireflection film 14. Therefore, when the etching of the laminated film in the same reaction chamber 1 is repeatedly performed, the inner wall of the reaction chamber 1 is cleaned during the process without providing a step of cleaning the inner wall of the reaction chamber 1 in particular. As a result,
The operating rate of the etching apparatus can be improved while ensuring the accuracy of the etching.
【００３５】尚、実施形態においては、積層膜のエッチ
ングに誘導結合プラズマエッチング装置を用いた場合を
説明した。しかし、積層膜のエッチングに用いるエッチ
ング装置は、これに限定されることはない。また、この
実施形態においては、ゲート配線の形成工程に本発明を
適用した方法を説明した。しかし、本発明は、ゲート配
線の形成工程への適用に限定されることはなく、積層膜
を順次エッチングする他の工程に広く適用可能である。In the embodiment, the case where the inductively coupled plasma etching apparatus is used for etching the laminated film has been described. However, the etching apparatus used for etching the stacked film is not limited to this. Further, in this embodiment, the method in which the present invention is applied to the step of forming the gate wiring has been described. However, the present invention is not limited to the application to the step of forming a gate wiring, but can be widely applied to other steps of sequentially etching a stacked film.
【００３６】[0036]
【発明の効果】以上説明した様に、本発明によれば、積
層膜の内の少なくとも一つの層をエッチングする際、そ
の他の層のエッチングにおいて反応室の内壁に堆積する
反応生成物を同時にエッチング除去する構成にしたこと
で、反応室の内壁をクリーニングする工程を設けること
なく、積層膜のエッチングを繰り返し行うプロセス中に
おいて反応室の内壁をクリーニングすることが可能にな
る。したがって、同一の反応室内において積層膜のエッ
チングを繰り返す際、特別なクリーニング工程を設ける
ことなくエッチングの精度を確保することができる。こ
の結果、エッチング装置の稼働率の向上を図ることが可
能になる。As described above, according to the present invention, when at least one layer of the laminated film is etched, the reaction products deposited on the inner wall of the reaction chamber in the etching of the other layers are simultaneously etched. With such a configuration, the inner wall of the reaction chamber can be cleaned during the process of repeatedly etching the stacked film without providing a step of cleaning the inner wall of the reaction chamber. Therefore, when the etching of the laminated film is repeated in the same reaction chamber, the etching accuracy can be ensured without providing a special cleaning step. As a result, it is possible to improve the operation rate of the etching apparatus.
【図面の簡単な説明】[Brief description of the drawings]
【図１】実施形態を説明するための断面工程図（その
１）である。FIG. 1 is a sectional process view (part 1) for describing an embodiment;
【図２】実施形態を説明するための断面工程図（その
２）である。FIG. 2 is a sectional process view (part 2) for explaining the embodiment;
【図３】実施形態で用いるエッチング装置の一例を示す
誘導結合プラズマエッチング装置の構成図である。FIG. 3 is a configuration diagram of an inductively coupled plasma etching apparatus showing an example of an etching apparatus used in the embodiment.
１２…ポリシリコン層、１３…ＷＳｉ層、１４…反射防
止膜12: polysilicon layer, 13: WSi layer, 14: antireflection film
Claims (3)
ングする半導体装置の製造方法において、 前記積層膜のうちの少なくとも一つの層をエッチングす
る際、当該積層膜のうちの他の層のエッチングにおいて
前記反応室の内壁に堆積する反応生成物を除去する反応
ガスを用いることを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device for etching a laminated film in the same reaction chamber, wherein when etching at least one layer of the laminated film, etching of another layer of the laminated film is performed. A method for manufacturing a semiconductor device, comprising using a reaction gas for removing a reaction product deposited on an inner wall of a reaction chamber.
おいて、 前記積層膜のうちの少なくとも一つの層は、有機材料か
らなる反射防止膜であることを特徴とする半導体装置の
製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein at least one of the stacked films is an antireflection film made of an organic material.
おいて、 前記反射防止膜をエッチングする際には、フッ素を含有
する反応ガスを用いることを特徴とする半導体装置の製
造方法。3. The method for manufacturing a semiconductor device according to claim 2, wherein a reactive gas containing fluorine is used when etching the antireflection film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11176808A JP2001007088A (en) | 1999-06-23 | 1999-06-23 | Method for manufacturing semiconductor device |
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|---|---|---|---|
| JP11176808A JP2001007088A (en) | 1999-06-23 | 1999-06-23 | Method for manufacturing semiconductor device |
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| Publication Number | Publication Date |
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| JP2001007088A true JP2001007088A (en) | 2001-01-12 |
Family
ID=16020211
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| Country | Link |
|---|---|
| JP (1) | JP2001007088A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450567B1 (en) * | 2001-12-26 | 2004-09-30 | 동부전자 주식회사 | Method for manufacturing line |
-
1999
- 1999-06-23 JP JP11176808A patent/JP2001007088A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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