JPH04276791A - Matrix display device - Google Patents
Matrix display deviceInfo
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- JPH04276791A JPH04276791A JP3038366A JP3836691A JPH04276791A JP H04276791 A JPH04276791 A JP H04276791A JP 3038366 A JP3038366 A JP 3038366A JP 3836691 A JP3836691 A JP 3836691A JP H04276791 A JPH04276791 A JP H04276791A
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- Controls And Circuits For Display Device (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、パーソナルコンピュー
タなどから送られてくる陰極線管（以下、ＣＲＴと略称
する）用の映像信号の画像を、ドットマトリクス形の表
示パネルで再生するようにしたマトリクス表示装置に関
する。[Industrial Application Field] The present invention relates to a matrix which reproduces an image of a video signal for a cathode ray tube (hereinafter abbreviated as CRT) sent from a personal computer or the like on a dot matrix type display panel. Related to display devices.
【０００２】0002
【従来の技術】パーソナルコンピュータなどから送られ
てくるＣＲＴ用の映像信号の画像を、ドットマトリクス
形の表示パネルで再生するようにした従来の液晶表示装
置においては、映像信号と平行して送られてくる水平同
期信号および垂直同期信号に基づき、映像信号と同じ周
期で、かつ、その映像信号に同期したドットクロックつ
まり表示パネルに配列される各画素に対応するクロック
を生成し、そのドットクロックで映像信号をラッチする
データラッチ部が設けられ、ここでラッチした映像信号
を一旦、メモリに格納してから表示パネルで表示するよ
うに構成されている。2. Description of the Related Art In a conventional liquid crystal display device in which an image of a CRT video signal sent from a personal computer or the like is reproduced on a dot matrix type display panel, the image is sent in parallel with the video signal. Based on the incoming horizontal and vertical synchronization signals, a dot clock that has the same period as the video signal and is synchronized with the video signal, that is, a clock that corresponds to each pixel arranged on the display panel, is generated. A data latch section for latching a video signal is provided, and the video signal latched here is configured to be temporarily stored in a memory and then displayed on a display panel.
【０００３】このように、液晶表示装置内で生成したド
ットクロックに基づき、送られてくる映像信号をラッチ
するようにしているので、ドットクロックと映像信号と
の間に位相のずれが生じてしまい、これが再生画像上で
ジッタとなって現れることになる。[0003] In this way, since the incoming video signal is latched based on the dot clock generated within the liquid crystal display device, a phase shift occurs between the dot clock and the video signal. , this will appear as jitter on the reproduced image.
【０００４】すなわち、図２に示す映像信号ｇとドット
クロックＡ〜Ｎとの対応関係において、送信されてくる
映像信号ｇをラッチするドットクロックのラッチタイミ
ング、つまりドットクロックの立ち上がりが図２（２）
〜図２（１５）のように様々に異なるものとすると、映
像信号ｇが遷移状態にある期間ｂがラッチタイミングと
なる図２（２）〜図２（５）および図２（１５）の位相
の各ドットクロックＡ〜Ｄ，Ｎの場合には、安定した映
像信号ｇをラッチできないので、表示にちらつきや乱れ
が生じることになる。これに対して、映像信号ｇが安定
状態にある期間ａがラッチタイミングとなる図２（６）
〜図２（１４）の位相の各ドットクロックＥ〜Ｍの場合
には、乱れのない表示を得ることができる。That is, in the correspondence relationship between the video signal g and the dot clocks A to N shown in FIG. 2, the latch timing of the dot clock that latches the transmitted video signal g, that is, the rising edge of the dot clock )
~Assuming that there are various differences as shown in Figure 2 (15), the phases in Figures 2 (2) to 2 (5) and Figure 2 (15) in which the period b in which the video signal g is in a transition state are the latch timings. In the case of each of the dot clocks A to D and N, it is not possible to latch a stable video signal g, resulting in flickering and disturbances in the display. On the other hand, the period a during which the video signal g is in a stable state is the latch timing, as shown in FIG. 2 (6).
In the case of the dot clocks E to M having the phases shown in FIG. 2 (14), an undisturbed display can be obtained.
【０００５】従来の液晶表示装置では、図２（６）〜図
２（１４）に示すドットクロックＥ〜Ｍのタイミングで
画像信号ｇをラッチするために、生成したドットクロッ
クに対して数種類の遅延時間を与えて、図２（２）〜図
２（１５）の各種の位相を持つドットクロックＡ〜Ｎを
作り、これらの中から安定な画像が得られる１つのドッ
トクロックを手動操作で選択するように構成していた。In the conventional liquid crystal display device, in order to latch the image signal g at the timing of the dot clocks E to M shown in FIGS. 2(6) to 2(14), several types of delays are applied to the generated dot clocks. Given time, create dot clocks A to N with various phases as shown in Figures 2 (2) to 2 (15), and manually select one dot clock from which a stable image can be obtained. It was configured like this.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上述し
た従来の液晶表示装置では、安定した画像を得るのに、
使用者が画面を見ながら、手動操作によって生成される
数種類の位相のドットクロックの中から画像の安定する
１つのドットクロックを選択する構成であるため、その
調整操作が面倒であるという問題点があった。[Problems to be Solved by the Invention] However, in the conventional liquid crystal display device described above, in order to obtain a stable image,
The configuration is such that the user, while looking at the screen, selects one dot clock that provides a stable image from among the dot clocks of several types of phases that are generated manually, so there is a problem that the adjustment operation is troublesome. there were.
【０００７】とくに、たとえば数種類のパーソナルコン
ピュータから送られてくる映像信号を選択的に切換えて
入力し、液晶表示装置で表示するような場合には、各パ
ーソナルコンピュータからの映像信号ごとに、上述した
調整操作を使用者が行わなければならなくなり、その操
作が一層面倒なものになる。[0007] In particular, when video signals sent from several types of personal computers are selectively switched and inputted and displayed on a liquid crystal display device, the above-mentioned method is used for each video signal from each personal computer. The user has to perform adjustment operations, which makes the operations even more troublesome.
【０００８】したがって、本発明の目的は、映像信号の
ラッチタイミングを自動的に最適時点に選択できるマト
リクス表示装置を提供することである。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a matrix display device that can automatically select the optimum latch timing of a video signal.
【０００９】[0009]
【課題を解決するための手段】本発明は、陰極線管用の
映像信号と共に入力されてくる同期信号に基づき、映像
信号と同じ周期でかつ映像信号に同期したドットクロッ
クを生成し、このドットクロックで前記映像信号をラッ
チするデータラッチ装置を有し、このデータラッチ装置
でラッチした映像信号の画像を、画素をマトリクス状に
配列した表示パネルで再生するようにしたマトリクス表
示装置において、前記データラッチ装置は、入力されて
くる同期信号に基づき前記ドットクロックを生成するド
ットクロック生成手段と、前記ドットクロックに対して
数段階に亙って遅延時間の異なる遅延処理を施し、遅延
した１つのドットクロックを前記映像信号をラッチする
ラッチクロックとして選択し出力する遅延時間切換手段
と、入力されてくる映像信号を、前記遅延時間切換手段
によって選択されたドットクロックのタイミングでラッ
チする映像信号ラッチ手段と、この映像信号ラッチ手段
によってラッチされる映像信号を、前後の各期間の相互
間で映像信号が同一となる一定期間ごとに交互に格納す
る２つのメモリと、前記２つのメモリに格納された映像
信号を比較し、これらの映像信号が一致するまで前記遅
延時間切換手段に対して、選択し出力するドットクロッ
クを切換える動作を指令する比較手段とを含むことを特
徴とするマトリクス表示装置である。[Means for Solving the Problems] The present invention generates a dot clock that has the same period as the video signal and is synchronized with the video signal based on a synchronization signal that is input together with a video signal for a cathode ray tube. In the matrix display device, the data latch device has a data latch device that latches the video signal, and the image of the video signal latched by the data latch device is reproduced on a display panel in which pixels are arranged in a matrix. The dot clock generating means generates the dot clock based on an input synchronization signal, and the dot clock is subjected to delay processing with different delay times in several stages to generate one delayed dot clock. delay time switching means for selecting and outputting the video signal as a latch clock for latching; video signal latch means for latching the input video signal at the timing of the dot clock selected by the delay time switching means; two memories that alternately store the video signals latched by the video signal latch means at regular intervals in which the video signals are the same between the preceding and succeeding periods; and the video signals stored in the two memories. The matrix display device is characterized in that it includes comparing means for instructing the delay time switching means to switch the dot clock to be selected and output until the video signals match.
【００１０】0010
【作用】本発明に従えば、映像信号ラッチ手段によって
ラッチされ一定時間ごとに２つのメモリに交互に格納さ
れる映像信号が一致するまで、つまり安定した映像信号
がラッチされるようになるまで、映像信号のラッチタイ
ミングを与えるラッチクロックとして遅延時間切換手段
から映像信号ラッチ手段に入力されるドットクロックの
位相が順次切換えられ、安定した映像信号をラッチでき
るようになった時点で、そのときの位相のドットクロッ
クに固定される。したがって、それ以降は安定した画像
が再生される。[Operation] According to the present invention, the video signals latched by the video signal latching means and stored alternately in two memories at fixed time intervals match each other, that is, until a stable video signal is latched. The phase of the dot clock input from the delay time switching means to the video signal latch means as a latch clock that provides the latch timing of the video signal is sequentially switched, and when a stable video signal can be latched, the phase at that time is changed. is fixed to the dot clock. Therefore, a stable image is reproduced from then on.
【００１１】[0011]
【実施例】図１は、本発明のマトリクス表示装置の一実
施例である液晶表示装置の概略的な構成を示すブロック
図である。データラッチ部１は、たとえばパーソナルコ
ンピュータから映像信号入力端子２に送られてくるＣＲ
Ｔ用の映像信号ｇを、その信号の周期で、かつその信号
に同期してラッチする回路部であり、ラッチされた映像
信号ｇは一旦、メモリ４に格納されてから、その映像信
号ｇに応じて表示パネル６が駆動回路５によって駆動さ
れることによって表示パネル６に画像が表示される。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a block diagram showing a schematic configuration of a liquid crystal display device which is an embodiment of the matrix display device of the present invention. The data latch section 1 receives a CR signal sent from a personal computer to a video signal input terminal 2, for example.
This is a circuit unit that latches the video signal g for T at the cycle of the signal and in synchronization with that signal.The latched video signal g is once stored in the memory 4, and then the video signal g is An image is displayed on the display panel 6 by driving the display panel 6 by the drive circuit 5 accordingly.
【００１２】上記データラッチ部１は、ドットクロック
発振回路７、遅延時間切換回路８、映像信号ラッチ回路
９、切換回路１０、メモリ１１ａ，１１ｂ、比較回路１
２、メモリ切換回路１３などによって構成されている。The data latch section 1 includes a dot clock oscillation circuit 7, a delay time switching circuit 8, a video signal latch circuit 9, a switching circuit 10, memories 11a and 11b, and a comparison circuit 1.
2. It is composed of a memory switching circuit 13 and the like.
【００１３】すなわち、ドットクロック発振回路７は、
上記映像信号入力端子２に送られてくる映像信号ｇに並
行して同期信号入力端子３に送られてくる水平同期信号
ｈおよび垂直同期信号ｖを取り込み、これらの同期信号
ｈ，ｖに基づき映像信号ｇと同じ周期のドットクロック
ｄを生成する回路である。That is, the dot clock oscillation circuit 7
A horizontal synchronization signal h and a vertical synchronization signal v are sent to the synchronization signal input terminal 3 in parallel with the video signal g sent to the video signal input terminal 2, and the video is generated based on these synchronization signals h and v. This circuit generates a dot clock d having the same period as the signal g.
【００１４】遅延時間切換回路８は、前記ドットクロッ
ク発振回路７から生成される基本のドットクロックｄに
対して、図２（２）〜図２（１５）に示すように数種類
の互いに異なる時間だけ遅延処理を施したドットクロッ
クＡ〜Ｎを択一的に生成して映像信号ラッチ回路９に送
る回路であり、そのドットクロックの選択切換えは、比
較回路１２から送られてくる切換制御信号ｅに基づいて
行われる。The delay time switching circuit 8 is configured to change the basic dot clock d generated from the dot clock oscillation circuit 7 to several types of different times as shown in FIGS. 2(2) to 2(15). This circuit selectively generates delay-processed dot clocks A to N and sends them to the video signal latch circuit 9. The selection of the dot clocks is switched according to the switching control signal e sent from the comparator circuit 12. It is done on the basis of
【００１５】映像信号ラッチ回路９は、パーソナルコン
ピュータなどから映像信号入力端子２に送られてくる図
２（１）に示すＣＲＴ用の映像信号ｇを、前記遅延時間
切換回路８から送られてくるドットクロックの立ち上が
りのタイミングでラッチする回路であり、ラッチされた
映像信号ｇは上述したメモリ４と、データラッチ部１の
切換回路１０とに送られる。The video signal latch circuit 9 receives the CRT video signal g shown in FIG. This circuit latches at the rising timing of the dot clock, and the latched video signal g is sent to the above-mentioned memory 4 and the switching circuit 10 of the data latch unit 1.
【００１６】前記切換回路１０は、前記映像信号ラッチ
回路９によってラッチされる映像信号ｇを、予め定めた
一定期間たとえば１フレームごとに、次段の２つのメモ
リ１１ａ、１１ｂに交互に振り分けて与え格納させるた
めの回路であり、その切換えはメモリ切換回路１３から
与えられる切換タイミング信号ｆによって制御される。The switching circuit 10 alternately distributes and supplies the video signal g latched by the video signal latch circuit 9 to the two next-stage memories 11a and 11b for a predetermined period of time, for example, every frame. This is a circuit for storing data, and its switching is controlled by a switching timing signal f given from the memory switching circuit 13.
【００１７】比較回路１２は、１フレームの期間にラッ
チされた映像信号ｇを格納するメモリ１１ａのデータと
、次の１フレームの期間にラッチされた映像信号ｇを格
納するもう１つのメモリ１１ｂのデータとを比較し、こ
れらが一致しないときに遅延時間切換信号ｅを出力して
遅延時間切換回路８に与える回路である。The comparison circuit 12 compares the data in the memory 11a that stores the video signal g latched in one frame period and the data in another memory 11b that stores the video signal g latched in the next one frame period. This circuit compares the data, and when they do not match, outputs a delay time switching signal e and supplies it to the delay time switching circuit 8.
【００１８】メモリ切換回路１３は、パーソナルコンピ
ュータなどから同期信号入力端子３に入力されてくる同
期信号ｈ，ｖに基づき、ラッチされた映像信号ｇを前記
切換回路１０がメモリ１１ａ，１１ｂに切換え供給する
切換タイミングを指示する切換タイミング信号ｆを生成
し、これを切換回路１０に与える回路である。The memory switching circuit 13 allows the switching circuit 10 to switch and supply the latched video signal g to the memories 11a and 11b based on synchronizing signals h and v inputted to the synchronizing signal input terminal 3 from a personal computer or the like. This circuit generates a switching timing signal f indicating the switching timing to perform the switching, and supplies this to the switching circuit 10.
【００１９】図３は、データラッチ部１の動作を説明す
るフローチャートである。図２および図３を参照して、
上記液晶表示装置におけるデータラッチ部１の動作につ
いて説明する。ステップｓ１では、パーソナルコンピュ
ータなどからＣＲＴ用映像信号ｇと並行して同期信号入
力端子３に入力されてくる同期信号ｈ，ｖに基づき、ド
ットクロック発振回路７において、映像信号ｇと同じ周
期で、かつその映像信号ｇに同期したある位相の基本ド
ットクロックｄが生成される。FIG. 3 is a flowchart illustrating the operation of the data latch unit 1. With reference to FIGS. 2 and 3,
The operation of the data latch section 1 in the above liquid crystal display device will be explained. In step s1, in the dot clock oscillation circuit 7, based on the synchronization signals h and v input from a personal computer or the like to the synchronization signal input terminal 3 in parallel with the CRT video signal g, A basic dot clock d having a certain phase synchronized with the video signal g is generated.
【００２０】ステップｓ２では、次段の遅延時間切換回
路８において、比較回路１２から遅延時間切換信号ｅが
与えられるたびに、映像信号ラッチ回路９に与えるラッ
チクロックとして、ドットクロック発振回路７で生成さ
れた基本ドットクロックｄに対して、予め定めた単位遅
延時間の整数倍だけ図２（２）〜図２（１５）に示すよ
うに位相を段階的に遅らせた複数種類のドットクロック
Ａ〜Ｎの中から、遅延の度合いが段階的に異なるように
１つのドットクロックが順次切換え選択される。In step s2, each time the delay time switching circuit 8 in the next stage receives the delay time switching signal e from the comparison circuit 12, the dot clock oscillation circuit 7 generates a latch clock to be applied to the video signal latch circuit 9. A plurality of types of dot clocks A to N whose phase is delayed in stages with respect to the basic dot clock d, as shown in FIGS. 2(2) to 2(15), by an integral multiple of a predetermined unit delay time. One dot clock is sequentially selected from among the dot clocks so that the degree of delay varies stepwise.
【００２１】すなわち、たとえばドットクロックＡがラ
ッチクロックとして映像信号ラッチ回路９に与えられて
いる状態のもとで、比較回路１２から遅延時間切換信号
ｅを受けると、ラッチクロックは次に遅延の度合いの大
きい図２（３）のドットクロックＢに切換えられ、この
状態で比較回路１２からさらに遅延時間切換信号ｅを受
けると、ラッチクロックは次に遅延の度合いの大きい図
２（４）のドットクロックＣへと切換えられるというよ
うに、遅延時間切換信号ｅが与えられるたびに、ドット
クロックが順次切換えられる。That is, when the delay time switching signal e is received from the comparator circuit 12 in a state in which, for example, the dot clock A is applied to the video signal latch circuit 9 as a latch clock, the latch clock then changes the degree of delay. When the latch clock is switched to the dot clock B shown in FIG. 2 (3) with the largest degree of delay, and when the delay time switching signal e is further received from the comparator circuit 12 in this state, the latch clock is switched to the dot clock B shown in FIG. 2 (4) with the next largest degree of delay. Each time the delay time switching signal e is applied, the dot clock is sequentially switched.
【００２２】ステップｓ３では、映像信号ラッチ回路９
において、パーソナルコンピュータなどから映像信号入
力端子２に入力されてくる静止画像の映像信号ｇが、ラ
ッチクロックとして遅延時間切換回路８から送られてく
るドットクロックの立ち上がりのタイミングでラッチさ
れ、ラッチされた映像信号ｇは切換回路１０に送られる
。In step s3, the video signal latch circuit 9
, the video signal g of a still image input from a personal computer or the like to the video signal input terminal 2 is latched at the rising edge of the dot clock sent from the delay time switching circuit 8 as a latch clock. The video signal g is sent to the switching circuit 10.
【００２３】ステップｓ４では、切換回路１０によって
、ラッチされた映像信号ｇがメモリ切換回路１３からの
切換タイミング信号ｆに応じて、１フレーム期間ごとに
一方のメモリ１１ａと、他方のメモリ１１ｂとに切換え
て送信される。したがって、一方のメモリ１１ａに１フ
レームの期間にラッチされた映像信号ｇが格納されると
、他方のメモリ１１ｂには次の１フレームの期間にラッ
チされた映像信号ｇが格納される。In step s4, the switching circuit 10 switches the latched video signal g into one memory 11a and the other memory 11b every frame period according to the switching timing signal f from the memory switching circuit 13. It is then switched and sent. Therefore, when the latched video signal g is stored in one frame period in one memory 11a, the latched video signal g is stored in the next one frame period in the other memory 11b.
【００２４】ステップｓ５では、２つのメモリ１１ａ，
１１ｂに振り分けて格納された各１フレーム分の映像信
号ｇが、次段の比較回路１２によって比較される。ステ
ップｓ６において、これらの各メモリ１１ａ，１１ｂの
格納データが一致していない場合、ステップｓ２に戻り
、比較回路１２から上述した遅延時間切換信号ｅが遅延
時間切換回路８に与えられる。In step s5, two memories 11a,
The video signals g for each one frame distributed and stored in the video signals 11b are compared by the comparison circuit 12 at the next stage. In step s6, if the data stored in these memories 11a and 11b do not match, the process returns to step s2, and the above-mentioned delay time switching signal e is applied from the comparison circuit 12 to the delay time switching circuit 8.
【００２５】メモリ１１ａ，１１ｂの格納データが一致
しない場合とは、静止画像の映像信号が不安定な状態に
ある図２（１）に示す遷移状態の期間ｂ内に、遅延時間
切換回路８から映像信号ラッチ回路９にラッチクロック
として与えられるドットクロックの立ち上がり時点、つ
まりラッチタイミングがある場合である。The case where the data stored in the memories 11a and 11b do not match means that during the period b of the transition state shown in FIG. 2(1) when the video signal of the still image is unstable, This is a case where there is a rising point of the dot clock supplied as a latch clock to the video signal latch circuit 9, that is, a latch timing.
【００２６】したがって、遅延時間切換回路８において
ラッチクロックとして切換え選択されるドットクロック
の立ち上がり時点が、映像信号の安定する図２（１）に
示す安定状態の期間ａ内となるまで、２フレーム分の映
像信号ｇがメモリ１１ａ，１１ｂに格納され比較回路１
２で比較されるたびに、比較回路１２から遅延時間切換
信号ｅが出力され、これに応じてラッチクロックとなる
ドットクロックが遅延時間切換回路８において順次切換
えられる。Therefore, it takes two frames until the rising point of the dot clock which is switched and selected as the latch clock in the delay time switching circuit 8 falls within the period a of the stable state shown in FIG. 2(1) during which the video signal is stable. The video signal g is stored in the memories 11a and 11b, and the comparison circuit 1
2, the comparison circuit 12 outputs a delay time switching signal e, and in response to this, the dot clock serving as the latch clock is sequentially switched in the delay time switching circuit 8.
【００２７】上記動作によって、ラッチクロックとして
、図２（６）〜図２（１４）に示すように、立ち上がり
時点が映像信号ｇの安定状態期間ａ内となるドットクロ
ックＥ〜Ｍが遅延時間切換回路８で切換え選択される状
態に至ると、２つのメモリ１１ａ，１１ｂの格納データ
が一致することになり、これ以降、比較回路１２からは
遅延時間切換信号ｅは出力されず、映像信号ラッチ回路
９では常に映像信号ｇの安定した期間ａ内でラッチが行
われる。したがって、このラッチされた映像信号ｇをメ
モリ４で一旦格納し、その映像信号ｇに応じて駆動回路
５で駆動される表示パネル６には、これ以降、安定した
画像が再生されることになる。As a result of the above operation, the delay time of the dot clocks E to M whose rising time falls within the stable state period a of the video signal g as the latch clocks is changed as shown in FIGS. 2(6) to 2(14). When the circuit 8 reaches the state where the switching is selected, the data stored in the two memories 11a and 11b match, and from this point on, the delay time switching signal e is not output from the comparison circuit 12, and the video signal latch circuit 9, latching is always performed within the period a in which the video signal g is stable. Therefore, this latched video signal g is temporarily stored in the memory 4, and from now on, a stable image is reproduced on the display panel 6 which is driven by the drive circuit 5 according to the video signal g. .
【００２８】なお、上記実施例では、各メモリ１１ａ，
１１ｂに格納する映像信号ｇの期間を１フレームとした
が、たとえば図４に示すような縦縞模様を表示する静止
画像の映像信号ｇの場合には、隣接する上下２つの走査
ライン間で、映像信号ｇは同じになるので、この場合に
は１水平期間を各メモリ１１ａ，１１ｂに格納する映像
信号ｇの期間として、それらの格納データを比較しても
同様にラッチされる映像信号ｇの安定状態を確認できる
。Note that in the above embodiment, each memory 11a,
Although the period of the video signal g stored in 11b is set to one frame, for example, in the case of the video signal g of a still image displaying a vertical striped pattern as shown in FIG. Since the signals g are the same, in this case, one horizontal period is considered as the period of the video signal g stored in each memory 11a, 11b, and even if the stored data is compared, the stability of the video signal g that is latched in the same way is You can check the status.
【００２９】また、上記実施例では、液晶表示装置の場
合について説明したが、これに限らず、容量性フラット
マトリクスディスプレイやプラズマディスプレイなどの
他のマトリクス表示装置にも同様に適用できる。Further, in the above embodiment, the case of a liquid crystal display device has been described, but the present invention is not limited to this and can be similarly applied to other matrix display devices such as a capacitive flat matrix display and a plasma display.
【００３０】[0030]
【発明の効果】以上のように、本発明のマトリクス表示
装置によれば、映像信号ラッチ手段によってラッチされ
一定時間ごとに２つのメモリに交互に格納される映像信
号を比較手段で比較し、これらの映像信号が一致するま
で、比較手段から遅延時間切換手段に対して、位相の異
なるドットクロックを順次切換えラッチクロックとして
映像信号ラッチ手段に与える動作を指令するようにして
いるので、安定状態にある映像信号をラッチできるよう
にドットクロックの位相を自動的に調整して安定した画
像を再生できる。As described above, according to the matrix display device of the present invention, the comparison means compares the video signals latched by the video signal latch means and stored alternately in two memories at regular intervals, and The comparison means instructs the delay time switching means to sequentially switch dot clocks with different phases and apply them to the video signal latch means as latch clocks until the video signals of The phase of the dot clock is automatically adjusted to latch the video signal, allowing stable image reproduction.
【図１】本発明の一実施例である液晶表示装置の概略的
な構成を示すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a liquid crystal display device that is an embodiment of the present invention.
【図２】映像信号とその映像信号をラッチするラッチク
ロックとなる複数の遅延処理されたドットクロックとの
対応関係を示す波形図である。FIG. 2 is a waveform diagram showing the correspondence between a video signal and a plurality of delayed dot clocks that serve as latch clocks for latching the video signal.
【図３】ラッチクロック部１の動作を説明するフローチ
ャートである。FIG. 3 is a flowchart illustrating the operation of the latch clock section 1. FIG.
【図４】走査ライン間で同一性を持つ映像信号による静
止画像の画面の一例を示す図である。FIG. 4 is a diagram illustrating an example of a still image screen based on a video signal that is identical between scanning lines.
１ データラッチ部 ７ ドットクロック発生回路 ８ 遅延時間切換回路 ９ 映像信号ラッチ回路 １０ 切換回路 １１ａ，１１ｂ メモリ １２ 比較回路 １３ メモリ切換回路 1 Data latch section 7 Dot clock generation circuit 8 Delay time switching circuit 9 Video signal latch circuit 10 Switching circuit 11a, 11b Memory 12 Comparison circuit 13 Memory switching circuit
Claims (1)
てくる同期信号に基づき、映像信号と同じ周期でかつ映
像信号に同期したドットクロックを生成し、このドット
クロックで前記映像信号をラッチするデータラッチ装置
を有し、このデータラッチ装置でラッチした映像信号の
画像を、画素をマトリクス状に配列した表示パネルで再
生するようにしたマトリクス表示装置において、前記デ
ータラッチ装置は、入力されてくる同期信号に基づき前
記ドットクロックを生成するドットクロック生成手段と
、前記ドットクロックに対して数段階に亙って遅延時間
の異なる遅延処理を施し、遅延した１つのドットクロッ
クを前記映像信号をラッチするラッチクロックとして選
択し出力する遅延時間切換手段と、入力されてくる映像
信号を、前記遅延時間切換手段によって選択されたドッ
トクロックのタイミングでラッチする映像信号ラッチ手
段と、この映像信号ラッチ手段によってラッチされる映
像信号を、前後の各期間の相互間で映像信号が同一とな
る一定期間ごとに交互に格納する２つのメモリと、前記
２つのメモリに格納された映像信号を比較し、これらの
映像信号が一致するまで前記遅延時間切換手段に対して
、選択し出力するドットクロックを切換える動作を指令
する比較手段とを含むことを特徴とするマトリクス表示
装置。1. A data latch that generates a dot clock that has the same period as the video signal and is synchronized with the video signal based on a synchronization signal input together with a video signal for a cathode ray tube, and latches the video signal using this dot clock. In the matrix display device, the data latch device reproduces an image of the video signal latched by the data latch device on a display panel in which pixels are arranged in a matrix. dot clock generation means for generating the dot clock based on the dot clock; and a latch clock for performing delay processing with different delay times on the dot clock in several stages and latching one delayed dot clock to the video signal. delay time switching means for selecting and outputting a dot clock; video signal latch means for latching an input video signal at the timing of the dot clock selected by the delay time switching means; The video signals stored in the two memories are compared with two memories in which the video signals are stored alternately at regular intervals in which the video signals are the same between the preceding and succeeding periods, and the video signals are compared. A matrix display device comprising: comparison means for instructing the delay time switching means to switch the dot clocks to be selected and output until they match.
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| JP3038366A JP2728570B2 (en) | 1991-03-05 | 1991-03-05 | Matrix display device |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791913A2 (en) * | 1996-02-22 | 1997-08-27 | Seiko Epson Corporation | Method and apparatus for adjusting dot clock signal |
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| CN110599975A (en) * | 2019-09-04 | 2019-12-20 | 深圳市华星光电技术有限公司 | Liquid crystal display device and driving method thereof |
-
1991
- 1991-03-05 JP JP3038366A patent/JP2728570B2/en not_active Expired - Fee Related
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| CN110599975B (en) * | 2019-09-04 | 2021-07-06 | Tcl华星光电技术有限公司 | Liquid crystal display device and driving method thereof |
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