JP2000338918A - 表示装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 表示装置の多階調化を図るためには、水平駆
動手段の回路数及び専有面積が増加する。 【解決手段】 表示装置は、１画素につきｎ×ｍビット
（ｎ，ｍは２以上の整数）の表示データを供給するデー
タソース１０と、データソース１０から入力された表示
データをｍビット単位で２^m 階調のアナログ信号に変換
するデジタルアナログ変換器１２ｃを有する水平駆動回
路１２と、表示面積の割合が２^(n-1)*m ：２^(n-2)*m ：
…：２^(n-n)*m のｎ個の表示素子１４ａ-1，１４ａ-2…
１４ａ-nからなる画素１４を有する表示領域１１と、デ
ジタルアナログ変換器１２ｃから出力されたアナログ信
号をｎ個単位としてｎ個の表示素子１４ａ-1，１４ａ-2
…１４ａ-nにそれぞれ割り当てて書き込むため選択信号
を出力する垂直駆動回路１３とを備えたことを特徴とし
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置及びその
駆動方法に関し、特にはマトリクス状に配置された複数
の画素を水平ライン毎に順次駆動するアクティブマトリ
クス方式の表示装置及びその駆動方法に関する。

【０００２】

【従来の技術】図１２には、アクティブマトリクス方式
の表示装置の構成図を示す。この表示装置は、表示領域
１０１、水平駆動回路１０２及び垂直駆動回路１０３を
有している。表示領域１０１は、図中円内の拡大図に示
すように、複数行分のゲート線ｇ1 ，ｇ2 ，…と複数列
分のコラム線ｃ1 ，ｃ2 ，…とが配線され、これらの各
交差部に画素１０４が配置された構成になっている。各
画素１０４は、薄膜トランジスタ（thin film transist
or）ＴＦＴを備えた液晶素子やエレクトロルミネッセン
ス（Electroluminescence ）素子からなり、薄膜トラン
ジスタＴＦＴのゲート電極がゲート線ｇ1 ，ｇ2 ，…に
接続され、ソース電極がコラム線ｃ1 ，ｃ2 ，…に接続
されている。また、水平駆動回路１０２は、クロック
（ＨＳＴ，ＨＣＫ）にしたがってｍビットずつ独立した
表示データを順次サンプリングし、各コラム線ｃ1 ，ｃ
2 ，…毎にラッチするサンプリングラッチ１０２ａと、
このラッチされた表示データをラッチパルスに応答して
１水平ライン分格納するラインメモリ１０２ｂと、この
ラインメモリ１０２ｂから１水平ライン分同時に出力さ
れた表示データをアナログ信号に変換して各コラム線ｃ
1 ，ｃ2 ，…に入力するデジタルアナログ変換器（以
下、ＤＡＣと記す）１０２ｃとで構成されている。そし
て、垂直駆動回路１０３は、クロック（ＶＳＴ，ＶＣ
Ｋ）にしたがって、各ゲート線ｇ1 ，ｇ2 ，…に順次選
択信号を与える。

【０００３】このような構成の表示装置によれば、水平
駆動回路１０２に入力されたｍビットの表示データは２
^m 階調のアナログ信号に変換され、１水平ライン分同時
に各コラム線ｃ1 ，ｃ2 ，…に入力される。そして、コ
ラム線ｃ1 ，ｃ2 ，…に入力されたアナログ信号は、垂
直駆動回路１０３で選択されたゲート線ｇ1 （またはｇ
2 ，…）に接続された各画素１０４に、それぞれ書き込
まれ、１フレームの間画像データとして保持される。こ
れによって、各画素１０４においては、アナログ信号に
対応した２^m 階調の画像表示が行われる。

【０００４】

【発明が解決しようとする課題】ところが、このような
構成の表示装置では、表示データの階調数は水平駆動回
路１０２の処理ビット数で決定されるため、さらなる多
階調表示を実現するには、水平駆動回路１０２の処理ビ
ット数を増加させる必要がある。しかし、水平駆動回路
１０２の処理ビット数を増加させた場合、処理ビット数
の増加割合を上回る割合で、水平駆動回路１０２の専有
面積（特にＤＡＣの専有面積）が増加する。例えば、水
平駆動回路１０２の処理ビット数を３ビットから６ビッ
トに増加させると、ＤＡＣ１０２ｃの専有面積は２^6-3
＝８倍に増加する。したがって、装置コストが増加する
と共に、表示領域１０１と同一の基板上に水平駆動回路
１０２や垂直駆動回路１０３等の周辺回路を搭載した場
合、これらの周辺回路が形成される額縁が増大する。

【０００５】そこで本発明は、装置コストの増加及び周
辺回路の専有面積の増大を抑えながらも多階調化を図る
ことが可能な表示装置及びその駆動方法を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】このような目的を達成す
るための本発明の表示装置は、１画素につきｎ×ｍビッ
ト（ｎ，ｍは共に２以上の整数）の表示データを供給す
るデータソース、このデータソースから入力された表示
データをｍビット単位で２^m 階調のアナログ信号に変換
するデジタルアナログ変換器を有する水平駆動手段、表
示面積の割合が２^(n-1)*m ：２^(n-2)*m ：…：２
^(n-n)*m のｎ個の表示素子からなる画素を有する表示領
域、デジタルアナログ変換器から出力されたアナログ信
号をｎ個を単位としてｎ個の表示素子にそれぞれ割り当
てて書き込むための選択信号を出力する垂直駆動手段を
備えたことを特徴としている。

【０００７】このような構成の表示装置では、データソ
ースから供給されたｎ×ｍビットの表示データは、デジ
タルアナログ変換器によってｍビット単位で２^m 階調の
アナログ信号に変換される。そして、変換された各アナ
ログ信号は、垂直駆動手段によってｎ個の表示素子にそ
れぞれ割り当てて書き込まれる。このため、ｎ個の表示
素子で構成された１画素には、ｎ×ｍビット相当のアナ
ログ信号が表示されることになる。ここで、各アナログ
信号が書き込まれるｎ個の表示素子は、表示面積の割合
が２^(n-1)*m ：２^(n-2)*m ：…：２^(n-n)*m になってい
る。そこで、ｎ×ｍビットの表示データをｍビットづつ
ｎ分割してアナログ信号に変換し、ｍビット相当のアナ
ログ信号を上位側から順に表示面積の大きい表示素子に
割り当てて表示させることで、ｎ個の表示素子で構成さ
れた１画素には、画素の表示特性に合わせて重み付けさ
れた２^n*m 階調の表示が行われることになる。

【０００８】また、本発明の表示装置の駆動方法は、ｍ
ビット単位の表示データを２^m 階調のアナログ信号に変
換するデジタルアナログ変換器と、ｎ個（ｎは２以上の
整数）の表示素子からなる画素とを備え、これらの各表
示素子の表示面積の割合が２^(n-1)*m ：２^(n-2)*m ：
…：２^(n-n)*m である表示装置の駆動方法であり、以下
のように行うことを特徴としている。先ず、ｎ×ｍビッ
トの表示データをｎ分割してｍビット単位とし、ｎ分割
された各表示データをデジタルアナログ変換器によって
２^m 階調のアナログ信号にそれぞれ変換する。次いで、
画素を構成するｎ個の表示素子に対して、これらのアナ
ログ信号のうちの上位側から順に表示面積の大きい表示
素子に割り当てて表示させる。

【０００９】このような駆動方法では、ｎ分割された各
ｍビット単位の表示データは、２^m階調のアナログ信号
に変換され、画素を構成するｎ個の表示素子にそれぞれ
割り当てて表示される。このため、１つの画素には、ｎ
×ｍビット相当のアナログ信号が表示されることにな
る。ここで、ｎ個の表示素子は、表示面積の割合が２^(n
-1)*m ：２^(n-2)*m ：…：２^(n-n)*m になっており、各
アナログ信号は、上位側から順に表示面積の大きい表示
素子に割り当てて表示されるため、ｎ個の表示素子で構
成された１つの画素には、画素の表示特性に合わせて重
み付けされた２^n*m 階調の表示が行われることになる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１（１）は、本発明の第
１実施形態に係るアクティブマトリクス方式の表示装置
の一例を示す構成図である。また、図１（２）は、図１
（１）の要部拡大図である。

【００１１】図に示すように、この表示装置は、データ
ソース１０、表示領域１１、水平駆動回路１２及び垂直
駆動回路１３で構成され、表示領域１１にはマトリクス
状に画素１４が配列されている。たただしここでは、説
明を簡単にするために、４行×４列分の画素１４がマト
リクス状に配列されている場合を例示している。

【００１２】データソース１０は、画像の元データとし
て、ｎ×ｍビットで構成された各画素１４毎の表示デー
タを水平駆動回路１２に供給する。ここでは特に、デー
タソース１０は、ｎ×ｍビットの表示データを、ｍビッ
ト単位にｎ分割し、所定の順序に並べ替えて水平駆動回
路１２に供給する。そして、このような表示データの分
割及び並べ替えを行うための処理回路（図示省略）を備
えていることとする。

【００１３】例えば、ｎ＝２の場合、２×ｍビットの各
表示データを、上位側ｍビット分の上位データＨと、下
位側ｍビット分の下位データＬとに分割する。そして、
まず、１ライン目の１水平ライン分の上位データＨ1 を
画素１４の水平方向の配列順に並べ、次に、同一の１水
平ライン分の下位データＬ1 を画素１４の水平方向の配
列順に並べる。以下、水平ライン順に、上位データＨ2
、下位データＬ2 、上位データＨ3 、下位データＨ3
、…の順に表示データを並べ替えて水平駆動回路１２
に供給する。

【００１４】また、表示領域１１は、複数列（例えば４
列）分のコラム線ｃ1 ，ｃ2 ，…とこれらと交差させた
複数行（例えば４行）分の第１ゲート線ｇ1-1 ，ｇ2-1
，ｇ3-1 ，ｇ4-1 との各交差部に画素１４を配置して
なる。この表示領域１１内には、各第１ゲート線ｇ1-1
，ｇ2-1 ，…と並行に、第２〜第ｎゲート線が順次配
線されている。例えば、ｎ＝２の場合、表示領域１４に
は、水平駆動回路１２側から順に、第１行目の第１ゲー
ト線ｇ1-1 、第２ゲート線ｇ1-2 、第２行目の第１ゲー
ト線ｇ2-1 、第２ゲート線ｇ2-2 、…の順で配線され
る。

【００１５】各画素１４は、ｎ個の表示素子１４ａ-1，
１４ａ-2，…，１４ａ-n（ここでは説明を簡単にするた
めに、ｎ＝２の場合を例示している）で構成されてい
る。これらのｎ（＝２）個の表示素子１４ａ-1，１４ａ
-2においては、各表示部ｂの表示面積の割合が２
^(n-1)*m ：２^(n-2)*m ：…：２^(n-n)*m になっている。
すなわち、ｎ＝２の場合には、これらの表示素子１４ａ
-1、１４ａ-2の表示面積は、表示素子１４ａ-1：表示素
子１４ａ-2＝２^m ：２⁰ になっている。ただし、各画素
１４を構成する表示素子数は、表示データの分割数ｎと
等しいこととする。

【００１６】これらの表示素子１４ａ-1，１４ａ-2は、
薄膜トランジスタ（thin film transistor）ＴＦＴと表
示部ｂとを備えた液晶素子やエレクトロルミネッセンス
（Electroluminescence ）素子からなる。ただし、図面
においては、説明を簡単にするためにＴＦＴと表示部ｂ
のみを示した。そして、表示面積の大きな表示素子１４
ａ-1の薄膜トランジスタＴＦＴのゲート電極が第１ゲー
ト線ｇ1-1 （ｇ2-1 ，…）に接続され、表示面積の小さ
な表示素子１４-2の薄膜トランジスタＴＦＴのゲート電
極が第２ゲート線ｇ1-2 （ｇ2-2 ，…）に接続され、各
画素１４における表示素子１４ａ-1，１４ａ-2のソース
電極は、同一のコラム線ｃ1 （ｃ2 ，…）に接続されて
いる。

【００１７】また、水平駆動回路１２は、サンプリング
ラッチ１２ａと、ラインメモリ１２ｂと、デジタルアナ
ログ変換器（以下、ＤＡＣと記す）１２ｃとで構成され
ている。サンプリングラッチ１２ａは、ｍビット×水平
画素数分のラッチ部を有し、データソース１０から供給
されたｍビット単位の表示データを、スタートパルス
（以下ＨＳＴと記す）が与えられることによって水平ク
ロック（以下ＨＣＫと記す）に同期して１水平ライン分
順次サンプリングし、各コラム線ｃ1 ，ｃ2 ，…毎にラ
ッチする。ラインメモリ１２ｂは、サンプリングラッチ
１２ａにラッチされたｍビット単位の表示データを、ラ
ッチパルスに応答させて１水平ライン分格納する。ま
た、ＤＡＣ１２ｃは、各コラム線ｃ1 ，ｃ2 ，…毎に設
けられ、ラインメモリ１２ｂから１水平ライン分同時に
入力された表示データをｍビット単位で２^m 階調のアナ
ログ信号に変換して各コラム線ｃ1 ，ｃ2 ，…に入力す
る。また、このＤＡＣ１２ｃの入出力特性は、２個の表
示素子１４ａ-1，１４ａ-2の非線形特性を補正する様な
特性を備えており、このＤＡＣ１２ｃからは、表示素子
１４ａ-1，１４ａ-2の非線形特性を補正するようなアナ
ログ信号が出力されることとする。以上のように、水平
駆動回路１２は、ＤＡＣ１２ｃを各水平画素あたり１個
有し、各ＤＡＣ１２ｃから出力される補正されたアナロ
グ信号を、１本のコラム線コラム線ｃ1 （ｃ2 ，…）を
通してｎ回にわたって時系列に前記各画素に供給するの
である。

【００１８】図２は、垂直駆動回路１３の構成例を示す
回路図である。この図に示すように、垂直駆動回路１３
は、互いに直列に接続された複数のＤ型フリップフロッ
プ回路（以下、Ｄ−ＦＦと記す）１３ａからなり、クロ
ック入力端子（ｃｋ）にクロックライン１３ｂが接続さ
れ、イネーブル端子（ｅｎｂ）にイネーブルライン１３
ｃが接続されている。そして、１段目のＤ−ＦＦ１３ａ
に垂直スタートパルスＶＳＴが与えられると、クロック
ライン１３ｂから与えられた垂直クロックＶＣＫに同期
して、各Ｄ−ＦＦ１３ａが順次シフト動作を行う。この
ため、各ゲート線には、第１行目の第１ゲート線ｇ1-1
、第２ゲート線ｇ1-2 、第２行目の第１ゲート線ｇ2-1
、第２ゲート線ｇ2-2 、…の順で、バッファ１３ｄを
介して各Ｄ−ＦＦ１３ａのＱ出力が選択信号として順次
与えられる。以上の動作は、Ｄ−ＦＦ１３ａのイネーブ
ル端子（ｅｎｂ）にイネーブルライン１３ｃからイネー
ブル信号が供給されている場合にのみ行われる。

【００１９】次に、上記構成の表示装置の動作を、図３
のタイミングチャートを用いて説明する。

【００２０】先ず、データソース１０からは、ｎ×ｍビ
ットの表示データをｎ（＝２）分割したｍビット単位の
表示データが、１水平ライン毎に、上位データＨ1 、下
位データＬ1 、上位データＨ2 、下位データＬ2 、…の
順に水平駆動回路１２に供給される。データソース１０
から供給されたｍビット単位の表示データは、ランプリ
ングラッチ１２ａにおいて、クロック（ＨＳＴ，ＨＣ
Ｋ）にしたがって順次サンプリングされ、各コラム線ｃ
1 ，ｃ2 ，…毎にラッチされる。ラッチされた表示デー
タは、ラインメモリ１２ｂに１水平ライン分格納され
る。格納された表示データは、ラインメモリ１２ｂから
ＤＡＣ１２ｃに１水平ライン分同時に入力され、２^m 階
調のアナログ信号に変換されて各コラム線ｃ1 ，ｃ2 ，
…に入力される。すなわち、ＤＡＣ１２ｃにおいては、
表示データが、水平ライン順にｍビット単位で上位デー
タＨ1 、下位データＬ1 、上位データＨ2 、下位データ
Ｌ2 、…の順にアナログ信号に変換され、各コラム線ｃ
1 ，ｃ2 ，…に順次入力されるのである。

【００２１】一方、垂直駆動回路１３からは、第１行目
の第１ゲート線ｇ1-1 、第２ゲート線ｇ1-2 、第２行目
の第１ゲート線ｇ2-1 、第２ゲート線ｇ2-2 、…の順で
選択信号が与えられる。このため、第１行目の第１ゲー
ト線ｇ1-1 及び各コラム線ｃ1 ，ｃ2 ，…に接続された
各表示素子１４ａ-1に上位データＨ1 が書き込まれ、次
に、第１行目の第２ゲート線ｇ1-2 及び各コラム線ｃ1
，ｃ2 ，…に接続された各表示素子１４ａ-2に、下位
データＬ1 が書き込まれる。

【００２２】以下、同様にして、順次、第２行目の第１
ゲート線ｇ2-1 に接続された表示素子１４ａ-1に上位デ
ータＨ2 が書き込まれ、第２行目の第２ゲート線ｇ2-2
に接続された表示素子１４ａ-2に上位データＬ2 が書き
込まれていく。そして、各画素の表示素子１４ａ-1，１
４ａ-2には、それぞれ上位データＨ1 ，Ｈ2 ，…または
下位データＬ1 ，Ｌ2 ，…が割り当てて書き込まれる。

【００２３】以上のようにして、ｎ＝２個の表示素子１
４ａ-1，１４ａ-2で構成された１つの画素１４に、ｎ×
ｍビット相当のアナログ信号が表示されることになる。
この際、上位データＨ1 ，Ｈ2 ，…は、表示面積が大き
な表示素子１４ａ-1に割り当てて書き込まれ、下位デー
タＬ1 ，Ｌ2 ，…は、表示面積が小さな表示素子１４ａ
-2に割り当てて書き込まれることになる。

【００２４】ここで、各アナログ信号が書き込まれるｎ
個の表示素子１４ａ-1，１４ａ-2，…，１４ａ-nは、表
示面積の割合が２^(n-1)*m ：２^(n-2)*m ：…：２
^(n-n)*m になっている。このため、ｎ個の表示素子で構
成された１つの画素１４には、画素１４の表示特性に合
わせて重み付けされた２^n*m 階調の表示を行うことが可
能になる。

【００２５】例えば、表示素子１４ａ-1，１４ａ-2，
…，１４ａ-nが液晶素子である場合、画素１４を構成す
る各表示素子１４ａ-1，１４ａ-2，…，１４ａ-nの輝度
を、Ｙ1 ，Ｙ2 ，…，Ｙn とすると、画素１４の輝度Ｙ
は下記式（１）で表される。

【数１】

【００２６】また、電圧ｘに対応する単位表示面積当た
りの輝度をＦ（ｘ）、各表示素子１４ａ-1，１４ａ-2，
…，１４ａ-nに書き込まれる電圧をｘ＝Ｖｉ（ｉ＝１〜
ｎ）とすると、式（１）は、表示素子１４ａ-1，１４ａ
-2，…，１４ａ-nの表示面積の割合を考慮した下記式
（２）のように書き換えられる。ただし、Ｆ（ｘ）は、
液晶の電圧−透過率（Ｖ−Ｔ）特性に対応する関数であ
ることとする。

【数２】

【００２７】ここで、電圧Ｖｉ（ｉ＝１〜ｎ）は、下記
式（３）のように、ＤＡＣの入出力特性を示す関数Ｇ
（ｘ）で表される。ただし、式中ａは、１または０のデ
ジタルデータであることとする。

【数３】

【００２８】以下、説明を簡単にするために、ｎ＝２の
場合を例にとると、画素の輝度Ｙは、式（２）と式
（３）とから下記式（４）のように書き換えられれる。

【数４】

【００２９】また、図４（１）のグラフに示すように、
画素電圧（上位側電圧ＶH 、下位側電圧ＶL ）と輝度
（上位側輝度ＹH 、下位側輝度ＹL ）とは、非線形な関
係になる。このため、ＤＡＣ１２ｃにおいては、階調表
示における全体の出力（輝度：上位側輝度ＹH 、下位側
輝度ＹL ）に直線性を持たせるために、図４（２）のグ
ラフに示すように、Ｆ（ｘ）＝α×Ｇ^-1（ｘ）、すなわ
ちＦ（Ｇ（ｘ））＝αｘ（αは定数）とする補正を行
う。これによって、式（４）は下記式（５）のように書
き換えられる。ただし、αは、光学的な１ＬＳＢ（Leas
t Significant bit：最下位ビット）に相当する。

【数５】

【００３０】以上式（５）から、水平駆動回路１２のＤ
ＡＣ１２ｃの入出力特性を、液晶のＶ−Ｔ特性の逆関数
に設定することで、画素１４の輝度は、ｎ×ｍ＝２×ｍ
ビットの表示データが線形性を有する２^n*m ＝２^2*m 階
調のアナログ信号に変換された場合の輝度と等しくなる
ことが分かる。尚、Ｖ−Ｔ特性の逆関数による補正は、
必ずしもＤＡＣ１２ｃにおいて成されなくても良く、供
給されるデータ信号そのものに補正が成されていても良
い。このような場合には、ＤＡＣ１２ｃの入出力特性は
直線で良い。

【００３１】以上のように、この表示装置においては、
ｍビット相当のアナログ信号を出力する水平駆動回路１
２を備えながら、ｎ×ｍビット相当の階調表示を行うこ
とができるのである。したがって、水平駆動回路１２の
専有面積の拡大を抑えながらも、多階調化を図ることが
可能になる。

【００３２】尚、上記第１実施形態においては、データ
ソース１０において、水平ライン順に上位データＨ1 、
下位データＬ1 、上位データＨ2 、下位データＬ2 、…
の順に表示データを並べ替える場合を説明した。しか
し、データソース１０における表示データの並べ替え
は、１画素において表示面積の大きな表示素子から順に
上位側の表示データが割り当てられるように、表示領域
１１における配線状態と共に適宜変更可能である。この
ような変更を行った場合であっても、同様の効果を得る
ことができる。

【００３３】図５は、第１実施形態の表示装置の他の例
を示す要部構成図である。この図に示す表示装置は、各
画素１４が３個の表示素子１４ａ-1，１４ａ-2，１４ａ
-3からなる構成となっている。

【００３４】このように、３個の表示素子１４ａ-1，１
４ａ-2，１４ａ-3を備えた場合には、各表示素子の表示
面積の割合は、２^2*m ：２^m ：２⁰ に設定される。ま
た、各行には、第１ゲート線ｇ１-1（ｇ２-1，ｇ３-1，
ｇ４-1）、第２ゲート線ｇ１-2（ｇ２-2，ｇ３-2，ｇ４
-2）、及び第３ゲート線ｇ１-3（ｇ２-3，ｇ３-3，ｇ４
-3）を上段側から順に配線する。そして、第１ゲート線
ｇ１-1（ｇ２-1，ｇ３-1，ｇ４-1）には、最も面積の大
きな表示素子１４ａ-1を接続させ、第２ゲート線ｇ１-2
（ｇ２-2，ｇ３-2，ｇ４-2）には、次に表示面積の大き
な表示素子１４ａ-2を接続させ、第３ゲート線ｇ１-3
（ｇ２-3，ｇ３-3，ｇ４-3）には、最も表示面積の小さ
な表示素子１４ａ-3を接続させる。また、１つの画素を
構成する表示素子１４ａ-1，１４ａ-2，１４ａ-3は、同
一のコラム線ｃ1 （ｃ2 ，ｃ3 ，ｃ4）に接続させる。
そして、データソース（図示省略）においては、ｎ×ｍ
＝３×ｍビットの表示データをｍビット単位で３分割
し、上位側の表示データから順に水平駆動回路に入力さ
れるようにする。

【００３５】このような構成の表示装置においては、ｍ
ビット相当のアナログ信号を出力する水平駆動回路を備
えながら、３×ｍビット相当の階調表示を行うことがで
き、さらなる多階調化を図ることが可能になる。なお、
各画素は、４個以上の表示素子からなる構成であっても
良い。

【００３６】図６は、本発明の第２実施形態に係るアク
ティブマトリクス方式の表示装置の一例を示す構成図で
ある。この図に示す第２実施形態の表示装置と、第１実
施形態の表示装置との異なるところは、データソース１
０’の構成及び水平駆動回路１２’の構成にあり、表示
領域１１及び垂直駆動回路１３の構成は同様であること
とする。

【００３７】すなわち、第２実施形態の表示装置のデー
タソース１０’は、画像の元データとして、ｎ×ｍビッ
トで構成された各画素１４毎の表示データを、ｎ×ｍビ
ット単位で水平駆動回路１２’に供給する。

【００３８】また、水平駆動回路１２’は、第１実施形
態と同様にサンプリングラッチ１２ａ’ラインメモリ１
２ｂ及びＤＡＣ１２ｃを備えると共に、さらにサンプリ
ングラッチ１２ａ’とラインメモリ１２ｂとの間にセレ
クタ回路１２ｄを設けている。

【００３９】サンプリングラッチ１２ａ’は、ｎ×ｍビ
ット×水平画素数分のラッチ部を有し、データソース１
０’から供給されたｎ×ｍビットの表示データを、スタ
ートパルス（以下ＨＳＴと記す）が与えられることによ
って水平クロック（以下ＨＣＫと記す）に同期して１水
平ライン分順次ｍビット単位でサンプリングし、各コラ
ム線ｃ1 ，ｃ2 ，…毎にｎ個ずつラッチする。

【００４０】セレクタ回路１２ｄは、サンプリングラッ
チ１２ａ’にラッチされたｎ×ｍビット×水平画素数分
の表示データを、各水平画素１４毎にｍビット単位で選
択してラインメモリ１２ｂに入力する。例えば、ｎ＝２
の場合、サンプリングラッチ１２ａにラッチされた１ラ
イン目の１水平ライン分の２×ｍビット×水平画素数
（４列）分の各表示データのうち、先ず、上位側ｍビッ
トの上位データＨ1 を各水平画素１４毎に選択してライ
ンメモリ１２ｂに入力し、次に、同一の１水平ライン分
の下位側ｍビットの下位データＬ1 を水平画素毎に選択
してラインメモリ１２ｂに入力する。以下、１水平ライ
ン毎に、上位データＨ2 、下位データＬ2、上位データ
Ｈ3 、下位データＨ3 、…の順に順次ラインメモリ１２
ｂに入力する。

【００４１】また、ラインメモリ１２ｂ及びＤＡＣ１２
ｃは、第１実施形態と同様に構成されている。

【００４２】次に、上記構成の表示装置の動作を、図３
のタイミングチャートを用いて説明する。

【００４３】先ず、データソース１０’からは、ｎ×ｍ
ビットの表示データが水平駆動回路１２’に供給され
る。データソース１０’から供給されたｎ×ｍビットの
表示データは、クロック（ＨＳＴ，ＨＣＫ）にしたがっ
て水平駆動回路１２’のサンプリングラッチ１２ａ’に
ｍビット単位で１水平ライン分サンプリングされ、各コ
ラム線ｃ1 ，ｃ2 ，…毎にｎ個ずつラッチされる。ラッ
チされた表示データは、セレクタ回路１２ｄにおいて、
各コラム線ｃ1 ，ｃ2 ，…毎にｍビット単位で上位デー
タＨ、下位データＬの順で選択され、ラインメモリ１２
ｂにおいて１水平ライン分ずつ格納される。そして、ラ
インメモリ１２ｂには、１水平ライン毎に、上位データ
Ｈ2 、下位データＬ2 、上位データＨ3 、下位データＨ
3 ，…の順に順次表示データが格納される。格納された
表示データはＤＡＣ１２ｃに１水平ライン分同時に入力
され、２^m 階調のアナログ信号に変換されて各コラム線
ｃ1，ｃ2 ，…に入力される。すなわち、上記第１実施
形態と同様に、表示データは、水平ライン順にｍビット
単位で上位データＨ1 、下位データＬ1 、上位データＨ
2 、下位データＬ2 、…の順にアナログ信号に変換さ
れ、各コラム線ｃ1 ，ｃ2 ，…に順次入力されるのであ
る。

【００４４】一方、垂直駆動回路１３は、第１実施形態
と同様のタイミングで、第１行目の第１ゲート線ｇ1-1
、第２ゲート線ｇ1-2 、第２列目の第１ゲート線ｇ2-1
、第２ゲート線ｇ2-2 、…の順で、選択信号が与えら
れる。

【００４５】このため、上記第１実施形態と同様に、ｎ
＝２個の表示素子で構成された１つの画素１４には、ｎ
×ｍ＝２×ｍビット相当のアナログ信号が割り当てて表
示されることになる。この際、上位データＨ1 ，Ｈ2 ，
…は、表示面積が大きな表示素子に割り当てて書き込ま
れ、下位データＬ1 ，Ｌ2 ，…は、表示面積が小さな表
示素子に割り当てて書き込まれる。したがって、上記第
１実施形態と同様に、ｎ＝２個の表示素子で構成された
１画素に、画素の表示特性に合わせて重み付けされた２
^n*m ＝２^2*m 階調 の表示を行うことが可能になる。

【００４６】以上のように、この表示装置においても、
ｍビット相当のアナログ信号を出力する水平駆動回路１
２’を備えながら、ｎ×ｍビット相当の階調表示を行う
ことができるのである。したがって、第１実施形態と同
様に、水平駆動回路１２’の専有面積の拡大を抑えなが
らも、多階調化を図ることが可能になる。

【００４７】尚、上記第２実施形態においては、セレク
タ回路１２ｄにおいて、上位データＨ1 （またはＨ2 ，
Ｈ3 ，…）、下位データＬ1 （またはＨ2 ，Ｈ3 ，…）
の順に表示データを選択する場合を説明した。しかし、
セレクタ回路１２ｄにおける表示データの選択順は、１
画素において表示面積の大きな表示素子から順に上位側
の表示データが割り当てられるように、表示領域１１に
おける配線状態と共に適宜変更可能である。このような
変更を行った場合であっても、同様の効果を得ることが
できる。

【００４８】図７は、本発明の第３実施形態に係るアク
ティブマトリクス方式の表示装置の一例を示す要部構成
図である。この図に示す第３実施形態の表示装置と、第
１実施形態の表示装置との異なるところは、垂直駆動回
路の構成にあり、データソース１０、表示領域１１及び
水平駆動回路１２の構成は同様であることとする。

【００４９】第３実施形態の表示装置では、各画素１４
を構成するｎ個の表示素子１４ａ-1，１４ａ-2，…，１
４ａ-nに対応させてｎ系統の垂直駆動回路が設けられて
いる。すなわち、各画素１４がｎ＝２個の表示素子１４
ａ-1，１４ａ-2で構成されている場合には、第１垂直駆
動回路１３-1及び第２垂直駆動回路１３-2の２系統の垂
直駆動回路が設けられる。第１垂直駆動回路１３-1及び
第２垂直駆動回路１３-2の構成は、第１実施形態の垂直
駆動回路と同様である。ただし、第１垂直駆動回路１３
-1は第１ゲート線ｇ1-1 ，ｇ2-1 ，…に接続され、第２
垂直駆動回路１３-2は第２ゲート線ｇ1-2 ，ｇ2-2 ，…
に接続される。

【００５０】このような第１垂直駆動回路１３-1及び第
２垂直駆動回路１３-2は、例えば、先ず前半の１／２フ
レームの間に、第１垂直駆動回路１３-1によって第１行
目から順に第１ゲート線ｇ1-1 ，ｇ2-1 ，…を順次選択
した後、次の１／２フレームの間に第２垂直駆動回路１
３-2によって第１行目から順に第２ゲート線ｇ1-2 ，ｇ
2-2 ，…を順次選択するように駆動される。

【００５１】また、データソース１０における表示デー
タの並べ替えは、例えば以下のように設定されているこ
ととする。すなわち、ｎ＝２の場合、２×ｍビットの各
表示データを、上位側ｍビット分の上位データＨと、下
位側ｍビット分の下位データＬとに分割する。そして、
まず、１ライン目の１水平ライン分の上位データＨ1を
画素１４の水平方向の配列順に並べ、次に、２ライン目
の１水平ライン分の上位データＨ2 を画素１４の水平方
向の配列順に並べ、以下上位データＨ3 ，Ｈ4，…を順
次並べた後、同様にして１水平ライン目から順に１水平
ライン分の下位データＬ1 ，Ｌ2 ，…を並べる。そし
て、並べ変えた順に表示データを水平駆動回路１２に供
給する。

【００５２】次に、この表示装置の動作を、図８のタイ
ミングチャートを用いて説明する。

【００５３】先ず、データソース１０からは、ｎ×ｍビ
ットの表示データをｎ（＝２）分割したｍビット単位の
表示データが、上位データＨ1 ，Ｈ2 ，…、下位データ
Ｌ1，Ｌ2 ，…の順に水平駆動回路１２に供給される。
そして、水平駆動回路１２において第１実施形態と同様
の処理を経ることによって、水平駆動回路１２に入力さ
れた順にｍビット相当の各表示データが２^m 階調の表示
データに変換され、各コラム線ｃ1 ，ｃ2 ，…に入力さ
れるのである。

【００５４】一方、第１垂直駆動回路１３-1及び第２垂
直駆動回路１３-2からは、第１行目から順に、第１ゲー
ト線ｇ1-1 ，ｇ２-1，…に選択信号が与えられ、次に、
第１行目から順に第２ゲート線ｇ1-2 ，ｇ２-2，…に選
択信号が与えられる。このため、先ず上位データＨ1
が、第１行目の第１ゲート線ｇ1-1 及び各コラム線ｃ
1，ｃ2 ，…に接続された表示素子１４ａ-1に書き込ま
れ、次に、上位データＨ2が、第２行目の第１ゲート線
ｇ2-1 及び各コラム線ｃ1 ，ｃ2 ，…に接続された表示
素子１４ａ-1に書き込まれる。以下同様にして、順次、
各画素１４の表示素子１４ａ-1に、上位データＨ3 ，Ｈ
4 が割り当てて書き込まれる。そして、１／２フレーム
期間の後に、下位データＬ1 が、第１行目の第２ゲート
線ｇ1-2 び各コラム線ｃ1 ，ｃ2 ，…に接続された表示
素子１４ａ-2に書き込まれ、次に第２行目以降の第２ゲ
ート線ｇ2-2 ，ｇ3-2 ，…に接続された表示素子１４ａ
-2に、下位データＬ2 ，Ｌ3 ，Ｌ4 が割り当てて書き込
まれる。

【００５５】以上のようにして、ｎ＝２個の表示素子１
４ａ-1，１４ａ-2で構成された１画素においては、第１
実施形態及び第２実施形態と同様に、上位データＨ1 ，
Ｈ2，…が、表示面積が大きな表示素子１４ａ-1に割り
当てて書き込まれ、下位データＬ1 ，Ｌ2 が、表示面積
が小さな表示素子１４ａ-2に割り当てて書き込まれるこ
とになる。したがって、上記第１実施形態及び第２と同
様に、ｎ個の表示素子で構成された１画素に、画素の表
示特性に合わせて重み付けされた２^n*m ＝２^2*m 階調の
表示を行うことが可能になる。

【００５６】以上のように、この表示装置においても、
ｍビット相当のアナログ信号を出力する水平駆動回路１
２を備えながら、ｎ×ｍビット相当の階調表示を行うこ
とができるのである。したがって、第１実施形態及び第
２実施形態と同様に、水平駆動回路１２の専有面積の拡
大を抑えながらも、多階調化を図ることが可能になる。

【００５７】尚、上記第３実施形態においては、第１実
施形態と同様に、データソース１０による表示データの
並べ替え及び表示領域１１における配線状態を適宜変更
可能であり、このような変更を行った場合であっても、
同様の効果を得ることができる。

【００５８】また、第３実施形態の表示装置では、ｎ系
統の垂直駆動回路によって各表示素子１４ａ-1，１４ａ
-2，…，１４ａ-nがそれぞれ個別に選択される。このた
め、例えば、第１垂直駆動回路１３-1のみを作動させて
表示素子１４ａ-1のみに表示データを書き込むようにし
ても良い。このように作動させた場合には、２^m 階調の
表示を行うことができる。また、この際、他の表示素子
１４ａ-2，…には、一度書き込んだ表示データを保持さ
せておくこともできる。このようにした場合には、２
^n*m ビット階調の表示が行われる。そして、以上の様に
作動させることで、表示装置の駆動の省電力化を図るこ
とができる。

【００５９】図９は、本発明の第４実施形態に係るアク
ティブマトリクス方式の表示装置の一例を示す構成図で
あり、図１０は、図９の要部拡大図である。

【００６０】これらの図に示す表示装置は、画像の元デ
ータを供給するデータソース１０”、複数の画素１４が
配置された表示領域１１’、複数系統の水平駆動回路１
２-1，１２-2，…，１２-n、及び垂直駆動回路１３で構
成されている。ただしここでは、説明を簡単にするため
に、４行×４列分の画素１４がマトリクス状に配列され
ている場合を例示している。

【００６１】データソース１０”は、第１実施形態のデ
ータソースと同様に、ｎ×ｍビットの表示データを、ｍ
ビット単位にｎ分割し、所定の順序に並べ替える。ただ
し、ｎ分割された表示データは、それぞれ異なる系統の
水平駆動回路１２-1，１２-2，…，１２-nに供給される
こととする。

【００６２】例えば、ｎ＝２の場合、２×ｍビットの各
表示データを、上位側ｍビット分の上位データＨと、下
位側ｍビット分の下位データＬとに分割する。そして、
まず１ライン目の１水平ライン分の上位データＨ1 を画
素１４の水平方向の配列順に並べ、次に、同一の１水平
ライン分の下位データＬ1 を画素１４の水平方向の配列
順に並べる。以下、１水平ライン毎に、上位データＨ2
、下位データＬ2 、上位データＨ3 、下位データＬ3
、…の順に表示データを並べ替え、上位データＨ1 ，
Ｈ2 ，…と下位データＬ1 ，Ｌ2 ，…とを異なる系統の
水平駆動回路１２-1，１２-2に別けて供給する。

【００６３】また、表示領域１１’は、複数列（例えば
４列）分の第１コラム線ｃ1-1 ，ｃ2-1 ，ｃ3-1 ，ｃ4-
1 とこれらと交差させた複数行（例えば４行）分のゲー
ト線ｇ1 ，ｇ2 ，ｇ3 ，ｇ4 との各交差部に画素１４を
配置してなる。この表示領域１１’には、第１コラム線
ｃ1-1 ，ｃ2-1 ，ｃ3-1 ，ｃ4-1 と並行に、第２〜第ｎ
コラム線が順次配線されている。例えば、ｎ＝２の場
合、表示領域１４には、第１列目の第１コラム線ｃ1-1
、第２コラム線ｃ1-2 、第２列目の第１コラム線ｃ2-1
、第２コラム線ｃ2-2 、…の順で配線される。

【００６４】各画素１４’は、各画素１４’は第１実施
形態と同様の表示面積を有するｎ個（例えば２個）の表
示素子１４ａ-1，１４ａ-2で構成されている。ただし、
１画素１４’を構成する表示素子数は、データソース１
０”における表示データの分割数ｎと等しいこととす
る。また、これらの表示素子１４ａ-1，１４ａ-2は、第
１実施形態と同様の液晶素子やエレクトロルミネッセン
ス（Electroluminescence ）素子であり、各画素１４’
における表示素子１４ａ-1，１４ａ-2の薄膜トランジス
タＴＦＴのゲート電極が同一のゲート線ｇ1 （ｇ2 ，
…）に接続され、表示面積の大きな表示素子１４ａ-1の
薄膜トランジスタＴＦＴのソース電極が第１コラム線ｃ
1-1 （ｃ2-1 ，…）に接続され、表示面積の小さな表示
素子１４ａ-2のソース電極が第２コラム線ｃ1-2 （ｃ2-
2 ，…）に接続されている。

【００６５】また、水平駆動回路１２-1，１２-2，…，
１２-nは、画素１４’の表示素子数と同一の系統数（ｎ
＝２）設けられており、例えば第１水平駆動回路１２-1
と第２水平駆動回路１２-2との系統が設けられているこ
ととする。これらの第１水平駆動回路１２-1及び第２水
平駆動回路１２-2は、第１実施形態の水平駆動回路と同
様に構成されており、それぞれにデータソース１０”が
接続されると共に、第１水平駆動回路１２-1には第１コ
ラム線ｃ1-1 ，ｃ2-1 ，…が接続され、第２水平駆動回
路１２-2には第２コラム線ｃ1-2 ，ｃ2-2 ，…が接続さ
れている。そして、第１水平駆動回路１２-1には、デー
タソース１０”から供給された上位データＨ1 ，Ｈ2 ，
…が順次サンプリングされされ、これと同期させて第２
水平駆動回路１２-2にはデータソース１０”から供給さ
れた下位データＬ1 ，Ｌ2 ，…が順次サンプリングされ
る。

【００６６】また、垂直駆動回路１３は、第１実施形態
の垂直駆動回路と同様である。

【００６７】次に、上記構成の表示装置の動作を、図１
０のタイミングチャートを用いて説明する。

【００６８】先ず、データソース１０”からは、ｎ×ｍ
ビットの表示データをｎ（＝２）分割したｍビット単位
の表示データのうち、上位データＨ1 ，Ｈ2 ，…が順次
第１水平駆動回路１２-1に、下位データＬ1 ，Ｌ2 ，…
が順次第２水平駆動回路１２-2に順次同期してサンプリ
ングされる。そして、第１水平駆動回路１２-1及び第２
水平駆動回路１２-2において、第１実施形態と同様の経
過を経ることによって、これらの表示データは２^m 階調
のアナログ信号に順次変換されて第１コラム線ｃ1-1 ，
ｃ2-1 ，…及び第２コラム線ｃ1-2 ，ｃ2-2 …に順次入
力される。すなわち、水平方向に配列された各画素１４
に対応する表示データの内、２^m 階調の上位データＨ1
，Ｈ2 ，…が第１コラム線ｃ1-1 ，ｃ2-1 ，…に順次
入力され、これと同期して２^m 階調の下位データＬ1 ，
Ｌ2 ，…が第２コラム線ｃ1-2 ，ｃ2-2 ，…に順次入力
されるのである。

【００６９】一方、垂直駆動回路１３からは、第１行目
のゲート線ｇ1 、第２行目のゲート線ｇ2 、第３行目の
ゲート線ｇ3 、…の順で、選択信号が与えられる。

【００７０】このため、第１水平駆動回路１２-1から第
１コラム線ｃ1-1 ，ｃ2-1 ，…に表示データ（先ず、上
位データＨ1 ）が入力され、同時に第２水平駆動回路１
２-2から第２コラム線ｃ1-2 ，ｃ2-2 ，…に表示データ
（先ず下位データＬ1 ）が入力されると、第１行目のゲ
ート線ｇ1 に接続された表示素子１４ａ-1に上位データ
Ｈ1 が書き込まれ、第１行目のゲート線ｇ1 に接続され
た表示素子１４ａ-2に下位データＬ1 が書き込まれる。
次に、第１水平駆動回路１２-1及び第２水平駆動回路１
２-2から、上位データＨ2 及び下位データＬ2 が同時に
入力されると、第２行目の画素１４’の表示素子１４ａ
-1に上位データＨ2 が書き込まれ、２行目の画素１４’
の表示素子１４ａ-2に下位データＬ2 が書き込まれる。
以降、上位データＨ3 及び下位データＬ3 が、第３行目
の画素１４’の表示素子１４ａ-1，１４ａ-2に割り当て
てそれぞれ書き込まれ、次に上位データＨ4 及び下位デ
ータＬ4 が、第４行目の画素１４’の表示素子１４ａ-
1，１４ａ-2に割り当ててそれぞれ割り当てて書き込ま
れる。

【００７１】このため、ｎ＝２個の表示素子１４ａ-1，
１４ａ-2で構成された１画素においては、第１〜第３実
施形態と同様に、上位データＨ1 ，Ｈ2 ，…が、表示面
積が大きな表示素子１４ａ-1に割り当てて書き込まれ、
下位データＬ1 ，Ｌ2 ，…が、表示面積が小さな表示素
子１４ａ-2に割り当てて書き込まれることになる。した
がって、上記第１〜第３実施形態と同様に、ｎ個の表示
素子で構成された１画素に、画素の表示特性に合わせて
重み付けされた２^n*m ＝２^2*m 階調の表示を行うことが
可能になる。

【００７２】ここで、２×ｍビット相当のアナログ信号
を出力する水平駆動回路は、ｍビット相当のアナログ信
号を出力する水平駆動回路と比較して、専有面積が約２
^m 倍になる。この表示装置においては、２系統の水平駆
動回路１２-1，１２-2を備えてはいるものの、これらの
水平駆動回路は、ｍビット相当のアナログ信号を出力す
るものであるため、水平駆動回路の専有面積は約２倍に
抑えられる。この結果、水平駆動回路１２の専有面積の
拡大を抑えながらも、多階調化を図ることが可能になる
と言える。

【００７３】また、第４実施形態においては、垂直駆動
回路１３によって、水平方向に配列れた各画素１４’の
各表示素子１４ａ-1，１４ａ-2が同時に選択される。こ
のため、１画素に対してｎ×ｍビット相当のアナログ信
号を同時に表示することが可能になる。したがって、水
平駆動回路の動作速度を低く抑えることができる。例え
ば、ｎ＝２の場合、第１実施形態の水平駆動回路の１／
２の動作速度で良いことになる。

【００７４】尚、上記第４実施形態においては、第１水
平駆動回路１２-1に順次上位データＨ1 ，Ｈ2 ，…が順
次供給され、第２水平駆動回路１２-2に順次下位データ
Ｌ1，Ｌ2 ，…が順次供給される場合を説明した。しか
し、データソース１０”による表示データの供給は、１
画素において表示面積の大きな表示素子から順に上位側
の表示データが割り当てられるように、表示領域１１に
おける配線状態と共に適宜変更可能である。このような
変更を行った場合であっても、同様の効果を得ることが
できる。

【００７５】

【発明の効果】以上説明したように、本発明によれば、
ｎ×ｍビットの表示データをｎ分割して順次ｍビット単
位でアナログ信号に変換し、表示面積が２^(n-1)*m ：２
^(n-2)*m ：…：２^(n-n)*m の割合のｎ個の表示素子にそ
れぞれ割り当てて表示させることで、ｎ個の表示素子で
構成された１画素に、画素の表示特性に合わせて重み付
けされた２^n*m 階調の表示を行わせることができる。こ
のため、デジタルアナログ変換器の対応ビット数をｍビ
ットからｎ×ｍビットに増加させることなく、２^n*m 階
調の表示を行うことが可能になり、装置コスト及び水平
駆動手段の専有面積を低く抑えながらも表示装置の多階
調化を図ることが可能になる。また、表示領域と同一の
基板上に水平駆動手段等の周辺回路が搭載されている表
示装置においては、これらの周辺回路が形成される額縁
の増加を抑えた状態で、多階調化を図ることが可能にな
る。

【図面の簡単な説明】

【図１】（１）は、本発明の第１実施形態に係るアクテ
ィブマトリクス方式の表示装置の構成図であり、（２）
は（１）の要部拡大図である。

【図２】第１実施形態の表示装置の垂直駆動回路の構成
図である。

【図３】第１実施形態の表示装置の動作を説明するため
のタイミングチャートである。

【図４】ＤＡＣによる電圧補正を説明するグラフであ
る。

【図５】第１実施形態の他の例を示す要部構成図であ
る。

【図６】本発明の第２実施形態に係るアクティブマトリ
クス方式の表示装置の構成図である。

【図７】本発明の第３実施形態に係るアクティブマトリ
クス方式の表示装置の要部構成図である。

【図８】第３実施形態の表示装置の動作を説明するため
のタイミングチャートである。

【図９】本発明の第４実施形態に係るアクティブマトリ
クス方式の表示装置の構成図である。

【図１０】図７の要部拡大図である。

【図１１】第４実施形態の表示装置の動作を説明するた
めのタイミングチャートである。

【図１２】従来のアクティブマトリクス方式の表示装置
の構成図である。

【符号の説明】

１０，１０’，１０”…データソース、１１，１１’…
表示領域、１２，１２’…水平駆動回路、１２-1…第１
水平駆動回路、１２-2…第２水平駆動回路、１２ｃ…Ｄ
ＡＣ（デジタルアナログ変換器）、１２ｄ…セレクタ回
路、１３…垂直駆動回路、１３-1…第１垂直駆動回路、
１３-2…第２第２垂直駆動回路、１４，１４’…画素、
１４ａ-1，１４ａ-2，１４ａ-3…表示素子

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA16 NA53 NA54 NA55 NA59 NC21 NC26 NC34 NC49 ND06 ND43 ND49 NE03 5C006 AA12 AA16 AA17 AC24 AF42 AF45 AF83 BB16 BC03 BC06 BC12 BF04 BF05 BF25 FA56 5C080 AA10 BB06 DD03 DD30 EE29 FF11 GG12 JJ02 JJ04 JJ05 JJ06

Claims (31)

【特許請求の範囲】
1. 【請求項１】 １画素につきｎ×ｍビット（ｎ，ｍは２
   以上の整数）の表示データを供給するデータソースと、 前記データソースから入力された表示データをｍビット
   単位で２^m 階調のアナログ信号に変換するデジタルアナ
   ログ変換器を有する水平駆動手段と、 表示面積の割合が２^(n-1)*m ：２^(n-2)*m ：…：２
   ^(n-n)*m のｎ個の表示素子からなる画素を有する表示領
   域と、 前記デジタルアナログ変換器から出力されたアナログ信
   号をｎ個を単位として前記ｎ個の表示素子にそれぞれ割
   り当てて書き込むための選択信号を出力する垂直駆動手
   段とを備えたことを特徴とする表示装置。
2. 【請求項２】 請求項１記載の表示装置において、 前記アナログ信号は、前記ｎ子の表示素子の非線形特性
   を補正するような信号であることを特徴とする表示装
   置。
3. 【請求項３】 請求項２記載の表示装置において、 前記デジタルアナログ変換器は、前記ｎ子の表示素子の
   非線形特性を補正するような入出力特性を有することを
   特徴とする表示装置。
4. 【請求項４】 請求項１記載の表示装置において、 前記水平駆動手段は、前記デジタルアナログ変換器を各
   水平画素あたり１個有し、当該各デジタルアナログ変換
   器から出力されるアナログ信号を、１本のコラム線を通
   してｎ回にわたって時系列に前記各画素に供給すること
   を特徴とする表示装置。
5. 【請求項５】 請求項４記載の表示装置において、 前記データソースは、前記ｎ×ｍビットの表示データを
   ｍビット単位で前記水平駆動手段に入力することを特徴
   とする表示装置。
6. 【請求項６】 請求項４記載の表示装置において、 前記水平駆動手段は、ｎ×ｍビット×水平画素数分のラ
   ッチ部を有するサンプリングラッチと、当該サンプリン
   グラッチにラッチされた表示データを各水平画素毎にｍ
   ビット単位で選択して前記各デジタルアナログ変換器に
   順次入力するセレクタ回路とを有することを特徴とする
   表示装置。
7. 【請求項７】 請求項４記載の表示装置において、 前記垂直駆動手段は、前記ｎ個の表示素子を時系列にし
   たがって順次選択することを特徴とする表示装置。
8. 【請求項８】 請求項４記載の表示装置において、 前記垂直駆動手段は、前記ｎ個の表示素子に対応させて
   ｎ系統設けられたことを特徴とする表示装置。
9. 【請求項９】 請求項１記載の表示装置において、 前記水平駆動手段は、前記ｎ個の表示素子に対応させて
   ｎ系統設けられ、 前記データソースは、前記ｎ×ｍビットの表示データを
   ｍビット単位で前記ｎ系統の各水平駆動手段にそれぞれ
   入力し、 前記垂直駆動手段は、前記ｎ個の表示素子を同時に選択
   することを特徴とする表示装置。
10. 【請求項１０】 請求項１記載の表示装置において、 前記表示素子は、液晶素子であることを特徴とする表示
    装置。
11. 【請求項１１】 請求項１０記載の表示装置において、 前記アナログ信号は、前記ｎ子の表示素子の非線形特性
    を補正するような信号であることを特徴とする表示装
    置。
12. 【請求項１２】 請求項１１記載の表示装置において、 前記デジタルアナログ変換器は、前記ｎ子の表示素子の
    非線形特性を補正するような入出力特性を有することを
    特徴とする表示装置。
13. 【請求項１３】 請求項１０記載の表示装置において、 前記水平駆動手段は、前記デジタルアナログ変換器を各
    水平画素あたり１個有し、当該各デジタルアナログ変換
    器から出力されるアナログ信号を、１本のコラム線を通
    してｎ回にわたって時系列に前記各画素に供給すること
    を特徴とする表示装置。
14. 【請求項１４】 請求項１３記載の表示装置において、 前記データソースは、前記ｎ×ｍビットの表示データを
    ｍビット単位で前記水平駆動手段に入力することを特徴
    とする表示装置。
15. 【請求項１５】 請求項１３記載の表示装置において、 前記水平駆動手段は、ｎ×ｍビット×水平画素数分のラ
    ッチ部を有するサンプリングラッチと、当該サンプリン
    グラッチにラッチされた表示データを各水平画素毎にｍ
    ビット単位で選択して前記各デジタルアナログ変換器に
    順次入力するセレクタ回路とを有することを特徴とする
    表示装置。
16. 【請求項１６】 請求項１３記載の表示装置において、 前記垂直駆動手段は、前記ｎ個の表示素子を時系列にし
    たがって順次選択することを特徴とする表示装置。
17. 【請求項１７】 請求項１３記載の表示装置において、 前記垂直駆動手段は、前記ｎ個の表示素子に対応させて
    ｎ系統設けられたことを特徴とする表示装置。
18. 【請求項１８】 請求項１０記載の表示装置において、 前記水平駆動手段は、前記ｎ個の表示素子に対応させて
    ｎ系統設けられ、 前記データソースは、前記ｎ×ｍビットの表示データを
    ｍビット単位で前記ｎ系統の各水平駆動手段にそれぞれ
    入力し、 前記垂直駆動手段は、前記ｎ個の表示素子を同時に選択
    することを特徴とする表示装置。
19. 【請求項１９】 請求項１記載の表示装置において、 前記表示素子は、エレクトロルミネッセンス素子である
    ことを特徴とする表示装置。
20. 【請求項２０】 請求項１９記載の表示装置において、 前記アナログ信号は、前記ｎ子の表示素子の非線形特性
    を補正するような信号であることを特徴とする表示装
    置。
21. 【請求項２１】 請求項２０記載の表示装置において、 前記デジタルアナログ変換器は、前記ｎ子の表示素子の
    非線形特性を補正するような入出力特性を有することを
    特徴とする表示装置。
22. 【請求項２２】 請求項１９記載の表示装置において、 前記水平駆動手段は、前記デジタルアナログ変換器を各
    水平画素あたり１個有し、当該各デジタルアナログ変換
    器から出力されるアナログ信号を、１本のコラム線を通
    してｎ回にわたって時系列に前記各画素に供給すること
    を特徴とする表示装置。
23. 【請求項２３】 請求項２２記載の表示装置において、 前記データソースは、前記ｎ×ｍビットの表示データを
    ｍビット単位で前記水平駆動手段に入力することを特徴
    とする表示装置。
24. 【請求項２４】 請求項２２記載の表示装置において、 前記水平駆動手段は、ｎ×ｍビット×水平画素数分のラ
    ッチ部を有するサンプリングラッチと、当該サンプリン
    グラッチにラッチされた表示データを各水平画素毎にｍ
    ビット単位で選択して前記各デジタルアナログ変換器に
    順次入力するセレクタ回路とを有することを特徴とする
    表示装置。
25. 【請求項２５】 請求項２２記載の表示装置において、 前記垂直駆動手段は、前記ｎ個の表示素子を時系列にし
    たがって順次選択することを特徴とする表示装置。
26. 【請求項２６】 請求項２２記載の表示装置において、 前記垂直駆動手段は、前記ｎ個の表示素子に対応させて
    ｎ系統設けられたことを特徴とする表示装置。
27. 【請求項２７】 請求項１９記載の表示装置において、 前記水平駆動手段は、前記ｎ個の表示素子に対応させて
    ｎ系統設けられ、 前記データソースは、前記ｎ×ｍビットの表示データを
    ｍビット単位で前記ｎ系統の各水平駆動手段にそれぞれ
    入力し、 前記垂直駆動手段は、前記ｎ個の表示素子を同時に選択
    することを特徴とする表示装置。
28. 【請求項２８】 ｍビット単位の表示データを２^m 階調
    のアナログ信号に変換するデジタルアナログ変換器と、
    ｎ個（ｎは２以上の整数）の表示素子からなる画素とを
    備え、当該各表示素子の表示面積の割合が２^(n-1)*m ：
    ２^(n-2)*m ：…：２^(n-n)*m である表示装置の駆動方法
    であって、 ｎ×ｍビットの表示データをｎ分割してｍビット単位と
    し、 前記ｍビット単位にｎ分割された各表示データを、前記
    デジタルアナログ変換器によって２^m 階調のアナログ信
    号にそれぞれ変換し、 前記画素を構成するｎ個の表示素子に対して、前記アナ
    ログ信号のうちの上位側から順に表示面積の大きい表示
    素子に割り当てて表示させることを特徴とする表示装置
    の駆動方法。
29. 【請求項２９】 請求項２８記載の表示装置の駆動方法
    において、 前記表示データは、前記ｎ個の表示素子の非線形特性を
    補正するようなアナログ信号に変換されることを特徴と
    する表示装置の駆動方法。
30. 【請求項３０】 請求項２８記載の表示装置の駆動方法
    において、 前記ｎ個の表示素子へのアナログ信号の入力は、単一の
    コラム線を通して時系列に従って順次行われることを特
    徴とする表示装置の駆動方法。
31. 【請求項３１】 請求項２８記載の表示装置の駆動方法
    において、 前記ｎ個の表示素子へのアナログ信号の入力は、複数の
    コラム線を通して同時に行われることを特徴とする表示
    装置の駆動方法。