JP2000332595A - パストランジスタ回路 - Google Patents

Abstract

(57)【要約】 【課題】複数のデータ信号を入力して、これら複数のデ
ータ信号について所定の論理処理を行うパストランジス
タ回路に関し、差動増幅器と組み合わせることにより、
ＣＭＯＳレベルの出力を高速で得ることができるように
する。 【解決手段】プリチャージ電圧を電源電圧ＶＤＤと接地
電圧ＶＳＳとの間の電圧ＲＥＦ（例えば、ＶＤＤ／２）
とし、プリチャージ期間は、ＣＫ＝Ｈ、／ＣＫ＝Ｌと
し、ＮＭＯＳトランジスタ７３、７６、７９、８２、８
５＝ＯＮ、ＮＭＯＳトランジスタ６９、７１＝ＯＦＦと
し、ノード７４、７７、８０、８３、８６をＲＥＦにプ
リチャージし、動作期間は、ＣＫ＝Ｌ、／ＣＫ＝Ｈと
し、ＮＭＯＳトランジスタ７３、７６、７９、８２、８
５＝ＯＦＦ、ＮＭＯＳトランジスタ６９、７１＝ＯＮと
し、ＲＥＦを中心に出力Ｄの値を変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のデータ信号
を入力して、これら複数のデータ信号について所定の論
理処理を行うパストランジスタ回路に関する。

【０００２】従来から高速化・高集積化・低消費電力化
を目的とした回路技術として、パストランジスタ回路が
知られているが、パストランジスタ回路を使用してＣＭ
ＯＳレベルの出力を高速に得ることができるようにした
回路技術として、パストランジスタ回路と差動増幅器と
を組み合わせる回路技術がある。

【０００３】

【従来の技術】図６はパストランジスタ回路と差動増幅
器とを組み合わせてなる従来のパストランジスタ回路の
一例を示す回路図であり、図６中、Ａ、Ｂ、Ｃ、／Ａ、
／Ｂ、／Ｃは論理処理の対象であるデータ信号、１〜６
はそれぞれデータ信号Ａ〜／Ｃが印加されるデータ入力
ノード、７〜１２はそれぞれクロックＣＫの立ち上がり
のタイミングに同期してデータ信号Ａ〜／Ｃを取り込む
入力回路である。

【０００４】また、１３はダイナミック動作を行う従来
の差動型のパストランジスタ回路の一例であり、１４は
データ信号Ａ、Ｂ、Ｃを論理処理の対象とするパストラ
ンジスタ回路、１５はデータ信号／Ａ、／Ｂ、／Ｃを論
理処理の対象とするパストランジスタ回路である。

【０００５】パストランジスタ回路１４において、１
６、１７はデータ信号Ａによりオン、オフが制御される
パストランジスタをなすＮＭＯＳトランジスタ、１８、
１９はデータ信号Ｂによりオン、オフが制御されるパス
トランジスタをなすＮＭＯＳトランジスタ、２０、２１
はデータ信号Ｃによりオン、オフが制御されるパストラ
ンジスタをなすＮＭＯＳトランジスタである。

【０００６】また、２２〜２５は制御信号φによりオ
ン、オフが制御されるＮＭＯＳトランジスタ、２６は制
御信号／φによりオン、オフが制御されるＮＭＯＳトラ
ンジスタである。

【０００７】また、パストランジスタ回路１５におい
て、２７、２８はデータ信号／Ａによりオン、オフが制
御されるパストランジスタをなすＮＭＯＳトランジス
タ、２９、３０はデータ信号／Ｂによりオン、オフが制
御されるパストランジスタをなすＮＭＯＳトランジス
タ、３１、３２はデータ信号／Ｃによりオン、オフが制
御されるパストランジスタをなすＮＭＯＳトランジスタ
である。

【０００８】また、３３〜３６は制御信号φによりオ
ン、オフが制御されるＮＭＯＳトランジスタ、３７は制
御信号／φによりオン、オフが制御されるＮＭＯＳトラ
ンジスタである。

【０００９】また、３８はパストランジスタ回路１４、
１５の出力Ｄ、／Ｄをそれぞれ非反転入力端子及び反転
入力端子に入力する差動増幅器、３９は差動増幅器３８
の出力をラッチするラッチ回路である。

【００１０】このトランジスタ回路においては、プリチ
ャージ期間は、制御信号φ＝Ｈレベル、制御信号／φ＝
Ｌレベルとされ、パストランジスタ回路１４において
は、ＮＭＯＳトランジスタ２２〜２５＝ＯＮ、ＮＭＯＳ
トランジスタ２６＝ＯＦＦとされ、パストランジスタ回
路１５においては、ＮＭＯＳトランジスタ３３〜３６＝
ＯＮ、ＮＭＯＳトランジスタ３７＝ＯＦＦとされる。

【００１１】したがって、パストランジスタ回路１４に
おいては、内部ノード４０〜４２及び出力ノード４３は
接地電圧ＶＳＳにプリチャージされ、パストランジスタ
回路１５においては、内部ノード４４〜４６及び出力ノ
ード４７は接地電圧ＶＳＳにプリチャージされる。

【００１２】そして、その後、動作期間になると、制御
信号φ＝Ｌレベル、制御信号／φ＝Ｈレベルとされ、パ
ストランジスタ回路１４においては、ＮＭＯＳトランジ
スタ２２〜２５＝ＯＦＦ、ＮＭＯＳトランジスタ２６＝
ＯＮとされ、パストランジスタ回路１５においては、Ｎ
ＭＯＳトランジスタ３３〜３６＝ＯＦＦ、ＮＭＯＳトラ
ンジスタ３７＝ＯＮとされる。

【００１３】ここに、データ信号Ａ、Ｂ、Ｃのいずれか
２個がＨレベルの場合（データ信号／Ａ、／Ｂ、／Ｃの
いずれか２個がＬレベルの場合）には、パストランジス
タ回路１４においては、電源ノード４８と出力ノード４
３とが導通とされ、パストランジスタ回路１５において
は、電源ノード４９と出力ノード４７とは非導通とされ
る。

【００１４】この結果、パストランジスタ回路１４の出
力Ｄは接地電圧ＶＳＳから電源電圧ＶＤＤに向けて上昇
し、パストランジスタ回路１５の出力／Ｄは接地電圧Ｖ
ＳＳを維持することになり、差動増幅器３８は、これら
パストランジスタ回路１４、１５の出力Ｄ、／Ｄの振幅
差を検出して差動増幅を行い、ラッチ回路３９は差動増
幅器３８から出力されるＣＭＯＳレベルの信号をラッチ
することになる。

【００１５】これに対して、データ信号Ａ、Ｂ、Ｃのい
ずれか２個がＬレベルの場合（データ信号／Ａ、／Ｂ、
／Ｃのいずれか２個がＨレベルの場合）には、パストラ
ンジスタ回路１４においては、電源ノード４８と出力ノ
ード４３とは非導通とされ、パストランジスタ回路１５
においては、電源ノード４９と出力ノード４７とが導通
とされる。

【００１６】この結果、パストランジスタ回路１４の出
力Ｄは接地電圧ＶＳＳを維持し、パストランジスタ回路
１５の出力／Ｄは接地電圧ＶＳＳから電源電圧ＶＤＤに
向けて上昇することになり、差動増幅器３８は、これら
パストランジスタ回路１４、１５の出力Ｄ、／Ｄの振幅
差を検出して差動増幅を行い、ラッチ回路３９は差動増
幅器３８から出力されるＣＭＯＳレベルの信号をラッチ
することになる。

【００１７】

【発明が解決しようとする課題】図６に示す従来のパス
トランジスタ回路は、高速なパストランジスタ回路１３
と差動増幅器３８とを組み合わせることにより、データ
信号Ａ〜／Ｃに対応するＣＭＯＳレベルの出力を高速で
得ようとするものである。

【００１８】しかし、データ信号Ａ〜／Ｃの取り込みを
クロックＣＫの立ち上がりタイミングに同期して行うよ
うにしているため、実際に高速化されているのは、クロ
ックＣＫの立ち上がり変化から出力波形が変化するまで
の時間であって、データ信号Ａ〜／Ｃの波形が変化して
から出力波形が変化するまでの時間が高速化されている
わけではなく、データ信号Ａ〜／Ｃの波形が変化してか
らクロックＣＫの立ち上がり変化までの時間は考慮され
ていない。

【００１９】そして、通常、入力端子１〜６に印加され
るデータ信号Ａ〜／Ｃの論理が決定するまでの時間には
統一性がないため、クロックＣＫは、全ての入力端子１
〜６の論理が決定されるのを待ってから変化するように
しなければならないが、最初に論理が決定する入力端子
からラッチ回路３９までの遅延時間と、最後に論理が決
定する入力端子からラッチ回路３９までの遅延時間を比
較すると、当然に、最初に論理が決定される入力端子か
らラッチ回路３９までの遅延時間の方が長い。

【００２０】したがって、最初に論理が決定する入力端
子の論理決定時からクロックＣＫの立ち上がり変化時
（最後に論理が決定する入力端子の論理決定時）までの
時間は高速化にとって余分な時間となってしまう。

【００２１】また、小振幅の波形をＣＭＯＳレベルに増
幅することを目的とする差動増幅器は、２個の入力信号
の振幅差が大きいほど、単純な回路構造で、かつ、差動
増幅器自身が持つ遅延時間を小さくできる。

【００２２】しかし、図６に示す従来のパストランジス
タ回路においては、パストランジスタ回路１３の出力
Ｄ、／Ｄの一方は変化しないので、パストランジスタ回
路１３の出力Ｄ、／Ｄの振幅差は、シングルレール分の
振幅差にとどまり、差動増幅器３８に余計な遅延時間を
かけている。

【００２３】更に、図６に示す従来のパストランジスタ
回路においては、パストランジスタ回路１３のプリチャ
ージ電圧は接地電圧ＶＳＳとされているため、パストラ
ンジスタ回路１３の出力Ｄ、／Ｄの一方は接地電圧ＶＳ
Ｓを基準に変化することになるが、差動増幅器３８の増
幅率が最大となる入力電位は接地電圧ＶＳＳより高い電
位にある。

【００２４】ここに、差動増幅器３８は、必ずしも、入
力信号の電位が最大増幅率となる入力電位と異なってい
ても、入力信号の振幅差をＣＭＯＳレベルに増幅するこ
とができるが、入力信号の電位が接地電圧ＶＳＳに近い
と、遅延時間の増大を招いてしまう。

【００２５】本発明は、かかる点に鑑み、差動増幅器と
組み合わせることにより、データ信号に対応したＣＭＯ
Ｓレベルの出力を高速で得ることができるようにしたパ
ストランジスタ回路を提供することを第１の目的とす
る。

【００２６】また、本発明は、パストランジスタ回路と
差動増幅器とを組み合わせたパストランジスタ回路であ
って、データ信号に対応したＣＭＯＳレベルの出力を高
速で得ることができるようにしたパストランジスタ回路
を提供することを第２の目的する。

【００２７】更に、本発明は、パストランジスタ回路と
差動増幅器とを組み合わせたパストランジスタ回路であ
って、データ信号に対応したＣＭＯＳレベルの出力を高
速で得ることができると共に、連続動作の高速化を図る
ことができるようにしたパストランジスタ回路を提供す
ることを第３の目的とする。

【００２８】

【課題を解決するための手段】本発明中、第１の発明
は、複数のデータ信号を入力して、これら複数のデータ
信号について所定の論理処理を行うパストランジスタ回
路であって、第１、第２のスイッチ手段と、第１、第２
のパストランジスタ回路と、プリチャージ回路とを有し
ているものである。

【００２９】ここに、第１のスイッチ手段は、一端を第
１の固定電圧が印加される第１の固定電圧ノードに接続
し、動作期間はオン、プリチャージ期間はオフとされる
ものである。

【００３０】また、第１のパストランジスタ回路は、第
１のスイッチ手段の他端と出力ノードとの間に直列接続
され、所定のデータ信号がゲートに印加され、出力期待
値がＨレベルの場合には、第１のスイッチ手段の他端と
出力ノードとの間を導通とし、出力期待値がＬレベルの
場合には、第１のスイッチ手段の他端と出力ノードとの
間を非導通とする複数のパストランジスタを有するもの
である。

【００３１】また、第２のスイッチ手段は、一端を第１
の固定電圧よりも低い第２の固定電圧が印加される第２
の固定電圧ノードに接続し、動作期間はオン、プリチャ
ージ期間はオフとされるものである。

【００３２】また、第２のパストランジスタ回路は、第
２のスイッチ手段の他端と出力ノードとの間に直列接続
され、所定のデータ信号がゲートに印加され、出力期待
値がＬレベルの場合には、第２のスイッチ手段の他端と
出力ノードとの間を導通とし、出力期待値がＨレベルの
場合には、第２のスイッチ手段の他端と出力ノードとの
間を非導通とする複数のパストランジスタを有するもの
である。

【００３３】また、プリチャージ回路は、プリチャージ
期間に、第１、第２のパストランジスタ回路内のパスト
ランジスタとパストランジスタとの接続ノード及び出力
ノードを第１の固定電圧と第２の固定電圧との間の第３
の固定電圧にプリチャージするものである。

【００３４】この第１の発明においては、ダイナミック
動作を行う第１、第２のパストランジスタ回路のプリチ
ャージ電圧を第１の固定電圧と第２の固定電圧との間の
第３の固定電圧としているので、第３の固定電圧を中心
に出力値を変化させることができる。

【００３５】したがって、入力電位が第３の固定電圧の
場合に増幅率が最大となる差動増幅器の第１の入力端子
及び第２の入力端子にそれぞれ第１の発明の出力及び第
３の固定電圧を印加するように構成する場合には、差動
増幅器は、入力の振幅差を短い遅延時間でＣＭＯＳレベ
ルに増幅することができる。

【００３６】また、第１の発明においては、出力期待値
がＨレベルの時、Ｈレベルを出力する第１のパストラン
ジスタ回路と、出力期待値がＬレベルの時、Ｌレベルを
出力する第２のパストランジスタ回路は、出力ノードを
共通としているので、動作期間中に、出力ノードがハイ
インピーダンスとなることがない。

【００３７】したがって、動作期間中に、データ信号を
変化させることが可能となるので、動作期間前にデータ
信号を確定させるためのセットアップ時間を設ける必要
がなくなる。

【００３８】本発明中、第２の発明は、複数のデータ信
号を入力して、これら複数のデータ信号について所定の
論理処理を行うパストランジスタ回路であって、複数の
データ信号が印加される複数のデータ入力ノードと、こ
れら複数のデータ入力ノードに印加される複数のデータ
信号を遅延する遅延回路と、第３、第４のパストランジ
スタ回路と、差動増幅器とを有しているものである。

【００３９】ここに、第３のパストランジスタ回路は、
第１の発明と同一回路構成のパストランジスタ回路であ
り、複数のデータ入力ノードに印加される複数のデータ
信号を論理処理すべき複数のデータ信号とするものであ
る。

【００４０】また、第４のパストランジスタ回路は、第
１の発明と同一回路構成のパストランジスタ回路であ
り、遅延回路から出力される複数のデータ信号を論理処
理すべき複数のデータ信号とするものである。

【００４１】また、差動増幅器は、第３のパストランジ
スタ回路の出力及び第４のパストランジスタ回路の出力
をそれぞれ第１の入力端子及び第２の入力端子に入力す
るものである。

【００４２】この第２の発明においては、第３、第４の
パストランジスタ回路は、第１の発明と同一回路構成と
されているので、第３、第４のパストランジスタ回路の
出力ノードがハイインピーダンスになることがない。

【００４３】したがって、動作期間中に、データ信号を
変化させることが可能となるので、動作期間前にデータ
信号を確定させるためのセットアップ時間を設ける必要
がなくなる。

【００４４】また、第３のパストランジスタ回路の出力
電位が変化してから第４のパストランジスタ回路の出力
電位が変化するまでの期間は、遅延回路が持つ遅延時間
分の期間であり、その期間中は、２個の第３のパストラ
ンジスタ回路を差動増幅させた場合と同じ振幅を差動増
幅器に入力することが可能となるので、差動増幅器の遅
延時間を最小とすることが可能となる。

【００４５】本発明中、第３の発明は、複数のデータ信
号を入力して、これら複数のデータ信号について所定の
論理処理を行うパストランジスタ回路であって、複数の
データ信号が印加される複数のデータ入力ノードと、第
５、第６のパストランジスタ回路と、制御回路と、選択
回路とを有しているものである。

【００４６】ここに、第５、第６のパストランジスタ回
路は、第２の発明と同一回路構成のパストランジスタ回
路であり、複数のデータ入力ノードに印加される複数の
データ信号を論理処理すべき複数のデータ信号とするも
のである。

【００４７】また、制御回路は、第５、第６のパストラ
ンジスタ回路の動作期間の長さ及びプリチャージ期間の
長さがそれぞれ同一となり、かつ、第５、第６のパスト
ランジスタ回路の動作期間の長さが第５、第６のパスト
ランジスタ回路のプリチャージ期間よりも長くなり、か
つ、第５、第６のパストランジスタ回路のプリチャージ
期間が重ならないように第５、第６のパストランジスタ
回路を制御するものである。

【００４８】また、選択回路は、第５、第６のパストラ
ンジスタ回路のうち、プリチャージ期間にあるパストラ
ンジスタ回路の出力を選択しないように、いずれか一方
のパストランジスタ回路の出力を選択して出力するもの
である。

【００４９】この第３の発明においては、第５、第６の
パストランジスタ回路は、第２の発明と同一回路構成と
されているので、動作期間中に、データ信号を変化させ
ることが可能となり、動作期間前にデータ信号を確定さ
せるためのセットアップ時間を設ける必要がなくなる。

【００５０】また、第５、第６のパストランジスタ回路
のうち、少なくとも一方を必ず動作期間とすることがで
きるので、動作期間とプリチャージ期間との区別なくデ
ータ信号を変化させても、出力波形を追従して変化させ
ることが可能となる。

【００５１】

【発明の実施の形態】以下、図１〜図５を参照して、本
発明の第１実施形態〜第３実施形態について説明する。

【００５２】第１実施形態・・図１ 図１は本発明の第１実施形態（第１の発明の一実施形
態）を示す回路図である。図１中、Ａ１〜Ａ６は論理処
理の対象であるデータ信号、５１〜５６はデータ信号Ａ
１〜Ａ６が印加されるデータ入力ノードである。

【００５３】また、５７は出力期待値がＨレベルの場合
には、ノード５８とノード５９との間を導通とし、出力
期待値がＬレベルの場合には、ノード５８とノード５９
との間を非導通とするパストランジスタ回路であり、６
０、６１、６２はそれぞれデータ信号Ａ１、Ａ２、Ａ３
によりオン、オフが制御されるパストランジスタをなす
ＮＭＯＳトランジスタである。

【００５４】また、６３は出力期待値がＬレベルの場合
には、ノード６４とノード６５との間を導通とし、出力
期待値がＨレベルの場合には、ノード６４とノード６５
との間を非導通とするパストランジスタ回路であり、６
６、６７、６８はそれぞれデータ信号Ａ４、Ａ５、Ａ６
によりオン、オフが制御されるパストランジスタをなす
ＮＭＯＳトランジスタである。

【００５５】また、６９は電源電圧ＶＤＤが印加される
ノード７０とノード５８との間に接続され、反転クロッ
ク／ＣＫによりオン、オフが制御されるＮＭＯＳトラン
ジスタ、７１は接地電圧ＶＳＳが印加されるノード７２
とノード６４との間に接続され、反転クロック／ＣＫに
よりオン、オフが制御されるＮＭＯＳトランジスタであ
る。

【００５６】また、ＲＥＦは電源電圧ＶＤＤと接地電圧
ＶＳＳとの間の電圧とされるリファレンス電圧（例え
ば、ＶＤＤ／２）、７３はノード７４と基準電圧ＲＥＦ
が印加されるノード７５との間に接続され、クロックＣ
Ｋによりオン、オフが制御されるＮＭＯＳトランジス
タ、７６はノード７７と基準電圧ＲＥＦが印加されるノ
ード７８との間に接続され、クロックＣＫによりオン、
オフが制御されるＮＭＯＳトランジスタである。

【００５７】また、７９はノード８０と基準電圧ＲＥＦ
が印加されるノード８１との間に接続され、クロックＣ
Ｋによりオン、オフが制御されるＮＭＯＳトランジス
タ、８２はノード８３と基準電圧ＲＥＦが印加されるノ
ード８４との間に接続され、クロックＣＫによりオン、
オフが制御されるＮＭＯＳトランジスタである。

【００５８】また、８５は出力ノード８６と基準電圧Ｒ
ＥＦが印加されるノード８７との間に接続され、クロッ
クＣＫによりオン、オフが制御されるＮＭＯＳトランジ
スタである。

【００５９】このように構成された本発明の第１実施形
態においては、クロックＣＫ＝Ｈレベル、反転クロック
／ＣＫ＝Ｌレベルとされると、プリチャージ期間とな
り、ＮＭＯＳトランジスタ７３、７６、７９、８２、８
５＝ＯＮ、ＮＭＯＳトランジスタ６９、７１＝ＯＦＦと
なる。

【００６０】この結果、パストランジスタ回路５７内の
ノード７４、７７、パストランジスタ回路６３内のノー
ド８０、８３及び出力ノード８６はリファレンス電圧Ｒ
ＥＦにプリチャージされる。

【００６１】そして、その後、クロックＣＫ＝Ｌレベ
ル、反転クロック／ＣＫ＝Ｈレベルとされると、動作期
間となり、ＮＭＯＳトランジスタ７３、７６、７９、８
２、８５＝ＯＦＦ、ＮＭＯＳトランジスタ６９、７１＝
ＯＮとなる。

【００６２】ここに、データ信号Ａ１、Ａ２、Ａ３の全
てがＨレベルとなり、データ信号Ａ４、Ａ５、Ａ６の全
部又は一部がＬレベルを維持すると、ＮＭＯＳトランジ
スタ６０、６１、６２は全てＯＮとなり、ＮＭＯＳトラ
ンジスタ６６、６７、６８の全部又は一部がＯＦＦを維
持することになる。

【００６３】この結果、パストランジスタ回路５７にお
いては、ノード５８、５９間が導通となり、パストラン
ジスタ回路６３においては、ノード６４、６５間が非導
通となるので、出力ノード８６は、リファレンス電圧Ｒ
ＥＦから電源電圧ＶＤＤに向けて上昇することになる。

【００６４】これに対して、データ信号Ａ１、Ａ２、Ａ
３の全部又は一部がＬレベルを維持し、データ信号Ａ
４、Ａ５、Ａ６の全てがＨレベルになると、ＮＭＯＳト
ランジスタ６０、６１、６２の全部又は一部がＯＦＦを
維持し、ＮＭＯＳトランジスタ６６、６７、６８は全て
ＯＮとなる。

【００６５】この結果、パストランジスタ回路５７にお
いては、ノード５８、５９間が非導通となり、パストラ
ンジスタ回路６３においては、ノード６４、６５間が導
通となるので、出力ノード８６は、リファレンス電圧Ｒ
ＥＦから接地電圧ＶＳＳに向けて下降することになる。

【００６６】このように、本発明の第１実施形態におい
ては、プリチャージ電圧を電源電圧ＶＤＤと接地電圧Ｖ
ＳＳとの間の電圧であるリファレンス電圧ＲＥＦとして
いるので、リファレンス電圧ＲＥＦを中心に出力Ｄの値
を変化させることができる。

【００６７】したがって、入力電位がリファレンス電圧
ＲＥＦの場合に増幅率が最大になる差動増幅器の第１の
入力端子及び第２の入力端子にそれぞれ本発明の第１実
施形態の出力Ｄ及びリファレンス電圧ＲＥＦを印加する
ように構成する場合には、差動増幅器は入力の振幅差を
短い遅延時間でＣＭＯＳレベルに増幅することができ
る。

【００６８】また、本発明の第１実施形態によれば、出
力期待値がＨレベルの時、Ｈレベルを出力するパストラ
ンジスタ回路５７と、出力期待値がＬレベルの時、Ｌレ
ベルを出力するパストランジスタ回路６３とは、出力ノ
ード８６を共通としているので、動作期間中に、出力ノ
ード８６がハイインピーダンスとなることがない。

【００６９】したがって、動作期間中に、データ信号Ａ
１〜Ａ６を変化させることが可能となり、動作期間前に
データ信号Ａ１〜Ａ６を確定させるためのセットアップ
時間を設ける必要がなくなる。

【００７０】このように、本発明の第１実施形態によれ
ば、データ信号Ａ１〜Ａ６を確定させるためのセットア
ップ時間を設ける必要がなくなり、また、差動増幅器と
組み合わせる場合、入力電位がリファレンス電圧ＲＥＦ
の場合に増幅率が最大になる差動増幅器の第１の入力端
子及び第２の入力端子にそれぞれ本発明の第１実施形態
の出力Ｄ及びリファレンス電圧ＲＥＦを印加するように
構成する場合には、差動増幅器は入力の振幅差を短い遅
延時間でＣＭＯＳレベルに増幅することができるので、
データ信号Ａ１〜Ａ６に対応したＣＭＯＳレベルの出力
を高速で得ることができる。

【００７１】第２実施形態・・図２、図３ 図２は本発明の第２実施形態（第２の発明の一実施形
態）を示す回路図であり、図２中、８９〜９４は論理処
理の対象であるデータ信号Ａ１〜Ａ６が印加されるデー
タ入力ノードである。

【００７２】また、９５は本発明の第１実施形態と同一
回路構成とされたパストランジスタ回路であり、データ
信号Ａ１〜Ａ６について本発明の第１実施形態と同様に
論理処理を行うものである。

【００７３】また、９６はデータ信号Ａ１〜Ａ６を遅延
する遅延回路であり、９７〜１０２は遅延用バッファ、
ＡＤ１〜ＡＤ６は遅延用バッファ９７〜１０２から出力
されるデータ信号である。

【００７４】また、１０３は本発明の第１実施形態と同
一回路構成とされたパストランジスタ回路であり、デー
タ信号Ａ１〜Ａ６の代わりに、遅延回路９６から出力さ
れるデータ信号ＡＤ１〜ＡＤ６を論理処理するものであ
る。

【００７５】また、１０４はパストランジスタ回路９５
の出力Ｄ１及びパストランジスタ回路１０３の出力Ｄ２
をそれぞれ非反転入力端子及び反転入力端子に入力され
る差動増幅器である。

【００７６】このように構成された本発明の第２実施形
態においては、パストランジスタ回路９５、１０３は、
本発明の第１実施形態と同一回路構成とされているの
で、パストランジスタ回路９５、１０３の出力ノード１
０５、１０６がハイインピーダンスとなることがない。

【００７７】したがって、動作期間中に、データ信号Ａ
１〜Ａ６を変化させることが可能となるので、動作期間
前にデータ信号Ａ１〜Ａ６を確定させるためのセットア
ップ時間を設ける必要がなくなる。

【００７８】また、図３に示すように、パストランジス
タ回路９５の出力電位が変化してからパストランジスタ
回路１０３の出力電位が変化するまでの期間は、遅延回
路９６が持つ遅延時間分の期間であり、その期間中は、
２個のパストランジスタ回路９５を差動増幅させた場合
と同じ振幅を差動増幅器１０４に入力することが可能と
なるので、差動増幅器１０４の遅延時間を最小とするこ
とが可能となる。

【００７９】このように、本発明の第２実施形態によれ
ば、データ信号Ａ１〜Ａ６を確定させるためのセットア
ップ時間を設ける必要がなくなり、また、差動増幅器１
０４の遅延時間を最小とすることが可能となるので、デ
ータ信号Ａ１〜Ａ６に対応したＣＭＯＳレベルの出力を
高速で得ることができる。

【００８０】第３実施形態・・図４、図５ 図４は本発明の第３実施形態（第３の発明の一実施形
態）を示す回路図、図５は本発明の第３実施形態の動作
を説明するためのタイミングチャートであり、図５中、
１０８〜１１３は論理処理の対象であるデータ信号Ａ１
〜Ａ６が印加されるデータ入力ノード、１１４、１１５
は本発明の第２実施形態と同一回路構成とされたパスト
ランジスタ回路である。

【００８１】本発明の第３実施形態では、パストランジ
スタ回路１１４には、クロックＣＫ及び反転クロック／
ＣＫとして、図５Ａに示すクロックＣＫ１及び反転クロ
ック／ＣＫ１が供給され、パストランジスタ回路１１５
には、クロックＣＫ及び反転クロック／ＣＫとして、図
５Ｂに示すクロックＣＫ２及び反転クロック／ＣＫ２が
供給される。

【００８２】ここに、クロックＣＫ１、ＣＫ２及び反転
クロック／ＣＫ１、／ＣＫ２は、パストランジスタ回路
１１４、１１５の動作期間の長さ及びプリチャージ期間
の長さがそれぞれ同一となり、かつ、動作期間の長さが
プリチャージ期間よりも長くなり、かつ、パストランジ
スタ回路１１４、１１５のプリチャージ期間が重ならな
いようにパストランジスタ回路１１４、１１５を制御す
るものである。

【００８３】また、１１６はパストランジスタ回路１１
４の出力Ｄ３又はパストランジスタ回路１１５の出力Ｄ
４を選択して出力する選択回路であり、ＳＬは選択制御
信号、１１７は選択制御信号ＳＬを反転するインバータ
である。

【００８４】また、１１８は選択制御信号ＳＬによりオ
ン、オフが制御されるＰＭＯＳトランジスタ１１９と、
インバータ１１７の出力によりオン、オフが制御される
ＮＭＯＳトランジスタ１２０からなる伝送ゲートであ
る。

【００８５】また、１２１はインバータ１１７の出力に
よりオン、オフが制御されるＰＭＯＳトランジスタ１２
２と、選択制御信号ＳＬによりオン、オフが制御される
ＮＭＯＳトランジスタ１２３からなる伝送ゲートであ
る。

【００８６】ここに、選択制御信号ＳＬは、図５Ｃに示
すように、クロックＣＫ２の立ち上がり時からクロック
ＣＫ１の立ち上がり時まではＬレベルとなり、クロック
ＣＫ１の立ち上がり時からクロックＣＫ２の立ち上がり
時まではＨレベルとなるものである。

【００８７】このように構成された本発明の第３実施形
態においては、クロックＣＫ１、ＣＫ２及び反転クロッ
ク／ＣＫ１、／ＣＫ２を供給する制御回路（図示せず）
により、パストランジスタ回路１１４、１１５の動作期
間の長さ及びプリチャージ期間の長さがそれぞれ同一と
なり、かつ、動作期間の長さがプリチャージ期間よりも
長くなり、かつ、パストランジスタ回路１１４、１１５
のプリチャージ期間が重ならないようにパストランジス
タ回路１１４、１１５が制御される。

【００８８】また、選択回路１１６は、図５Ｄに示すよ
うに、パストランジスタ回路１１５のプリチャージ期間
開始時からパストランジスタ回路１１４のプリチャージ
期間開始時まではパストランジスタ回路１１４の出力Ｄ
３を選択して出力し、パストランジスタ回路１１４のプ
リチャージ期間開始時からパストランジスタ回路１１５
のプリチャージ期間開始時まではパストランジスタ回路
１１５の出力Ｄ４を選択して出力するように制御され
る。

【００８９】このように、本発明の第３実施形態によれ
ば、パストランジスタ回路１１４、１１５のうち、一方
が必ず動作期間となるので、動作期間とプリチャージ期
間との区別なくデータ信号Ａ１〜Ａ６を変化させても、
出力波形も追従して変化することが可能となるので、連
続動作の高速化を図ることができる。

【００９０】また、パストランジスタ回路１１４、１１
５は、本発明の第２実施形態と同一回路構成とされてい
るので、動作期間中に、データ信号Ａ１〜Ａ６を変化さ
せることが可能となり、動作期間前にデータ信号Ａ１〜
Ａ６を確定させるためのセットアップ時間を設ける必要
がなくなるので、データ信号Ａ１〜Ａ６に対応したＣＭ
ＯＳレベルの出力を高速で得ることができる。

【００９１】

【発明の効果】以上のように、本発明中、第１の発明に
よれば、データ信号を確定させるためのセットアップ時
間を設ける必要がなくなり、また、入力電位が第３の固
定電圧の場合に増幅率が最大となる差動増幅器の第１の
入力端子及び第２の入力端子にそれぞれ第１の発明の出
力及び第３の固定電圧を印加するように構成する場合に
は、差動増幅器は入力の振幅差を短い遅延時間でＣＭＯ
Ｓレベルに増幅することができるので、データ信号に対
応したＣＭＯＳレベルの出力を高速で得ることができ
る。

【００９２】また、第２の発明によれば、データ信号を
確定させるためのセットアップ時間を設ける必要がなく
なり、また、差動増幅器の遅延時間を最小とすることが
可能となるので、データ信号に対応したＣＭＯＳレベル
の出力を高速で得ることができる。

【００９３】また、第３の発明によれば、データ信号を
確定させるためのセットアップ時間を設ける必要がない
ので、データ信号に対応したＣＭＯＳレベルの出力を高
速で得ることができると共に、動作期間とプリチャージ
期間との区別なくデータ信号を変化させても、出力波形
を追従して変化させることが可能となるので、連続動作
の高速化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態（第１の発明の一実施形
態）を示す回路図である。

【図２】本発明の第２実施形態（第２の発明の一実施形
態）を示す回路図である。

【図３】本発明の第２実施形態の動作を説明するための
タイミングチャートである。

【図４】本発明の第３実施形態（第３の発明の一実施形
態）を示す回路図である。

【図５】本発明の第３実施形態の動作を説明するための
タイミングチャートである。

【図６】パストランジスタ回路と差動増幅器とを組み合
わせてなる従来のパストランジスタ回路の一例を示す回
路図である。

【符号の説明】

Ａ１〜Ａ６ データ信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数のデータ信号を入力して、前記複数の
   データ信号について所定の論理処理を行うパストランジ
   スタ回路であって、 一端を第１の固定電圧が印加される第１の固定電圧ノー
   ドに接続し、動作期間はオン、プリチャージ期間はオフ
   とされる第１のスイッチ手段と、 前記第１のスイッチ手段の他端と出力ノードとの間に直
   列に接続され、所定のデータ信号がゲートに印加され、
   出力期待値がＨレベルの場合には、前記第１のスイッチ
   手段の他端と前記出力ノードとの間を導通とし、出力期
   待値がＬレベルの場合には、前記第１のスイッチ手段の
   他端と前記出力ノードとの間を非導通とする複数のパス
   トランジスタを有する第１のパストランジスタ回路と、 一端を前記第１の固定電圧よりも低い第２の固定電圧が
   印加される第２の固定電圧ノードに接続し、動作期間は
   オン、プリチャージ期間はオフとされる第２のスイッチ
   手段と、 前記第２のスイッチ手段の他端と前記出力ノードとの間
   に直列に接続され、所定のデータ信号がゲートに印加さ
   れ、出力期待値がＬレベルの場合には、前記第２のスイ
   ッチ手段の他端と前記出力ノードとの間を導通とし、出
   力期待値がＨレベルの場合には、前記第２のスイッチ手
   段の他端と前記出力ノードとの間を非導通とする複数の
   パストランジスタを有する第２のパストランジスタ回路
   と、 プリチャージ期間に、前記第１、第２のパストランジス
   タ回路内のパストランジスタとパストランジスタとの接
   続ノード及び前記出力ノードを前記第１の固定電圧と前
   記第２の固定電圧との間の第３の固定電圧にプリチャー
   ジするプリチャージ回路を有していることを特徴とする
   パストランジスタ回路。
2. 【請求項２】複数のデータ信号を入力して、前記複数の
   データ信号について所定の論理処理を行うパストランジ
   スタ回路であって、 前記複数のデータ信号が印加される複数のデータ入力ノ
   ードと、 前記複数のデータ入力ノードに印加される複数のデータ
   信号を論理処理すべき複数のデータ信号とする請求項１
   記載のパストランジスタ回路と同一回路構成の第３のパ
   ストランジスタ回路と、 前記複数のデータ入力ノードに印加される複数のデータ
   信号を遅延する遅延回路と、 前記遅延回路から出力される複数のデータ信号を論理処
   理すべき複数のデータ信号とする請求項１記載のパスト
   ランジスタ回路と同一回路構成の第４のパストランジス
   タ回路と、 前記第３のパストランジスタ回路の出力及び前記第４の
   パストランジスタの出力をそれぞれ第１の入力端子及び
   第２の入力端子に入力する差動増幅器を有していること
   を特徴とするパストランジスタ回路。
3. 【請求項３】複数のデータ信号を入力して、前記複数の
   データ信号について所定の論理処理を行うパストランジ
   スタ回路であって、 前記複数のデータ信号が印加される複数のデータ入力ノ
   ードと、 前記複数のデータ入力ノードに印加される複数のデータ
   信号を論理処理すべき複数のデータ信号とする請求項２
   記載のパストランジスタ回路と同一回路構成の第５、第
   ６のパストランジスタ回路と、 前記第５、第６のパストランジスタ回路の動作期間の長
   さ及びプリチャージ期間の長さがそれぞれ同一となり、
   かつ、前記第５、第６のパストランジスタ回路の動作期
   間の長さが前記第５、第６のパストランジスタ回路のプ
   リチャージ期間よりも長くなり、かつ、前記第５、第６
   のパストランジスタ回路のプリチャージ期間が重ならな
   いように前記第５、第６のパストランジスタ回路を制御
   する制御回路と、 前記第５、第６のパストランジスタ回路のうち、プリチ
   ャージ期間にあるパストランジスタ回路の出力を選択し
   ないように、いずれか一方のパストランジスタ回路の出
   力を選択して出力する選択回路とを有していることを特
   徴とするパストランジスタ回路。