JP2000331956A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、半導体素子の微細化・高集積化が
急速に進む一方で、異なる構造の半導体素子を同一基板
上に形成する技術の開発が進展してきている。そのよう
な技術の中でも、特にＤＲＡＭ用素子およびＬＯＧＩＣ
用素子の両方を同一基板上に形成する技術の開発が必要
とされている。2. Description of the Related Art In recent years, while the miniaturization and high integration of semiconductor elements have been rapidly progressing, the development of techniques for forming semiconductor elements having different structures on the same substrate has been progressing. Among such technologies, in particular, DRAM elements and LOGIC
There is a need to develop a technique for forming both of the elements for use on the same substrate.
【０００３】ＤＲＡＭ用素子として機能するトランジス
タおよびメモリセルは、基板上のＤＲＡＭ部に形成され
るのに対して、ＬＯＧＩＣ用素子として機能するトラン
ジスタはＬＯＧＩＣ部に形成される。ＤＲＡＭ用素子と
ＬＯＧＩＣ用素子とを同一基板に形成する場合、まずＤ
ＲＡＭ用素子を形成した後にＬＯＧＩＣ用素子を形成す
る方法と、ＤＲＡＭ部およびＬＯＧＩＣ部の両方にトラ
ンジスタを形成した後、ＤＲＡＭ部にメモリセルを形成
する方法とがある。A transistor and a memory cell functioning as a DRAM element are formed in a DRAM section on a substrate, while a transistor functioning as a LOGIC element is formed in a LOGIC section. When a DRAM element and a LOGIC element are formed on the same substrate,
There are a method of forming a LOGIC element after forming a RAM element, and a method of forming a memory cell in a DRAM section after forming a transistor in both a DRAM section and a LOGIC section.
【０００４】後者の方法によれば、トランジスタをＤＲ
ＡＭ部およびＬＯＧＩＣ部の両方に共通して形成するた
め、製造工程数が少なくて済む。しかし、メモリセルの
形成時には８００℃以上の高温熱処理工程が実行される
ため、先に形成したトランジスタは、そのような高温に
耐える熱的安定性を持つことが要求される。近年、ＬＯ
ＧＩＣ部の高性能化を図るため、ＬＯＧＩＣ部にはサイ
リサイドトランジスタを形成している。According to the latter method, the transistor is connected to the DR.
Since it is formed commonly for both the AM section and the LOGIC section, the number of manufacturing steps can be reduced. However, since a high-temperature heat treatment step of 800 ° C. or more is performed at the time of forming a memory cell, the previously formed transistor is required to have thermal stability to withstand such a high temperature. In recent years, LO
In order to improve the performance of the GIC section, a silicide transistor is formed in the LOGIC section.
【０００５】以下、図１４（ａ）〜（ｃ）を参照しなが
ら、サリサイドトランジスタの従来の製造方法（例え
ば、K,Goto et al．, Syｍp. on VLSI Tech., p.119（1
994））を説明する。Hereinafter, with reference to FIGS. 14A to 14C, a conventional method of manufacturing a salicide transistor (for example, K, Goto et al., Symp. On VLSI Tech., P. 119 (1)
994)).
【０００６】まず、図１４（ａ）に示すように、シリコ
ン基板１０１の表面に素子分離１０２、ゲート絶縁膜１
０３、ゲート電極１０４、サイドウォールスペーサ１０
５、ソース・ドレイン領域１０６を形成する。次に、ゲ
ート電極１０４およびソース・ドレイン領域１０６の表
面に存在する酸化膜を除去した後、図１４（ｂ）に示す
ように、コバルト膜１０８および窒化チタン膜１０９を
連続して堆積する。その後、５００℃から６００℃まで
の範囲内における温度で第１の急速熱処理（以下、「Ｒ
ＴＡ」と称する。）を行い、シリサイド膜（ＣｏＳｉ
膜）１１０をゲート電極１０４およびソース・ドレイン
領域１０６の表面に形成した後、酸あるいはアルカリ溶
液を用いて、素子分離１０２およびサイドウォールスペ
ーサ１０５上の未反応のコバルトおよび窒化チタンを除
去する。こうして、図１４（ｃ）に示す構造を得る。First, as shown in FIG. 14A, a device isolation 102 and a gate insulating film 1 are formed on a surface of a silicon substrate 101.
03, gate electrode 104, sidewall spacer 10
5. The source / drain region 106 is formed. Next, after removing the oxide film present on the surfaces of the gate electrode 104 and the source / drain regions 106, a cobalt film 108 and a titanium nitride film 109 are successively deposited as shown in FIG. Thereafter, a first rapid heat treatment (hereinafter referred to as “R”) is performed at a temperature in the range of 500 ° C. to 600 ° C.
TA ”. ) To form a silicide film (CoSi
After a film 110 is formed on the surfaces of the gate electrode 104 and the source / drain regions 106, unreacted cobalt and titanium nitride on the element isolation 102 and the side wall spacers 105 are removed using an acid or alkali solution. Thus, the structure shown in FIG. 14C is obtained.
【０００７】次に、７００℃から８５０℃までの範囲内
における温度で第２のＲＴＡを行い、図１４（ｄ）に示
すように、コバルトシリサイド膜（ＣｏＳｉ2膜）１１
０’を形成する。Next, a second RTA is performed at a temperature in the range of 700 ° C. to 850 ° C., and a cobalt silicide film (CoSi 2 film) 11 is formed as shown in FIG.
0 'is formed.
【０００８】このようにして形成したコバルトシリサイ
ド膜１１０’は、これまで主として用いられてきたチタ
ンシリサイド膜と異なり、そのシート抵抗が配線サイズ
の縮小に従って低減しにくくなるという問題がない。そ
のため、設計ルールが０．２５μｍを下回る半導体装置
に適用されつつある。The cobalt silicide film 110 'thus formed does not have a problem that its sheet resistance is difficult to be reduced as the wiring size is reduced, unlike the titanium silicide film which has been mainly used up to now. Therefore, it is being applied to a semiconductor device whose design rule is smaller than 0.25 μm.
【０００９】しかしながら、コバルトシリサイド膜１１
０’は、その平均結晶粒径が３０〜６０ｎｍの多結晶で
あり、かつ、シリコンの熱膨張係数から大きく異なる熱
膨張係数を有している。このため、コバルトシリサイド
膜１１０’は、高温熱処理時に凝集を起こしやすく、断
線しやすい。このことは半導体装置の製造歩留まりを大
幅に低下させる。However, the cobalt silicide film 11
0 ′ is a polycrystal having an average crystal grain size of 30 to 60 nm and has a coefficient of thermal expansion that is significantly different from the coefficient of thermal expansion of silicon. For this reason, the cobalt silicide film 110 'is likely to undergo aggregation during high-temperature heat treatment, and is likely to be disconnected. This significantly reduces the manufacturing yield of the semiconductor device.
【００１０】耐熱性を向上させる目的で、チタン膜およ
びコバルト膜を連続して堆積した後、ＲＴＡを行うこと
よって、シリコン基板に対してエピタキシャル成長した
コバルトシリサイド膜を形成する方法が提案されている
（S.L.Hsia et al．, J. Appl． Phys. Vol. 70 p.757
9 (1991））。このようにして形成したコバルトシリサ
イド膜は、１１００℃、６０秒の熱処理に耐え得るもの
である。For the purpose of improving heat resistance, there has been proposed a method of forming a cobalt silicide film epitaxially grown on a silicon substrate by successively depositing a titanium film and a cobalt film and then performing RTA (see FIG. 1). SLHsia et al., J. Appl. Phys. Vol. 70 p.757
9 (1991)). The cobalt silicide film thus formed can withstand heat treatment at 1100 ° C. for 60 seconds.
【００１１】次に、図１５（ａ）から（ｄ）を参照しな
がら、チタンシリサイド膜の形成方法を説明する（K．F
ujii et al．, IEDM p．451 （1996））。Next, a method of forming a titanium silicide film will be described with reference to FIGS.
ujii et al. , IEDM p. 451 (1996)).
【００１２】まず、図１５（ａ）に示すように、シリコ
ン基板１０１の表面に素子分離１０２、ゲート絶縁膜１
０３、ゲート電極１０４、サイドウォールスペーサ１０
５、ソース・ドレイン領域１０６を形成する。次に、ゲ
ート電極１０４およびソース・ドレイン領域１０６の表
面に存在する酸化膜を除去した後、図１５（ｂ）に示す
ように、タングステンを５ａｔ％程度含有したチタン膜
２００を基板１０１上に堆積する。その後、ＲＴＡを行
い、図１５（ｃ）に示すように、Ｃ４９相チタンシリサ
イド膜２１０をゲート電極１０４およびソース・ドレイ
ン領域１０６の表面に形成する。この後、酸あるいはア
ルカリ溶液を用いて、素子分離１０２およびサイドウォ
ールスペーサ１０５上の未反応チタン膜を除去し、図１
５（ｄ）に示す構造を得る。チタンシリサイド膜２１０
は、８５０℃、１時間の熱処理に耐え得る。First, as shown in FIG. 15A, a device isolation 102 and a gate insulating film 1 are formed on a surface of a silicon substrate 101.
03, gate electrode 104, sidewall spacer 10
5. The source / drain region 106 is formed. Next, after removing the oxide film present on the surfaces of the gate electrode 104 and the source / drain regions 106, a titanium film 200 containing about 5 at% of tungsten is deposited on the substrate 101 as shown in FIG. I do. Thereafter, RTA is performed to form a C49-phase titanium silicide film 210 on the surfaces of the gate electrode 104 and the source / drain regions 106 as shown in FIG. Thereafter, the unreacted titanium film on the element isolation 102 and the side wall spacers 105 is removed using an acid or an alkali solution.
The structure shown in FIG. 5 (d) is obtained. Titanium silicide film 210
Can withstand heat treatment at 850 ° C. for one hour.
【００１３】[0013]
【発明が解決しようとする課題】耐熱性コバルトシリサ
イド膜の従来の形成方法では、シリサイド膜の形成によ
ってサイドウォールスペーサ１０５または素子分離１０
２に接する部分の下方において、基板１０１中にボイド
（空孔）を生じさせるという問題がある。本願発明者の
実験によれば、このボイドの存在がリーク電流の増加を
招い、シリサイド膜を備えた半導体装置の実用化を阻害
することがわかった。In the conventional method of forming a heat-resistant cobalt silicide film, a silicide film is formed to form a sidewall spacer 105 or an element isolation 10.
There is a problem that voids (voids) are generated in the substrate 101 below the portion in contact with 2. According to experiments performed by the inventor of the present application, it has been found that the presence of the voids causes an increase in leakage current and hinders the practical use of a semiconductor device having a silicide film.
【００１４】本発明は斯かる諸点に鑑みてなされたもの
であり、その主な目的は、シリサイド膜の耐熱性を向上
しつつ、上記ボイドに起因する接合リークを減少させた
半導体装置およびその製造方法を提供することにある。The present invention has been made in view of the above points, and a main object of the present invention is to improve a heat resistance of a silicide film and reduce a junction leak caused by the void and to manufacture the semiconductor device. It is to provide a method.
【００１５】[0015]
【課題を解決するための手段】本発明による半導体装置
は、単結晶シリコン領域と多結晶シリコン領域と絶縁性
領域とを含む領域を備えた半導体装置であって、前記単
結晶シリコン領域上に形成された第１のコバルトシリサ
イド膜と、前記多結晶シリコン領域上に形成された第２
のコバルトシリサイド膜とを備え、前記第１のコバルト
シリサイド膜は前記単結晶シリコン領域上にエピタキシ
ャル成長している。A semiconductor device according to the present invention is a semiconductor device having a region including a single-crystal silicon region, a polycrystalline silicon region, and an insulating region, wherein the semiconductor device is formed on the single-crystal silicon region. And a second cobalt silicide film formed on the polycrystalline silicon region.
And the first cobalt silicide film is epitaxially grown on the single crystal silicon region.
【００１６】前記第１のコバルトシリサイド膜の結晶性
は、単結晶シリコン基板上にエピタキシャル成長したコ
バルトシリサイド膜のうち、平均粒径が０．５μｍ以上
のコバルトシリサイド膜の結晶性と同一の結晶性を有し
ていることが好ましい。The crystallinity of the first cobalt silicide film is the same as the crystallinity of a cobalt silicide film having an average grain size of 0.5 μm or more among the cobalt silicide films epitaxially grown on a single crystal silicon substrate. It is preferable to have.
【００１７】前記第１のコバルトシリサイド膜は、実質
的に単結晶であることが好ましい。It is preferable that the first cobalt silicide film is substantially a single crystal.
【００１８】前記単結晶シリコン領域は、単結晶シリコ
ン基板に含まれ、かつ、ソース領域およびドレイン領域
を含み、このソース領域およびドレイン領域の表面は前
記第１のコバルトシリサイド膜と接触し、前記多結晶シ
リコン領域は、ゲート電極中に含まれ、かつ、前記第２
のコバルトシリサイドとともに前記ゲート電極を構成し
ていてもよい。The single-crystal silicon region is included in a single-crystal silicon substrate and includes a source region and a drain region. The surfaces of the source and drain regions are in contact with the first cobalt silicide film, and The crystalline silicon region is included in the gate electrode, and the second
The gate electrode may be constituted together with cobalt silicide.
【００１９】前記多結晶シリコン領域の最小寸法は、
０．５μｍ以下であることが好ましい。The minimum size of the polycrystalline silicon region is:
It is preferably 0.5 μm or less.
【００２０】本発明による半導体装置の製造方法は、単
結晶シリコン領域と多結晶シリコン領域と絶縁性領域と
を含む領域上にチタンを形成する工程と、前記チタン膜
上にコバルト膜を形成する工程と、前記コバルト膜上に
窒化チタン膜を形成する工程と、第１の温度で行う第１
段階急速熱処理によって、前記絶縁性領域上の前記コバ
ルト膜中のコバルトを前記チタン膜中のチタンと反応さ
せ、かつ前記シリコン領域上の前記コバルト膜中のコバ
ルトを前記チタン膜中のチタンおよび／または前記シリ
コン領域に含まれるシリコンと反応させる工程と、前記
窒化チタン膜、ならびに前記シリコンと反応していない
前記チタンおよびコバルトを選択的に除去する工程と、
前記第１の温度よりも高い第２の温度で行う第２段階急
速熱処理によって、少なくとも前記単結晶シリコン領域
上にエピタキシャル成長したコバルトシリサイド膜を形
成する工程とを包含する。In the method of manufacturing a semiconductor device according to the present invention, a step of forming titanium on a region including a single crystal silicon region, a polycrystalline silicon region and an insulating region, and a step of forming a cobalt film on the titanium film Forming a titanium nitride film on the cobalt film; and performing a first temperature process at a first temperature.
By the step rapid heat treatment, the cobalt in the cobalt film on the insulating region reacts with the titanium in the titanium film, and the cobalt in the cobalt film on the silicon region is converted into titanium and / or titanium in the titanium film. Reacting with silicon contained in the silicon region; and selectively removing the titanium and cobalt that have not reacted with the titanium nitride film and the silicon;
Forming a cobalt silicide film epitaxially grown on at least the single crystal silicon region by a second-stage rapid heat treatment performed at a second temperature higher than the first temperature.
【００２１】前記第１の温度は、６００℃から６７５℃
までの範囲内にあり、前記第２の温度は、８００℃から
１０００℃までの範囲内にあることが好ましい。The first temperature is from 600 ° C. to 675 ° C.
And the second temperature is preferably in a range from 800 ° C. to 1000 ° C.
【００２２】前記単結晶シリコン領域と多結晶シリコン
領域と絶縁性領域とを含む領域の形成は、前記単結晶シ
リコン領域を含む単結晶シリコン基板の表面の一部に、
前記絶縁性領域の少なくとも一部を構成する素子分離を
形成する工程と、前記単結晶シリコン基板の表面の他の
一部上に前記多結晶シリコン領域を含むゲート電極を形
成する工程とを包含してもよい。The formation of the region including the single-crystal silicon region, the polycrystalline silicon region, and the insulating region is performed on a part of the surface of the single-crystal silicon substrate including the single-crystal silicon region.
Forming an element isolation forming at least a part of the insulating region; and forming a gate electrode including the polycrystalline silicon region on another part of the surface of the single crystal silicon substrate. You may.
【００２３】遅くとも前記第２段階急速熱処理を実行す
る前に、前記単結晶シリコン領域に不純物をドープする
ことが好ましい。It is preferable that the single-crystal silicon region is doped with impurities at the latest before the second-stage rapid heat treatment is performed.
【００２４】前記多結晶シリコン領域の最小寸法は、
０．５μｍ以下であることが好ましい。The minimum size of the polycrystalline silicon region is as follows:
It is preferably 0.5 μm or less.
【００２５】前記チタン膜の厚さが１ｎｍから７ｎｍの
範囲内にあることが好ましい。It is preferable that the thickness of the titanium film is in the range of 1 nm to 7 nm.
【００２６】前記コバルト膜の厚さが８ｎｍから２０ｎ
ｍの範囲内にあることが好ましい。The thickness of the cobalt film is from 8 nm to 20 n
It is preferably within the range of m.
【００２７】前記コバルトシリサイド膜の厚さが１５ｎ
ｍから４０ｎｍの範囲内にあることが好ましい。The thickness of the cobalt silicide film is 15 n
Preferably, it is in the range from m to 40 nm.
【００２８】本発明による半導体装置の製造方法は、単
結晶シリコン領域と多結晶シリコン領域と絶縁性領域と
を含む領域上に第１チタン膜を形成する工程と、前記第
１チタン膜上にコバルト膜を形成する工程と、前記コバ
ルト膜上に第２チタン膜を形成する工程と、第１の温度
で行う第１段階急速熱処理によって、前記絶縁性領域上
の前記コバルト膜中のコバルトを前記チタン膜中のチタ
ンと反応させ、かつ、前記シリコン領域上の前記コバル
ト膜中のコバルトを前記第１チタン膜および第２チタン
膜中のチタン、および／または前記シリコン領域に含ま
れるシリコンと反応させる工程と、前記窒化チタン膜、
ならびに前記シリコンと反応していない前記チタンおよ
びコバルトを選択的に除去する工程と、前記第１の温度
よりも高い第２の温度で行う第２段階急速熱処理によっ
て、少なくとも前記単結晶シリコン領域上にエピタキシ
ャル成長したコバルトシリサイド膜を形成する工程とを
包含する。A method of manufacturing a semiconductor device according to the present invention comprises the steps of: forming a first titanium film on a region including a single crystal silicon region, a polycrystalline silicon region, and an insulating region; and forming a cobalt film on the first titanium film. Forming a film, forming a second titanium film on the cobalt film, and performing a first-stage rapid heat treatment at a first temperature to remove the cobalt in the cobalt film on the insulating region from the titanium film. Reacting titanium in the film and reacting cobalt in the cobalt film on the silicon region with titanium in the first and second titanium films and / or silicon contained in the silicon region. And the titanium nitride film,
And a step of selectively removing the titanium and cobalt that have not reacted with the silicon, and a second-stage rapid heat treatment performed at a second temperature higher than the first temperature, so that at least the single crystal silicon region Forming an epitaxially grown cobalt silicide film.
【００２９】前記第１の温度は、６００℃から６７５℃
までの範囲内にあり、前記第２の温度は、８００℃から
１０００℃までの範囲内にあることが好ましい。The first temperature is from 600 ° C. to 675 ° C.
And the second temperature is preferably in a range from 800 ° C. to 1000 ° C.
【００３０】前記単結晶シリコン領域と多結晶シリコン
領域と絶縁性領域とを含む領域の形成は、前記単結晶シ
リコン領域を含む単結晶シリコン基板の表面の一部に、
前記絶縁性領域の少なくとも一部を構成する素子分離を
形成する工程と、前記単結晶シリコン基板の表面の他の
一部上に前記多結晶シリコン領域を含むゲート電極を形
成する工程とを包含してもよい。The formation of the region including the single-crystal silicon region, the polycrystalline silicon region, and the insulating region is performed on a part of the surface of the single-crystal silicon substrate including the single-crystal silicon region.
Forming an element isolation forming at least a part of the insulating region; and forming a gate electrode including the polycrystalline silicon region on another part of the surface of the single crystal silicon substrate. You may.
【００３１】遅くとも前記第２段階急速熱処理を実行す
る前に、前記単結晶シリコン領域に不純物をドープする
ことが好ましい。It is preferable that the single crystal silicon region is doped with impurities at the latest before performing the second step rapid heat treatment.
【００３２】前記多結晶シリコン領域の最小寸法は、
０．５μｍ以下であることが好ましい。The minimum size of the polycrystalline silicon region is:
It is preferably 0.5 μm or less.
【００３３】前記第１チタン膜の厚さが１ｎｍから７ｎ
ｍの範囲内にあることが好ましい。The thickness of the first titanium film is from 1 nm to 7 n
It is preferably within the range of m.
【００３４】前記コバルト膜の厚さが８ｎｍから２５ｎ
ｍの範囲内にあることが好ましい。The thickness of the cobalt film is from 8 nm to 25 n
It is preferably within the range of m.
【００３５】前記第２チタン膜の厚さが１０ｎｍから３
０ｎｍの範囲内にあることが好ましい。The thickness of the second titanium film is from 10 nm to 3
It is preferably within the range of 0 nm.
【００３６】前記コバルトシリサイド膜の厚さが１５ｎ
ｍから４０ｎｍの範囲内にあることが好ましい。The thickness of the cobalt silicide film is 15 n
Preferably, it is in the range from m to 40 nm.
【００３７】[0037]
【発明の実施の形態】（第１の実施形態）まず、図１
（ａ）および（ｂ）を参照しながら、本発明による半導
体装置の実施形態を説明する。図１（ａ）は、この実施
形態にかかる半導体装置の断面を示し、図１（ｂ）は、
ソース・ドレイン領域の一方の上面を示している。DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) First, FIG.
An embodiment of a semiconductor device according to the present invention will be described with reference to FIGS. FIG. 1A shows a cross section of the semiconductor device according to this embodiment, and FIG.
The upper surface of one of the source / drain regions is shown.
【００３８】図１（ａ）からわかるように、この半導体
装置は、単結晶シリコン基板１と、シリコン基板１の主
面のうち活性領域として機能する領域に形成されたＭＯ
Ｓ型トランジスタとを備えている。シリコン基板１の主
面のうち、活性領域以外の領域には素子分離２が形成さ
れている。素子分離２は、ＬＯＣＯＳであっても、シャ
ロウトレンチ構造を備えたものであってもよい。As can be seen from FIG. 1A, this semiconductor device has a single crystal silicon substrate 1 and an MO formed in a region of the main surface of the silicon substrate 1 which functions as an active region.
An S-type transistor. An element isolation 2 is formed in a region other than the active region on the main surface of the silicon substrate 1. The element isolation 2 may be LOCOS or may have a shallow trench structure.
【００３９】なお、基板１は、通常のシリコン基板に限
定されず、シリコン単結晶層を少なくとも表面に有する
ものであればい。このことは、他の実施形態についても
適用される。The substrate 1 is not limited to a normal silicon substrate, but may be any one having at least a silicon single crystal layer on the surface. This applies to other embodiments.
【００４０】図示されているトランジスタは、シリコン
基板１の活性領域内に形成されたソース領域６ａおよび
ドレイン領域６ｂと、ソース領域６ａとドレイン領域６
ｂとの間に位置するチャネル領域と、チャネル領域上に
設けられたゲート構造とを備えている。このゲート構造
は、シリコン基板１の活性領域上に形成されたゲート絶
縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４
と、ゲート電極４の上に形成されたコバルトシリサイド
膜１０’と、ゲート電極４の側面に設けられたサイドウ
ォールスペーサ５とを有している。本実施形態のゲート
電極４は、不純物がドープされた多結晶シリコンから形
成されている。The transistor shown has a source region 6a and a drain region 6b formed in an active region of the silicon substrate 1, a source region 6a and a drain region 6a.
b, and a gate structure provided on the channel region. The gate structure includes a gate insulating film 3 formed on an active region of a silicon substrate 1 and a gate electrode 4 formed on the gate insulating film 3.
And a cobalt silicide film 10 ′ formed on the gate electrode 4, and a sidewall spacer 5 provided on a side surface of the gate electrode 4. The gate electrode 4 of the present embodiment is formed of polycrystalline silicon doped with an impurity.
【００４１】コバルトシリサイド膜１０’は、ソース・
ドレイン領域６の表面にも形成されている。このコバル
トシリサイド膜１０’は、シリコン基板１の主面上にエ
ピタキシャル成長したものであり、その結晶性は平均粒
径が０．５μｍ以上のコバルトシリサイドエピタキシャ
ル層の結晶性と同一の結晶性を有し、単結晶状態にほぼ
等しい。The cobalt silicide film 10 ′ is
It is also formed on the surface of the drain region 6. This cobalt silicide film 10 ′ is formed by epitaxial growth on the main surface of the silicon substrate 1, and has the same crystallinity as that of a cobalt silicide epitaxial layer having an average grain size of 0.5 μm or more. , Almost equal to the single crystal state.
【００４２】のちに説明するように、コバルトシリサイ
ド膜１０’は、ゲート電極４およびソース・ドレイン領
域６の表面に対して自己整合的に形成されるため、図１
（ａ）および（ｂ）のトランジスタは「サリサイドトラ
ンジスタ」と呼称される。図１（ａ）には、単一のサリ
サイドトランジスタのみが示されているが、現実には、
多数のトランジスタが同一の基板１上に形成され、これ
らを覆う層間絶縁膜や多層配線構造が形成されている。
それらの構成としては公知の構造を採用することができ
るので、ここでは詳細な説明は省略する。なお、シリコ
ン基板１には、サリサイドトランジスタ以外の種類のト
ランジスタ（不図示）を含む多様な回路素子や他の集積
回路（ロジック回路）が形成されていても良い。As will be described later, since the cobalt silicide film 10 ′ is formed in a self-aligned manner with respect to the surfaces of the gate electrode 4 and the source / drain regions 6, FIG.
The transistors of (a) and (b) are called "salicide transistors". Although FIG. 1A shows only a single salicide transistor, in reality,
A large number of transistors are formed on the same substrate 1, and an interlayer insulating film and a multilayer wiring structure covering them are formed.
Since a known structure can be adopted as their configuration, detailed description is omitted here. Various circuit elements including transistors (not shown) other than salicide transistors and other integrated circuits (logic circuits) may be formed on the silicon substrate 1.
【００４３】本実施形態に特徴的な点は、ソース・ドレ
イン領域６の表面にエピタキシャル成長したコバルトシ
リサイド膜１０’を備えている点にある。トランジスタ
は０．２５μｍまたはそれ以下の設計ルールに従って製
造されている場合、ソース・ドレイン領域６上のコバル
トシリサイド膜１０’は、単結晶シリコンのように粒界
を含まない結晶性とほぼ同様の結晶性を有している。図
１（ｂ）に示す例では、ひとつのソース領域６ａ上に存
在するコバルトシリサイド膜１０’に一つの粒界２０が
存在する。ここで、あるグレインのサイズｄは約０．５
μｍであり、ソース領域６ａのサイズ（一辺の長さ）の
約５０％を超えている。設計ルールが更に縮小され、そ
れに伴ってソース領域６ａおよびドレイン領域６ｂが小
さくなると、一つのソース領域６ａまたはドレイン領域
６ｂ上に存在するコバルトシリサイド膜１０’は、ほと
んど単結晶に等しい結晶性を有することになる。言い換
えると、一つのソース領域６ａまたはドレイン領域６ｂ
上に存在するコバルトシリサイド膜１０’が粒界を含ま
ないようになる。The feature of this embodiment is that a cobalt silicide film 10 ′ is epitaxially grown on the surface of the source / drain region 6. When the transistor is manufactured in accordance with a design rule of 0.25 μm or less, the cobalt silicide film 10 ′ on the source / drain region 6 has the same crystallinity as that of single-crystal silicon without a grain boundary. It has nature. In the example shown in FIG. 1B, one grain boundary 20 exists in the cobalt silicide film 10 'existing on one source region 6a. Here, the size d of a certain grain is about 0.5
μm, which exceeds about 50% of the size (length of one side) of the source region 6a. When the design rule is further reduced and the source region 6a and the drain region 6b are reduced accordingly, the cobalt silicide film 10 'existing on one source region 6a or the drain region 6b has almost the same crystallinity as a single crystal. Will be. In other words, one source region 6a or one drain region 6b
The overlying cobalt silicide film 10 'does not include a grain boundary.
【００４４】図２は、シリコン基板表面のＮ+拡散層
（幅：０．２μｍ）の上にエピタキシャル成長させたコ
バルトシリサイド膜（平均結晶粒径が約０．５μｍに相
当する結晶性を有している）について、そのシート抵抗
と熱処理温度との関係を示すグラフである。比較のた
め、図２のグラフには、シリコン基板に対してランダム
な方向に配向した平均結晶粒径０．１μｍ程度のコバル
トシリサイド膜（リファレンス）のシート抵抗も示して
いる。FIG. 2 shows a cobalt silicide film (having crystallinity equivalent to an average crystal grain size of about 0.5 μm) epitaxially grown on an N + diffusion layer (width: 0.2 μm) on the surface of a silicon substrate. 3 is a graph showing the relationship between the sheet resistance and the heat treatment temperature of the sheet. For comparison, the graph of FIG. 2 also shows the sheet resistance of a cobalt silicide film (reference) having an average crystal grain size of about 0.1 μm oriented in a random direction with respect to the silicon substrate.
【００４５】図２のグラフから明らかなように、リファ
レンスの場合、７６０℃程度の熱処理でシート抵抗が増
大し、８００℃では完全に断線している。これに対し
て、本発明にかかるコバルトシリサイド膜の場合、９０
０℃、３０分の熱処理後でもシート抵抗は上昇しておら
ず、耐熱性が格段に向上していることがわかる。As is clear from the graph of FIG. 2, in the case of the reference, the sheet resistance increases by heat treatment at about 760 ° C., and the wire is completely disconnected at 800 ° C. On the other hand, in the case of the cobalt silicide film according to the present invention, 90%
Even after the heat treatment at 0 ° C. for 30 minutes, the sheet resistance did not increase, indicating that the heat resistance was remarkably improved.
【００４６】次に、図３（ａ）および（ｂ）を参照しな
がら、本発明の半導体装置においてコバルトシリサイド
膜の耐熱性が向上する機構を説明する。Next, a mechanism for improving the heat resistance of the cobalt silicide film in the semiconductor device of the present invention will be described with reference to FIGS.
【００４７】図３（ａ）に示すように、コバルトシリサ
イド膜１０”が例えば０．５μｍ以下の平均結晶粒径を
示す多結晶である場合、高温熱処理を受けると、界面エ
ネルギーを極小化するためにコバルトシリサイドの凝集
が活発に生じる。その結果、シリコン基板１のＳｉ面が
露出することになってしまい、トランジスタの特性が低
下する。これに対して、図３（ｂ）に示すように、コバ
ルトシリサイド膜１０’が基板１上にエピタキシャル成
長している場合は、コバルトシリサイド／シリコン界面
での自由エネルギーを極小化させるため、この界面を平
坦化するように原子の再配列が生じる。その結果、コバ
ルトシリサイドの凝集が生じにくい熱的に安定な状態が
得られ、コバルトシリサイド膜１０’の耐熱性が大きく
向上する。As shown in FIG. 3A, when the cobalt silicide film 10 ″ is a polycrystalline material having an average crystal grain size of, for example, 0.5 μm or less, when subjected to a high-temperature heat treatment, the interface energy is minimized. Agglomeration of cobalt silicide actively occurs in the silicon substrate 1. As a result, the Si surface of the silicon substrate 1 is exposed, and the characteristics of the transistor are degraded, whereas, as shown in FIG. When the cobalt silicide film 10 ′ is epitaxially grown on the substrate 1, the rearrangement of atoms occurs so as to flatten the interface in order to minimize the free energy at the cobalt silicide / silicon interface. A thermally stable state in which the aggregation of cobalt silicide hardly occurs is obtained, and the heat resistance of the cobalt silicide film 10 'is greatly improved.
【００４８】このようにコバルトシリサイド膜１０’の
平均結晶粒径が大きくなり、ソース・ドレイン領域の大
きさでは実質的に単結晶と区別できない状態になると、
粒界に起因する凝集が生じにくくなる。例えば、平均結
晶粒径０．５μｍ以上のエピタキシャル成長膜の結晶性
に等しいコバルトシリサイド膜１０’を用いて、設計ル
ール０．２５μｍ以下のトランジスタを製造すると、ソ
ース・ドレイン領域６上のコバルトシリサイド膜１０’
が単結晶とほぼ同一の結晶性を持つようになる。そのよ
うな場合、結晶粒界での変形を無視できるため、耐熱性
は大きく向上する。As described above, when the average crystal grain size of the cobalt silicide film 10 ′ becomes large and the size of the source / drain region becomes substantially indistinguishable from a single crystal,
Aggregation due to grain boundaries is less likely to occur. For example, when a transistor having a design rule of 0.25 μm or less is manufactured using a cobalt silicide film 10 ′ having an average crystal grain size of 0.5 μm or more and having the same crystallinity as an epitaxially grown film, the cobalt silicide film 10 on the source / drain region 6 is formed. '
Has almost the same crystallinity as a single crystal. In such a case, since the deformation at the crystal grain boundaries can be ignored, the heat resistance is greatly improved.
【００４９】（第２の実施形態）次に、図４（ａ）〜
（ｄ）を参照しながら、本発明による半導体装置の製造
方法の実施形態を説明する。(Second Embodiment) Next, FIGS.
An embodiment of a method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
【００５０】まず、公知の半導体集積回路製造技術を用
いて、図４（ａ）に示す構造物を作製する。この構造物
は、シリコン基板１上に形成された素子分離２およびゲ
ート絶縁膜３と、ゲート絶縁膜３上に形成された多結晶
シリコンゲート電極４と、ゲート電極４の側面に形成さ
れたサイドウォールスペーサ５と、基板１に形成された
ソース・ドレイン領域６とを備えている。ソース・ドレ
イン領域６は、例えばドーズ１×１０15〜５×１０15ｃ
ｍ-2の不純物イオンを加速エネルギー３〜５０ｋｅＶで
基板１に注入した後、不純物活性化のための熱処理を行
うことによって形成することができる。First, a structure shown in FIG. 4A is manufactured by using a known semiconductor integrated circuit manufacturing technique. This structure includes an element isolation 2 and a gate insulating film 3 formed on a silicon substrate 1, a polycrystalline silicon gate electrode 4 formed on the gate insulating film 3, and a side formed on a side surface of the gate electrode 4. It has a wall spacer 5 and source / drain regions 6 formed on the substrate 1. The source / drain region 6 has a dose of 1 × 10 15 to 5 × 10 15 c, for example.
It can be formed by implanting m −2 impurity ions into the substrate 1 at an acceleration energy of 3 to 50 keV and then performing a heat treatment for activating the impurities.
【００５１】次に、上記構造物の表面のうち多結晶シリ
コンゲート電極４の上部およびソース・ドレイン領域６
の表面領域に存在する自然酸化膜を化学的エッチングに
よって除去した後、スパッタ法等を用いて、図４（ｂ）
に示すように、チタン膜７、コバルト膜８、および窒化
チタン膜９を連続して基板１の全面上に堆積する。この
時、チタン膜６の厚さを１ｎｍから７ｎｍの範囲内の値
とし、コバルト膜７の厚さを８ｎｍから２０ｎｍの範囲
内の値にする。Next, the upper portion of the polysilicon gate electrode 4 and the source / drain regions 6
After removing the natural oxide film present in the surface region of FIG. 3 by chemical etching, the sputtering method or the like is used to remove the natural oxide film shown in FIG.
As shown in (1), a titanium film 7, a cobalt film 8, and a titanium nitride film 9 are successively deposited on the entire surface of the substrate 1. At this time, the thickness of the titanium film 6 is set to a value within a range of 1 nm to 7 nm, and the thickness of the cobalt film 7 is set to a value within a range of 8 nm to 20 nm.
【００５２】次に、６００℃から６７５℃までの温度で
第１のＲＴＡを行う。第１のＲＴＡによって、シリコ
ン、チタン、およびコバルトを含む合金層を形成する。
このような合金層は、コバルト膜８のうち、下方からシ
リコンの供給を受けることができる領域で生じる。これ
に対し、コバルト膜８のうち、シリコンの供給を受ける
ことができない領域では、下層のチタン膜７のチタンと
コバルト膜８のコバルトとが反応し、チタンとコバルト
とを含む合金層が形成される。この点については、あと
で図５（ａ）および（ｂ）を参照しながら詳細に説明す
る。Next, a first RTA is performed at a temperature from 600 ° C. to 675 ° C. An alloy layer containing silicon, titanium, and cobalt is formed by the first RTA.
Such an alloy layer is formed in a region of the cobalt film 8 where silicon can be supplied from below. On the other hand, in the region of the cobalt film 8 where silicon cannot be supplied, the titanium of the lower titanium film 7 reacts with the cobalt of the cobalt film 8 to form an alloy layer containing titanium and cobalt. You. This will be described later in detail with reference to FIGS. 5 (a) and 5 (b).
【００５３】次に、図４（ｃ）に示すように、未反応の
窒化チタン、コバルト、およびチタンを除去する。この
とき、チタンとコバルトとからなる合金層も除去する。
こうして、シリサイド化されていない金属および合金を
除去すると、ゲート電極４およびソース・ドレイン領域
６の上にコバルトシリサイド膜１０を自己整合的に形成
することができる。上記金属および合金の未反応部分を
除去する工程は、例えば、硫酸あるいは塩酸と過酸化水
素水とを混合した酸性薬液、水酸化アンモニウムと過酸
化水素水とを混合したアルカリ性薬液、またはこれらの
薬液の組み合わせを用いて実行することができる。Next, as shown in FIG. 4C, unreacted titanium nitride, cobalt and titanium are removed. At this time, the alloy layer composed of titanium and cobalt is also removed.
By removing the metal and alloy which are not silicided in this way, the cobalt silicide film 10 can be formed on the gate electrode 4 and the source / drain regions 6 in a self-aligned manner. The step of removing the unreacted portion of the metal and the alloy may be, for example, an acidic chemical solution obtained by mixing sulfuric acid or hydrochloric acid and hydrogen peroxide solution, an alkaline chemical solution obtained by mixing ammonium hydroxide and hydrogen peroxide solution, or a chemical solution of these. Can be performed using a combination of
【００５４】次に、８００℃から１０００℃の範囲の温
度で第２のＲＴＡを行い、図４（ｄ）に示すように、シ
リコン基板１に対してエピタキシャル成長したコバルト
シリサイド膜１０’を形成する。Next, a second RTA is performed at a temperature in the range of 800 ° C. to 1000 ° C. to form a cobalt silicide film 10 ′ epitaxially grown on the silicon substrate 1 as shown in FIG.
【００５５】このように本実施形態では、チタン膜、コ
バルト膜、および窒化チタン膜の３層構造からコバルト
シリサイド膜１０’を形成することによって、基板１に
対してエピタキシャル成長した大粒径（平均結晶粒径が
１μｍ以上）のコバルトシリサイド膜１０’を形成する
ことができる。As described above, in this embodiment, by forming the cobalt silicide film 10 ′ from the three-layer structure of the titanium film, the cobalt film, and the titanium nitride film, the large grain size (average crystal The cobalt silicide film 10 ′ having a particle size of 1 μm or more can be formed.
【００５６】こうして得たコバルトシリサイド膜１０’
の耐熱性が従来にくらべ向上している理由を以下に説明
する。The thus obtained cobalt silicide film 10 ′
The reason why the heat resistance of the present invention is improved compared to the prior art will be described below.
【００５７】まず、図５（ａ）および（ｂ）ならびに図
６（ａ）および（ｂ）を参照しながら、窒化チタン膜９
の有無によるコバルトシリサイド膜１０の形成形態の違
いを説明する。図５（ａ）および（ｂ）は窒化チタン膜
９が無い場合に対応し、図６（ａ）および（ｂ）は、窒
化チタン膜９がある場合に対応する図面であり、何れも
活性領域と素子分離領域との境界部分を拡大して示して
いる。First, referring to FIGS. 5A and 5B and FIGS. 6A and 6B, the titanium nitride film 9 will be described.
The difference in the formation form of the cobalt silicide film 10 depending on the presence or absence will be described. FIGS. 5A and 5B correspond to the case where the titanium nitride film 9 is not provided, and FIGS. 6A and 6B are diagrams corresponding to the case where the titanium nitride film 9 is provided. The boundary between the element and the element isolation region is shown in an enlarged manner.
【００５８】第１のＲＴＡの際、図５（ａ）および図６
（ａ）に示すように、活性領域表面のシリコンが、チタ
ン膜７中のチタンおよびコバルト膜８中のコバルトと反
応し、合金層２２を形成する。この合金層２２は、シリ
コン、コバルト、およびチタンから形成されることにな
る。このとき、図５（ａ）に示すように窒化チタン膜９
のカバーが無い場合には、活性領域ではチタンによって
コバルトの基板中への拡散が制御され、その結果、基板
１に対してエピタキシャル成長したコバルトシリサイド
膜１０が形成され得る。しかし、この場合、図５（ｂ）
に示すように、活性領域と素子分離２との境界部分で基
板１中にボイドが形成されてしまう。これは、素子分離
２の上に位置していたコバルト膜８中のコバルトが熱処
理によって横方向に拡散（移動）し、活性領域と素子分
離２との境界部分に集まってくるために生じる。より詳
細には、上記境界部分においてコバルトの供給が過剰と
なり、それに応じて基板１からシリコンが過剰に引き抜
かれる。同様のことは、活性領域とサイドウォールスペ
ーサ（不図示）との境界部分でも生じる。このボイドが
接合リークを増大させる重要な原因になっていると考え
られる。At the time of the first RTA, FIGS.
As shown in (a), silicon on the active region surface reacts with titanium in the titanium film 7 and cobalt in the cobalt film 8 to form an alloy layer 22. This alloy layer 22 will be formed from silicon, cobalt, and titanium. At this time, as shown in FIG.
If there is no cover, the diffusion of cobalt into the substrate is controlled by titanium in the active region, and as a result, a cobalt silicide film 10 epitaxially grown on the substrate 1 can be formed. However, in this case, FIG.
As shown in (1), voids are formed in the substrate 1 at the boundary between the active region and the element isolation 2. This occurs because the cobalt in the cobalt film 8 located on the element isolation 2 diffuses (moves) in the lateral direction due to the heat treatment and gathers at the boundary between the active region and the element isolation 2. More specifically, the supply of cobalt becomes excessive at the boundary portion, and accordingly, silicon is excessively extracted from the substrate 1. The same occurs at the boundary between the active region and the sidewall spacer (not shown). This void is considered to be an important cause of increasing junction leakage.
【００５９】一方、図６（ａ）に示すように窒化チタン
膜９のカバーがコバルト膜８上にある場合、図６（ｂ）
に示すように、窒化チタン膜９によるストレスによって
コバルトの横方向拡散（移動）が抑制され、ボイドが生
じない。また、チタン膜７によるコバルトの拡散制御は
損なわれないため、エピタキシャル成長したコバルトシ
リサイド膜１０をほぼ均一に形成することが可能にな
る。なお、素子分離２上では、チタン膜７中のチタンと
コバルト膜８中のコバルトとが反応し、チタンとコバル
トとからなる合金層２３が形成される。On the other hand, when the cover of the titanium nitride film 9 is on the cobalt film 8 as shown in FIG.
As shown in (1), the lateral diffusion (movement) of cobalt is suppressed by the stress caused by the titanium nitride film 9, and no void is generated. In addition, since the diffusion control of cobalt by the titanium film 7 is not impaired, the cobalt silicide film 10 epitaxially grown can be formed almost uniformly. Note that, on the element isolation 2, titanium in the titanium film 7 and cobalt in the cobalt film 8 react to form an alloy layer 23 made of titanium and cobalt.
【００６０】このような窒化チタン膜９の働きは、図６
（ａ）および（ｂ）に示すように、素子分離２の上面レ
ベルよりも活性領域の上面レベルが低い場合に限られず
に有効である。コバルトやチタンと反応しにくい窒化チ
タン膜９がコバルト膜８を覆っていると、コバルトの移
動によってコバルト膜８の厚さが局所的に大きくなると
いう現象を避けることができるので、コバルトの供給過
剰が生じず、ボイドも発生しにくくなる。The function of the titanium nitride film 9 is as shown in FIG.
As shown in (a) and (b), the present invention is effective not only when the upper surface level of the active region is lower than the upper surface level of the element isolation 2. If the titanium nitride film 9 that does not easily react with cobalt or titanium covers the cobalt film 8, it is possible to avoid the phenomenon that the thickness of the cobalt film 8 locally increases due to the movement of cobalt. And voids are less likely to occur.
【００６１】窒化チタン膜９に上記機能を発揮させるに
は、その厚さが約１０ｎｍ以上あれば良いと考えられ
る。窒化チタン膜９は最終的に除去される必要があるた
め、その厚さが大きすぎると除去が困難になる。そのた
め、窒化チタン膜９の厚さは５０ｎｍ以下であることが
好ましい。窒化チタン膜９のより好ましく厚さ範囲は、
１０ｎｍ以上５０ｎｍ以下である。In order for the titanium nitride film 9 to exhibit the above function, it is considered that the thickness should be about 10 nm or more. Since the titanium nitride film 9 needs to be finally removed, it is difficult to remove the titanium nitride film 9 if its thickness is too large. Therefore, the thickness of the titanium nitride film 9 is preferably 50 nm or less. A more preferable thickness range of the titanium nitride film 9 is as follows.
10 nm or more and 50 nm or less.
【００６２】本発明では、第１のＲＴＡの温度範囲も重
要である。チタン膜７によるコバルトの拡散抑制効果の
ため、第１のＲＴＡ温度が６００℃を下回るとコバルト
シリサイド膜１０は不連続にしか形成されず、実用に適
さない。また、第１のＲＴＡ温度が６７５℃を超える
と、酸化膜上のコバルトの横方向拡散が顕著となり、ボ
イドを生じてしまうため、やはり実用に適さない。この
ため、第１のＲＴＡ温度の好ましい範囲は、６００℃以
上で６７５℃以上である。この中でも、特に好ましい温
度範囲は、６２５℃以上６５０℃以下である。In the present invention, the temperature range of the first RTA is also important. When the first RTA temperature is lower than 600 ° C., the cobalt silicide film 10 is formed only discontinuously because of the effect of suppressing the diffusion of cobalt by the titanium film 7, which is not suitable for practical use. Further, when the first RTA temperature exceeds 675 ° C., the lateral diffusion of cobalt on the oxide film becomes remarkable, and voids are generated, which is not suitable for practical use. Therefore, a preferable range of the first RTA temperature is 600 ° C. or higher and 675 ° C. or higher. Among these, a particularly preferred temperature range is 625 ° C or more and 650 ° C or less.
【００６３】図７（ａ）および（ｂ）は、本発明の製造
方法を用いて形成したＰＮ接合のリーク電流の分布を示
している。接合リークが低減されていることがわかる。FIGS. 7A and 7B show the distribution of the leakage current of the PN junction formed by using the manufacturing method of the present invention. It can be seen that the junction leak is reduced.
【００６４】次に、チタン膜７およびコバルト膜８の好
ましい厚さの範囲を説明する。Next, a preferable range of the thickness of the titanium film 7 and the cobalt film 8 will be described.
【００６５】図８は、チタン膜７の厚さとコバルトシリ
サイド膜１０’のシート抵抗との関係を示している。コ
バルト膜８の厚さは８ｎｍである。図８からわかるよう
に、チタン膜７の厚さを約７ｎｍ以下にすることによっ
て、ＬＳＩに適用しうる程度のシート抵抗（およそ２０
Ω／□以下）が得られる。チタン膜７の厚さの下限は、
基板表面に連続的な膜として被着し、かつ、表面の自然
酸化膜を充分に還元しうるという理由から約１ｎｍと考
えられる。FIG. 8 shows the relationship between the thickness of the titanium film 7 and the sheet resistance of the cobalt silicide film 10 '. The thickness of the cobalt film 8 is 8 nm. As can be seen from FIG. 8, by setting the thickness of the titanium film 7 to about 7 nm or less, the sheet resistance (approximately 20
Ω / □ or less). The lower limit of the thickness of the titanium film 7 is as follows:
It is considered to be about 1 nm because it is deposited as a continuous film on the substrate surface and the surface natural oxide film can be sufficiently reduced.
【００６６】図９は、コバルト膜８の厚さとコバルトシ
リサイド膜１０’のシート抵抗との関係を示している。
ここで、チタン膜７の厚さは５ｎｍである。図８からわ
かるように、コバルト膜８の厚さを８ｎｍ以上にするこ
とによって、ＬＳＩに適用しうる程度にシート抵抗（お
よそ２０Ω／□以下）を得ることができる。コバルト膜
８の厚さの上限は、接合リークによって決まる。チタン
膜７の厚さが７ｎｍの場合において、コバルト膜８の厚
さが２０ｎｍを超えると、コバルトシリサイド膜１０’
の厚さが４０ｎｍ以上となるため、接合リークが急激に
増大する。FIG. 9 shows the relationship between the thickness of the cobalt film 8 and the sheet resistance of the cobalt silicide film 10 '.
Here, the thickness of the titanium film 7 is 5 nm. As can be seen from FIG. 8, by setting the thickness of the cobalt film 8 to 8 nm or more, a sheet resistance (approximately 20 Ω / □ or less) can be obtained to an extent applicable to LSI. The upper limit of the thickness of the cobalt film 8 is determined by the junction leak. If the thickness of the titanium film 7 is 7 nm and the thickness of the cobalt film 8 exceeds 20 nm, the cobalt silicide film 10 ′
Has a thickness of 40 nm or more, the junction leak increases sharply.
【００６７】以上のことから、チタン膜７の厚さは約１
ｎｍから約７ｎｍの範囲内にあることが好ましい。また
コバルト膜８の厚さは８ｎｍから２０ｎｍの範囲内にあ
ることが好ましい。As described above, the thickness of the titanium film 7 is about 1
Preferably, it is in the range of from about nm to about 7 nm. Further, the thickness of the cobalt film 8 is preferably in the range of 8 nm to 20 nm.
【００６８】（第３の実施形態）図１０（ａ）〜（ｄ）
を参照しながら、本発明による半導体装置の製造方法の
他の実施形態を説明する。(Third Embodiment) FIGS. 10A to 10D
Another embodiment of the method of manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
【００６９】まず、公知の半導体集積回路製造技術を用
いて、図１０（ａ）に示す構造物を作製する。この構造
物は、シリコン基板１上に形成された素子分離２および
ゲート絶縁膜３と、ゲート絶縁膜３上に形成された多結
晶シリコンゲート電極４と、ゲート電極４の側面に形成
されたサイドウォールスペーサ５とを備えている。その
後、ソース・ドレイン領域６となるべき領域に所望のド
ーパントをイオン注入する。First, a structure shown in FIG. 10A is manufactured by using a known semiconductor integrated circuit manufacturing technique. This structure includes an element isolation 2 and a gate insulating film 3 formed on a silicon substrate 1, a polycrystalline silicon gate electrode 4 formed on the gate insulating film 3, and a side formed on a side surface of the gate electrode 4. And a wall spacer 5. Thereafter, a desired dopant is ion-implanted into a region to be the source / drain region 6.
【００７０】シリコン表面上自然酸化膜を化学的に除去
した後、スパッタ法等を用いて、図１０（ｂ）に示すよ
うに、チタン膜７、コバルト膜８、および窒化チタン膜
９を連続して堆積する。この時、チタン膜６、コバルト
膜７の厚さは、それぞれ１ｎｍから７ｎｍ、８ｎｍから
２０ｎｍの範囲になるように堆積する。After the natural oxide film on the silicon surface is chemically removed, a titanium film 7, a cobalt film 8 and a titanium nitride film 9 are successively formed as shown in FIG. Deposit. At this time, the titanium film 6 and the cobalt film 7 are deposited so as to have a thickness of 1 nm to 7 nm and 8 nm to 20 nm, respectively.
【００７１】次に、第１のＲＴＡを行う。この時、第１
のＲＴＡ処理温度は６００℃から６７５℃の範囲になる
ようにする。Next, a first RTA is performed. At this time, the first
RTA processing temperature is set to be in a range of 600 ° C. to 675 ° C.
【００７２】硫酸あるいは塩酸と過酸化水素水とを混合
した酸性薬液、水酸化アンモニウムと過酸化水素水とを
混合したアルカリ性薬液、またはこれらの薬液の組み合
わせによって、未反応の窒化チタン、コバルト、および
チタン、ならびにチタンとコバルトとの合金層を除去す
る。こうして、図１０（ｃ）に示すように、ゲート電極
４およびソース・ドレイン領域６の上にコバルトシリサ
イド膜１０を自己整合的に形成することができる。An acidic chemical solution obtained by mixing sulfuric acid or hydrochloric acid with hydrogen peroxide solution, an alkaline chemical solution obtained by mixing ammonium hydroxide and hydrogen peroxide solution, or a combination of these chemical solutions, causes unreacted titanium nitride, cobalt, The titanium and the alloy layer of titanium and cobalt are removed. Thus, the cobalt silicide film 10 can be formed on the gate electrode 4 and the source / drain regions 6 in a self-aligned manner, as shown in FIG.
【００７３】次に、８００℃から１０００℃の範囲内の
温度で第２のＲＴＡを行うことによって、図１０（ｄ）
に示すように、シリコン基板１上にエピタキシャル成長
したコバルトシリサイド膜１０’を得る。Next, a second RTA is performed at a temperature within the range of 800 ° C. to 1000 ° C., thereby obtaining FIG.
As shown in FIG. 1, a cobalt silicide film 10 'epitaxially grown on the silicon substrate 1 is obtained.
【００７４】本実施形態では、チタン、コバルト、およ
び窒化チタンの３層構造からコバルトシリサイド膜を形
成する工程と、ソース・ドレイン領域６に注入したドー
パントの活性化工程とを同時に行っている。そうするこ
とによって、製造工程数を少なくしながら、耐熱性に優
れ、かつ極浅接合を持つサリサイドトランジスタを作製
することができる。In this embodiment, the step of forming a cobalt silicide film from a three-layer structure of titanium, cobalt and titanium nitride and the step of activating the dopant implanted into the source / drain region 6 are performed simultaneously. By doing so, it is possible to manufacture a salicide transistor having excellent heat resistance and an extremely shallow junction while reducing the number of manufacturing steps.
【００７５】（第４の実施形態）次に、図１１（ａ）〜
（ｄ）を参照しながら本発明による半導体装置の製造方
法の更に他の実施形態を説明する。連続してまず、公知
の半導体集積回路製造技術を用いて、図１１（ａ）に示
す構造物を作製する。この構造物は、シリコン基板１上
に形成された素子分離２およびゲート絶縁膜３と、ゲー
ト絶縁膜３上に形成された多結晶シリコンゲート電極４
と、ゲート電極４の側面に形成されたサイドウォールス
ペーサ５と、基板１に形成されたソース・ドレイン領域
６とを備えている。ソース・ドレイン領域６は、例えば
ドーズ１×１０15〜５×１０15ｃｍ-2の不純物イオンを
加速エネルギー３〜５０ｋｅＶでで基板１に注入した
後、不純物活性化のための熱処理を行うことによって形
成することができる。(Fourth Embodiment) Next, FIGS.
Still another embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG. Continuously, first, a structure shown in FIG. 11A is manufactured by using a known semiconductor integrated circuit manufacturing technique. This structure includes an element isolation 2 and a gate insulating film 3 formed on a silicon substrate 1 and a polycrystalline silicon gate electrode 4 formed on the gate insulating film 3.
And a side wall spacer 5 formed on the side surface of the gate electrode 4, and a source / drain region 6 formed on the substrate 1. The source / drain region 6 is formed, for example, by implanting impurity ions at a dose of 1 × 10 15 to 5 × 10 15 cm −2 into the substrate 1 at an acceleration energy of 3 to 50 keV and then performing a heat treatment for activating the impurities. Can be formed.
【００７６】次に、上記構造物の表面のうち多結晶シリ
コンゲート電極４の上部およびソース・ドレイン領域６
の表面領域に存在する自然酸化膜を化学的エッチングに
よって除去した後、スパッタ法等を用いて、図１１
（ｂ）に示すように、第１のチタン膜１１、コバルト膜
８、第２のチタン膜１２を連続して基板１の全面上に堆
積する。この時、第１チタン膜１１の厚さを１ｎｍから
７ｎｍの範囲内の値とし、コバルト膜８の厚さを８ｎｍ
から２５ｎｍの範囲内の値とし、第２チタン膜１２の厚
さを１０ｎｍから３０ｎｍの範囲内の値とする。Next, the upper portion of the polysilicon gate electrode 4 and the source / drain regions 6
After removing the natural oxide film present in the surface region of FIG.
As shown in (b), a first titanium film 11, a cobalt film 8, and a second titanium film 12 are successively deposited on the entire surface of the substrate 1. At this time, the thickness of the first titanium film 11 is set to a value within a range of 1 nm to 7 nm, and the thickness of the cobalt film 8 is set to 8 nm.
The thickness of the second titanium film 12 is set to a value within the range of 10 nm to 30 nm.
【００７７】次に、６００℃から６７５℃までの温度で
第１のＲＴＡを行う。第１のＲＴＡによって、シリコ
ン、チタン、およびコバルトを含む合金層を形成する。
このような合金層は、コバルト膜８のうち、下方からシ
リコンの供給を受けることができる領域で生じる。これ
に対し、コバルト膜８のうち、シリコンの供給を受ける
ことができない領域では、下層のチタン膜７のチタンと
コバルト膜８のコバルトとが反応し、チタンとコバルト
とからなる合金層が形成される。Next, a first RTA is performed at a temperature from 600 ° C. to 675 ° C. An alloy layer containing silicon, titanium, and cobalt is formed by the first RTA.
Such an alloy layer is formed in a region of the cobalt film 8 where silicon can be supplied from below. On the other hand, in the region of the cobalt film 8 in which silicon cannot be supplied, the titanium of the lower titanium film 7 reacts with the cobalt of the cobalt film 8 to form an alloy layer composed of titanium and cobalt. You.
【００７８】次に、図１１（ｃ）に示すように、未反応
のコバルトおよびチタンを除去する。このとき、チタン
とコバルトとからなる合金層をも除去する。こうして、
シリサイド化されていない金属および合金を除去する
と、ゲート電極４およびソース・ドレイン領域６の上に
コバルトシリサイド膜１０を自己整合的に形成すること
ができる。上記金属および合金の未反応部分を除去する
工程は、例えば、硫酸あるいは塩酸と過酸化水素水とを
混合した酸性薬液、水酸化アンモニウムと過酸化水素水
とを混合したアルカリ性薬液、またはそれらの薬液の組
み合わせを用いて実行することができる。Next, as shown in FIG. 11C, unreacted cobalt and titanium are removed. At this time, the alloy layer composed of titanium and cobalt is also removed. Thus,
By removing the unsilicided metal and alloy, a cobalt silicide film 10 can be formed on the gate electrode 4 and the source / drain regions 6 in a self-aligned manner. The step of removing the unreacted portion of the metal and alloy is, for example, an acidic chemical mixed with sulfuric acid or hydrochloric acid and hydrogen peroxide, an alkaline chemical mixed with ammonium hydroxide and hydrogen peroxide, or a chemical thereof. Can be performed using a combination of
【００７９】次に、８００℃から１０００℃の範囲の温
度で第２のＲＴＡを行い、図１１（ｄ）に示すように、
シリコン基板１に対してエピタキシャル成長したコバル
トシリサイド膜１０’を形成する。Next, a second RTA is performed at a temperature in the range of 800 ° C. to 1000 ° C., as shown in FIG.
A cobalt silicide film 10 'epitaxially grown on the silicon substrate 1 is formed.
【００８０】このように本実施形態では、第１のチタン
膜、コバルト膜、および第２のチタン膜の３層構造から
コバルトシリサイド膜を形成することによって、シリコ
ン基板１上にエピタキシャル成長した大粒径（平均結晶
粒径が１μｍ以上）のコバルトシリサイド膜１０’を得
ることができる。この方法でも、図５（ｂ）に示すボイ
ドの発生を効果的に抑制することができる。As described above, in the present embodiment, by forming the cobalt silicide film from the three-layer structure of the first titanium film, the cobalt film, and the second titanium film, the large grain size epitaxially grown on the silicon substrate 1 is obtained. A cobalt silicide film 10 ′ having an average crystal grain size of 1 μm or more can be obtained. This method can also effectively suppress the generation of the voids shown in FIG.
【００８１】図１２（ａ）および（ｂ）は、第２のチタ
ン膜１２によるボイド抑制効果を示す構造断面図であ
る。図１２（ａ）は、第２のチタン膜１２をコバルト膜
８上に設けた場合を示し、図１２（ｂ）は、窒化チタン
膜９をコバルト膜８上に設けた場合を示している。FIGS. 12A and 12B are structural cross-sectional views showing the void suppressing effect of the second titanium film 12. FIG. FIG. 12A shows a case where the second titanium film 12 is provided on the cobalt film 8, and FIG. 12B shows a case where the titanium nitride film 9 is provided on the cobalt film 8.
【００８２】窒化チタン膜９の代わりに第２のチタン膜
１２をコバルト膜８上に堆積した場合、熱処理の際に第
１のチタン膜１１中のチタンとコバルト膜８中のコバル
トとが反応するだけでなく、コバルト膜８中のコバルト
は第２のチタン膜１２中のチタンとも反応する。このと
き生じる相互拡散により、素子分離２およびサイドウォ
ールスペーサ５上のコバルトはほとんど横方向には拡散
せず、ボイドは発生しない。また、余分なコバルトの拡
散がないためコバルト膜８の厚さ、ならびに第１および
第２のチタン膜の厚さを調節することによって、特に端
部におけるコバルトシリサイド膜の厚さを高い精度で制
御することができる。When a second titanium film 12 is deposited on cobalt film 8 instead of titanium nitride film 9, titanium in first titanium film 11 and cobalt in cobalt film 8 react during heat treatment. In addition, the cobalt in the cobalt film 8 also reacts with the titanium in the second titanium film 12. Due to the interdiffusion generated at this time, cobalt on the element isolation 2 and the side wall spacer 5 hardly diffuses in the lateral direction, and no void is generated. Further, since there is no extra diffusion of cobalt, the thickness of the cobalt film 8 and the thickness of the first and second titanium films are adjusted to control the thickness of the cobalt silicide film particularly at the end with high precision. can do.
【００８３】（第５の実施形態）次に、図１３（ａ）〜
（ｄ）を参照しながら本発明による半導体装置の製造方
法の更に他の実施形態を説明する。(Fifth Embodiment) Next, FIGS.
Still another embodiment of the method for manufacturing a semiconductor device according to the present invention will be described with reference to FIG.
【００８４】まず、公知の半導体集積回路製造技術を用
いて、図１３（ａ）に示す構造物を作製する。この構造
物は、シリコン基板１上に形成された素子分離２および
ゲート絶縁膜３と、ゲート絶縁膜３上に形成された多結
晶シリコンゲート電極４と、ゲート電極４の側面に形成
されたサイドウォールスペーサ５とを備えている。その
後、ソース・ドレイン領域６となるべき領域に所望のド
ーパントをイオン注入する。First, a structure shown in FIG. 13A is manufactured by using a known semiconductor integrated circuit manufacturing technique. This structure includes an element isolation 2 and a gate insulating film 3 formed on a silicon substrate 1, a polycrystalline silicon gate electrode 4 formed on the gate insulating film 3, and a side formed on a side surface of the gate electrode 4. And a wall spacer 5. Thereafter, a desired dopant is ion-implanted into a region to be the source / drain region 6.
【００８５】シリコン表面の自然酸化膜を化学的に除去
した後、スパッタ法等を用いて、図１３（ｂ）に示すよ
うに、第１のチタン１１、コバルト膜８、および第２の
チタン膜１２を連続して堆積する。この時、第１のチタ
ン膜１１の厚さは１ｎｍから７ｎｍ、コバルト膜７の厚
さは８ｎｍから２５ｎｍ、第２のチタン膜１２の厚さは
１０ｎｍから３０ｎｍの範囲になるように堆積する。After the natural oxide film on the silicon surface is chemically removed, the first titanium film 11, the cobalt film 8 and the second titanium film are formed as shown in FIG. 12 are deposited successively. At this time, the first titanium film 11 is deposited so as to have a thickness of 1 nm to 7 nm, the cobalt film 7 has a thickness of 8 nm to 25 nm, and the second titanium film 12 has a thickness of 10 nm to 30 nm.
【００８６】次に、第１のＲＴＡを行う。この時、第１
のＲＴＡ処理温度は６００℃から６７５℃の範囲になる
ようにする。硫酸あるいは塩酸と過酸化水素水とを混合
した酸性薬液、水酸化アンモニウムと過酸化水素水とを
混合したアルカリ性薬液、またはこれらの薬液の組み合
わせによって、未反応の窒化チタン、コバルト、および
チタン、ならびにチタンとコバルトとの合金層を除去す
る。こうして、図１３（ｃ）に示すように、ゲート電極
４およびソース・ドレイン領域６の上にコバルトシリサ
イド膜１０を自己整合的に形成することができる。Next, a first RTA is performed. At this time, the first
RTA processing temperature is set to be in a range of 600 ° C. to 675 ° C. Acidic chemicals mixed with sulfuric acid or hydrochloric acid and hydrogen peroxide, alkaline chemicals mixed with ammonium hydroxide and hydrogen peroxide, or a combination of these chemicals, unreacted titanium nitride, cobalt, and titanium, and The alloy layer of titanium and cobalt is removed. In this manner, as shown in FIG. 13C, the cobalt silicide film 10 can be formed on the gate electrode 4 and the source / drain regions 6 in a self-aligned manner.
【００８７】次に、８００℃から１０００℃の範囲内の
温度で第２のＲＴＡを行うことによって、図１３（ｄ）
に示すように、シリコン基板１上にエピタキシャル成長
したコバルトシリサイド膜１０’を得る。Next, a second RTA is performed at a temperature in the range of 800 ° C. to 1000 ° C., thereby obtaining FIG.
As shown in FIG. 1, a cobalt silicide film 10 'epitaxially grown on the silicon substrate 1 is obtained.
【００８８】このように本実施形態では、第１のチタ
ン、コバルト、および第２のチタンの３層構造からコバ
ルトシリサイド膜を形成す工程と、ソース・ドレイン領
域に注入したドーパントの活性化工程とを同時に行うこ
とによって、処理時間を短縮できる。また、耐熱性に優
れたコバルトシリサイド膜と極浅接合とを同時に形成す
ることができる。更に、素子分離の端部でボイドが形成
されないため、接合リークを低く維持できる。As described above, in the present embodiment, the step of forming a cobalt silicide film from the three-layer structure of the first titanium, cobalt, and the second titanium, and the step of activating the dopant implanted into the source / drain regions are performed. , The processing time can be reduced. Further, a cobalt silicide film having excellent heat resistance and an ultra-shallow junction can be simultaneously formed. Further, since no void is formed at the end of the element isolation, the junction leak can be kept low.
【００８９】なお、上記実施形態ではチタン膜を堆積す
る前に、シリコン表面上に存在する自然酸化膜を除去し
ているが、自然酸化膜の厚さが２ｎｍ以下である場合
は、それをあえて除去する必要はない。In the above embodiment, the natural oxide film existing on the silicon surface is removed before the titanium film is deposited. However, if the thickness of the natural oxide film is 2 nm or less, it is intentionally used. No need to remove.
【００９０】上記実施形態では、コバルト膜の下層にチ
タン膜を堆積し、コバルト膜の上に窒化シリコン膜また
は他のチタン膜を堆積しているが、本発明は必ずしもこ
れに限定されるものではない。例えば、コバルト膜とシ
リコン層との間には、チタン膜以外に表面自然酸化膜を
還元し、かつ、高融点金属であるという性質を持つ膜を
設けても良い。また、コバルト膜の上には、タングステ
ンやタンタル等の高融点金属膜を設けても良い。更に、
コバルト膜の上には複数種類の層を積層させてもよい。
また、第２のチタン膜１２の上に窒化チタン膜を設けて
も良い。In the above embodiment, a titanium film is deposited below the cobalt film, and a silicon nitride film or another titanium film is deposited on the cobalt film. However, the present invention is not necessarily limited to this. Absent. For example, between the cobalt film and the silicon layer, besides the titanium film, a film that reduces the surface natural oxide film and has the property of being a high melting point metal may be provided. Further, a high melting point metal film such as tungsten or tantalum may be provided on the cobalt film. Furthermore,
A plurality of types of layers may be stacked on the cobalt film.
Further, a titanium nitride film may be provided on the second titanium film 12.
【００９１】[0091]
【発明の効果】本発明の半導体装置によれば、ソース・
ドレイン領域上でほぼ単結晶のコバルトシリサイド膜を
形成できるため、耐熱性に優れ、接合リークが低減され
る。According to the semiconductor device of the present invention, the source
Since a substantially single crystal cobalt silicide film can be formed on the drain region, the heat resistance is excellent and the junction leak is reduced.
【００９２】また、本発明の半導体装置の製造方法によ
れば、基板中にボイドを生じないようにコバルトシリサ
イド膜を形成できるため、接合リークやトランジスタオ
フリークの異常増大を抑制できる。その結果、低消費電
力で動作する半導体装置を提供することが可能となる。Further, according to the method of manufacturing a semiconductor device of the present invention, since a cobalt silicide film can be formed so as not to cause voids in a substrate, an abnormal increase in junction leak and transistor off leak can be suppressed. As a result, a semiconductor device which operates with low power consumption can be provided.
【図１】（ａ）は、本発明による半導体装置の断面図で
あり、（ｂ）は、そのソース部の拡大平面図である。FIG. 1A is a cross-sectional view of a semiconductor device according to the present invention, and FIG. 1B is an enlarged plan view of a source portion thereof.
【図２】本発明による半導体装置におけるコバルトシリ
サイド膜のシート抵抗と熱処理温度との関係を示すグラ
フである。FIG. 2 is a graph showing a relationship between a sheet resistance of a cobalt silicide film and a heat treatment temperature in a semiconductor device according to the present invention.
【図３】（ａ）および（ｂ）は、コバルトシリサイド膜
の耐熱性が向上する機構を説明する模式図である。FIGS. 3A and 3B are schematic diagrams illustrating a mechanism for improving the heat resistance of a cobalt silicide film.
【図４】（ａ）から（ｄ）は、本発明による半導体装置
の製造方法の実施形態を説明する工程断面図である。FIGS. 4A to 4D are process cross-sectional views illustrating an embodiment of a method for manufacturing a semiconductor device according to the present invention.
【図５】（ａ）および（ｂ）は、窒化チタンの無い場合
におけるコバルトシリサイド膜の形成形態を示す模式断
面図である。FIGS. 5A and 5B are schematic cross-sectional views showing a form of forming a cobalt silicide film in the case where titanium nitride is not used.
【図６】（ａ）および（ｂ）は、窒化チタンのある場合
におけるコバルトシリサイド膜の形成形態を示す模式断
面図である。FIGS. 6A and 6B are schematic cross-sectional views showing a form of forming a cobalt silicide film in the presence of titanium nitride.
【図７】（ａ）および（ｂ）は、本発明の実施形態にお
けるＰＮ接合のリーク電流の分布を示すグラフである。FIGS. 7A and 7B are graphs showing a distribution of a leakage current of a PN junction according to the embodiment of the present invention.
【図８】チタン膜厚とコバルトシリサイド膜のシート抵
抗との関係を示すグラフである。FIG. 8 is a graph showing a relationship between a titanium film thickness and a sheet resistance of a cobalt silicide film.
【図９】コバルト膜厚と形成されたコバルトシリサイド
膜のシート抵抗との関係を示すグラフである。FIG. 9 is a graph showing a relationship between a cobalt film thickness and a sheet resistance of a formed cobalt silicide film.
【図１０】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の他の実施形態を説明するための工程断面
図である。FIGS. 10A to 10D are process cross-sectional views illustrating another embodiment of the method for manufacturing a semiconductor device according to the present invention.
【図１１】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の更に他の実施形態を説明するための工程
断面図である。FIGS. 11A to 11D are process cross-sectional views illustrating still another embodiment of a method for manufacturing a semiconductor device according to the present invention.
【図１２】（ａ）および（ｂ）は、第２のチタン膜によ
る基板中へのボイド抑制効果を示す模式断面図である。FIGS. 12A and 12B are schematic cross-sectional views showing the effect of a second titanium film to suppress voids in a substrate.
【図１３】（ａ）から（ｄ）は、本発明による半導体装
置の製造方法の更に他の実施形態を説明するための工程
断面図である。FIGS. 13A to 13D are process cross-sectional views for explaining still another embodiment of a method for manufacturing a semiconductor device according to the present invention.
【図１４】（ａ）から（ｄ）は、従来の半導体装置の製
造方法を示す工程断面図である。14A to 14D are process cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.
【図１５】（ａ）から（ｄ）は、従来の他の半導体装置
の製造方法を示す工程断面図である。FIGS. 15A to 15D are process cross-sectional views illustrating another conventional method for manufacturing a semiconductor device.
１ シリコン基板 ２ 素子分離 ３ ゲート絶縁膜 ４ シリコンを含む多結晶ゲート電極 ５ サイドウォールスペーサ ６ ソース・ドレイン領域 ７ チタン膜 ８ コバルト膜 ９ 窒化チタン膜 １０ コバルトシリサイド膜 １０' 基板に対してエピタキシャル成長したコバルトシ
リサイド膜 １１ 第１のチタン膜 １２ 第２のチタン膜Reference Signs List 1 silicon substrate 2 element isolation 3 gate insulating film 4 polycrystalline gate electrode containing silicon 5 sidewall spacer 6 source / drain region 7 titanium film 8 cobalt film 9 titanium nitride film 10 cobalt silicide film 10 ′ cobalt epitaxially grown on substrate Silicide film 11 First titanium film 12 Second titanium film
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江藤 竜二 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 堤 紀久子 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 金澤 正人 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB20 CC01 DD02 DD37 DD79 DD80 DD84 DD85 FF14 GG16 HH20 5F040 DA00 DC01 EA08 EA09 EC07 EC13 EH02 FC19 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Ryuji Eto 1-1, Sachimachi, Takatsuki-shi, Osaka Matsushita Electronics Co., Ltd. (72) Kikuko Tsutsumi 1-1, Sachimachi, Takatsuki-shi, Osaka Matsushita Electronics (72) Inventor Masato Kanazawa 1-1, Yukicho, Takatsuki-shi, Osaka Matsushita Electronics Co., Ltd. F-term (reference) 4M104 AA01 BB01 BB20 CC01 DD02 DD37 DD79 DD80 DD84 DD85 FF14 GG16 HH20 5F040 DA00 DC01 EA08 EA09 EC07 EC13 EH02 FC19
Claims (22)
域と絶縁性領域とを含む領域を備えた半導体装置であっ
て、 前記単結晶シリコン領域上に形成された第１のコバルト
シリサイド膜と、 前記多結晶シリコン領域上に形成された第２のコバルト
シリサイド膜とを備え、 前記第１のコバルトシリサイド膜は前記単結晶シリコン
領域上にエピタキシャル成長している半導体装置。1. A semiconductor device comprising a region including a single crystal silicon region, a polycrystalline silicon region, and an insulating region, wherein: a first cobalt silicide film formed on the single crystal silicon region; A second cobalt silicide film formed on a polycrystalline silicon region, wherein the first cobalt silicide film is epitaxially grown on the single crystal silicon region.
性は、単結晶シリコン基板上にエピタキシャル成長した
コバルトシリサイド膜のうち、平均粒径が０．５μｍ以
上のコバルトシリサイド膜の結晶性と同一の結晶性を有
していることを特徴とする請求項１に記載の半導体装
置。2. The crystallinity of the first cobalt silicide film is the same as that of a cobalt silicide film having an average grain size of 0.5 μm or more among cobalt silicide films epitaxially grown on a single crystal silicon substrate. 2. The semiconductor device according to claim 1, wherein the semiconductor device has a property.
質的に単結晶であることを特徴とする請求項１に記載の
半導体装置。3. The semiconductor device according to claim 1, wherein said first cobalt silicide film is substantially a single crystal.
コン基板に含まれ、かつ、ソース領域およびドレイン領
域を含み、このソース領域およびドレイン領域の表面は
前記第１のコバルトシリサイド膜と接触し、 前記多結晶シリコン領域は、ゲート電極中に含まれ、か
つ、前記第２のコバルトシリサイドとともに前記ゲート
電極を構成していることを特徴とする請求項１に記載の
半導体装置。4. The single crystal silicon region is included in a single crystal silicon substrate and includes a source region and a drain region, and surfaces of the source region and the drain region are in contact with the first cobalt silicide film; 2. The semiconductor device according to claim 1, wherein the polycrystalline silicon region is included in a gate electrode, and forms the gate electrode together with the second cobalt silicide.
０．５μｍ以下であることを特徴とする請求項１に記載
の半導体装置。5. The minimum dimension of the polycrystalline silicon region is:
The semiconductor device according to claim 1, wherein the thickness is 0.5 μm or less.
域と絶縁性領域とを含む領域上にチタン膜を形成する工
程と、 前記チタン膜上にコバルト膜を形成する工程と、 前記コバルト膜上に窒化チタン膜を形成する工程と、 第１の温度で行う第１段階急速熱処理によって、前記絶
縁性領域上の前記コバルト膜中のコバルトを前記チタン
膜中のチタンと反応させ、かつ前記シリコン領域上の前
記コバルト膜中のコバルトを前記チタン膜中のチタンお
よび／または前記シリコン領域に含まれるシリコンと反
応させる工程と、 前記窒化チタン膜、ならびに前記シリコンと反応してい
ない前記チタンおよびコバルトを選択的に除去する工程
と、 前記第１の温度よりも高い第２の温度で行う第２段階急
速熱処理によって、少なくとも前記単結晶シリコン領域
上にエピタキシャル成長したコバルトシリサイド膜を形
成する工程とを包含する半導体装置の製造方法。6. A step of forming a titanium film on a region including a single-crystal silicon region, a polycrystalline silicon region, and an insulating region; a step of forming a cobalt film on the titanium film; Forming a titanium nitride film, and reacting cobalt in the cobalt film on the insulating region with titanium in the titanium film by a first-stage rapid heat treatment performed at a first temperature; Reacting the cobalt in the cobalt film with the titanium in the titanium film and / or the silicon contained in the silicon region; and selectively reacting the titanium and cobalt not reacting with the titanium nitride film and the silicon. At least the single-crystal silicon by a second step rapid heat treatment performed at a second temperature higher than the first temperature. The method of manufacturing a semiconductor device comprising a step of forming a cobalt silicide film grown epitaxially on frequency.
℃までの範囲内にあり、 前記第２の温度は、８００℃から１０００℃までの範囲
内にあることを特徴とする請求項６に記載の半導体装置
の製造方法。7. The method according to claim 1, wherein the first temperature ranges from 600 ° C. to 675 ° C.
The method according to claim 6, wherein the second temperature is in a range from 800 ° C. to 1000 ° C. 7.
ン領域と絶縁性領域とを含む領域の形成は、 前記単結晶シリコン領域を含む単結晶シリコン基板の表
面の一部に、前記絶縁性領域の少なくとも一部を構成す
る素子分離を形成する工程と、 前記単結晶シリコン基板の表面の他の一部上に前記多結
晶シリコン領域を含むゲート電極を形成する工程と、 を包含する請求項６に記載の半導体装置の製造方法。8. The formation of a region including the single-crystal silicon region, the polycrystalline silicon region, and the insulating region includes forming a region of the insulating region on a part of a surface of the single-crystal silicon substrate including the single-crystal silicon region. 7. The method according to claim 6, further comprising: forming an element isolation forming at least a part of the element; and forming a gate electrode including the polycrystalline silicon region on another part of the surface of the single crystal silicon substrate. The manufacturing method of the semiconductor device described in the above.
する前に、前記単結晶シリコン領域に不純物をドープす
ることを特徴とする請求項６に記載の半導体装置の製造
方法。9. The method according to claim 6, wherein the single crystal silicon region is doped with an impurity at least before performing the second-stage rapid thermal processing.
は、０．５μｍ以下であることを特徴とする請求項６に
記載の半導体装置の製造方法。10. The method according to claim 6, wherein a minimum dimension of the polycrystalline silicon region is 0.5 μm or less.
ｍの範囲内にあることを特徴とする請求項６から１０の
何れかに一つに記載の半導体装置の製造方法。11. The titanium film has a thickness of 1 nm to 7n.
The method for manufacturing a semiconductor device according to claim 6, wherein the value is within a range of m.
０ｎｍの範囲内にあることを特徴とする請求項６〜１１
の何れかに一つに記載の半導体装置の製造方法。12. The thickness of the cobalt film is from 8 nm to 2 nm.
12. The method according to claim 6, wherein the distance is within a range of 0 nm.
The method for manufacturing a semiconductor device according to any one of the above.
５ｎｍから４０ｎｍの範囲内にあることを特徴とする請
求項６〜１１の何れかに一つに記載の半導体装置の製造
方法。13. The method according to claim 1, wherein the thickness of the cobalt silicide film is 1
The method for manufacturing a semiconductor device according to claim 6, wherein the thickness is in a range of 5 nm to 40 nm.
領域と絶縁性領域とを含む領域上に第１チタン膜を形成
する工程と、 前記第１チタン膜上にコバルト膜を形成する工程と、 前記コバルト膜上に第２チタン膜を形成する工程と、 第１の温度で行う第１段階急速熱処理によって、前記絶
縁性領域上の前記コバルト膜中のコバルトを前記チタン
膜中のチタンと反応させ、かつ、前記シリコン領域上の
前記コバルト膜中のコバルトを前記第１チタン膜および
第２チタン膜中のチタン、および／または前記シリコン
領域に含まれるシリコンと反応させる工程と、 前記窒化チタン膜、ならびに前記シリコンと反応してい
ない前記チタンおよびコバルトを選択的に除去する工程
と、 前記第１の温度よりも高い第２の温度で行う第２段階急
速熱処理によって、少なくとも前記単結晶シリコン領域
上にエピタキシャル成長したコバルトシリサイド膜を形
成する工程とを包含する半導体装置の製造方法。14. A step of forming a first titanium film on a region including a single crystal silicon region, a polycrystalline silicon region, and an insulating region; forming a cobalt film on the first titanium film; Forming a second titanium film on the cobalt film, and reacting cobalt in the cobalt film on the insulating region with titanium in the titanium film by a first-stage rapid heat treatment performed at a first temperature; And reacting cobalt in the cobalt film on the silicon region with titanium in the first titanium film and the second titanium film and / or silicon contained in the silicon region; and the titanium nitride film; A step of selectively removing the titanium and cobalt that have not reacted with the silicon; and a second step rapid heat treatment performed at a second temperature higher than the first temperature. What method of including a semiconductor device and forming a cobalt silicide film epitaxially grown on at least the single-crystal silicon region.
５℃までの範囲内にあり、 前記第２の温度は、８００℃から１０００℃までの範囲
内にあることを特徴とする請求項１４に記載の半導体装
置の製造方法。15. The first temperature is between 600 ° C. and 67 ° C.
The method according to claim 14, wherein the second temperature is in a range of up to 5 ° C., and the second temperature is in a range of 800 to 1000 ° C. 15.
コン領域と絶縁性領域とを含む領域の形成は、 前記単結晶シリコン領域を含む単結晶シリコン基板の表
面の一部に、前記絶縁性領域の少なくとも一部を構成す
る素子分離を形成する工程と、 前記単結晶シリコン基板の表面の他の一部上に前記多結
晶シリコン領域を含むゲート電極を形成する工程と、 を包含する請求項１４に記載の半導体装置の製造方法。16. The formation of a region including the single-crystal silicon region, the polycrystalline silicon region, and the insulating region includes forming a region of the insulating region on a part of the surface of the single-crystal silicon substrate including the single-crystal silicon region. 15. The method according to claim 14, further comprising: forming an element isolation forming at least a part of the element; and forming a gate electrode including the polycrystalline silicon region on another part of the surface of the single crystal silicon substrate. The manufacturing method of the semiconductor device described in the above.
行する前に、前記単結晶シリコン領域に不純物をドープ
することを特徴とする請求項１４に記載の半導体装置の
製造方法。17. The method according to claim 14, wherein the single-crystal silicon region is doped with an impurity at least before the second-stage rapid thermal processing is performed.
は、０．５μｍ以下であることを特徴とする請求項１４
に記載の半導体装置の製造方法。18. The semiconductor device according to claim 14, wherein a minimum dimension of the polycrystalline silicon region is 0.5 μm or less.
13. The method for manufacturing a semiconductor device according to item 5.
７ｎｍの範囲内にあることを特徴とする請求項１４から
は１８の何れか一つに記載の半導体装置の製造方法。19. The method according to claim 14, wherein the thickness of the first titanium film is in a range of 1 nm to 7 nm.
５ｎｍの範囲内にあることを特徴とする請求項１４から
１９の何れか一つに記載の半導体装置の製造方法。20. A thickness of the cobalt film is from 8 nm to 2 nm.
20. The method of manufacturing a semiconductor device according to claim 14, wherein the thickness is within a range of 5 nm.
ら３０ｎｍの範囲内にあることを特徴とする請求項１４
から２０の何れか一つに記載の半導体装置の製造方法。21. The method according to claim 14, wherein the thickness of the second titanium film is in a range of 10 nm to 30 nm.
21. The method for manufacturing a semiconductor device according to any one of the above items.
５ｎｍから４０ｎｍの範囲内にあることを特徴とする請
求項１４から２１の何れか一つに記載の半導体装置の製
造方法。22. The thickness of the cobalt silicide film is 1
22. The method of manufacturing a semiconductor device according to claim 14, wherein the thickness is in a range of 5 nm to 40 nm.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140937A JP2000331956A (en) | 1999-05-21 | 1999-05-21 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11140937A JP2000331956A (en) | 1999-05-21 | 1999-05-21 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000331956A true JP2000331956A (en) | 2000-11-30 |
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ID=15280292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11140937A Pending JP2000331956A (en) | 1999-05-21 | 1999-05-21 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000331956A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223178A (en) * | 2000-02-09 | 2001-08-17 | Semiconductor Leading Edge Technologies Inc | Semiconductor device and method of manufacturing semiconductor device |
| KR100465056B1 (en) * | 2002-07-04 | 2005-01-06 | 매그나칩 반도체 유한회사 | Method of manufacturing semiconductor device |
| KR100679224B1 (en) | 2005-11-04 | 2007-02-05 | 한국전자통신연구원 | The semiconductor device and the manufacturing method thereof |
| KR100940996B1 (en) | 2002-12-26 | 2010-02-05 | 매그나칩 반도체 유한회사 | Method for forming salicide layer in a semiconductor device |
-
1999
- 1999-05-21 JP JP11140937A patent/JP2000331956A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223178A (en) * | 2000-02-09 | 2001-08-17 | Semiconductor Leading Edge Technologies Inc | Semiconductor device and method of manufacturing semiconductor device |
| KR100465056B1 (en) * | 2002-07-04 | 2005-01-06 | 매그나칩 반도체 유한회사 | Method of manufacturing semiconductor device |
| KR100940996B1 (en) | 2002-12-26 | 2010-02-05 | 매그나칩 반도체 유한회사 | Method for forming salicide layer in a semiconductor device |
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