JP3327091B2 - Method for manufacturing CMOS type semiconductor device having dual gate structure - Google Patents
Method for manufacturing CMOS type semiconductor device having dual gate structureInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多結晶シリコン層
と金属層若しくは金属化合物層とを積層して成る配線層
を有するＭＯＳ型半導体装置及びその製造方法に関す
る。あるいは又、本発明は、ｎ型不純物を含有する多結
晶シリコン層と金属層若しくは金属化合物層とを積層し
て成る配線層と、ｐ型不純物を含有する多結晶シリコン
層と金属層若しくは金属化合物層とを積層して成る配線
層とを有するデュアルゲート構造のＣＭＯＳ型半導体装
置及びその製造方法に関する。The present invention relates to a MOS type semiconductor device having a wiring layer formed by laminating a polycrystalline silicon layer and a metal layer or a metal compound layer, and a method of manufacturing the same. Alternatively, the present invention provides a wiring layer formed by laminating a polycrystalline silicon layer containing an n-type impurity and a metal layer or a metal compound layer, and a polycrystalline silicon layer containing a p-type impurity and a metal layer or a metal compound. The present invention relates to a dual-gate CMOS semiconductor device having a wiring layer formed by stacking layers and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＮチャネルＭＯＳ型半導体装置とＰチャ
ネルＭＯＳ型半導体装置の両者で構成されるＣＭＯＳ型
半導体装置は、低消費電力、高速動作といった特徴を有
するため、メモリ回路やロジック回路をはじめ、多くの
ＬＳＩ構成デバイスとして広く用いられている。また、
高集積化と共に、半導体装置のゲート長の微細化も行な
われ、現在では、ゲート長０．１μｍ以下のＭＯＳ型半
導体装置の室温での動作も確認されている。2. Description of the Related Art A CMOS semiconductor device composed of both an N-channel MOS semiconductor device and a P-channel MOS semiconductor device has features such as low power consumption and high-speed operation. It is widely used as many LSI constituent devices. Also,
The gate length of the semiconductor device has been miniaturized along with the increase in integration, and operation of a MOS type semiconductor device having a gate length of 0.1 μm or less at room temperature has been confirmed at present.
【０００３】ところで、従来、ＰチャネルＭＯＳ型半導
体装置のゲート電極は、半導体装置の製造プロセスの簡
略化、埋め込みチャネル型であるが故の高性能などの理
由から、ＮチャネルＭＯＳ型半導体装置と同じく、ｎ型
不純物がドープされた多結晶シリコン層と、金属化合物
層若しくは金属層の２層構造のゲート電極から成る。
尚、このような形態のゲート電極を、以下、ｎ+型ゲー
ト電極と呼ぶ。然るに、ディープサブミクロン世代以後
の半導体装置においては、埋め込みチャネル型では、短
チャネル効果の抑制が困難であるために、表面チャネル
型となるｐ+型ゲート電極とすることが有効であること
が知られている（例えば、特開平６−３１０６６６号公
報参照）。尚、ここで、ｐ+型ゲート電極とは、ｐ型不
純物がドープされた多結晶シリコン層と、金属化合物層
若しくは金属層の２層構造のゲート電極を意味する。Conventionally, the gate electrode of a P-channel MOS type semiconductor device is the same as the N-channel MOS type semiconductor device because of the simplification of the manufacturing process of the semiconductor device and the high performance due to the buried channel type. , A polycrystalline silicon layer doped with an n-type impurity and a gate electrode having a two-layer structure of a metal compound layer or a metal layer.
The gate electrode having such a configuration is hereinafter referred to as an n + -type gate electrode. However, in semiconductor devices of the deep sub-micron and subsequent generations, it is known that it is effective to use a surface channel type p + type gate electrode because it is difficult to suppress a short channel effect in a buried channel type. (See, for example, JP-A-6-310666). Here, the p + -type gate electrode means a gate electrode having a two-layer structure of a polycrystalline silicon layer doped with a p-type impurity and a metal compound layer or a metal layer.
【０００４】[0004]
【発明が解決しようとする課題】ＮチャネルＭＯＳ型半
導体装置においてｎ+型ゲート電極を形成するために
は、ゲート電極を構成する多結晶シリコン層にヒ素（Ａ
ｓ）やリン（Ｐ）をイオン注入する。一方、Ｐチャネル
ＭＯＳ型半導体装置において、ｐ+型ゲート電極を形成
するために、ゲート電極を構成する多結晶シリコン層に
ホウ素（Ｂ）やＢＦ2をイオン注入すればよい。尚、こ
のようなゲート電極構造を有するＣＭＯＳ型半導体装置
は、デュアルゲート構造のＣＭＯＳ型半導体装置と呼ば
れる。In order to form an n.sup. + Type gate electrode in an N channel MOS type semiconductor device, arsenic (A) is added to a polycrystalline silicon layer forming a gate electrode.
s) and phosphorus (P) are ion-implanted. On the other hand, in a P-channel MOS semiconductor device, boron (B) or BF 2 may be ion-implanted into a polycrystalline silicon layer forming a gate electrode in order to form a p + -type gate electrode. Note that a CMOS semiconductor device having such a gate electrode structure is referred to as a dual gate CMOS semiconductor device.
【０００５】然るに、ゲート電極を、多結晶シリコン層
と金属シリサイド層とを積層した配線構造（ポリサイド
構造）や、多結晶シリコン層と金属層とを積層した配線
構造から構成した場合、金属シリサイド層若しくは金属
層中の不純物の拡散速度は、シリコンや酸化シリコン
（ＳｉＯ2）と比較して非常に速い（拡散係数が約４桁
も高い）。その結果、ｎ+型ゲート電極中の不純物とｐ+
型ゲート電極中の不純物とが相互拡散してしまい、多結
晶シリコン中の不純物を補償してしまう。このような現
象が発生すると、多結晶シリコン中のフェルミレベルの
変動、あるいは又、ゲート電圧印加時にゲート電極が空
乏化することによる閾値電圧（Ｖth）の変動が生じ、半
導体装置の特性を低下させる原因となる。However, when the gate electrode has a wiring structure (polycide structure) in which a polycrystalline silicon layer and a metal silicide layer are laminated, or a wiring structure in which a polycrystalline silicon layer and a metal layer are laminated, a metal silicide layer is formed. Alternatively, the diffusion rate of impurities in the metal layer is very high (diffusion coefficient is about four orders of magnitude higher) than silicon or silicon oxide (SiO 2 ). As a result, impurities in the n + -type gate electrode and p +
The impurities in the mold gate electrode are mutually diffused, and the impurities in the polycrystalline silicon are compensated. When such a phenomenon occurs, a change in the Fermi level in the polycrystalline silicon or a change in the threshold voltage (V th ) due to depletion of the gate electrode when a gate voltage is applied occurs, thereby deteriorating the characteristics of the semiconductor device. This can cause
【０００６】図１０を用いて、従来技術に基づくデュア
ルゲート構造のＣＭＯＳ型半導体装置の製造方法におけ
る問題を説明する。ゲート電極１００Ａ，１００Ｂは、
例えばＷＳｉxから成る金属シリサイド層１０２Ａ，１
０２Ｂと多結晶シリコン層１０１Ａ，１０１Ｂから成る
タングステンポリサイド構造を有する。そして、Ｎチャ
ネルＭＯＳ型半導体装置のゲート電極１００Ａ及びＰチ
ャネルＭＯＳ型半導体装置のゲート電極１００Ｂを構成
する金属シリサイド層１０２Ａ，１０２Ｂのそれぞれ
に、ｎ型不純物（例えばリン）及びｐ型不純物（例えば
ホウ素）がそれぞれドーピングされているものとする。
このように、不純物が金属シリサイド層１０２Ａ，１０
２Ｂ中に高濃度で分布している状態で高温熱処理（例え
ば活性化アニール処理）を行うと、リンは、金属シリサ
イド層１０２Ａ，１０２Ｂ中を拡散してＰチャネルＭＯ
Ｓ型半導体装置のゲート電極１００Ｂを構成する多結晶
シリコン層１０１Ｂ中に拡散する。一方、ホウ素は、金
属シリサイド層１０２Ｂ，１０２Ａ中を拡散してＮチャ
ネルＭＯＳ型半導体装置のゲート電極１００Ａを構成す
る多結晶シリコン層１０１Ａ中に拡散する。尚、多結晶
シリコン層１０１Ａ，１０１Ｂ中若しくは表面に高濃度
の不純物がドーピングされている場合にも、同様の現象
が発生する。A problem in a method of manufacturing a CMOS type semiconductor device having a dual gate structure based on the prior art will be described with reference to FIG. The gate electrodes 100A and 100B are
For example, a metal consisting of WSi x silicide layer 102A, 1
02B and a polycrystalline silicon layer 101A, 101B. An n-type impurity (for example, phosphorus) and a p-type impurity (for example, boron) are respectively added to the metal silicide layers 102A and 102B constituting the gate electrode 100A of the N-channel MOS type semiconductor device and the gate electrode 100B of the P-channel MOS type semiconductor device. ) Are respectively doped.
As described above, the impurities are removed from the metal silicide layers 102A and 102A, 10A.
When a high-temperature heat treatment (eg, activation annealing treatment) is performed in a state of being distributed at a high concentration in 2B, phosphorus diffuses in the metal silicide layers 102A and 102B to form a P-channel MO.
It diffuses into the polycrystalline silicon layer 101B constituting the gate electrode 100B of the S-type semiconductor device. On the other hand, boron diffuses in the metal silicide layers 102B and 102A and diffuses in the polycrystalline silicon layer 101A constituting the gate electrode 100A of the N-channel MOS type semiconductor device. Note that a similar phenomenon occurs even when the polycrystalline silicon layers 101A and 101B or the surface is doped with a high concentration of impurities.
【０００７】多結晶シリコン層と金属シリサイド層を積
層して成る配線層を有する半導体装置の製造において、
多結晶シリコン層の下に不純物含有ガラス層を形成し、
その上に多結晶シリコン層をアモルファス状態で形成
し、結晶化アニールを施し、そして不純物含有ガラス層
からの不純物拡散アニールを施す方法が、例えば特開平
３−３５５２３号公報から公知である。この特開平３−
３５５２３号公報には、更に、多結晶シリコン層をアモ
ルファス状態で形成し、結晶化アニールを施し、次に、
多結晶シリコン層に不純物をイオン注入した後、不純物
活性化アニールを施し、あるいは又、不純物熱拡散法に
よって多結晶シリコン層に不純物をドープする方法が開
示されている。これによって、多結晶シリコンのグレイ
ンサイズを大きくすることができ、金属シリサイド層と
多結晶シリコン層との界面が、熱処理を施されても安定
となる。In the manufacture of a semiconductor device having a wiring layer formed by laminating a polycrystalline silicon layer and a metal silicide layer,
Forming an impurity-containing glass layer under the polycrystalline silicon layer,
A method of forming a polycrystalline silicon layer thereon in an amorphous state, performing crystallization annealing, and performing impurity diffusion annealing from an impurity-containing glass layer is known, for example, from JP-A-3-35523. This Japanese Unexamined Patent Publication No.
Japanese Patent No. 35523 further discloses that a polycrystalline silicon layer is formed in an amorphous state, crystallization annealing is performed,
A method is disclosed in which impurity activation annealing is performed after ion implantation of impurities into a polycrystalline silicon layer, or an impurity is doped into a polycrystalline silicon layer by an impurity thermal diffusion method. As a result, the grain size of the polycrystalline silicon can be increased, and the interface between the metal silicide layer and the polycrystalline silicon layer becomes stable even when heat treatment is performed.
【０００８】また、多結晶シリコン層と金属シリサイド
層を積層して成る配線層を有する半導体装置の製造にお
いて、素子分離領域及びゲート絶縁膜が形成された半導
体基板上に非晶質シリコン層を形成し、第１のＭＯＳＦ
ＥＴが形成される領域上の非晶質シリコン層に第１導電
型の不純物を注入し、第２のＭＯＳＦＥＴが形成される
領域上の非晶質シリコン層に第２導電型の不純物を注入
し、熱処理することによって非晶質シリコン層を多結晶
シリコン層とし、この多結晶シリコン層上に金属シリサ
イド層を形成する技術が、例えば特開平７−３７９９２
号公報から公知である。In the manufacture of a semiconductor device having a wiring layer formed by laminating a polycrystalline silicon layer and a metal silicide layer, an amorphous silicon layer is formed on a semiconductor substrate on which an element isolation region and a gate insulating film are formed. And the first MOSF
An impurity of the first conductivity type is implanted into the amorphous silicon layer on the region where the ET is formed, and an impurity of the second conductivity type is implanted into the amorphous silicon layer on the region where the second MOSFET is formed. A technique of forming an amorphous silicon layer into a polycrystalline silicon layer by heat treatment and forming a metal silicide layer on the polycrystalline silicon layer is disclosed in, for example, Japanese Patent Laid-Open No. 7-37992.
It is known from US Pat.
【０００９】しかしながら、特開平３−３５５２３号公
報あるいは特開平７−３７９９２号公報に開示された半
導体装置の製造方法においては、結晶化アニール処理
と、イオン注入された不純物の活性化アニール処理や不
純物熱拡散処理が別の工程であり、半導体装置の製造プ
ロセスが複雑になり、しかも、結晶化アニール処理時間
とイオン注入された不純物の活性化アニール処理時間の
総和が長くなるという問題がある。特開平３−３５５２
３号公報あるいは特開平７−３７９９２号公報と特開平
６−３１０６６６号公報に開示された半導体装置の製造
方法を組合せた場合も同様である。However, in the method of manufacturing a semiconductor device disclosed in JP-A-3-35523 or JP-A-7-37992, crystallization annealing, activation annealing of ion-implanted impurities, The thermal diffusion process is another step, which complicates the manufacturing process of the semiconductor device, and has a problem that the total time of the crystallization annealing process and the activation annealing process of the ion-implanted impurities becomes long. JP-A-3-3552
The same applies to the case where the method of manufacturing a semiconductor device disclosed in Japanese Patent Application Laid-Open No. 3-37992 and Japanese Patent Application Laid-Open No. 7-37992 and Japanese Patent Application Laid-Open No. 6-310666 are combined.
【００１０】また、特開平３−３５５２３号公報に開示
された半導体装置の製造方法において、多結晶シリコン
層の下に不純物含有ガラス層が形成されている場合、従
来の多結晶シリコン層から構成されたゲート電極よりも
半導体装置の信頼性が低下する虞がある。In the method of manufacturing a semiconductor device disclosed in Japanese Patent Application Laid-Open No. 3-35523, when an impurity-containing glass layer is formed under a polycrystalline silicon layer, the semiconductor device is formed of a conventional polycrystalline silicon layer. The reliability of the semiconductor device may be lower than that of the gate electrode.
【００１１】従って、本発明の第１の目的は、ゲート電
極の製造プロセスの簡略化を図ることができるＭＯＳ型
半導体装置及びその製造方法を提供することにある。本
発明の第２の目的は、デュアルゲート構造のＣＭＯＳ型
半導体装置の製造において、ｎ+型ゲート電極とｐ+型ゲ
ート電極内の不純物が相互拡散する結果、半導体装置の
特性が低下するといった問題を解決し得る、デュアルゲ
ート構造のＣＭＯＳ型半導体装置及びその製造方法を提
供することにある。更に、本発明の第３の目的は、より
高い信頼性を有するゲート電極を備えたＭＯＳ型半導体
装置あるいはデュアルゲート構造のＣＭＯＳ型半導体装
置を提供することにある。Accordingly, it is a first object of the present invention to provide a MOS type semiconductor device and a method for manufacturing the same, which can simplify the manufacturing process of the gate electrode. A second object of the present invention is to reduce the characteristics of the semiconductor device as a result of mutual diffusion of impurities in the n + -type gate electrode and the p + -type gate electrode in the manufacture of a CMOS semiconductor device having a dual gate structure. It is an object of the present invention to provide a CMOS semiconductor device having a dual gate structure and a method of manufacturing the same, which can solve the above problem. A third object of the present invention is to provide a MOS type semiconductor device having a gate electrode having higher reliability or a CMOS type semiconductor device having a dual gate structure.
【００１２】[0012]
【課題を解決するための手段】上記の第１の目的を達成
するための本発明のＭＯＳ型半導体装置の製造方法は、
多結晶シリコン層と金属層若しくは金属化合物層とを積
層して成る配線層を有するＭＯＳ型半導体装置の製造方
法であって、（イ）非晶質シリコン層を絶縁膜上に堆積
させた後、該非晶質シリコン層にｎ型若しくはｐ型の不
純物をイオン注入する工程と、（ロ）アニール処理を行
い、該非晶質シリコン層を結晶化して多結晶シリコン層
を形成すると共に、該不純物を多結晶シリコン層内に拡
散させる工程と、（ハ）該多結晶シリコン層上に金属層
若しくは金属化合物層を形成する工程と、（ニ）該金属
層若しくは金属化合物層並びに多結晶シリコン層をパタ
ーニングしてゲート電極を形成する工程、から成り、ア
ニール処理の昇温開始温度を５５０乃至７００゜Ｃ、よ
り好ましくは６００乃至６５０゜Ｃとし、昇温終了温度
を８００乃至９００゜Ｃとすることを特徴とする。アニ
ール処理の昇温開始温度が５５０゜Ｃ未満では非晶質シ
リコン層の結晶化が生じ難い。一方、アニール処理の昇
温開始温度が７００゜Ｃを超える場合、核発生が早す
ぎ、大粒径の多結晶シリコンを得ることが困難となる。
また、昇温終了温度が８００゜Ｃ未満では、不純物を多
結晶シリコン層内に拡散させることが困難となり、昇温
終了温度が９００゜Ｃを超えると、ホウ素が絶縁膜を突
き抜ける虞がある。To achieve the first object, a method of manufacturing a MOS type semiconductor device according to the present invention comprises:
A method of manufacturing a MOS type semiconductor device having a wiring layer formed by laminating a polycrystalline silicon layer and a metal layer or a metal compound layer, comprising: (a) depositing an amorphous silicon layer on an insulating film; A step of ion-implanting n-type or p-type impurities into the amorphous silicon layer, and (b) annealing treatment to crystallize the amorphous silicon layer to form a polycrystalline silicon layer, (C) forming a metal layer or a metal compound layer on the polycrystalline silicon layer; and (d) patterning the metal layer, the metal compound layer, and the polycrystalline silicon layer. Forming a gate electrode by annealing, the temperature at which the temperature of the annealing process starts to increase is set to 550 to 700 ° C., more preferably 600 to 650 ° C. °, characterized in that the C. If the temperature at which the temperature of the annealing process starts to rise is lower than 550 ° C., the crystallization of the amorphous silicon layer hardly occurs. On the other hand, if the temperature at which the temperature of the annealing process starts to rise exceeds 700 ° C., nuclei are generated too quickly, and it becomes difficult to obtain polycrystalline silicon having a large grain size.
If the temperature rise end temperature is lower than 800 ° C., it becomes difficult to diffuse impurities into the polycrystalline silicon layer. If the temperature rise end temperature exceeds 900 ° C., boron may penetrate the insulating film.
【００１３】本発明のＭＯＳ型半導体装置の製造方法に
おいては、上記の第１の目的に加え上記の第３の目的を
達成するために、前記工程（イ）の前に、絶縁膜上に多
結晶シリコン層を堆積させ、前記工程（イ）において、
該多結晶シリコン層上に非晶質シリコン層を堆積させ、
前記工程（ロ）において、非晶質シリコン層の下に堆積
させた多結晶シリコン層にも不純物を拡散させることが
好ましい。この場合、絶縁膜上に堆積させた多結晶シリ
コン層の厚さは薄いほど好ましく、２０乃至１００ｎｍ
とすることが望ましい。また、この多結晶シリコン層上
に堆積させた非晶質シリコン層の厚さは、特性上は厚い
ほど好ましいが、加工後の段差を考慮すると、２０乃至
１００ｎｍ程度とすることが望ましい。尚、絶縁膜上に
化学的気相成長法（ＣＶＤ法）にて多結晶シリコン層を
堆積させるときの堆積温度を５８０乃至８００゜Ｃ、好
ましくは５８０乃至６５０゜Ｃとし、多結晶シリコン層
上に化学的気相成長法（ＣＶＤ法）にて非晶質シリコン
層を堆積させるときの堆積温度を４５０乃至５８０゜
Ｃ、好ましくは５００乃至５８０゜Ｃとすることが望ま
しい。In the method of manufacturing a MOS semiconductor device according to the present invention, in order to achieve the third object in addition to the first object, a plurality of insulating films are formed on the insulating film before the step (a). Depositing a crystalline silicon layer, and in said step (a),
Depositing an amorphous silicon layer on the polycrystalline silicon layer,
In the step (b), it is preferable that the impurity is also diffused into the polycrystalline silicon layer deposited under the amorphous silicon layer. In this case, the thickness of the polycrystalline silicon layer deposited on the insulating film is preferably as small as possible,
It is desirable that The thickness of the amorphous silicon layer deposited on the polycrystalline silicon layer is preferably thicker in terms of characteristics, but is preferably about 20 to 100 nm in consideration of the step after processing. The deposition temperature when depositing the polycrystalline silicon layer on the insulating film by a chemical vapor deposition method (CVD method) is 580 to 800 ° C., preferably 580 to 650 ° C. The deposition temperature when depositing an amorphous silicon layer by chemical vapor deposition (CVD) is preferably 450 to 580 ° C., and more preferably 500 to 580 ° C.
【００１４】上記の第２の目的を達成するための本発明
のデュアルゲート構造のＣＭＯＳ型半導体装置の製造方
法は、ｎ型不純物を含有する多結晶シリコン層と金属層
若しくは金属化合物層とを積層して成る配線層と、ｐ型
不純物を含有する多結晶シリコン層と金属層若しくは金
属化合物層とを積層して成る配線層とを有するデュアル
ゲート構造のＣＭＯＳ型半導体装置の製造方法であっ
て、 （イ）非晶質シリコン層を絶縁膜上に堆積させた後、Ｎ
チャネルＭＯＳ型半導体装置形成予定領域の該非晶質シ
リコン層にｎ型の不純物をイオン注入し、ＰチャネルＭ
ＯＳ型半導体装置形成予定領域の該非晶質シリコン層に
ｐ型の不純物をイオン注入する工程と、 （ロ）アニール処理を行い、該非晶質シリコン層を結晶
化して多結晶シリコン層を形成すると共に、該不純物を
多結晶シリコン層内に拡散させる工程と、 （ハ）該多結晶シリコン層上に金属層若しくは金属化合
物層を形成する工程と、 （ニ）該金属層若しくは金属化合物層並びに多結晶シリ
コン層をパターニングしてゲート電極を形成する工程、
から成り、アニール処理の昇温開始温度を５５０乃至７
００゜Ｃ、より好ましくは６００乃至６５０゜Ｃとし、
昇温終了温度を８００乃至９００゜Ｃとすることを特徴
とする。According to a second aspect of the present invention, there is provided a method of manufacturing a CMOS type semiconductor device having a dual gate structure, comprising stacking a polycrystalline silicon layer containing an n-type impurity and a metal layer or a metal compound layer. And a wiring layer formed by laminating a polycrystalline silicon layer containing a p-type impurity and a metal layer or a metal compound layer. (A) After depositing an amorphous silicon layer on the insulating film,
An n-type impurity is ion-implanted into the amorphous silicon layer in the region where the channel MOS type semiconductor device is to be formed.
A step of ion-implanting a p-type impurity into the amorphous silicon layer in the region where the OS-type semiconductor device is to be formed; and (b) performing an annealing treatment to crystallize the amorphous silicon layer to form a polycrystalline silicon layer. Diffusing the impurities into the polycrystalline silicon layer; (c) forming a metal layer or a metal compound layer on the polycrystalline silicon layer; and (d) forming the metal layer or the metal compound layer and the polycrystal. Patterning a silicon layer to form a gate electrode,
550 to 7 in the annealing process.
00 ° C, more preferably 600 to 650 ° C ,
The temperature rise end temperature is set to 800 to 900 ° C.
【００１５】本発明のデュアルゲート構造のＣＭＯＳ型
半導体装置の製造方法においては、上記の第２の目的に
加え上記の第３の目的を達成するために、前記工程
（イ）の前に、絶縁膜上に多結晶シリコン層を堆積さ
せ、前記工程（イ）において、該多結晶シリコン層上に
非晶質シリコン層を堆積させ、前記工程（ロ）におい
て、非晶質シリコン層の下に堆積させた多結晶シリコン
層にも不純物を拡散させることが望ましい。この場合、
絶縁膜上に堆積させた多結晶シリコン層の厚さは薄いほ
ど好ましく、２０乃至１００ｎｍとすることが望まし
い。また、この多結晶シリコン層上に堆積させた非晶質
シリコン層の厚さは、特性上は厚いほど好ましいが、加
工後の段差を考慮すると、２０乃至１００ｎｍ程度とす
ることが望ましい。尚、絶縁膜上に化学的気相成長法
（ＣＶＤ法）にて多結晶シリコン層を堆積させるときの
堆積温度を５８０乃至８００゜Ｃ、好ましくは５８０乃
至６５０゜Ｃとし、多結晶シリコン層上に化学的気相成
長法（ＣＶＤ法）にて非晶質シリコン層を堆積させると
きの堆積温度を４５０乃至５８０゜Ｃ、好ましくは５０
０乃至５８０゜Ｃとすることが望ましい。In the method of manufacturing a CMOS type semiconductor device having a dual gate structure according to the present invention, in order to achieve the third object in addition to the second object, an insulating layer is required before the step (a). Depositing a polycrystalline silicon layer on the film; depositing an amorphous silicon layer on the polycrystalline silicon layer in the step (a); depositing an amorphous silicon layer under the amorphous silicon layer in the step (b) It is desirable to diffuse the impurity also into the polycrystalline silicon layer. in this case,
The thickness of the polycrystalline silicon layer deposited on the insulating film is preferably as small as possible, more preferably, 20 to 100 nm. The thickness of the amorphous silicon layer deposited on the polycrystalline silicon layer is preferably thicker in terms of characteristics, but is preferably about 20 to 100 nm in consideration of the step after processing. The deposition temperature when depositing the polycrystalline silicon layer on the insulating film by a chemical vapor deposition method (CVD method) is 580 to 800 ° C., preferably 580 to 650 ° C. The deposition temperature when depositing an amorphous silicon layer by chemical vapor deposition (CVD) is 450 to 580 ° C., preferably 50 ° C.
It is desirable that the temperature be 0 to 580 ° C.
【００１６】本発明のＭＯＳ型半導体装置の製造方法若
しくはデュアルゲート構造のＣＭＯＳ型半導体装置の製
造方法においては、少なくとも６００乃至８００゜Ｃの
範囲のアニール温度において、昇温速度を０．１乃至１
０゜Ｃ／分、好ましくは０．１乃至５゜Ｃ／分とするこ
とが、非晶質シリコンを結晶化する際の核発生速度を低
下させ、大きな粒径（グレインサイズ）の多結晶シリコ
ンを形成することで粒界を減少させるといった観点から
好ましい。この場合、昇温完了後、昇温終了温度を０乃
至９０分間、好ましくは０乃至３０分間、保持すること
が望ましい。In the method of manufacturing a MOS type semiconductor device or the method of manufacturing a CMOS type semiconductor device having a dual gate structure according to the present invention, the rate of temperature rise is 0.1 to 1 at an annealing temperature of at least 600 to 800 ° C.
0 ° C./min, preferably 0.1 to 5 ° C./min, lowers the nucleation rate during crystallization of amorphous silicon and increases the polycrystalline silicon grain size (grain size). Is preferable from the viewpoint of reducing grain boundaries. In this case, after the completion of the heating, it is desirable to maintain the heating end temperature for 0 to 90 minutes, preferably 0 to 30 minutes.
【００１７】上記第１及び第３の目的を達成するための
本発明のＭＯＳ型半導体装置は、絶縁膜上に、不純物を
含有する多結晶シリコン層と金属層若しくは金属化合物
層とを積層して成る配線層を有し、該多結晶シリコン層
は、多結晶シリコンから成る下層と、非晶質シリコンを
結晶化して得られた多結晶シリコンから成る上層の２層
構造を有することを特徴とする。この場合、下層の厚さ
を２０乃至１００ｎｍとし、上層の厚さを２０乃至１０
０ｎｍとすることが好ましい。In order to achieve the first and third objects, the MOS type semiconductor device according to the present invention is characterized in that a polycrystalline silicon layer containing impurities and a metal layer or a metal compound layer are laminated on an insulating film. Wherein the polycrystalline silicon layer has a two-layer structure of a lower layer made of polycrystalline silicon and an upper layer made of polycrystalline silicon obtained by crystallizing amorphous silicon. . In this case, the lower layer has a thickness of 20 to 100 nm and the upper layer has a thickness of 20 to 10 nm.
It is preferably set to 0 nm.
【００１８】上記第２及び第３の目的を達成するための
本発明のデュアルゲート構造のＣＭＯＳ型半導体装置
は、ｎ型不純物を含有する多結晶シリコン層と金属層若
しくは金属化合物層とを積層して成る配線層と、ｐ型不
純物を含有する多結晶シリコン層と金属層若しくは金属
化合物層とを積層して成る配線層とを有し、該多結晶シ
リコン層は、多結晶シリコンから成る下層と、非晶質シ
リコンを結晶化して得られた多結晶シリコンから成る上
層の２層構造を有することを特徴とする。この場合、下
層の厚さを２０乃至１００ｎｍとし、上層の厚さを２０
乃至１００ｎｍとすることが好ましい。In order to achieve the above-mentioned second and third objects, a CMOS semiconductor device having a dual gate structure according to the present invention comprises a polycrystalline silicon layer containing an n-type impurity and a metal layer or a metal compound layer. And a wiring layer formed by laminating a polycrystalline silicon layer containing a p-type impurity and a metal layer or a metal compound layer, wherein the polycrystalline silicon layer has a lower layer made of polycrystalline silicon, Characterized by having an upper two-layer structure made of polycrystalline silicon obtained by crystallizing amorphous silicon. In this case, the thickness of the lower layer is set to 20 to 100 nm, and the thickness of the upper layer is set to 20 nm.
It is preferable to set the thickness to 100 nm.
【００１９】本発明の半導体装置あるいはデュアルゲー
ト構造のＣＭＯＳ型半導体装置、あるいは又それらの製
造方法においては、ｐ型不純物としてホウ素（Ｂ）又は
ＢＦ2を用いることができるが、中でもホウ素を用いる
ことが、多結晶シリコン層中のフッ素の濃度を低減する
ことができ、しかもホウ素イオンが絶縁膜を突き抜ける
ことを抑制する上から好ましい。尚、ｎ型不純物とし
て、ヒ素（Ａｓ）やリン（Ｐ）、アンチモン（Ｓｂ）を
用いることができる。また、本発明の半導体装置及びそ
の製造方法、あるいは又、デュアルゲート構造のＣＭＯ
Ｓ型半導体装置及びその製造方法においては、金属化合
物として、タングステンシリサイド（ＷＳｉx）、モリ
ブデンシリサイド（ＭｏＳｉx）、チタンシリサイド
（ＴｉＳｉx）、タンタルシリサイド（ＴａＳｉx）、パ
ラジウムシリサイド（ＰｄＳｉx）といった金属シリサ
イドやＴｉＮを例示することができ、金属としてタング
ステンやモリブデン等の高融点金属を例示することがで
きるが、中でも、金属化合物層をタングステンシリサイ
ド（ＷＳｉx）から構成することが、セルフアラインシ
リサイドゲート構造における細線効果を抑制する上で好
ましい。In the semiconductor device of the present invention, the CMOS type semiconductor device having a dual gate structure, or the method of manufacturing the same, boron (B) or BF 2 can be used as a p-type impurity. However, it is preferable from the viewpoint that the concentration of fluorine in the polycrystalline silicon layer can be reduced and that boron ions are prevented from penetrating the insulating film. Note that arsenic (As), phosphorus (P), and antimony (Sb) can be used as the n-type impurity. Also, a semiconductor device and a method of manufacturing the same according to the present invention, or a CMO having a dual gate structure
In S-type semiconductor device and a manufacturing method thereof, as the metal compound, tungsten silicide (WSi x), molybdenum silicide (MoSi x), titanium silicide (TiSi x), tantalum silicide (TaSi x), such as palladium silicide (PdSi x) can be exemplified a metal silicide or TiN, it can be exemplified refractory metal tungsten or molybdenum as a metal, among others, may constitute the metal compound layer of tungsten silicide (WSi x), self-aligned silicide This is preferable for suppressing the thin line effect in the gate structure.
【００２０】尚、本発明の半導体装置の製造方法あるい
はデュアルゲート構造のＣＭＯＳ型半導体装置の製造方
法において、不純物を多結晶シリコン層内に拡散させる
とは、非晶質シリコン層を結晶化して多結晶シリコン層
を形成する段階において、同時に、不純物が結晶化前の
非晶質シリコン内に拡散し、あるいは、結晶化中（固相
成長中）の多結晶シリコン内に拡散し、あるいは又、結
晶化後（固相成長完了後）の多結晶シリコン内に拡散す
ることを意味する。In the method of manufacturing a semiconductor device of the present invention or the method of manufacturing a CMOS type semiconductor device having a dual gate structure, diffusing an impurity into a polycrystalline silicon layer means that an amorphous silicon layer is crystallized to form a polycrystalline silicon layer. In the step of forming the crystalline silicon layer, at the same time, impurities diffuse into amorphous silicon before crystallization, or into polycrystalline silicon during crystallization (during solid phase growth), or It means that it diffuses into polycrystalline silicon after chemical conversion (after completion of solid phase growth).
【００２１】本発明の半導体装置の製造方法あるいはデ
ュアルゲート構造のＣＭＯＳ型半導体装置の製造方法に
おいては、非晶質シリコン層にｎ型若しくはｐ型の不純
物をイオン注入した後にアニール処理を行うことによっ
て、非晶質シリコン層を結晶化して多結晶シリコン層を
形成すると共に（同時に）、不純物を多結晶シリコン層
内に拡散させる。それ故、従来技術と異なり、半導体装
置の製造工程が増加することがない。また、アニール処
理の昇温開始温度を５５０乃至７００゜Ｃとし、昇温終
了温度を８００乃至９００゜Ｃとすることによって、半
導体装置の製造工程数を削減することができ、しかも、
アニール処理の時間を短縮することができる。更には、
不純物を多結晶シリコン層内に拡散させた後、その上に
金属層若しくは金属化合物層を形成するので、金属化合
物層中若しくは金属層中を拡散する不純物を減少させる
ことができる。加えて、結晶化によって大粒径の多結晶
シリコンを形成することができ、粒界を減少させること
ができる。これらの結果、金属層中若しくは金属化合物
層中を拡散してきた不純物が多結晶シリコン層中に拡散
することを抑制でき、不純物の相互拡散による閾値電圧
の変動を抑制することができ、安定した特性を有する半
導体装置を得ることができる。In the method of manufacturing a semiconductor device of the present invention or the method of manufacturing a CMOS type semiconductor device having a dual gate structure, annealing is performed by ion-implanting n-type or p-type impurities into an amorphous silicon layer. Then, the amorphous silicon layer is crystallized to form a polycrystalline silicon layer (at the same time) and impurities are diffused into the polycrystalline silicon layer. Therefore, unlike the related art, the number of manufacturing steps of the semiconductor device does not increase. Further, by setting the temperature rise start temperature of the annealing process to 550 to 700 ° C. and the temperature rise end temperature to 800 to 900 ° C., the number of manufacturing steps of the semiconductor device can be reduced.
The time for the annealing process can be reduced. Furthermore,
After the impurity is diffused into the polycrystalline silicon layer, a metal layer or a metal compound layer is formed thereon, so that impurities diffused in the metal compound layer or the metal layer can be reduced. In addition, polycrystalline silicon having a large grain size can be formed by crystallization, so that grain boundaries can be reduced. As a result, the impurities diffused in the metal layer or the metal compound layer can be suppressed from diffusing into the polycrystalline silicon layer, the fluctuation of the threshold voltage due to the mutual diffusion of the impurities can be suppressed, and stable characteristics can be obtained. Can be obtained.
【００２２】本発明において、多結晶シリコン層を２層
構成とすることによって、絶縁膜（ゲート酸化膜）上に
従来と同様の条件で多結晶シリコン層を形成することが
でき、半導体装置の信頼性を維持することができる。In the present invention, by forming the polycrystalline silicon layer into a two-layer structure, the polycrystalline silicon layer can be formed on the insulating film (gate oxide film) under the same conditions as the conventional one, and the reliability of the semiconductor device can be improved. Sex can be maintained.
【００２３】[0023]
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described based on embodiments with reference to the drawings.
【００２４】（実施例１）実施例１においては、１層の
非晶質シリコン層を絶縁膜上に堆積させた後、非晶質シ
リコン層にｎ型若しくはｐ型の不純物をイオン注入す
る。尚、本発明の半導体装置の製造方法及びデュアルゲ
ート構造のＣＭＯＳ型半導体装置の製造方法は、実質的
には同じ工程を経るので、以下の実施例においては、専
らデュアルゲート構造のＣＭＯＳ型半導体装置の製造方
法を例にとり、半導体基板等の模式的な一部断面図であ
る図１〜図５を参照して説明する。Embodiment 1 In Embodiment 1, after one amorphous silicon layer is deposited on an insulating film, n-type or p-type impurities are ion-implanted into the amorphous silicon layer. Since the method of manufacturing a semiconductor device of the present invention and the method of manufacturing a CMOS type semiconductor device having a dual gate structure go through substantially the same steps, only the CMOS type semiconductor device having a dual gate structure will be described in the following embodiments. Will be described with reference to FIGS. 1 to 5 which are schematic partial cross-sectional views of a semiconductor substrate and the like.
【００２５】［工程−１００］先ず、公知の方法にて、
シリコン半導体基板から成る半導体基板１０に、例え
ば、９５０゜Ｃでのウエット酸化法を含むＬＯＣＯＳ法
に基づき素子分離領域１１を形成する。尚、素子分離領
域１１はトレンチ構造を有していてもよい。次いで、Ｎ
チャネルＭＯＳ型半導体装置形成予定領域にｐ型ウエル
の形成やパンチスルー阻止を目的とした埋め込み層形成
のためにイオン注入を行い、更に、閾値電圧（Ｖth）調
整のためのイオン注入を行ない、ＮチャネルＭＯＳ型半
導体装置形成予定領域１２を形成する。一方、Ｐチャネ
ルＭＯＳ型半導体装置形成予定領域にｎ型ウエルの形成
やパンチスルー阻止を目的とした埋め込み層形成のため
にイオン注入を行い、更に、閾値電圧（Ｖth）調整のた
めのイオン注入を行ない、ＰチャネルＭＯＳ型半導体装
置形成予定領域１３を形成する。こうして、図１の
（Ａ）に示す構造を得ることができる。尚、ｐ型ウエル
及びｎ型ウエルを形成した後、素子分離領域を形成して
もよい。[Step-100] First, by a known method,
An element isolation region 11 is formed on a semiconductor substrate 10 made of a silicon semiconductor substrate based on, for example, a LOCOS method including a wet oxidation method at 950 ° C. Note that the element isolation region 11 may have a trench structure. Then N
Ion implantation is performed to form a p-type well in a region where a channel MOS type semiconductor device is to be formed or to form a buried layer for the purpose of preventing punch-through, and further, ion implantation is performed for adjusting a threshold voltage (V th ). An N-channel MOS type semiconductor device forming region 12 is formed. On the other hand, ions are implanted into a region where a P-channel MOS type semiconductor device is to be formed, to form an n-type well and to form a buried layer for preventing punch-through, and furthermore, ion implantation for adjusting a threshold voltage (V th ). To form a P-channel MOS semiconductor device formation region 13. Thus, the structure shown in FIG. 1A can be obtained. After forming the p-type well and the n-type well, the element isolation region may be formed.
【００２６】［工程−１１０］その後、例えばＨ2／Ｏ2
ガスを使用し、半導体基板温度を８５０゜Ｃとしたパイ
ロジェニック酸化法により、例えば厚さ８ｎｍの絶縁膜
（ゲート酸化膜）１４を半導体基板１０の表面に形成す
る。[Step-110] Then, for example, H 2 / O 2
An insulating film (gate oxide film) 14 having a thickness of, for example, 8 nm is formed on the surface of the semiconductor substrate 10 by a pyrogenic oxidation method using a gas at a semiconductor substrate temperature of 850 ° C.
【００２７】次いで、非晶質シリコン層１５を絶縁膜１
４上に堆積させた後、非晶質シリコン層１５にｎ型若し
くはｐ型の不純物をイオン注入する。あるいは又、非晶
質シリコン層１５を絶縁膜１４上に堆積させた後、Ｎチ
ャネルＭＯＳ型半導体装置形成予定領域１２の非晶質シ
リコン層１５にｎ型の不純物をイオン注入し、Ｐチャネ
ルＭＯＳ型半導体装置形成予定領域１３の非晶質シリコ
ン層１５にｐ型の不純物をイオン注入する。具体的に
は、例えば、ＳｉＨ4を原料ガスとし、堆積温度を５５
０゜Ｃとした減圧ＣＶＤ法により、厚さ約１２０ｎｍの
非晶質シリコン層１５を全面に堆積させる（図１の
（Ｂ）参照）。Next, the amorphous silicon layer 15 is formed on the insulating film 1.
After being deposited on the substrate 4, n-type or p-type impurities are ion-implanted into the amorphous silicon layer 15. Alternatively, after the amorphous silicon layer 15 is deposited on the insulating film 14, an n-type impurity is ion-implanted into the amorphous silicon layer 15 in the N-channel MOS type semiconductor device forming region 12, and the P-channel MOS P-type impurities are ion-implanted into the amorphous silicon layer 15 in the region 13 where the type semiconductor device is to be formed. Specifically, for example, SiH 4 is used as a source gas, and the deposition temperature is 55
An amorphous silicon layer 15 having a thickness of about 120 nm is deposited on the entire surface by a low pressure CVD method at 0 ° C. (see FIG. 1B).
【００２８】そして、リソグラフィ技術に基づきパター
ニングされたレジストマスク１６Ａを用いて、Ｎチャネ
ルＭＯＳ型半導体装置形成予定領域１２に、例えば、加
速電圧１０ｋｅＶ、ドーズ量５×１０15／ｃｍ2の条件
で、リンをイオン注入する（図２の（Ａ）参照）。こう
して、ｎ型不純物がイオン注入された非晶質シリコン層
１５Ａが得られる。一方、パターニングしたレジストマ
スク１６Ｂを用いて、ＰチャネルＭＯＳ型半導体装置形
成予定領域１３に、例えば、加速電圧５ｋｅＶ、ドーズ
量５×１０15／ｃｍ2の条件で、ホウ素をイオン注入す
る（図２の（Ｂ）参照）。こうして、ｐ型不純物がイオ
ン注入された非晶質シリコン層１５Ｂが得られる。Then, using a resist mask 16A patterned based on the lithography technique, the N-channel MOS type semiconductor device forming region 12 is formed under the conditions of, for example, an acceleration voltage of 10 keV and a dose of 5 × 10 15 / cm 2 . Phosphorus is ion-implanted (see FIG. 2A). Thus, an amorphous silicon layer 15A into which an n-type impurity has been ion-implanted is obtained. On the other hand, using the patterned resist mask 16B, boron is ion-implanted into the region 13 where the P-channel MOS semiconductor device is to be formed, for example, under the conditions of an acceleration voltage of 5 keV and a dose of 5 × 10 15 / cm 2 (FIG. 2). (B)). Thus, an amorphous silicon layer 15B into which the p-type impurity has been ion-implanted is obtained.
【００２９】［工程−１２０］次いで、アニール処理を
行い、非晶質シリコン層１５Ａ，１５Ｂを結晶化して多
結晶シリコン層１７Ａ，１７Ｂを形成すると共に、不純
物を多結晶シリコン層１７Ａ，１７Ｂ内に拡散させる。
アニール処理の条件を以下のとおりとした。 昇温開始温度：６００゜Ｃ 昇温速度 ：５゜Ｃ／分 昇温終了温度：８００゜Ｃ 昇温終了後 ：８００゜Ｃで１０分間、その状態を保持[Step-120] Next, annealing is performed to crystallize the amorphous silicon layers 15A and 15B to form the polycrystalline silicon layers 17A and 17B, and to add impurities to the polycrystalline silicon layers 17A and 17B. Spread.
The conditions of the annealing treatment were as follows. Temperature rise start temperature: 600 ° C Temperature rise rate: 5 ° C / min Temperature rise end temperature: 800 ° C After temperature rise: 800 ° C for 10 minutes
【００３０】これによって、非晶質シリコンは結晶化さ
れ、ＣＶＤ法にて得られる多結晶シリコンよりも大きな
粒径の多結晶シリコンを得ることができ、粒界を減少さ
せることができる。しかも、イオン注入された不純物は
多結晶シリコン層１７Ａ，１７Ｂ内を拡散する。即ち、
半導体装置の製造工程数を削減し、アニール時間を短縮
しながら、多結晶シリコンの大粒径化、多結晶シリコン
層への不純物の拡散を行うことができる。As a result, the amorphous silicon is crystallized, so that polycrystalline silicon having a larger grain size than polycrystalline silicon obtained by the CVD method can be obtained, and the grain boundaries can be reduced. In addition, the ion-implanted impurities diffuse in the polysilicon layers 17A and 17B. That is,
It is possible to increase the grain size of polycrystalline silicon and diffuse impurities into the polycrystalline silicon layer while reducing the number of manufacturing steps of the semiconductor device and shortening the annealing time.
【００３１】［工程−１３０］その後、例えば、ＷＦ6
／ＳｉＨ4を原料ガスとし、堆積温度を３８０゜Ｃとし
た減圧ＣＶＤ法によって、厚さ７０ｎｍのタングステン
シリサイドから成る金属化合物層１８（金属シリサイド
層）を全面に堆積させる（図３参照）。[Step-130] Thereafter, for example, WF 6
A metal compound layer 18 (metal silicide layer) made of tungsten silicide having a thickness of 70 nm is deposited on the entire surface by a low pressure CVD method using / SiH 4 as a source gas and a deposition temperature of 380 ° C. (see FIG. 3).
【００３２】次いで、例えば、ＳｉＨ4／Ｏ2を原料ガス
とし、堆積温度を４２０゜ＣとしたＣＶＤ法により、Ｓ
ｉＯ2から成る厚さ１５０ｎｍのオフセット酸化膜１９
を全面に堆積させることが好ましい。オフセット酸化膜
１９を形成することによって、高濃度拡散領域（ソース
・ドレイン領域）を形成するためのイオン注入の際に不
純物が同時に金属化合物層１８中にイオン注入されるこ
とを防止でき、金属化合物層１８（場合によっては金属
層）中へ拡散する不純物を減少させることができる。Next, for example, by the CVD method using SiH 4 / O 2 as a source gas and the deposition temperature at 420 ° C.,
150 nm-thick offset oxide film 19 made of iO 2
Is preferably deposited on the entire surface. By forming the offset oxide film 19, it is possible to prevent impurities from being simultaneously ion-implanted into the metal compound layer 18 at the time of ion implantation for forming a high concentration diffusion region (source / drain region). Impurities that diffuse into layer 18 (and possibly a metal layer) can be reduced.
【００３３】［工程−１４０］その後、オフセット酸化
膜１９、金属化合物層１８並びに多結晶シリコン層１７
Ａ，１７Ｂをパターニングしてゲート電極２０Ａ，２０
Ｂを形成する（図４参照）。具体的には、リソグラフィ
技術に基づきパターニングされたレジストマスク（図示
せず）を用いて、オフセット酸化膜１９をフロロカーボ
ン系のエッチングガスにより異方性エッチングし、金属
化合物層１８及び多結晶シリコン層１７Ａ，１７ＢをＣ
ｌ2／Ｏ2をエッチングガスとして異方性エッチングす
る。尚、図４の紙面垂直方向にゲート電極２０Ａ，２０
Ｂのそれぞれは延びている。そして、かかるゲート電極
２０Ａ，２０Ｂは、隣接するＰチャネルＭＯＳ型半導体
装置及びＮチャネルＭＯＳ型半導体装置のゲート電極２
０Ｂ，２０Ａと一体に形成されている。図４の紙面垂直
方向にＮチャネルＭＯＳ型半導体装置及びＰチャネルＭ
ＯＳ型半導体装置を切断した状態は、図１０に示したデ
ュアルゲート構造のＣＭＯＳ型半導体装置の模式的な一
部断面図と同様である。[Step-140] Thereafter, the offset oxide film 19, the metal compound layer 18, and the polycrystalline silicon layer 17 are formed.
A, 17B are patterned to form gate electrodes 20A, 20B.
B is formed (see FIG. 4). Specifically, the offset oxide film 19 is anisotropically etched with a fluorocarbon-based etching gas using a resist mask (not shown) patterned based on a lithography technique, and the metal compound layer 18 and the polycrystalline silicon layer 17A are etched. , 17B to C
Anisotropic etching is performed using l 2 / O 2 as an etching gas. It should be noted that the gate electrodes 20A, 20A are perpendicular to the plane of FIG.
Each of B extends. The gate electrodes 20A and 20B are connected to the gate electrodes 2 of the adjacent P-channel MOS type semiconductor device and N-channel MOS type semiconductor device.
0B and 20A. An N-channel MOS type semiconductor device and a P-channel M
The cut-off state of the OS-type semiconductor device is the same as the schematic partial cross-sectional view of the dual-gate CMOS type semiconductor device shown in FIG.
【００３４】［工程−１５０］その後、公知の方法でＭ
ＯＳ型半導体装置若しくはデュアルゲート構造のＣＭＯ
Ｓ型半導体装置を完成させる。即ち、ＮチャネルＭＯＳ
型半導体装置形成予定領域１２に、例えば加速電圧２０
ｋｅＶ、ドーズ量５×１０13／ｃｍ2の条件でヒ素をイ
オン注入し、低濃度拡散領域２１Ａを形成する。また、
ＰチャネルＭＯＳ型半導体装置形成予定領域１３に、例
えば加速電圧２０ｋｅＶ、ドーズ量２×１０13／ｃｍ2
の条件でＢＦ2をイオン注入し、低濃度拡散領域２１Ｂ
を形成する。次いで、減圧ＣＶＤ法により厚さ１５０ｎ
ｍのＳｉＯ2を全面に堆積させた後、ＳｉＯ2を異方性エ
ッチングすることによってゲートサイドウオール２２を
形成する。[Step-150] Thereafter, M is added by a known method.
OS type semiconductor device or CMO with dual gate structure
The S-type semiconductor device is completed. That is, N-channel MOS
For example, an acceleration voltage 20
Arsenic is ion-implanted under the conditions of keV and a dose of 5 × 10 13 / cm 2 to form a low concentration diffusion region 21A. Also,
For example, an acceleration voltage of 20 keV and a dose of 2 × 10 13 / cm 2 are formed in the region 13 where the P-channel MOS semiconductor device is to be formed.
BF 2 is ion-implanted under the condition of
To form Next, a thickness of 150 n is formed by a low pressure CVD method.
After m m of SiO 2 is deposited on the entire surface, the gate side wall 22 is formed by anisotropically etching the SiO 2 .
【００３５】次に、ＮチャネルＭＯＳ型半導体装置形成
予定領域１２に、例えば加速電圧２０ｋｅＶ、ドーズ量
３×１０15／ｃｍ2の条件でヒ素をイオン注入し、高濃
度拡散領域（ソース・ドレイン領域）２３Ａを形成す
る。また、ＰチャネルＭＯＳ型半導体装置形成予定領域
１３に、例えば加速電圧２０ｋｅＶ、ドーズ量３×１０
15／ｃｍ2の条件でＢＦ2をイオン注入し、高濃度拡散領
域（ソース・ドレイン領域）２３Ｂを形成する。その
後、ラピッドサーマルアニール（ＲＴＡ）法により、１
０００゜Ｃ×１０秒の条件で、半導体基板１０にイオン
注入された不純物の活性化処理を行う。その後、全面に
絶縁層２４を形成し、高濃度拡散領域２３Ａ，２３Ｂの
上方の絶縁層２４に開口部を形成し、次いで、開口部内
を含む絶縁層２４上に、例えば、Ｔｉ層、ＴｉＮ層、ア
ルミニウム系合金から成る配線材料層を順次スパッタ法
にて形成した後、絶縁層２４上の配線材料層、ＴｉＮ
層，Ｔｉ層をパターニングし、配線２５を完成する（図
５参照）。尚、Ｔｉ層は、開口部底部の配線材料層と高
濃度拡散領域２３Ａ，２３Ｂとの間のコンタクト抵抗の
低減を意図して形成される。また、ＴｉＮ層は、開口部
底部の配線材料層が高濃度拡散領域２３Ａ，２３Ｂを突
き抜けることを防止するバリア層としての機能を有す
る。Next, arsenic is ion-implanted into the N-channel MOS type semiconductor device formation region 12 under the conditions of, for example, an acceleration voltage of 20 keV and a dose of 3 × 10 15 / cm 2 to form a high concentration diffusion region (source / drain region). ) 23A is formed. Further, for example, an acceleration voltage of 20 keV and a dose of 3 × 10
BF 2 is ion-implanted under the condition of 15 / cm 2 to form a high concentration diffusion region (source / drain region) 23B. Then, by rapid thermal annealing (RTA), 1
Under the condition of 000 ° C. × 10 seconds, an activation process of impurities implanted into the semiconductor substrate 10 is performed. Thereafter, an insulating layer 24 is formed on the entire surface, an opening is formed in the insulating layer 24 above the high concentration diffusion regions 23A and 23B, and then, for example, a Ti layer and a TiN layer are formed on the insulating layer 24 including the inside of the opening. , A wiring material layer made of an aluminum alloy is sequentially formed by a sputtering method, and then the wiring material layer on the insulating layer 24, TiN
The layer and the Ti layer are patterned to complete the wiring 25 (see FIG. 5). The Ti layer is formed for the purpose of reducing the contact resistance between the wiring material layer at the bottom of the opening and the high concentration diffusion regions 23A and 23B. Further, the TiN layer has a function as a barrier layer for preventing the wiring material layer at the bottom of the opening from penetrating through the high concentration diffusion regions 23A and 23B.
【００３６】（実施例２）実施例２においては、先ず、
絶縁膜上に多結晶シリコン層を堆積させ、次いで、この
多結晶シリコン層上に非晶質シリコン層を堆積させる。
また、不純物を拡散させる工程においては、非晶質シリ
コン層の下に堆積させた多結晶シリコン層にも不純物を
拡散させる。尚、実施例２におけるＭＯＳ型半導体装置
若しくはデュアルゲート構造のＣＭＯＳ型半導体装置に
おいては、多結晶シリコン層は、多結晶シリコンから成
る下層と、非晶質シリコンを結晶化して得られた多結晶
シリコンから成る上層の２層構造を有する。以下、半導
体基板等の模式的な一部断面図である図６〜図８を参照
して、実施例２を説明する。(Embodiment 2) In Embodiment 2, first,
A polycrystalline silicon layer is deposited on the insulating film, and then an amorphous silicon layer is deposited on the polycrystalline silicon layer.
In the step of diffusing the impurities, the impurities are also diffused into the polycrystalline silicon layer deposited under the amorphous silicon layer. In the MOS type semiconductor device or the CMOS type semiconductor device having the dual gate structure according to the second embodiment, the polycrystalline silicon layer includes a polycrystalline silicon lower layer and a polycrystalline silicon obtained by crystallizing amorphous silicon. Has a two-layer structure of an upper layer. Hereinafter, Example 2 will be described with reference to FIGS. 6 to 8 which are schematic partial cross-sectional views of a semiconductor substrate and the like.
【００３７】［工程−２００］先ず、公知の方法にて、
シリコン半導体基板から成る半導体基板１０に、ＬＯＣ
ＯＳ法に基づき素子分離領域１１を形成する。次いで、
ＮチャネルＭＯＳ型半導体装置形成予定領域１２及びＰ
チャネルＭＯＳ型半導体装置形成予定領域１３を形成す
る。この工程は、実施例１の［工程−１００］と同様と
することができる。[Step-200] First, by a known method,
LOC is applied to the semiconductor substrate 10 made of a silicon semiconductor substrate.
The element isolation region 11 is formed based on the OS method. Then
N-channel MOS type semiconductor device formation region 12 and P
A region 13 for forming a channel MOS type semiconductor device is formed. This step can be the same as [Step-100] in Example 1.
【００３８】［工程−２１０］その後、半導体基板１０
の表面に、例えばパイロジェニック酸化法により、例え
ば厚さ８ｎｍの絶縁膜（ゲート酸化膜）１４を形成す
る。この工程は、実施例１の［工程−１１０］と同様と
することができる。[Step-210] After that, the semiconductor substrate 10
An insulating film (gate oxide film) 14 having a thickness of, for example, 8 nm is formed on the surface of the substrate by, for example, a pyrogenic oxidation method. This step can be the same as [Step-110] in Example 1.
【００３９】［工程−２２０］次に、厚さ７０ｎｍの多
結晶シリコン層３０を、例えば、ＳｉＨ4を原料ガスと
し、堆積温度を６１０゜Ｃとした減圧ＣＶＤ法により全
面に堆積させる。[Step-220] Next, a polycrystalline silicon layer 30 having a thickness of 70 nm is deposited over the entire surface by, for example, low pressure CVD at 610 ° C. using SiH 4 as a source gas.
【００４０】［工程−２３０］次いで、非晶質シリコン
層１５を多結晶シリコン層３０上に堆積させた後、非晶
質シリコン層１５にｎ型若しくはｐ型の不純物をイオン
注入する。あるいは又、非晶質シリコン層１５を多結晶
シリコン層３０上に堆積させた後、ＮチャネルＭＯＳ型
半導体装置形成予定領域１２の非晶質シリコン層１５に
ｎ型の不純物をイオン注入し、ＰチャネルＭＯＳ型半導
体装置形成予定領域１３の非晶質シリコン層１５にｐ型
の不純物をイオン注入する。非晶質シリコン層１５の厚
さを５０ｎｍとすることを除き、この工程は、実質的に
実施例１の［工程−１１０］と同様とすることができ
る。こうして、ｎ型不純物及びｐ型不純物がそれぞれイ
オン注入された非晶質シリコン層１５Ａ，１５Ｂが得ら
れる。この状態を、図６に模式的な一部断面図で示す。[Step-230] Next, after the amorphous silicon layer 15 is deposited on the polycrystalline silicon layer 30, n-type or p-type impurities are ion-implanted into the amorphous silicon layer 15. Alternatively, after the amorphous silicon layer 15 is deposited on the polycrystalline silicon layer 30, an n-type impurity is ion-implanted into the amorphous silicon layer 15 in the N channel MOS type semiconductor device formation planned region 12, A p-type impurity is ion-implanted into the amorphous silicon layer 15 in the region 13 where the channel MOS type semiconductor device is to be formed. This step can be substantially the same as [Step-110] of the first embodiment, except that the thickness of the amorphous silicon layer 15 is set to 50 nm. Thus, the amorphous silicon layers 15A and 15B into which the n-type impurity and the p-type impurity are respectively ion-implanted are obtained. FIG. 6 shows this state in a schematic partial cross-sectional view.
【００４１】［工程−２４０］次いで、アニール処理を
行い、非晶質シリコン層１５Ａ，１５Ｂを結晶化して多
結晶シリコン層１７Ａ，１７Ｂを形成すると共に、不純
物を多結晶シリコン層１７Ａ，１７Ｂ内及び多結晶シリ
コン層３０内に拡散させる。これによって、ｎ型不純物
及びｐ型不純物がそれぞれ拡散された多結晶シリコン層
３０Ａ，３０Ｂが得られる。こうして、全体として見た
場合、多結晶シリコンから成る下層に相当する多結晶シ
リコン層３０Ａ，３０Ｂと、非晶質シリコンを結晶化し
て得られた多結晶シリコンから成る上層に相当する多結
晶シリコン層１７Ａ，１７Ｂの２層構造を有する多結晶
シリコン層が形成される。アニール処理の条件は、実施
例１の［工程−１２０］と同様とすることができる。[Step-240] Next, an annealing process is performed to crystallize the amorphous silicon layers 15A and 15B to form the polycrystalline silicon layers 17A and 17B, and to add impurities to the polycrystalline silicon layers 17A and 17B and the polycrystalline silicon layers 17A and 17B. Diffusion into the polycrystalline silicon layer 30. Thereby, polycrystalline silicon layers 30A and 30B in which n-type impurities and p-type impurities are respectively diffused are obtained. Thus, when viewed as a whole, the polycrystalline silicon layers 30A and 30B corresponding to the lower layer composed of polycrystalline silicon and the polycrystalline silicon layer corresponding to the upper layer composed of polycrystalline silicon obtained by crystallizing amorphous silicon A polycrystalline silicon layer having a two-layer structure of 17A and 17B is formed. The conditions of the annealing treatment can be the same as in [Step-120] of the first embodiment.
【００４２】［工程−２５０］その後、実施例１の［工
程−１３０］と同様に、例えば減圧ＣＶＤ法によって金
属化合物層１８（金属シリサイド層）を全面に堆積さ
せ、次いで、オフセット酸化膜１９を形成する。次い
で、実施例１の［工程−１４０］と同様に、オフセット
酸化膜１９、金属化合物層１８並びに多結晶シリコン層
１７Ａ，１７Ｂ、多結晶シリコン層３０Ａ，３０Ｂをパ
ターニングしてゲート電極２０を形成する（図７参
照）。その後、実施例１の［工程−１５０］と同様の工
程を経て、ＭＯＳ型半導体装置若しくはデュアルゲート
構造のＣＭＯＳ型半導体装置を完成させる（図８参
照）。[Step-250] Then, in the same manner as in [Step-130] of the first embodiment, a metal compound layer 18 (metal silicide layer) is deposited on the entire surface by, for example, a low pressure CVD method, and then the offset oxide film 19 is formed. Form. Next, similarly to [Step-140] of the first embodiment, the gate electrode 20 is formed by patterning the offset oxide film 19, the metal compound layer 18, the polycrystalline silicon layers 17A and 17B, and the polycrystalline silicon layers 30A and 30B. (See FIG. 7). Thereafter, through a process similar to [Process-150] of the first embodiment, a MOS semiconductor device or a CMOS semiconductor device having a dual gate structure is completed (see FIG. 8).
【００４３】（実施例３）実施例２に基づき作製された
ＮチャネルＭＯＳ型半導体装置と、その近傍に不純物源
を設けたテストパターンを作製した。尚、ＮチャネルＭ
ＯＳ型半導体装置のゲート電極から不純物源までの距離
を各種変えたテストパターンを作製した。そして、かか
るテストパターンにおけるＮチャネルＭＯＳ型半導体装
置の閾値電圧（Ｖth）の変動を評価した。その結果を図
９の（Ａ）に示す。また、ＰチャネルＭＯＳ型半導体装
置においても同様の評価を行った。その結果を図９の
（Ｂ）に示す。尚、アニール処理の条件は、実施例１の
［工程−１２０］と同様であり、アニール処理時間の合
計は５０分である。(Example 3) An N-channel MOS type semiconductor device manufactured based on Example 2 and a test pattern provided with an impurity source in the vicinity thereof were manufactured. Note that N channel M
Test patterns were prepared in which the distance from the gate electrode of the OS type semiconductor device to the impurity source was variously changed. Then, the fluctuation of the threshold voltage (V th ) of the N-channel MOS type semiconductor device in the test pattern was evaluated. The result is shown in FIG. The same evaluation was performed on a P-channel MOS semiconductor device. The results are shown in FIG. The annealing conditions are the same as in [Step-120] of Example 1, and the total annealing time is 50 minutes.
【００４４】尚、図９において、横軸は、不純物源から
ＭＯＳ型半導体装置のゲート電極までの距離であり、縦
軸は、不純物源のないＭＯＳ型半導体装置の閾値電圧
（Ｖth）とテストパターンにおけるＭＯＳ型半導体装置
の閾値電圧（Ｖth）と差（ΔＶth）である。▲印は、１
０００゜Ｃ×１０秒のみのアニール処理を行った場合を
示し、○印は、６５０゜Ｃ×１０時間のアニール処理の
後、１０００゜Ｃ×１０秒のアニール処理を行った場合
を示し、●印は、本発明に基づき、７００〜８００゜Ｃ
まで５゜Ｃ／分でランプアニール法によりアニール処理
を行い、次いで、８００゜Ｃ×１０分のアニール処理を
行った場合を示す。本発明の方法に基づくアニール処理
により、多結晶シリコンが大粒径化し、粒界が減少し、
その結果、多結晶シリコン層中に含まれる不純物の相互
拡散による閾値電圧（Ｖth）の変動が抑制できることが
判る。In FIG. 9, the horizontal axis represents the distance from the impurity source to the gate electrode of the MOS type semiconductor device, and the vertical axis represents the threshold voltage (V th ) of the MOS type semiconductor device without the impurity source and the test voltage. This is the difference (ΔV th ) from the threshold voltage (V th ) of the MOS semiconductor device in the pattern. ▲ is 1
A case where the annealing process was performed only at 000 ° C. × 10 seconds is shown, and a mark “場合” indicates a case where the annealing process was performed at 1000 ° C. × 10 seconds after the annealing process at 650 ° C. × 10 hours. The mark indicates that, according to the present invention, 700-800 ° C.
Up to 5 ° C./minute, an annealing process is performed by a lamp annealing method, and then an annealing process is performed at 800 ° C. × 10 minutes. The annealing treatment based on the method of the present invention increases the grain size of polycrystalline silicon, reduces grain boundaries,
As a result, it is found that the fluctuation of the threshold voltage (V th ) due to the mutual diffusion of the impurities contained in the polycrystalline silicon layer can be suppressed.
【００４５】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例にて説明した条件や各種の数値、成膜方
法は例示であり、適宜変更することができる。実施例に
おいては、金属シリサイドから成る金属化合物層をＣＶ
Ｄ法にて成膜したが、その代わりに、スパッタ法や蒸着
法にて形成することもできる。金属シリサイド層の代わ
りに、高融点金属から成る金属層やＴｉＮから成る金属
化合物層を、スパッタ法、電子ビーム蒸着法、ＣＶＤ法
等で形成してもよい。また、ＴｉＮ層やＴｉ層を、スパ
ッタ法、ＣＶＤ法等で形成してもよい。Although the present invention has been described based on the preferred embodiments, the present invention is not limited to these embodiments. The conditions, various numerical values, and film forming methods described in the embodiments are merely examples, and can be changed as appropriate. In the embodiment, the metal compound layer made of metal silicide is
Although the film was formed by the method D, the film may be formed by a sputtering method or an evaporation method instead. Instead of the metal silicide layer, a metal layer made of a high melting point metal or a metal compound layer made of TiN may be formed by a sputtering method, an electron beam evaporation method, a CVD method, or the like. Further, a TiN layer or a Ti layer may be formed by a sputtering method, a CVD method, or the like.
【００４６】実施例においては、非晶質シリコン層への
ｎ型不純物及びｐ型不純物の導入をそれぞれイオン注入
法にて行ったが、例えば、実施例１の［工程−１１０］
において、先ず、ｎ型不純物がドーピングされた非晶質
シリコン層を絶縁膜上に堆積させ、パターニングしたレ
ジストマスクを用いて、ＰチャネルＭＯＳ型半導体装置
形成予定領域に、例えばホウ素をイオン注入することに
よって、ｎ型不純物がドーピングされた非晶質シリコン
層１５Ａ及びｐ型不純物がイオン注入された非晶質シリ
コン層１５Ｂを得ることもできる。あるいは又、先ず、
ｐ型不純物がドーピングされた非晶質シリコン層を絶縁
膜上に堆積させ、パターニングしたレジストマスクを用
いて、ＮチャネルＭＯＳ型半導体装置形成予定領域に、
例えばリンをイオン注入することによって、ｎ型不純物
がイオン注入された非晶質シリコン層１５Ａ及びｐ型不
純物がドーピングされた非晶質シリコン層１５Ｂを得る
こともできる。In the embodiment, the introduction of the n-type impurity and the p-type impurity into the amorphous silicon layer was carried out by the ion implantation method, respectively.
First, an amorphous silicon layer doped with an n-type impurity is deposited on an insulating film, and boron is ion-implanted into a region where a P-channel MOS type semiconductor device is to be formed using a patterned resist mask. Thereby, the amorphous silicon layer 15A doped with the n-type impurity and the amorphous silicon layer 15B doped with the p-type impurity can be obtained. Or, first,
An amorphous silicon layer doped with a p-type impurity is deposited on an insulating film, and using a patterned resist mask,
For example, by implanting phosphorus ions, an amorphous silicon layer 15A into which an n-type impurity is ion-implanted and an amorphous silicon layer 15B into which a p-type impurity is doped can be obtained.
【００４７】[0047]
【発明の効果】本発明においては、不純物を多結晶シリ
コン層内に拡散させた後、その上に金属層若しくは金属
化合物層を形成するので、金属化合物層若しくは金属層
を拡散する不純物を減少させることができる。また、大
粒径の多結晶シリコンを形成することができるので、粒
界が減少し、金属層若しくは金属化合物層中を拡散して
きた不純物が多結晶シリコン層中に拡散することを抑制
できる。その結果、不純物の相互拡散による閾値電圧の
変動を抑制し得る。更には、非晶質シリコン層を結晶化
して多結晶シリコン層を形成すると共に、不純物を多結
晶シリコン層内に拡散させるので、製造工程が増加する
ことがない。しかも、アニール処理の昇温開始温度を５
５０乃至７００゜Ｃとし、昇温終了温度を８００乃至９
００゜Ｃとすることによって、工程数を削減し、アニー
ル時間を短縮しつつ、多結晶シリコンの大粒径化、不純
物の拡散を行うことができる。尚、多結晶シリコン層を
２層構成とすることで、絶縁膜（ゲート酸化膜）上に従
来と同様の条件で多結晶シリコン層を形成することがで
き、半導体装置の信頼性を維持することができる。According to the present invention, a metal layer or a metal compound layer is formed thereon after the impurities are diffused into the polycrystalline silicon layer. Therefore, the impurities that diffuse into the metal compound layer or the metal layer are reduced. be able to. In addition, since polycrystalline silicon having a large grain size can be formed, the number of grain boundaries is reduced, and the diffusion of impurities diffused in the metal layer or the metal compound layer into the polycrystalline silicon layer can be suppressed. As a result, a change in threshold voltage due to mutual diffusion of impurities can be suppressed. Furthermore, since the amorphous silicon layer is crystallized to form a polycrystalline silicon layer and impurities are diffused into the polycrystalline silicon layer, the number of manufacturing steps does not increase. In addition, the temperature for starting the annealing process is set to 5
50 to 700 ° C, and the temperature raising end temperature is 800 to 9
By setting the temperature to 00 ° C., the number of steps can be reduced, the annealing time can be reduced, and the grain size of polycrystalline silicon can be increased and impurities can be diffused. By forming the polycrystalline silicon layer into a two-layer structure, the polycrystalline silicon layer can be formed on the insulating film (gate oxide film) under the same conditions as the conventional one, and the reliability of the semiconductor device can be maintained. Can be.
【図１】実施例１の半導体装置の製造方法及びデュアル
ゲート構造のＣＭＯＳ型半導体装置の製造方法を説明す
るための半導体基板等の模式的な一部断面図である。FIG. 1 is a schematic partial cross-sectional view of a semiconductor substrate and the like for describing a method of manufacturing a semiconductor device of Example 1 and a method of manufacturing a CMOS-type semiconductor device having a dual-gate structure.
【図２】図１に引き続き、実施例１の方法を説明するた
めの半導体基板等の模式的な一部断面図である。FIG. 2 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining the method of the first embodiment, following FIG. 1;
【図３】図２に引き続き、実施例１の方法を説明するた
めの半導体基板等の模式的な一部断面図である。FIG. 3 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining the method of the first embodiment, following FIG. 2;
【図４】図３に引き続き、実施例１の方法を説明するた
めの半導体基板等の模式的な一部断面図である。FIG. 4 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining the method of the first embodiment, following FIG. 3;
【図５】図４に引き続き、実施例１の方法を説明するた
めの半導体基板等の模式的な一部断面図である。FIG. 5 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining the method of the first embodiment, following FIG. 4;
【図６】実施例２の半導体装置の製造方法及びデュアル
ゲート構造のＣＭＯＳ型半導体装置の製造方法を説明す
るための半導体基板等の模式的な一部断面図である。FIG. 6 is a schematic partial cross-sectional view of a semiconductor substrate and the like for describing a method for manufacturing a semiconductor device of Example 2 and a method for manufacturing a CMOS semiconductor device having a dual-gate structure.
【図７】図６に引き続き、実施例２の方法を説明するた
めの半導体基板等の模式的な一部断面図である。FIG. 7 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining the method of the second embodiment, following FIG. 6;
【図８】図７に引き続き、実施例２の方法を説明するた
めの半導体基板等の模式的な一部断面図である。FIG. 8 is a schematic partial cross-sectional view of a semiconductor substrate and the like for explaining the method of the second embodiment, following FIG. 7;
【図９】実施例３のテストパターンによる、アニール処
理条件と閾値電圧の変化分の関係を試験した結果を示す
図である。FIG. 9 is a diagram showing a test result of a relationship between an annealing process condition and a change in a threshold voltage according to a test pattern of Example 3.
【図１０】デュアルゲート構造のＣＭＯＳ型半導体装置
の模式的な一部断面図である。FIG. 10 is a schematic partial cross-sectional view of a CMOS type semiconductor device having a dual gate structure.
１０ 半導体基板 １１ 素子分離領域 １２ ＮチャネルＭＯＳ型半導体装置形成予定領域 １３ ＰチャネルＭＯＳ型半導体装置形成予定領域 １４ 絶縁膜（ゲート酸化膜） １５ 非晶質シリコン層 １６Ａ，１６Ｂ レジストマスク １７ 多結晶シリコン層 １８ 金属化合物層 １９ オフセット酸化膜 ２０ ゲート電極 ２１Ａ，２１Ｂ 低濃度拡散領域 ２２ ゲートサイドウオール ２３Ａ，２３Ｂ 高濃度拡散領域（ソース・ドレイン領
域） ２４ 絶縁層 ２５ 配線 ３０ 多結晶シリコン層DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 11 Element isolation region 12 N channel MOS type semiconductor device formation planned region 13 P channel MOS type semiconductor device planned formation region 14 Insulating film (gate oxide film) 15 Amorphous silicon layer 16A, 16B Resist mask 17 Polycrystalline silicon Layer 18 Metal compound layer 19 Offset oxide film 20 Gate electrode 21A, 21B Low concentration diffusion region 22 Gate sidewall 23A, 23B High concentration diffusion region (source / drain region) 24 Insulating layer 25 Wiring 30 Polycrystalline silicon layer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/2838 H01L 21/28 301 H01L 21/3205 H01L 27/092 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/2838 H01L 21/28 301 H01L 21/3205 H01L 27/092
Claims (9)
金属層若しくは金属化合物層とを積層して成る配線層
と、ｐ型不純物を含有する多結晶シリコン層と金属層若
しくは金属化合物層とを積層して成る配線層とを有する
デュアルゲート構造のＣＭＯＳ型半導体装置の製造方法
であって、 （イ）非晶質シリコン層を絶縁膜上に堆積させた後、Ｎ
チャネルＭＯＳ型半導体装置形成予定領域の該非晶質シ
リコン層にｎ型の不純物をイオン注入し、ＰチャネルＭ
ＯＳ型半導体装置形成予定領域の該非晶質シリコン層に
ｐ型の不純物をイオン注入する工程と、 （ロ）アニール処理を行い、該非晶質シリコン層を結晶
化して多結晶シリコン層を形成すると共に、該不純物を
多結晶シリコン層内に拡散させる工程と、 （ハ）該多結晶シリコン層上に金属層若しくは金属化合
物層を形成する工程と、 （ニ）該金属層若しくは金属化合物層並びに多結晶シリ
コン層をパターニングしてゲート電極を形成する工程、 から成り、 アニール処理の昇温開始温度を５５０乃至７００゜Ｃと
し、昇温終了温度を８００乃至９００゜Ｃとすることを
特徴とするデュアルゲート構造のＣＭＯＳ型半導体装置
の製造方法。 A wiring layer formed by laminating a polycrystalline silicon layer containing an n-type impurity and a metal layer or a metal compound layer; a polycrystalline silicon layer containing a p-type impurity and a metal layer or a metal compound layer; And (c) depositing an amorphous silicon layer on an insulating film, and then forming an N layer on the insulating film.
An n-type impurity is ion-implanted into the amorphous silicon layer in the region where the channel MOS type semiconductor device is to be formed.
A step of ion-implanting a p-type impurity into the amorphous silicon layer in the region where the OS-type semiconductor device is to be formed; and (b) performing an annealing treatment to crystallize the amorphous silicon layer to form a polycrystalline silicon layer. Diffusing the impurities into the polycrystalline silicon layer; (c) forming a metal layer or a metal compound layer on the polycrystalline silicon layer; and (d) forming the metal layer or the metal compound layer and the polycrystal. Forming a gate electrode by patterning a silicon layer, wherein the temperature at which the temperature of the annealing process starts to increase is 550 to 700 ° C., and the temperature at which the temperature rise ends is 800 to 900 ° C. A method of manufacturing a CMOS semiconductor device having a structure.
６５０゜Ｃとすることを特徴とする請求項１に記載のデ650 ° C., the data according to claim 1,
ュアルゲート構造のＣＭＯＳ型半導体装置の製造方法。A method for manufacturing a CMOS type semiconductor device having a dual gate structure.
アニール温度において、昇温速度を０．１乃至１０゜Ｃ
／分とすることを特徴とする請求項１に記載のデュアル
ゲート構造のＣＭＯＳ型半導体装置の製造方法。 3. An annealing temperature in the range of at least 600 to 800 ° C., wherein the rate of temperature increase is 0.1 to 10 ° C.
2. The method for manufacturing a CMOS semiconductor device having a dual gate structure according to claim 1 , wherein
アニール温度において、昇温速度を０．１乃至５゜Ｃ／At the annealing temperature, the heating rate is 0.1 to 5 ° C /
分とすることを特徴とする請求項３に記載のデュアルゲ4. The dual gear according to claim 3, wherein
ート構造のＣＭＯＳ型半導体装置の製造方法。A method for manufacturing a CMOS type semiconductor device having a gate structure.
間保持することを特徴とする請求項３又は請求項４に記
載のデュアルゲート構造のＣＭＯＳ型半導体装置の製造
方法。After completion 5. heating method of a CMOS type semiconductor device of a dual-gate structure according to claim 3 or claim 4, characterized in that retaining the warm end temperature 0 to 90 minutes.
シリコン層を堆積させ、 前記工程（イ）において、該多結晶シリコン層上に非晶
質シリコン層を堆積させ、 前記工程（ロ）において、非晶質シリコン層の下に堆積
させた多結晶シリコン層にも不純物を拡散させることを
特徴とする請求項１に記載のデュアルゲート構造のＣＭ
ＯＳ型半導体装置の製造方法。Before wherein said step (b), depositing a polycrystalline silicon layer on an insulating film, in the step (a), depositing an amorphous silicon layer on the polycrystalline silicon layer, said 2. The dual-gate CM according to claim 1 , wherein in the step (b), impurities are diffused also into a polycrystalline silicon layer deposited below the amorphous silicon layer.
A method for manufacturing an OS type semiconductor device.
リコン層を堆積させるときの堆積温度を５８０乃至８０
０゜Ｃとし、多結晶シリコン層上に化学的気相成長法に
て非晶質シリコン層を堆積させるときの堆積温度を４５
０乃至５８０゜Ｃとすることを特徴とする請求項６に記
載のデュアルゲート構造のＣＭＯＳ型半導体装置の製造
方法。 7. A deposition temperature for depositing a polycrystalline silicon layer on an insulating film by a chemical vapor deposition method, wherein the deposition temperature is 580 to 80.
0 ° C., and the deposition temperature for depositing an amorphous silicon layer on the polycrystalline silicon layer by chemical vapor deposition is 45 ° C.
7. The method according to claim 6 , wherein the temperature is 0 to 580 ° C.
２０乃至１００ｎｍの多結晶シリコン層を堆積させ、Depositing a 20-100 nm layer of polycrystalline silicon; 前記工程（イ）において、該多結晶シリコン層上に、厚In the step (a), a thickness is formed on the polycrystalline silicon layer.
さ２０乃至１００ｎｍの非晶質シリコン層を堆積させるDepositing a 20-100 nm amorphous silicon layer
ことを特徴とする請求項７に記載のデュアルゲート構造The dual gate structure according to claim 7, wherein:
のＣＭＯＳ型半導体装置の製造方法。Of a CMOS type semiconductor device.
属化合物層上にオフセット酸化膜を形成し、Forming an offset oxide film on the genus compound layer, 前記（ニ）において、オフセット酸化膜、金属層若しくIn (d), the offset oxide film and the metal layer
は金属化合物層並びに多結晶シリコン層をパターニングPattern metal compound layer and polycrystalline silicon layer
してゲート電極を形成することを特徴とする請求項１乃Forming a gate electrode by forming
至請求項８のいずれか１項に記載のデュアルゲート構造A dual gate structure according to any one of claims 8 to 10.
のＣＭＯＳ型半導体装置の製造方法。Of a CMOS type semiconductor device.
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| JPH09186246A (en) | 1997-07-15 |
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