JP2000323845A - 電子回路実装用基板の製造方法 - Google Patents
電子回路実装用基板の製造方法Info
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- JP2000323845A JP2000323845A JP11134392A JP13439299A JP2000323845A JP 2000323845 A JP2000323845 A JP 2000323845A JP 11134392 A JP11134392 A JP 11134392A JP 13439299 A JP13439299 A JP 13439299A JP 2000323845 A JP2000323845 A JP 2000323845A
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Abstract
(57)【要約】
【課題】高容量のコンデンサー膜を一般的な電子回路実
装用の多層基板に高密度で内蔵化する技術を提供する。 【解決手段】実装基板上に直接コンデンサー膜を形成す
るのではなく、Ｓｉ基板やガラス基板のような表面平滑
性、耐熱性に優れたプロセス用基板１を準備し、その上
に薄膜のコンデンサー層（金属膜３、誘電体膜４、金属
膜５）を形成する。その後、形成されたコンデンサーを
電子回路の実装基板９に転写させる。このときの電子回
路実装基板は平滑性、耐熱性を有する必要が無いので、
ガラスエポキシ基板、セラミック基板などを用いること
ができる。
装用の多層基板に高密度で内蔵化する技術を提供する。 【解決手段】実装基板上に直接コンデンサー膜を形成す
るのではなく、Ｓｉ基板やガラス基板のような表面平滑
性、耐熱性に優れたプロセス用基板１を準備し、その上
に薄膜のコンデンサー層（金属膜３、誘電体膜４、金属
膜５）を形成する。その後、形成されたコンデンサーを
電子回路の実装基板９に転写させる。このときの電子回
路実装基板は平滑性、耐熱性を有する必要が無いので、
ガラスエポキシ基板、セラミック基板などを用いること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、特に受動素子、少
なくともコンデンサーが薄膜の形で多層基板内部に実装
される電子回路実装用基板の製造方法に関する。
なくともコンデンサーが薄膜の形で多層基板内部に実装
される電子回路実装用基板の製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型軽量化に伴い、電
子機器に搭載される電子回路実装基板は小型化が要求さ
れている。そこで半導体集積回路素子の高集積化、また
電気配線の微細化や、抵抗、コンデンサーのような受動
部分の小型チップ化が進められている。
子機器に搭載される電子回路実装基板は小型化が要求さ
れている。そこで半導体集積回路素子の高集積化、また
電気配線の微細化や、抵抗、コンデンサーのような受動
部分の小型チップ化が進められている。
【０００３】さらに上記要求に対し、半導体集積回路素
子や小型化された受動部品を電子回路基板の両面に高密
度に実装し、多層化させる技術が発達してきた。しかし
ながら、今日の電子回路実装基板ではより一層の小型
化、高密度化が切望されており、前述の受動部品の小型
化、高密度実装化だけではその要求を満足させることが
できなくなってきた。
子や小型化された受動部品を電子回路基板の両面に高密
度に実装し、多層化させる技術が発達してきた。しかし
ながら、今日の電子回路実装基板ではより一層の小型
化、高密度化が切望されており、前述の受動部品の小型
化、高密度実装化だけではその要求を満足させることが
できなくなってきた。
【０００４】一方、電子機器は回路のディジタル化が進
んでおり、これに伴う高周波化、高速化が進展してい
る、その結果、実装基板も高周波ノイズの問題を避けて
通れない状況にある。
んでおり、これに伴う高周波化、高速化が進展してい
る、その結果、実装基板も高周波ノイズの問題を避けて
通れない状況にある。
【０００５】そこで、このような問題を解決すべく実装
基板上に受動素子を内蔵化する技術が提案されている
(例えば特願平１０−３２０６２２)。すなわち、受動素
子を印刷や蒸着などの方法で厚膜、薄膜の形で多層基板
内部に実装することにより、基板を小型にすることが可
能になる。また、抵抗やコンデンサーを多層基板内部に
実装することにより電気配線長を短くすることができ、
高周波ノイズを低減させることができる。
基板上に受動素子を内蔵化する技術が提案されている
(例えば特願平１０−３２０６２２)。すなわち、受動素
子を印刷や蒸着などの方法で厚膜、薄膜の形で多層基板
内部に実装することにより、基板を小型にすることが可
能になる。また、抵抗やコンデンサーを多層基板内部に
実装することにより電気配線長を短くすることができ、
高周波ノイズを低減させることができる。
【０００６】特にコンデンサー膜を内蔵化する場合、従
来、実装基板としてセラミックス系基板を用い、この実
装基板にコンデンサー部の誘電体層をスクリーン印刷法
などにより塗布し、その後、焼成させて形成される厚膜
を用いる手法が試みられてきた(例えば特公昭６３−５
５７９５)。
来、実装基板としてセラミックス系基板を用い、この実
装基板にコンデンサー部の誘電体層をスクリーン印刷法
などにより塗布し、その後、焼成させて形成される厚膜
を用いる手法が試みられてきた(例えば特公昭６３−５
５７９５)。
【０００７】しかし、コンデンサー容量は膜厚に反比例
するため、厚膜形成した場合、高誘電率を得ることがで
きない。そのため高容量のコンデンサーを形成するため
には、誘電体層を薄膜形成する必要がある。
するため、厚膜形成した場合、高誘電率を得ることがで
きない。そのため高容量のコンデンサーを形成するため
には、誘電体層を薄膜形成する必要がある。
【０００８】
【発明が解決しようとする課題】しかしながら、高容量
のコンデンサーの形成に際し、コンデンサーの誘電体層
を薄膜形成する場合、基板の平滑性や基板と誘電体層と
の熱膨張率の差から誘電体層に生じるクラックが問題と
なっていた。
のコンデンサーの形成に際し、コンデンサーの誘電体層
を薄膜形成する場合、基板の平滑性や基板と誘電体層と
の熱膨張率の差から誘電体層に生じるクラックが問題と
なっていた。
【０００９】本発明は上記事情を考慮してなされたもの
であり、その課題は、高容量のコンデンサー膜を電子回
路実装用の多層基板に高密度で内蔵化する技術を提供す
ることにある。
であり、その課題は、高容量のコンデンサー膜を電子回
路実装用の多層基板に高密度で内蔵化する技術を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明の電子回路実装用
基板の製造方法、少なくとも耐熱性、平坦性に優れたプ
ロセス用基板を用い、このプロセス用基板上にコンデン
サー層を作製する工程と、実装基板を準備しこの実装基
板上に前記プロセス用基板上のコンデンサー層を転写す
る工程と、前記実装基板に少なくとも前記コンデンサー
層とは異なる導電層を一層以上設ける工程とを具備し、
少なくとも前記コンデンサー層を内蔵化したことを特徴
とする。
基板の製造方法、少なくとも耐熱性、平坦性に優れたプ
ロセス用基板を用い、このプロセス用基板上にコンデン
サー層を作製する工程と、実装基板を準備しこの実装基
板上に前記プロセス用基板上のコンデンサー層を転写す
る工程と、前記実装基板に少なくとも前記コンデンサー
層とは異なる導電層を一層以上設ける工程とを具備し、
少なくとも前記コンデンサー層を内蔵化したことを特徴
とする。
【００１１】本発明によれば、プロセス用基板上にコン
デンサー層を作製し、これを実装基板に転写する工程を
有することにより、上記実装基板は今までどおりの一般
的なものでも薄膜コンデンサー層の製作に対応できるよ
うになる。
デンサー層を作製し、これを実装基板に転写する工程を
有することにより、上記実装基板は今までどおりの一般
的なものでも薄膜コンデンサー層の製作に対応できるよ
うになる。
【００１２】
【発明の実施の形態】本発明は電子回路実装用の多層基
板内に予め少なくとも薄膜コンデンサーを内蔵化する技
術を提供する。一般に、電子回路実装用の多層基板とし
ては、ガラスエポキシ基板やセラミック基板などが用い
られてきた。しかし、薄膜コンデンサー基板を内蔵化し
て用いるためには、薄膜が形成可能なレベルの平滑性が
不可欠であり、また誘電体層をアニ−ルするときの６０
０℃以上の温度に耐えられることが重要である。
板内に予め少なくとも薄膜コンデンサーを内蔵化する技
術を提供する。一般に、電子回路実装用の多層基板とし
ては、ガラスエポキシ基板やセラミック基板などが用い
られてきた。しかし、薄膜コンデンサー基板を内蔵化し
て用いるためには、薄膜が形成可能なレベルの平滑性が
不可欠であり、また誘電体層をアニ−ルするときの６０
０℃以上の温度に耐えられることが重要である。
【００１３】この観点から、従来使われている実装基板
を考えてみると、ガラスエポキシ基板では、表面の平滑
性、耐熱性が問題となる。またセラミック基板は耐熱性
に優れているが、表面にボイド状の凸凹があり、その上
に薄膜を形成するのは困難である。
を考えてみると、ガラスエポキシ基板では、表面の平滑
性、耐熱性が問題となる。またセラミック基板は耐熱性
に優れているが、表面にボイド状の凸凹があり、その上
に薄膜を形成するのは困難である。
【００１４】そこで、本発明では実装基板上に直接コン
デンサー膜を形成するのではなく、Ｓｉ基板やガラス基
板のような表面平滑性、耐熱性に優れたプロセス用基板
を別に準備し、その上に薄膜のコンデンサーを形成す
る。その後、形成されたコンデンサーを電子回路実装基
板に転写させるのである。
デンサー膜を形成するのではなく、Ｓｉ基板やガラス基
板のような表面平滑性、耐熱性に優れたプロセス用基板
を別に準備し、その上に薄膜のコンデンサーを形成す
る。その後、形成されたコンデンサーを電子回路実装基
板に転写させるのである。
【００１５】このような製法を採用すれば、電子回路実
装用基板は平滑性、耐熱性を有する必要が無くなる。よ
って、ガラスエポキシ基板、セラミック基板など従来の
ものを用いることができる。もちろんＳｉ基板やガラス
基板、マイカ基板などを用いてもかまわない。以下、詳
細に説明する。
装用基板は平滑性、耐熱性を有する必要が無くなる。よ
って、ガラスエポキシ基板、セラミック基板など従来の
ものを用いることができる。もちろんＳｉ基板やガラス
基板、マイカ基板などを用いてもかまわない。以下、詳
細に説明する。
【００１６】図１（ａ）〜（ｈ）は、それぞれ本発明の
実施形態に係る電子回路実装用基板の要部の製造方法を
工程順に示す断面図である。
実施形態に係る電子回路実装用基板の要部の製造方法を
工程順に示す断面図である。
【００１７】図１（ａ）は、プロセス用基板１を示す。
すなわち、本発明の特徴である実装用基板とは別に準備
された、コンデンサー膜を形成するためのガラス基板で
ある。このプロセス用基板１は、表面平滑性、耐熱性に
優れているものを用いればよく、ガラス基板の他にＳｉ
基板やマイカ基板を用いてもよい。
すなわち、本発明の特徴である実装用基板とは別に準備
された、コンデンサー膜を形成するためのガラス基板で
ある。このプロセス用基板１は、表面平滑性、耐熱性に
優れているものを用いればよく、ガラス基板の他にＳｉ
基板やマイカ基板を用いてもよい。
【００１８】次に、図１（ｂ）に示すように、ガラス基
板１上に剥離用のＡｌ膜２を形成する。Ａｌ膜２の他に
ＳｉＯ2 膜を用いてもよい。次に、図１（ｃ）に示すよ
うにコンデンサーの一方電極となる金属膜３、誘電体膜
４、他方電極となる金属膜５を順に形成する。
板１上に剥離用のＡｌ膜２を形成する。Ａｌ膜２の他に
ＳｉＯ2 膜を用いてもよい。次に、図１（ｃ）に示すよ
うにコンデンサーの一方電極となる金属膜３、誘電体膜
４、他方電極となる金属膜５を順に形成する。
【００１９】金属膜３はＰｔ，Ｒｕ，Ｉｒ，Ａｕ，Ａ
ｇ，Ｔｉのような貴金属やその酸化物を用い、スパッタ
リング法、ＣＶＤ法、真空蒸着法、電子ビーム蒸着法、
ゾルゲル法、ミスト法などの方法で形成される。Ｐｔ／
ＩｒＯ2 やＰｔ／Ｔｉのように金属やその酸化物を多層
構造にして電極としてもよい。さらに、めっき法や印刷
法を用いて厚膜形成してもよい。
ｇ，Ｔｉのような貴金属やその酸化物を用い、スパッタ
リング法、ＣＶＤ法、真空蒸着法、電子ビーム蒸着法、
ゾルゲル法、ミスト法などの方法で形成される。Ｐｔ／
ＩｒＯ2 やＰｔ／Ｔｉのように金属やその酸化物を多層
構造にして電極としてもよい。さらに、めっき法や印刷
法を用いて厚膜形成してもよい。
【００２０】誘電体膜は、Ｂａx Ｓｒ1]x ＴｉＯ3 （Ｂ
ＳＴ）、ＰｂＺｒx Ｔｉ1]x Ｏ3（ＰＺＴ）、Ｐｂx Ｌ
ａ1]x （ＺｒＴｉ1]y）1]y／4 Ｏ3（ＰＬＺＴ）、Ｐｂ
Ｍｇ1/3 Ｎｂ2/3 Ｏ3 （ＰＭＮ）、Ｂｉ4 Ｔｉ3 Ｏ12、
ＳｒＢｉ2 Ｔａ2 Ｏ9（ＳＢＴ）のような強誘電体特性
を示す材料を用い、ゾルゲル法、ミスト法、スパッタリ
ング法、ＣＶＤ法などの方法で形成する。
ＳＴ）、ＰｂＺｒx Ｔｉ1]x Ｏ3（ＰＺＴ）、Ｐｂx Ｌ
ａ1]x （ＺｒＴｉ1]y）1]y／4 Ｏ3（ＰＬＺＴ）、Ｐｂ
Ｍｇ1/3 Ｎｂ2/3 Ｏ3 （ＰＭＮ）、Ｂｉ4 Ｔｉ3 Ｏ12、
ＳｒＢｉ2 Ｔａ2 Ｏ9（ＳＢＴ）のような強誘電体特性
を示す材料を用い、ゾルゲル法、ミスト法、スパッタリ
ング法、ＣＶＤ法などの方法で形成する。
【００２１】例えばゾルゲル法による成膜は以下のよう
になる。 （１）ＢＳＴなどのゾルゲル液を金属膜３上にコーティ
ングする。コーティング方法はスピンコーティング、デ
ィップコーティング、スプレイコーティングのいずれか
を用いる。 （２）コーティングされた膜を乾燥後、４００℃以上の
温度で熱処理させる。 （３）上記（１），（２）の工程を希望の膜厚になるま
で繰り返す。 （４）６００℃以上の温度でアニ−リングし、結晶化さ
せる。
になる。 （１）ＢＳＴなどのゾルゲル液を金属膜３上にコーティ
ングする。コーティング方法はスピンコーティング、デ
ィップコーティング、スプレイコーティングのいずれか
を用いる。 （２）コーティングされた膜を乾燥後、４００℃以上の
温度で熱処理させる。 （３）上記（１），（２）の工程を希望の膜厚になるま
で繰り返す。 （４）６００℃以上の温度でアニ−リングし、結晶化さ
せる。
【００２２】他方電極となる金属膜５は、上記金属膜３
と同じ材料を用いてもよいが、金属膜３と違って高温に
さらされることが無いので、貴金属に限らず他の金属を
用いてもよい。また、導電ペーストなどの厚膜材料を用
いてもよい。
と同じ材料を用いてもよいが、金属膜３と違って高温に
さらされることが無いので、貴金属に限らず他の金属を
用いてもよい。また、導電ペーストなどの厚膜材料を用
いてもよい。
【００２３】次に、図１（ｄ）に示すように、金属膜５
上にエッチング用のマスク６を形成し、金属膜５、誘電
体４、金属膜３のエッチングを行う。マスク６は有機レ
ジスト膜のコーティングに限らず、テープの貼り付け、
金属マスクなどいかなるものでもよい。エッチングはサ
ンドブラスト法、ドライエッチング法、ウェットエッチ
ング法のいずれかを用いるとよい。
上にエッチング用のマスク６を形成し、金属膜５、誘電
体４、金属膜３のエッチングを行う。マスク６は有機レ
ジスト膜のコーティングに限らず、テープの貼り付け、
金属マスクなどいかなるものでもよい。エッチングはサ
ンドブラスト法、ドライエッチング法、ウェットエッチ
ング法のいずれかを用いるとよい。
【００２４】次に、図１（ｅ）に示すように、エッチン
グ用マスク６を除去した後、エッチングした部分に新た
にマスク層７を形成する。マスク層７は、有機レジスト
膜のコーティングに限らず、テープの貼り付け、金属マ
スクなどいかなるものでもよい。その後、Ａｕ層８を蒸
着する。
グ用マスク６を除去した後、エッチングした部分に新た
にマスク層７を形成する。マスク層７は、有機レジスト
膜のコーティングに限らず、テープの貼り付け、金属マ
スクなどいかなるものでもよい。その後、Ａｕ層８を蒸
着する。
【００２５】次に、図１（ｆ）に示すように、マスク膜
７を除去する（リフトオフ）。これにより、金属膜５上
にＡｕ層８が形成される形になる。このＡｕは真空蒸着
法、ＣＶＤ法、スパッタリング法、電子ビーム蒸着法、
ゾルゲル法、めっき法、印刷法など、その成膜方法を問
わない。また、Ａｕ以外でもＣｕ、Ｆｅ、Ａｌ、Ａｇの
各金属でもよい。
７を除去する（リフトオフ）。これにより、金属膜５上
にＡｕ層８が形成される形になる。このＡｕは真空蒸着
法、ＣＶＤ法、スパッタリング法、電子ビーム蒸着法、
ゾルゲル法、めっき法、印刷法など、その成膜方法を問
わない。また、Ａｕ以外でもＣｕ、Ｆｅ、Ａｌ、Ａｇの
各金属でもよい。
【００２６】次に、図１（ｇ）に示すように、上記コン
デンサー膜を転写させるための実装基板９が準備され
る。実装基板９にはエポキシ系基板、セラミック系基
板、半導体基板、ガラス基板、マイカ基板のいずれかを
用いる。
デンサー膜を転写させるための実装基板９が準備され
る。実装基板９にはエポキシ系基板、セラミック系基
板、半導体基板、ガラス基板、マイカ基板のいずれかを
用いる。
【００２７】この実装基板９にはグランド（接地）面１
０とビア１１が予め形成されている。さらに、この実装
基板９上にはＡｕ層１２が形成されている。このＡｕ層
１２はビア１１を介して電気的に接続されている。Ａｕ
は真空蒸着法、ＣＶＤ法、スパッタリング法、電子ビー
ム蒸着法、ゾルゲル法、めっき法、印刷法など、その成
膜方法を問わない。また、Ａｕ以外でもＣｕ、Ｆｅ、Ａ
ｌ、Ａｇの各金属でもよく、好ましくはＡｕ層８で使う
金属と同等の金属にするとよい。そして、実装基板９上
のＡｕ層１２とＡｕ層８を重ねて超音波接続させる。超
音波による接合の補助として熱を加えてもよい。
０とビア１１が予め形成されている。さらに、この実装
基板９上にはＡｕ層１２が形成されている。このＡｕ層
１２はビア１１を介して電気的に接続されている。Ａｕ
は真空蒸着法、ＣＶＤ法、スパッタリング法、電子ビー
ム蒸着法、ゾルゲル法、めっき法、印刷法など、その成
膜方法を問わない。また、Ａｕ以外でもＣｕ、Ｆｅ、Ａ
ｌ、Ａｇの各金属でもよく、好ましくはＡｕ層８で使う
金属と同等の金属にするとよい。そして、実装基板９上
のＡｕ層１２とＡｕ層８を重ねて超音波接続させる。超
音波による接合の補助として熱を加えてもよい。
【００２８】その後、図１（ｈ）に示すように、最後に
剥離用のＡｌ膜２をウェットエッチングし、プロセス基
板１からコンデンサー層（金属膜３、誘電体膜４、金属
膜５）を剥離する。この結果、コンデンサー層が実装基
板９に転写形成された実装基板９が実現される。
剥離用のＡｌ膜２をウェットエッチングし、プロセス基
板１からコンデンサー層（金属膜３、誘電体膜４、金属
膜５）を剥離する。この結果、コンデンサー層が実装基
板９に転写形成された実装基板９が実現される。
【００２９】図２は、上記コンデンサー層の実装基板
を、抵抗の実装基板や半導体集積回路素子を実装するメ
イン基板と固着させた構成を示す断面図である。上記コ
ンデンサー層の実装基板９のＧＮＤ（接地）面側に半導
体集積回路素子を実装する主回路基板３０の裏面を圧着
固定させ、上記実装基板９のコンデンサー層転写側に絶
縁層を介して薄膜抵抗２１を実装した実装基板２０を圧
着固定させている。その際、必要な接続箇所はビアホー
ル１５やスルーホール１６を介する導電部材により接続
されるようになっている。
を、抵抗の実装基板や半導体集積回路素子を実装するメ
イン基板と固着させた構成を示す断面図である。上記コ
ンデンサー層の実装基板９のＧＮＤ（接地）面側に半導
体集積回路素子を実装する主回路基板３０の裏面を圧着
固定させ、上記実装基板９のコンデンサー層転写側に絶
縁層を介して薄膜抵抗２１を実装した実装基板２０を圧
着固定させている。その際、必要な接続箇所はビアホー
ル１５やスルーホール１６を介する導電部材により接続
されるようになっている。
【００３０】基板２０の薄膜抵抗２１実装側とは反対側
の面には、電源（ＶＤＤ）層２２が形成されている。図
示はしないが、主回路基板３０は、実装基板９のＧＮＤ
（接地）面側に設ける代りに上記電源（ＶＤＤ）層２２
側に設けてもよい。また、薄膜抵抗２１はコンデンサ層
と同じ層に設けてもよいし、この図２の層配置関係に限
定されず、コンデンサ層の上層、下層どちらに設けても
よし、また、設けなくてもよい。
の面には、電源（ＶＤＤ）層２２が形成されている。図
示はしないが、主回路基板３０は、実装基板９のＧＮＤ
（接地）面側に設ける代りに上記電源（ＶＤＤ）層２２
側に設けてもよい。また、薄膜抵抗２１はコンデンサ層
と同じ層に設けてもよいし、この図２の層配置関係に限
定されず、コンデンサ層の上層、下層どちらに設けても
よし、また、設けなくてもよい。
【００３１】このような構成により、コンデンサー膜を
内蔵化した多層の電子回路実装用基板４０の作製が可能
となる。本発明が用いる転写形成法によって、耐熱性、
平滑性が低い回路基板材料でもコンデンサーや薄膜抵抗
を多層実装基板に内蔵化できる。これにより、表層にチ
ップ部品と共にコンデンサー素子や抵抗素子を１つずつ
実装する場合に比べ、実装基板面積を小型化でき、ま
た、配線長が短くなるため高周波ノイズが低減される。
この結果、コストの低減、信頼性の向上が可能になる。
内蔵化した多層の電子回路実装用基板４０の作製が可能
となる。本発明が用いる転写形成法によって、耐熱性、
平滑性が低い回路基板材料でもコンデンサーや薄膜抵抗
を多層実装基板に内蔵化できる。これにより、表層にチ
ップ部品と共にコンデンサー素子や抵抗素子を１つずつ
実装する場合に比べ、実装基板面積を小型化でき、ま
た、配線長が短くなるため高周波ノイズが低減される。
この結果、コストの低減、信頼性の向上が可能になる。
【００３２】上記実施形態では主にコンデンサーを転写
形成する方法を説明したが、これと同様な方法によっ
て、プロセス基板１からコンデンサー層（金属膜３、誘
電体膜４、金属膜５）の代りに抵抗ペーストを形成する
ことにより、抵抗体膜を転写形成することも可能であ
る。
形成する方法を説明したが、これと同様な方法によっ
て、プロセス基板１からコンデンサー層（金属膜３、誘
電体膜４、金属膜５）の代りに抵抗ペーストを形成する
ことにより、抵抗体膜を転写形成することも可能であ
る。
【００３３】また、コンデンサー層（金属膜３、誘電体
膜４、金属膜５）は、エッチング後、Ａｕ層８をリフト
オフしてパターンを形成したが、コンデンサー層とＡｕ
層を連続して成膜した後、ドライエッチング法を用いて
図１（ｆ）のようなパターンを形成してもよい。さら
に、上記実施形態の方法では金属どうし（Ａｕ層１２と
Ａｕ層８）の接合は超音波接合を用いたが、導電性接着
剤を用いるなどして転写形成してもよい。
膜４、金属膜５）は、エッチング後、Ａｕ層８をリフト
オフしてパターンを形成したが、コンデンサー層とＡｕ
層を連続して成膜した後、ドライエッチング法を用いて
図１（ｆ）のようなパターンを形成してもよい。さら
に、上記実施形態の方法では金属どうし（Ａｕ層１２と
Ａｕ層８）の接合は超音波接合を用いたが、導電性接着
剤を用いるなどして転写形成してもよい。
【００３４】
【発明の効果】以上説明したように、本発明の実装基板
の製造方法によれば、一般的に使われてきた耐熱性、平
滑性が低い回路基板材料でもコンデンサーを多層実装基
板に内蔵化させることが可能になる。薄膜のコンデンサ
ーや薄膜抵抗を基板に内蔵化することにより、表層への
コンデンサー素子や抵抗素子の実装が大幅に削減され、
実装基板面積の小型化、配線長の短縮化による高周波ノ
イズの低減、総合的なコスト削減が達成される。よって
本発明により、集積回路実装製品の信頼性の向上に寄与
する電子回路実装用基板の製造方法が提供できる。
の製造方法によれば、一般的に使われてきた耐熱性、平
滑性が低い回路基板材料でもコンデンサーを多層実装基
板に内蔵化させることが可能になる。薄膜のコンデンサ
ーや薄膜抵抗を基板に内蔵化することにより、表層への
コンデンサー素子や抵抗素子の実装が大幅に削減され、
実装基板面積の小型化、配線長の短縮化による高周波ノ
イズの低減、総合的なコスト削減が達成される。よって
本発明により、集積回路実装製品の信頼性の向上に寄与
する電子回路実装用基板の製造方法が提供できる。
【図１】（ａ）〜（ｈ）は、それぞれ本発明の実施形態
に係る電子回路実装用基板の要部の製造方法を工程順に
示す断面図である。
に係る電子回路実装用基板の要部の製造方法を工程順に
示す断面図である。
【図２】図１で形成されたコンデンサー層の実装基板
を、抵抗の実装基板や半導体集積回路素子を実装するメ
イン基板と固着させた構成を示す断面図である。
を、抵抗の実装基板や半導体集積回路素子を実装するメ
イン基板と固着させた構成を示す断面図である。
１…プロセス用基板、２…剥離用のＡｌ膜、３…金属膜
（コンデンサーの一方電極）、４…誘電体膜、５…金属
膜（コンデンサーの他方電極）６…マスク、７…マスク
層、８，１２…Ａｕ層、９，２０…実装基板、１０…グ
ランド（接地）面、１１…ビア、１５…ビアホール、１
６…スルーホール、２１…薄膜抵抗、２２…電源（ＶＤ
Ｄ）層、３０…主回路基板。
（コンデンサーの一方電極）、４…誘電体膜、５…金属
膜（コンデンサーの他方電極）６…マスク、７…マスク
層、８，１２…Ａｕ層、９，２０…実装基板、１０…グ
ランド（接地）面、１１…ビア、１５…ビアホール、１
６…スルーホール、２１…薄膜抵抗、２２…電源（ＶＤ
Ｄ）層、３０…主回路基板。
フロントページの続き Ｆターム(参考） 4E351 AA02 AA07 BB03 BB05 BB23 BB24 BB29 DD02 GG01 GG06 5E082 AB03 BC39 EE04 EE05 EE23 EE35 EE37 FG03 FG26 FG41 FG42 KK01 MM02 MM24 MM28 5E346 AA12 AA14 AA15 AA22 AA43 BB02 BB03 BB04 BB06 BB20 CC01 CC42 DD07 DD09 DD11 DD31 EE43 FF45 GG28 GG40 HH01 HH22
Claims (9)
- 【請求項１】 少なくとも耐熱性、平坦性に優れたプロ
セス用基板を用い、このプロセス用基板上にコンデンサ
ー層を作製する工程と、 実装基板を準備しこの実装基板上に前記プロセス用基板
上のコンデンサー層を転写する工程と、 前記実装基板に少なくとも前記コンデンサー層とは異な
る導電層を一層以上設ける工程とを具備し、 少なくとも前記コンデンサー層を内蔵化したことを特徴
とする電子回路実装用基板の製造方法。 - 【請求項２】 前記プロセス用基板は、Ｓｉ基板、ガラ
ス基板、マイカ基板のうちから選択されることを特徴と
する請求項１記載の電子回路実装用基板の製造方法。 - 【請求項３】 前記コンデンサー層を転写する際に、金
属どうしの超音波接合を利用することを特徴とする請求
項１記載の電子回路実装用基板の製造方法。 - 【請求項４】 前記コンデンサー層を転写する際に、導
電性接着剤を用いることを特徴とする請求項１記載の電
子回路実装用基板の製造方法。 - 【請求項５】 前記コンデンサー層の上層、下層、また
は同層に抵抗層を設ける工程をさらに具備したことを特
徴とする請求項１記載の電子回路実装用基板の製造方
法。 - 【請求項６】 前記実装基板に所定の電位を与える層を
予め設ける工程を具備したことを特徴とする請求項１記
載の電子回路実装用基板の製造方法。 - 【請求項７】 前記コンデンサー層とは異なる導電層
は、別に準備された基板と前記実装基板との圧着を伴っ
て設けられることを特徴とする請求項１記載の電子回路
実装用基板の製造方法。 - 【請求項８】 少なくとも耐熱性、平坦性に優れたプロ
セス用基板を用い、このプロセス用基板上にコンデンサ
ー層を作製する工程と、 一方面側に第１の電位供給用の導電層が設けられた実装
基板を準備しこの実装基板の他方面上に前記プロセス用
基板上のコンデンサー層を転写する工程と、 前記実装基板に少なくとも第２の電位供給用の導電層が
設けられた別個の基板を固着する工程と、 少なくとも前記第１の電位供給用の導電層上または前記
第２の電位供給用の導電層上に前記コンデンサー層とは
異なる配線用の導電層を一層以上設ける工程とを具備
し、 少なくとも前記コンデンサー層を内蔵化したことを特徴
とする電子回路実装用基板の製造方法。 - 【請求項９】 前記第２の電位供給用の導電層が設けら
れた別個の基板に対し、抵抗層が実装される工程をさら
に具備することを特徴とする請求項８記載の電子回路実
装用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11134392A JP2000323845A (ja) | 1999-05-14 | 1999-05-14 | 電子回路実装用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11134392A JP2000323845A (ja) | 1999-05-14 | 1999-05-14 | 電子回路実装用基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323845A true JP2000323845A (ja) | 2000-11-24 |
Family
ID=15127340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11134392A Pending JP2000323845A (ja) | 1999-05-14 | 1999-05-14 | 電子回路実装用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323845A (ja) |
Cited By (11)
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-
1999
- 1999-05-14 JP JP11134392A patent/JP2000323845A/ja active Pending
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