JP2000321302A - Circuit board for probe card and manufacture of circuit board - Google Patents
Circuit board for probe card and manufacture of circuit boardInfo
- Publication number
- JP2000321302A JP2000321302A JP11133594A JP13359499A JP2000321302A JP 2000321302 A JP2000321302 A JP 2000321302A JP 11133594 A JP11133594 A JP 11133594A JP 13359499 A JP13359499 A JP 13359499A JP 2000321302 A JP2000321302 A JP 2000321302A
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- circuit board
- substrate
- layer
- probe card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、集積回路装置のプ
ローブ検査用プローブカードに装着されるプローブヘッ
ドとして使用される回路基板及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit board used as a probe head mounted on a probe card for a probe test of an integrated circuit device, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来より、集積回路装置のプローブ検査
にはプローブカードが広く用いられている。一般的なプ
ローブカードには、導電性を有するプローブピンを多数
含むプローブヘッドが装着されている。このプローブピ
ンを検査対象である集積回路装置（Ｄｅｖｉｃｅ Ｕｎ
ｄｅｒ Ｔｅｓｔ、以下ＤＵＴとする）のパッドに接触
させ、ＤＵＴが正常に動作しているか否かを検査する。2. Description of the Related Art Conventionally, a probe card has been widely used for a probe test of an integrated circuit device. A general probe card is equipped with a probe head including a large number of probe pins having conductivity. This probe pin is connected to an integrated circuit device (Device Un
der Test (hereinafter referred to as a DUT), and checks whether the DUT is operating normally.
【０００３】このプローブヘッドとして、様々なものが
提案されている。特開平１０−２７８３２号公報には、
ＶＬＳ（Ｖａｐｏｒ−Ｌｉｑｕｉｄ−Ｓｏｌｉｄ）法に
より形成された針状単結晶体をプローブピンとするプロ
ーブヘッドが開示されている。ＶＬＳ法とは、単結晶体
基板表面の所望の位置を該基板と合金を形成する金属等
で被覆し、被覆した位置に針状の単結晶体を成長させる
結晶成長方法であり、特開平５−３１９９８３号公報に
開示されている。Various probe heads have been proposed. JP-A-10-27832 discloses that
A probe head using a needle-like single crystal formed by a VLS (Vapor-Liquid-Solid) method as a probe pin is disclosed. The VLS method is a crystal growth method in which a desired position on the surface of a single crystal substrate is coated with a metal or the like which forms an alloy with the substrate, and a needle-like single crystal is grown at the coated position. -319983.
【０００４】図１４に、ＶＬＳ法により形成された針状
単結晶体をプローブピンとした従来のプローブヘッドの
要部の拡大図が示されている。図１４（ａ）はプローブ
ヘッドの要部の平面図が、図１４（ｂ）には図１４
（ａ）のＡＢ線での断面図が示されている。基板５００
は、単結晶体層５０２及び表面単結晶体層と、その二つ
の層に挟まれた絶縁体層５０６を有するＳＯＩ基板であ
る。表面単結晶体層はパターニングされており、所望の
位置のみ残され、残された表面単結晶体層には、ＶＬＳ
法によって複数の針状単結晶体５０８，５１０，５１
２，５１４が形成されている。これらの針状単結晶体
は、表面がそれぞれ導電体層５１６，５１８，５２０，
５２２で覆われており、プローブピンとして使用され
る。これらの針状単結晶体は、下部に引き出し配線５３
０，５３２，５３４，５３６が形成されており、それぞ
れ導電体層５１６，５１８，５２０，５２２と電気的に
接続されている。これらの引き出し配線は、プローブカ
ードの配線基板の信号配線（図示せず）と電気的に接続
されている。プローブ検査時には、ＤＵＴのパッドに導
電体層５１６，５１８，５２０，５２２を接触させる。
そして、この導電体層５１６，５１８，５２０，５２２
から引き出し配線５３０，５３２，５３４，５３６を介
して、ＤＵＴの信号がプローブカードの配線基板の信号
配線へ出力される。FIG. 14 is an enlarged view of a main part of a conventional probe head using a needle-like single crystal formed by the VLS method as a probe pin. FIG. 14A is a plan view of a main part of the probe head, and FIG.
(A) is a cross-sectional view taken along line AB. Substrate 500
Is an SOI substrate having a single crystal layer 502, a surface single crystal layer, and an insulator layer 506 sandwiched between the two layers. The surface single crystal layer is patterned, and only the desired position is left, and the remaining surface single crystal layer has VLS
Needle-like single crystal bodies 508, 510, 51
2,514 are formed. The surface of each of these needle-like single crystals is a conductive layer 516, 518, 520,
522 and used as a probe pin. These needle-like single crystals are provided with a lead-out wiring 53 at the bottom.
0, 532, 534, and 536 are formed, and are electrically connected to the conductor layers 516, 518, 520, and 522, respectively. These lead wires are electrically connected to signal wires (not shown) of the wiring board of the probe card. During the probe test, the conductor layers 516, 518, 520, and 522 are brought into contact with the pads of the DUT.
Then, the conductor layers 516, 518, 520, 522
Then, the signal of the DUT is output to the signal wiring of the wiring board of the probe card via the lead wirings 530, 532, 534, and 536.
【０００５】従来の集積回路装置において、その多くは
パッドが集積回路周辺部に一列に配置されていた。一列
のパッドの配置に対応して、プローブピンを構成する針
状単結晶体は、図１４に示されるように、一列に配置さ
れていた。In many of the conventional integrated circuit devices, pads are arranged in a row at the periphery of the integrated circuit. According to the arrangement of the pads in a row, the needle-like single crystals constituting the probe pins were arranged in a row as shown in FIG.
【０００６】しかし、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐ
ａｃｋａｇｅ）等のパッケージを小型化する技術に対応
して、集積回路装置のパッドも、一列ではなく、マトリ
ックス状に配置されるようになってきた。However, CSP (Chip Size P)
In response to a technology for reducing the size of a package such as a package, the pads of an integrated circuit device are also arranged not in a single row but in a matrix.
【０００７】[0007]
【発明が解決しようとする課題】マトリックス状のパッ
ド配置を有するＤＵＴに対応するため、プローブピンを
マトリックス状に配置した場合、図１４に示された方法
では、プローブピン間に引き出し配線を配線する必要が
生じる。パッド数が増え、プローブピン間の引き出し配
線数が増えると、基板上に配線パターンを形成すること
が難しくなる。When the probe pins are arranged in a matrix so as to correspond to a DUT having a matrix-like pad arrangement, lead wires are arranged between the probe pins in the method shown in FIG. Need arises. When the number of pads increases and the number of lead wires between probe pins increases, it becomes difficult to form a wiring pattern on a substrate.
【０００８】本発明は、上記課題を解決するためになさ
れたものであり、様々なＤＵＴのパッドの配置に対応す
ることが可能なプローブカード用回路基板を提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a circuit board for a probe card which can cope with various arrangements of pads of a DUT.
【０００９】[0009]
【課題を解決するための手段】本発明は、プローブカー
ド用回路基板であって、表の面に形成された表面単結晶
体層と、前記表面単結晶体層を貫通し裏の面に達する貫
通穴とを含む基板と、前記表面単結晶体層の所望の位置
に形成された表面針状単結晶体上と、前記貫通穴の内壁
部及び開口部周辺と、裏の面とに形成された導電体層
と、を有し、前記導電体層が前記基板の裏の面でプロー
ブカード用配線基板の配線と電気的に接続されることを
特徴とする。SUMMARY OF THE INVENTION The present invention relates to a circuit board for a probe card, which comprises a surface single crystal layer formed on a front surface, and penetrating the surface single crystal layer to reach a back surface. A substrate including a through-hole, a surface needle-like single crystal formed at a desired position of the surface single-crystal layer, an inner wall portion and an opening periphery of the through-hole, and a back surface. A conductive layer, wherein the conductive layer is electrically connected to the wiring of the probe card wiring substrate on the back surface of the substrate.
【００１０】従って、本発明のプローブカード用回路基
板においては、検査対象の装置のパッドに接触させられ
る表面針状単結晶体上に形成された導電体層が、貫通穴
の内壁及び開口部周辺及び基板の裏の面にも形成されて
いる。プローブカード用配線基板の配線は、裏の面側で
導電体層と電気的に接続される。そのため、基板の表の
面では、導電体層を表面針状単結晶体から、表面針状単
結晶体の近傍に設けられた貫通穴の周辺部に形成できれ
ばよく、表面針状単結晶体の間に引き出し配線を形成す
る必要がない。従って、様々なパッド配置を有する集積
回路装置のプローブ検査に対応することが可能である。Therefore, in the probe card circuit board of the present invention, the conductor layer formed on the surface needle-like single crystal which is brought into contact with the pad of the device to be inspected has the inner wall of the through hole and the periphery of the opening. And also on the back surface of the substrate. The wiring of the probe card wiring board is electrically connected to the conductor layer on the back surface side. Therefore, on the front surface of the substrate, it is sufficient that the conductive layer can be formed from the surface acicular single crystal to the periphery of the through hole provided in the vicinity of the surface acicular single crystal. There is no need to form a lead wiring between them. Therefore, it is possible to cope with a probe test of an integrated circuit device having various pad arrangements.
【００１１】また、前記表面単結晶体層は、その結晶方
位＜１１１＞が前記基板の表の面に垂直な方向に配位し
ていることが好適である。It is preferable that the surface single crystal layer has its crystal orientation <111> coordinated in a direction perpendicular to the front surface of the substrate.
【００１２】また、前記表面単結晶体層がシリコン単結
晶体層であることが好適である。Further, it is preferable that the surface single crystal layer is a silicon single crystal layer.
【００１３】また、前記基板が、ＳＯＩ基板であること
が好適である。Further, it is preferable that the substrate is an SOI substrate.
【００１４】また、本発明は、表の面に形成された表面
単結晶体層と、裏の面に形成された裏面単結晶体層と、
前記表面単結晶体層及び裏面単結晶体層を貫通する貫通
穴とを含む基板と、前記表面単結晶体層の所望の位置に
形成された表面針状単結晶体上と、前記貫通穴の内壁部
及び開口部周辺と、前記裏面単結晶体層の所望の位置に
形成された裏面針状単結晶体上とに形成された導電体層
と、を有し、前記導電体層が前記基板の裏の面でプロー
ブカード用配線基板の配線と電気的に接続されることを
特徴とする。The present invention also provides a front single crystal layer formed on the front surface, a back single crystal layer formed on the back surface,
A substrate including a through-hole penetrating the surface single-crystal layer and the back single-crystal layer; and a surface needle-like single crystal formed at a desired position on the surface single-crystal layer; and A conductor layer formed on the inner wall and around the opening, and on the back needle-like single crystal formed at a desired position on the back single crystal layer, wherein the conductor layer is formed on the substrate. Is electrically connected to the wiring of the wiring board for the probe card on the back surface of the wiring board.
【００１５】本発明のプローブカード用回路基板は、基
板の表の面と裏の面の両面に針状単結晶体が形成されて
いる。導電体層は表の面から裏の面にかけて形成され、
裏の面でプローブカード用配線基板の配線に電気的に接
続される。裏面針状単結晶体は弾性があるので、導電体
層とプローブカード用配線基板とは、良好な電気的な接
続を得ることが可能である。In the probe card circuit board of the present invention, needle-like single crystals are formed on both the front surface and the back surface of the substrate. The conductor layer is formed from the front side to the back side,
The back surface is electrically connected to the wiring of the probe card wiring board. Since the back needle-like single crystal has elasticity, it is possible to obtain a good electrical connection between the conductor layer and the wiring board for the probe card.
【００１６】また、前記表面単結晶体層は、その結晶方
位＜１１１＞が前記基板の表の面に垂直な方向に配位し
ており、前記裏面単結晶体層は、その結晶方位＜１１１
＞が前記基板の裏の面に垂直な方向に配位していること
が好適である。The front single crystal layer has a crystal orientation <111> oriented in a direction perpendicular to the front surface of the substrate, and the back single crystal layer has a crystal orientation <111>.
Is preferably arranged in a direction perpendicular to the back surface of the substrate.
【００１７】また、前記表面単結晶体層及び裏面単結晶
体層がシリコン単結晶体層であることが好適である。Further, it is preferable that the front surface single crystal layer and the back surface single crystal layer are silicon single crystal layers.
【００１８】また、前記基板が、ＳＯＩ基板であること
が好適である。It is preferable that the substrate is an SOI substrate.
【００１９】また、本発明は、基板の所望の位置に貫通
穴を形成する第１の工程と、前記貫通穴の内壁及び開口
部周辺に絶縁体層を形成する第２の工程と、前記絶縁体
層の表面に第１の導電体層を形成する第３の工程と、前
記基板の表の面の所望の位置にＶＬＳ法により表面針状
単結晶体を形成する第４の工程と、前記表面針状単結晶
体上と、前記貫通穴の内壁部及び開口部周辺と、裏面と
に第２の導電体層を形成する第５の工程と、を有するこ
とを特徴とする。Further, the present invention provides a first step of forming a through hole at a desired position on a substrate, a second step of forming an insulator layer around an inner wall and an opening of the through hole, A third step of forming a first conductor layer on the surface of the body layer, a fourth step of forming a surface needle-like single crystal at a desired position on the front surface of the substrate by a VLS method, and A fifth step of forming a second conductor layer on the front needle-like single crystal, around the inner wall and the opening of the through hole, and on the back surface.
【００２０】また、本発明は、回路基板の製造方法であ
って、基板の所望の位置に貫通穴を形成する第１の工程
と、前記貫通穴の内壁及び開口部周辺に絶縁体層を形成
する第２の工程と、前記絶縁体層の表面に第１の導電体
層を形成する第３の工程と、前記基板の表の面の所望の
位置にＶＬＳ法により表面針状単結晶体を形成する第４
の工程と、前記基板の裏の面の所望の位置にＶＬＳ法に
より裏面針状単結晶体を形成する第５の工程と、前記表
面針状単結晶体上と、前記貫通穴の内壁部及び開口部周
辺と、前記裏面針状単結晶体上とに第２の導電体層を形
成する第６の工程と、を有することを特徴とする。The present invention also relates to a method of manufacturing a circuit board, comprising: a first step of forming a through hole at a desired position on the board; and forming an insulator layer around an inner wall and an opening of the through hole. A second step of forming a first conductive layer on the surface of the insulator layer, and a step of forming a needle-like surface single crystal at a desired position on the front surface of the substrate by a VLS method. The fourth to form
And a fifth step of forming a back needle-like single crystal at a desired position on the back surface of the substrate by a VLS method, on the front needle-like single crystal, an inner wall portion of the through hole, and A sixth step of forming a second conductor layer around the opening and on the back needle-like single crystal.
【００２１】また、前記第１の工程においては、前記貫
通穴を反応性イオンエッチングにより形成することが好
適である。In the first step, it is preferable that the through hole is formed by reactive ion etching.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）を、図面に従って説明する。尚、図面
においては、同じ部材には同じ符号が付されている。Embodiments of the present invention (hereinafter referred to as embodiments) will be described below with reference to the drawings. In the drawings, the same members are denoted by the same reference numerals.
【００２３】本実施形態の回路基板の製造方法を説明す
るため、図２には、貫通穴形成工程から第１導電体層形
成工程までの各工程おける回路基板の要部の断面概略図
が示されている。図３には、貫通穴形成工程から第１導
電体層形成工程までの各工程における回路基板の表の面
での平面概略図が示されており、図４には、前記各工程
における回路基板の裏の面での平面概略図が示されてい
る。尚、図２は、図３及び図４におけるＡＢ線での断面
図である。FIG. 2 is a schematic cross-sectional view of a main part of the circuit board in each step from the through hole forming step to the first conductive layer forming step, for explaining the method of manufacturing the circuit board of the present embodiment. Have been. FIG. 3 is a schematic plan view of the front surface of the circuit board in each step from the through hole forming step to the first conductor layer forming step, and FIG. Is shown in plan view on the back side of FIG. FIG. 2 is a sectional view taken along line AB in FIGS. 3 and 4.
【００２４】基板２０は、６μｍ程度のＳｉの単結晶体
層１０、４μｍ程度のＳｉＯ2の絶縁体層１２、６００
μｍ程度のＳｉの単結晶体層１４の積層構造を有するＳ
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基
板である（図２（ａ）、図３（ａ）、図４（ａ））。そ
して、単結晶体層１０は、その結晶方位＜１１１＞が、
基板の表の面２６に垂直な方向に配位している。尚、基
板２０はＳＯＩ構造を有する基板であるが、貼り合わせ
法で製造された基板でもよいし、ＳＩＭＯＸ基板でもよ
い。The substrate 20 is made of a single-crystal Si layer 10 of about 6 μm in thickness, and an insulator layer 12, 600 of SiO 2 of about 4 μm.
S having a laminated structure of a single-crystal Si layer 14 of about μm
This is an OI (Silicon On Insulator) substrate (FIGS. 2A, 3A, and 4A). The single crystal layer 10 has a crystal orientation <111>
It is arranged in a direction perpendicular to the front surface 26 of the substrate. Note that the substrate 20 is a substrate having an SOI structure, but may be a substrate manufactured by a bonding method or a SIMOX substrate.
【００２５】次に、この基板２０の所望な位置に貫通穴
１６，１８が形成される（図２（ｂ）、図３（ｂ）、図
４（ｂ））。この貫通穴１６，１８の形成方法を詳細に
示すため、図５には貫通穴形成工程中における回路基板
の要部の断面図が示されている。Next, through holes 16 and 18 are formed at desired positions on the substrate 20 (FIGS. 2 (b), 3 (b) and 4 (b)). FIG. 5 is a cross-sectional view of a main part of the circuit board during the through-hole forming step in order to show the method of forming the through-holes 16 and 18 in detail.
【００２６】単結晶体層１０上にレジスト膜２１を塗布
し、ホトリソグラフィ法を用いて貫通穴を形成する場所
のレジストを除去する。その後、ウェットエッチング法
又は反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ、以下ＲＩＥとする）法等のドライ
エッチング法で、後に貫通穴１６，１８となる凹部２
２，２４を形成する（図５（ａ））。凹部２２，２４を
形成した後、レジスト膜２１を除去する。A resist film 21 is applied on the single crystal layer 10, and the resist at a position where a through hole is to be formed is removed by photolithography. Then, a wet etching method or a reactive ion etching (Reactive Io) is performed.
n Etching (hereinafter referred to as RIE) method or the like, and the recess 2 which will later become the through holes 16 and 18 is formed.
2 and 24 are formed (FIG. 5A). After forming the concave portions 22 and 24, the resist film 21 is removed.
【００２７】次に、単結晶体層１０をマスクとして、表
の面２６側に露出した絶縁体層１２をウェットエッチン
グ法又はＲＩＥ法等のドライエッチング法でエッチング
し、凹部２２，２４を深くする（図５（ｂ））。Next, using the single-crystal layer 10 as a mask, the insulating layer 12 exposed on the front surface 26 side is etched by a wet etching method or a dry etching method such as an RIE method to deepen the concave portions 22 and 24. (FIG. 5 (b)).
【００２８】次に、表の面２６側全面にレジスト膜２８
を塗布し、ホトリソグラフィ法で凹部２２，２４のレジ
ストのみを除去する（図５（ｃ））。Next, a resist film 28 is formed on the entire surface 26 on the front side.
Is applied, and only the resist in the concave portions 22 and 24 is removed by photolithography (FIG. 5C).
【００２９】その後、ＲＩＥ法の一つであるＩＣＰ（誘
導性結合プラズマ）エッチング法により、単結晶体層１
４をエッチングして、貫通穴１６，１８を形成する（図
５（ｄ））。その後、レジスト膜２８を除去する。Thereafter, the single crystal layer 1 is formed by an ICP (inductively coupled plasma) etching method, which is one of the RIE methods.
4 is etched to form through holes 16 and 18 (FIG. 5D). After that, the resist film 28 is removed.
【００３０】前述したように貫通穴１６，１８が形成さ
れた後、プラズマＣＶＤ法により、ＴＥＯＳ（Ｔｅｔｒ
ａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原
料とした厚さが５μｍ程度のＳｉＯ2の絶縁体層３０が
貫通穴１６，１８の内壁及び基板２０の両面に形成され
る（図２（ｃ）、図３（ｃ）、図４（ｃ））。After the through holes 16 and 18 are formed as described above, TEOS (Tetr
An insulator layer 30 of SiO 2 having a thickness of about 5 μm, which is made of a ethyl ortho silicate, is formed on the inner walls of the through holes 16 and 18 and on both surfaces of the substrate 20 (FIGS. 2C and 3C). ), FIG. 4 (c)).
【００３１】その後、レジスト膜を基板の表の面２６全
面に塗布する。そして、ホトリソグラフィ法を用いて、
表の面２６の貫通穴１６，１８の内壁及び開口部周辺の
みレジスト膜を残す。その後、ウェットエッチング法又
はＲＩＥ法等のドライエッチング法でレジスト膜が残っ
ていない部分の絶縁体層３０をエッチングし、レジスト
膜を除去する（図２（ｄ））。Thereafter, a resist film is applied to the entire front surface 26 of the substrate. Then, using photolithography,
The resist film is left only on the inner walls of the through holes 16 and 18 on the front surface 26 and around the openings. Then, the portion of the insulator layer 30 where no resist film remains is etched by wet etching or dry etching such as RIE to remove the resist film (FIG. 2D).
【００３２】次に、レジスト膜を表の面２６及び裏の面
２７の両面に塗布する。そして、ホトリソグラフィ法を
用いて、表の面２６側では、貫通穴１６，１８の内壁及
び開口部周辺以外の部分をレジストで被覆する。一方、
裏の面２７側では、貫通穴の開口部周辺以外の部分と、
後にプローブ用配線基板のバンプが接触する導電体膜が
形成される場所以外の部分をレジストで被覆する。その
後、無電解メッキにより、０．１μｍのニッケル膜層
を、表の面２６及び裏の面２７、貫通穴１６，１８の内
壁の絶縁体層３０上に形成する。尚、表の面２６側で
は、ニッケル膜層が単結晶体層１０の一部を被覆するよ
うに、ニッケル膜層を形成する。その後、レジストを除
去する。レジスト上に析出したメッキはレジストの除去
時にリフトオフされ、第１導電体層３２，３４が形成さ
れる（図２（ｅ）、図３（ｅ））。裏の面２７側では、
後にプローブ用配線基板のバンプが接触する電極部分３
１，３３に、第１導電体層３２，３４が残されているよ
うに、パターニングされている（図４（ｅ））。Next, a resist film is applied to both the front surface 26 and the back surface 27. Then, on the front surface 26 side, portions other than the inner walls of the through holes 16 and 18 and the periphery of the openings are covered with a resist by photolithography. on the other hand,
On the back surface 27 side, a portion other than around the opening of the through hole,
A portion of the probe wiring board other than where the conductive film to be contacted with the bump is formed is coated with a resist. Thereafter, a nickel film layer of 0.1 μm is formed on the insulator layer 30 on the front surface 26 and the rear surface 27 and on the inner wall of the through holes 16 and 18 by electroless plating. The nickel film layer is formed on the surface 26 side of the front so that the nickel film layer covers a part of the single crystal layer 10. After that, the resist is removed. The plating deposited on the resist is lifted off when the resist is removed, forming first conductive layers 32 and 34 (FIGS. 2E and 3E). On the back side 27 side,
The electrode part 3 to which the bump of the wiring board for the probe later contacts
Patterning is performed so that the first conductor layers 32 and 34 are left on the first and third conductors 33 (FIG. 4E).
【００３３】次に、ＶＬＳ法を利用して、単結晶体層１
０上に複数の針状単結晶体が形成される。図６には、本
実施形態の回路基板において、貫通穴及び第１導電体層
を形成した後の製造工程における回路基板１００の要部
の断面概略図が示されており、図７、図８にはそれぞれ
回路基板の表の面での平面概略図、裏の面での平面概略
図が示されている。尚、図６は、図７及び図８における
ＡＢ線での断面図である。Next, using the VLS method, the single crystal layer 1
A plurality of needle-like single crystal bodies are formed on zero. FIG. 6 is a schematic cross-sectional view of a main part of the circuit board 100 in a manufacturing process after forming a through hole and a first conductor layer in the circuit board of the present embodiment. 2 shows a schematic plan view of the front side of the circuit board and a schematic plan view of the back side thereof. FIG. 6 is a cross-sectional view taken along line AB in FIGS. 7 and 8.
【００３４】基板２０の表の面２６側の全面に真空蒸着
法により金を蒸着し、約５００オングストロームの厚さ
の金蒸着膜３６を形成する。その後、金蒸着膜３６上に
レジスト膜を塗布し、ホトリソグラフィ法を利用して、
後に表面針状単結晶体を形成したい位置のレジストを直
径３０μｍ程度の円形に除去する。そして、この位置に
厚さ１．５μｍ程度の金バンプ４０，４２を電解メッキ
により形成する（図６（ａ）、図７（ａ））。このと
き、裏の面２７側は加工されず、図４（ｅ）に示された
状態にある。Gold is deposited on the entire surface on the front surface 26 side of the substrate 20 by a vacuum deposition method to form a gold deposited film 36 having a thickness of about 500 angstroms. After that, a resist film is applied on the gold vapor-deposited film 36, and using a photolithography method,
Thereafter, the resist at the position where the surface needle-like single crystal is desired to be formed is removed in a circular shape having a diameter of about 30 μm. Then, gold bumps 40 and 42 having a thickness of about 1.5 μm are formed at this position by electrolytic plating (FIGS. 6A and 7A). At this time, the back surface 27 side is not processed, and is in a state shown in FIG.
【００３５】次に、再びレジスト膜を塗布し、ホトリソ
グラフィ法で、金バンプ４０，４２上及びその周辺部
と、後に第１導電体層３２，３４と金バンプ４０，４２
とを接続する導電体層が形成される領域以外のレジスト
を除去する。その後、沃素と沃化カリウム混合液を用い
たウェットエッチングにより、レジストでマスクされて
いない領域の金蒸着膜３６がエッチングされる。この結
果、金バンプ４０，４２と、金蒸着膜３７，３９が残さ
れる（図６（ｂ）、図７（ｂ））。このとき、裏の面２
７側は加工されず、図４（ｅ）に示された状態にある。Next, a resist film is applied again, and the upper and lower portions of the gold bumps 40 and 42 and the first conductor layers 32 and 34 and the gold bumps 40 and 42 are later formed by photolithography.
Then, the resist other than the region where the conductor layer for connecting to the substrate is formed is removed. Thereafter, the gold vapor-deposited film 36 in the region not masked by the resist is etched by wet etching using a mixed solution of iodine and potassium iodide. As a result, the gold bumps 40 and 42 and the gold deposition films 37 and 39 are left (FIGS. 6B and 7B). At this time, the back side 2
The side 7 is not machined and is in the state shown in FIG.
【００３６】その後、金蒸着膜３７，３９と金バンプ４
０，４２をマスクとして、厚さ約６μｍの単結晶体層１
０をＲＩＥ法で、約３μｍ異方性エッチングする。次
に、金蒸着膜３７，３９をエッチングで除去する。この
とき、エッチングを金蒸着膜３７，３９が除去された時
点で止めると、金バンプ４０，４２の厚さが金蒸着膜３
７，３９の厚さより大きいため、金バンプ４０，４２は
残る。その後、金バンプ４０，４２をマスクとして、シ
リコンで約３．５μｍ相当の等方性エッチングを行う。
これより、金バンプ４０，４２下にシリコンメサ構造を
形成する（図６（ｃ）、図７（ｃ））。このとき、裏の
面２７側は加工されず、図４（ｅ）に示された状態にあ
る。Thereafter, the gold deposition films 37 and 39 and the gold bumps 4
0, 42 as a mask, single crystal layer 1 having a thickness of about 6 μm
0 is anisotropically etched by about 3 μm by RIE. Next, the gold deposition films 37 and 39 are removed by etching. At this time, if the etching is stopped when the gold vapor-deposited films 37 and 39 are removed, the thickness of the gold bumps 40 and 42 is reduced.
The gold bumps 40, 42 remain because they are larger than the thickness of 7, 39. Thereafter, using the gold bumps 40 and 42 as a mask, isotropic etching of about 3.5 μm is performed with silicon.
Thus, a silicon mesa structure is formed below the gold bumps 40 and 42 (FIGS. 6C and 7C). At this time, the back surface 27 side is not processed, and is in a state shown in FIG.
【００３７】次に回路基板を反応管に入れ、水素流量下
で約摂氏９１５度まで加熱後、原料である四塩化珪素を
導入し、ＶＬＳ成長を行い、金バンプ４０，４２下の単
結晶体より表面針状単結晶体４８，５０を形成する（図
６（ｄ）、図７（ｄ））。このとき、金バンプは金−シ
リコンの合金３８，４１に変化している。その後、表面
針状単結晶体４８，５０上の金−シリコン合金３８，４
１を、トリミング法による先端研磨により除去する。同
時に各針状結晶体の長さをそろえる。Next, the circuit board is placed in a reaction tube, heated to about 915 ° C. under a hydrogen flow rate, silicon tetrachloride as a raw material is introduced, VLS growth is performed, and the single crystal under the gold bumps 40 and 42 is grown. More needle-like surface single crystal bodies 48 and 50 are formed (FIGS. 6D and 7D). At this time, the gold bumps have changed to gold-silicon alloys 38 and 41. Thereafter, the gold-silicon alloy 38,4 on the surface needle-like single crystal bodies 48,50
1 is removed by tip polishing by a trimming method. At the same time, the length of each needle-shaped crystal is made uniform.
【００３８】次に、選択性の無電解ニッケルメッキを行
う。これにより、基板の表の面２６側においては、単結
晶体層１０が露出した部分と、第１導電体層３２，３４
上に導電体５２，５４をそれぞれ堆積させる。一方、基
板の裏の面２７側においては、第１導電体層３２，３４
上に導電体５２，５４をそれぞれ堆積させる。このと
き、ＳｉＯ2上には堆積しない。これにより、表面針状
単結晶体４８，５０上を導電体膜５２，５４でそれぞれ
覆うと共に、第１導電体層３２，３４と導電体層５２，
５４を電気的に接続する（図６（ｅ）、図７（ｅ））。
一方、裏の面２７側では、電極部分３１，３３を含む第
１導電体層３２，３４上に、導電体膜５２，５４がそれ
ぞれ堆積される（図８）。Next, selective electroless nickel plating is performed. Thereby, on the surface 26 side of the front surface of the substrate, the portions where the single crystal body layer 10 is exposed and the first conductor layers 32 and 34 are formed.
Conductors 52 and 54 are deposited thereon. On the other hand, on the back surface 27 side of the substrate, the first conductive layers 32 and 34 are provided.
Conductors 52 and 54 are deposited thereon. At this time, it does not deposit on the SiO 2 . Thus, the surface needle-like single crystal bodies 48 and 50 are covered with the conductor films 52 and 54, respectively, and the first conductor layers 32 and 34 and the conductor layers 52 and 54 are respectively covered.
54 are electrically connected (FIGS. 6 (e) and 7 (e)).
On the other hand, on the back surface 27 side, conductor films 52 and 54 are deposited on the first conductor layers 32 and 34 including the electrode portions 31 and 33, respectively (FIG. 8).
【００３９】本実施形態の回路基板１００をプローブカ
ードに使用した場合、表の面２６側の表面針状単結晶体
４８，５０と第２導電体層５２，５４とにより、プロー
ブピン５６，５８を構成するのが好適である。また、裏
の面２７側においては、電極部分３１，３３に形成した
導電体膜５２，５４をプローブカードの配線基板のバン
プに接続するのが好適である。When the circuit board 100 of this embodiment is used for a probe card, the probe pins 56, 58 are formed by the surface needle-like single crystals 48, 50 on the front surface 26 side and the second conductive layers 52, 54. It is preferable to configure On the back surface 27 side, it is preferable to connect the conductive films 52 and 54 formed on the electrode portions 31 and 33 to the bumps on the wiring board of the probe card.
【００４０】図９に本実施形態の回路基板が使用された
プローブカードが示されている。FIG. 9 shows a probe card using the circuit board of this embodiment.
【００４１】図９（ａ）には、本実施形態の回路基板が
使用されたプローブカードを回路基板のプローブピン側
から見たときの平面概略図が示されており、図９（ｂ）
には、図９（ａ）のＡＢ線での断面概略図が示されてい
る。FIG. 9A is a schematic plan view of a probe card using the circuit board of the present embodiment when viewed from the probe pin side of the circuit board, and FIG.
9 shows a schematic cross-sectional view taken along the line AB in FIG.
【００４２】プローブカード２００においては、回路基
板１００が、マウント板５０に固定されている。このプ
ローブカード２００において、回路基板１００の表の面
２６にプローブピン５６，５８等が複数形成されてお
り、マトリックス状に配列されている。このプローブピ
ン５６，５８等をＤＵＴのパッドに押しつけることによ
り、ＤＵＴからの信号が検出される。ＤＵＴからの信号
は、回路基板１００の裏の面２７で、配線基板６０を介
して、マザーボード６２の信号配線（図示せず）に出力
される。回路基板１００と配線基板６０との接続方法の
詳細は、図１を用いて説明する。In the probe card 200, the circuit board 100 is fixed to the mount plate 50. In this probe card 200, a plurality of probe pins 56, 58 and the like are formed on the front surface 26 of the circuit board 100, and are arranged in a matrix. By pressing the probe pins 56, 58 and the like against the pads of the DUT, signals from the DUT are detected. The signal from the DUT is output to the signal wiring (not shown) of the motherboard 62 via the wiring board 60 on the back surface 27 of the circuit board 100. Details of a method of connecting the circuit board 100 and the wiring board 60 will be described with reference to FIG.
【００４３】図１には、図９（ｂ）図における部分３０
０の拡大図が示されている。プローブピン５６，５８
は、その表面の第２導電体層５２，５４が直接ＤＵＴの
パッドに押しつけられることで、ＤＵＴのパッドと第２
導電体層５２，５４が電気的に接続される。第２導電体
層５２，５４は、それぞれ貫通穴１６，１８の内壁部及
び周辺部及び裏の面側に形成されている。FIG. 1 shows a portion 30 in FIG.
An enlarged view of 0 is shown. Probe pins 56, 58
Is that the second conductive layers 52 and 54 on the surface are directly pressed against the pads of the DUT, so that the pads of the DUT and the second
The conductor layers 52 and 54 are electrically connected. The second conductor layers 52 and 54 are formed on the inner wall portion, the peripheral portion, and the rear surface side of the through holes 16 and 18, respectively.
【００４４】裏の面２７側では、配線基板６０の電極６
４，６６が、金バンプ６８，７０を介して第２導電体層
５２，５４に電気的に接続される。ＤＵＴからの信号
は、例えば、第２導電体層５２、バンプ６８、電極６４
を介して配線基板内の信号配線７２に取り出すことがで
きる。図示していないが、信号配線７２はマザーボード
６２の配線と電気的に接続される。ＤＵＴからの信号
は、回路基板１００から配線基板６０，マザーボード６
２を介して、プローブカード２００が設置された外部検
査装置（図示せず）で検出される。On the back surface 27 side, the electrode 6 of the wiring board 60
4 and 66 are electrically connected to the second conductor layers 52 and 54 via the gold bumps 68 and 70. The signal from the DUT is, for example, the second conductor layer 52, the bump 68, the electrode 64
Can be taken out to the signal wiring 72 in the wiring board via the. Although not shown, the signal wiring 72 is electrically connected to the wiring of the motherboard 62. Signals from the DUT are transmitted from the circuit board 100 to the wiring board 60 and the motherboard 6.
2, the signal is detected by an external inspection device (not shown) in which the probe card 200 is installed.
【００４５】前述したように、回路基板１００は、ＤＵ
Ｔのパッドを、貫通穴１６，１８等を介して、裏の面２
７側で配線基板６０に電気的に接続することが可能であ
る。従って、表の面２６側では、引き出し配線を形成す
る必要がないため、プローブピン５６，５８を隣接して
配置することが可能であり、プローブピン５６，５８を
マトリックス状に配置することが可能である。従って、
本実施形態の回路基板は様々なパッド配置を有するＤＵ
Ｔのプローブ検査用プローブカードのプローブヘッドと
して使用することができる。As described above, the circuit board 100 is a DU
The pad of T is connected to the back surface 2 through the through holes 16 and 18 and the like.
It is possible to electrically connect to the wiring board 60 on the 7 side. Therefore, on the front surface 26 side, it is not necessary to form the lead-out wiring, so that the probe pins 56, 58 can be arranged adjacently, and the probe pins 56, 58 can be arranged in a matrix. It is. Therefore,
The circuit board of the present embodiment has DUs having various pad arrangements.
It can be used as a probe head of a probe card for T probe inspection.
【００４６】尚、プローブピン５６，５８および貫通穴
１６，１８は、基板２０に複数形成されマトリックス状
に配置されていてもよい。The probe pins 56 and 58 and the through holes 16 and 18 may be formed in the substrate 20 and arranged in a matrix.
【００４７】また、貫通穴１６，１８の内径寸法は、プ
ローブ対象である集積回路装置のパッド配列の間隔をＰ
とすると、Ｐ／２以下の寸法であることが望ましい。The inner diameter of the through holes 16 and 18 is determined by the distance between the pad arrangements of the integrated circuit device to be probed.
Then, it is desirable that the size be P / 2 or less.
【００４８】必要であれば、第２導電体層５２，５４を
形成した後、配線抵抗を小さくするために金メッキ膜を
露出している導電体層上に電解メッキ法で形成してもよ
い。尚、本実施形態では第２導電体層のみで表の面側と
裏の面側とを電気的に接続した。しかし、一つの導電体
層で接続しなければならないと限定したわけではなく、
電気的に接続されている複数の導電体層により、表の面
側の導電体層と裏の面側の別の導電体層を、貫通穴内の
別の導電体層で電気的に接続しても良い。If necessary, after forming the second conductor layers 52 and 54, the second conductor layers 52 and 54 may be formed by electrolytic plating on the conductor layer where the gold plating film is exposed in order to reduce the wiring resistance. In this embodiment, the front side and the back side are electrically connected only by the second conductor layer. However, it is not limited that the connection must be made by one conductor layer,
By a plurality of conductor layers electrically connected, the conductor layer on the front side and another conductor layer on the back side are electrically connected by another conductor layer in the through hole. Is also good.
【００４９】また、プローブピン５６，５８の先端部分
はＤＵＴのパッドに直接接触する。そのため、プローブ
ピン５６，５８の先端部分の耐久性を向上させるため
に、先端部分に、電解メッキにより、パラジウム膜を形
成してもよい。The tips of the probe pins 56 and 58 are in direct contact with the pads of the DUT. Therefore, in order to improve the durability of the tip portions of the probe pins 56 and 58, a palladium film may be formed on the tip portions by electrolytic plating.
【００５０】プローブピンを複数形成した場合、プロー
ブピン同士の接触や、第２導電体層５２，５４上に金属
の異物が付着が原因で生じるショート等を防ぐため、熱
硬化性樹脂等の絶縁体層を、プローブピン先端部分をの
ぞく回路基板１００の領域に形成しても良い。When a plurality of probe pins are formed, an insulating material such as a thermosetting resin is used to prevent contact between the probe pins and short-circuiting caused by the adhesion of metal foreign matter on the second conductive layers 52 and 54. The body layer may be formed in a region of the circuit board 100 except for the tip portion of the probe pin.
【００５１】図１０には、他の実施形態の回路基板が使
用されたプローブカードの要部の拡大図が示されてい
る。この回路基板４００は、表の面２６に表面針状単結
晶体９２を有し、裏の面２７に裏面針状単結晶体１２４
を有している。第２導電体層９４は、針状単結晶体９
２，１２４上及び貫通穴１６の内壁部及び周辺部に形成
されている。この導電体層９４は、裏の面２７側で、配
線基板６０のバンプ６８に電気的に接続されている。一
方、表の面２６側では、第２導電体層９４がＤＵＴのパ
ッドに接触され、ＤＵＴのパッドと電気的に接続され
る。このように、第２導電体層９４を介して、ＤＵＴの
パッドと配線基板６０の金バンプ６８とは電気的に接続
されている。裏の面２７の裏面針状単結晶体１２４は弾
性があり、バンプ６８へ押しつけると曲がるため、バン
プ６８とは、良好な電気的な接続を得ることが可能であ
る。FIG. 10 is an enlarged view of a main part of a probe card using a circuit board of another embodiment. The circuit board 400 has a front needle-like single crystal 92 on the front surface 26 and a back needle-like single crystal 124 on the back surface 27.
have. The second conductor layer 94 is formed of the acicular single crystal 9
2, 124 and the inner wall portion and the peripheral portion of the through hole 16. The conductor layer 94 is electrically connected to the bump 68 of the wiring board 60 on the back surface 27 side. On the other hand, on the front surface 26 side, the second conductive layer 94 is in contact with the pad of the DUT and is electrically connected to the pad of the DUT. As described above, the pad of the DUT and the gold bump 68 of the wiring board 60 are electrically connected via the second conductor layer 94. The back needle-like single crystal body 124 on the back surface 27 is elastic and bends when pressed against the bump 68, so that good electrical connection with the bump 68 can be obtained.
【００５２】図１１は、他の実施形態の回路基板の貫通
穴形成工程から第１導電体層形成工程までにおける他の
実施形態の回路基板の要部の断面概略図が示されてい
る。FIG. 11 is a schematic cross-sectional view of a main part of a circuit board according to another embodiment from the step of forming a through-hole to the step of forming a first conductor layer of the circuit board of another embodiment.
【００５３】回路基板１１０は、６μｍ程度のＳｉの単
結晶体層１０、４μｍ程度のＳｉＯ2の絶縁体層１２、
６００μｍ程度のＳｉの単結晶体層１４、４μｍ程度の
ＳｉＯ2の絶縁体層１１２、６μｍ程度のＳｉの単結晶
体層１１４の積層構造を有している（図１１（ａ））。
つまり、回路基板１１０は、表の面２６と裏の面２７に
おいて、単結晶体層１０及び１１４が絶縁体層１２及び
１１２上に形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造となっている。そして、単結
晶体層１０及び１１４は、その結晶方位＜１１１＞が、
基板の表の面２６及び裏の面２７に垂直な方向に配位し
ている。尚、回路基板１１０はＳＯＩ構造を有する基板
であるが、貼り合わせ法で製造された基板でもよいし、
ＳＩＭＯＸ基板でもよい。The circuit board 110 has a single crystal layer 10 of Si of about 6 μm, an insulator layer 12 of SiO 2 of about 4 μm,
It has a stacked structure of a Si single crystal layer 14 of about 600 μm, an SiO 2 insulator layer 112 of about 4 μm, and a Si single crystal layer 114 of about 6 μm (FIG. 11A).
That is, the circuit board 110 has an SOI (Silicon On) in which the single crystal layers 10 and 114 are formed on the insulator layers 12 and 112 on the front surface 26 and the rear surface 27.
(Insulator) structure. The single crystal layers 10 and 114 have the crystal orientation <111>
It is arranged in a direction perpendicular to the front surface 26 and the back surface 27 of the substrate. The circuit board 110 is a board having an SOI structure, but may be a board manufactured by a bonding method,
A SIMOX substrate may be used.
【００５４】次に、この回路基板１１０の所望な位置に
貫通穴１６が形成される（図１１（ｂ））。図１２に
は、この貫通穴１６の形成工程における回路基板の要部
の断面概略図が示されている。Next, through holes 16 are formed at desired positions on the circuit board 110 (FIG. 11B). FIG. 12 is a schematic cross-sectional view of a main part of the circuit board in the process of forming the through-hole 16.
【００５５】図５に示された方法と同様な方法で、ＲＩ
Ｅ法等を用いて、表の面２６側から絶縁体層１１２上部
まで、凹部２２が形成される（図１２（ａ））。このと
き、絶縁体層１１２がストッパーとして機能し、単結晶
体層１４のエッチングは絶縁体層１１２上で止まる。In a manner similar to that shown in FIG.
The concave portion 22 is formed from the front surface 26 side to the upper portion of the insulator layer 112 by using the E method or the like (FIG. 12A). At this time, the insulator layer 112 functions as a stopper, and the etching of the single crystal layer 14 stops on the insulator layer 112.
【００５６】その後、前述した図５（ａ）及び図５
（ｂ）に示された方法と同様な方法で、裏の面２７側か
ら単結晶体層１１４と絶縁体層１１２を順にエッチング
し、貫通穴１６を形成する（図１２（ｂ））。Thereafter, FIG. 5A and FIG.
The single-crystal layer 114 and the insulator layer 112 are sequentially etched from the back surface 27 side to form the through holes 16 in the same manner as the method shown in (b) (FIG. 12B).
【００５７】貫通穴１６が形成された後、次に、プラズ
マＣＶＤ法により、ＴＥＯＳを原料とした厚さが５μｍ
程度のＳｉＯ2の絶縁体層３０が貫通穴１６内壁部及び
回路基板１１０の表の面２６及び裏の面２７の両面に形
成される（図１１（ｃ））。After the through-holes 16 are formed, the thickness of TEOS is set to 5 μm by plasma CVD.
The SiO 2 insulator layer 30 is formed on both the inner wall portion of the through hole 16 and the front surface 26 and the rear surface 27 of the circuit board 110 (FIG. 11C).
【００５８】その後、レジスト膜が基板全体に塗布さ
れ、ホトリソグラフィ法及びエッチング法を利用して、
絶縁体層３０の不要部分が除去される（図１１
（ｄ））。After that, a resist film is applied to the entire substrate, and photolithography and etching are used.
Unnecessary portions of the insulator layer 30 are removed (FIG. 11).
(D)).
【００５９】次に、レジスト膜を表の面２６及び裏の面
２７に塗布し、ホトリソグラフィ法を利用して、貫通穴
１６の内壁部及び開口部周辺以外をレジストで被覆す
る。その後、無電解メッキ法により、０．１μｍのニッ
ケル膜層を形成する。尚、ニッケル膜層は、表の面２６
側及び裏の面２７側で、それぞれ単結晶体層１０，１１
４の一部を被覆するように形成される。その後、レジス
トが除去され、第１導電体層３２が形成される（図１１
（ｅ））。Next, a resist film is applied to the front surface 26 and the back surface 27, and the area other than the inner wall of the through hole 16 and the periphery of the opening is covered with the resist by photolithography. Thereafter, a nickel film layer of 0.1 μm is formed by an electroless plating method. The nickel film layer is formed on the surface 26 of the front.
The single crystal layers 10 and 11 on the side 27
4 is formed so as to cover a part thereof. Thereafter, the resist is removed, and the first conductor layer 32 is formed (FIG. 11).
(E)).
【００６０】次に、ＶＬＳ法を利用して表の面２６側及
び裏の面２７側に針状単結晶体が形成される。図１３に
は、第１導電体層形成工程から針状単結晶体形成工程ま
でにおける回路基板の要部の断面概略図が示されてい
る。Next, needle-like single crystals are formed on the front surface 26 side and the rear surface 27 side using the VLS method. FIG. 13 is a schematic cross-sectional view of a main part of the circuit board from the first conductor layer forming step to the needle-like single crystal forming step.
【００６１】まず、図６（ａ）、図６（ｂ）に示された
方法と同様の方法を用いて、回路基板１１０の表の面２
６及び裏の面２７の両面に金蒸着膜が形成された後、厚
さ１．５μｍ程度の金バンプ４０，１２０がそれぞれ回
路基板１１０の表の面２６及び裏の面２７の両面に形成
される。金バンプ４０，１２０の下部及び後に引き出し
配線が形成される部分に金蒸着膜３７，１２２が残るよ
うに、金蒸着膜３７，１２２の不要部分をエッチングす
る（図１３（ａ））。First, using the same method as the method shown in FIGS. 6A and 6B,
After gold deposition films are formed on both surfaces 6 and the back surface 27, gold bumps 40 and 120 having a thickness of about 1.5 μm are formed on both the front surface 26 and the back surface 27 of the circuit board 110, respectively. You. Unnecessary portions of the gold vapor-deposited films 37 and 122 are etched so that the gold vapor-deposited films 37 and 122 are left under the gold bumps 40 and 120 and in a portion where a lead wiring is formed later (FIG. 13A).
【００６２】次に、金バンプ４０，１２０及び金蒸着膜
３７，１２２をマスクとして、単結晶体層１０及び単結
晶体層１１４をＲＩＥ法で異方性エッチングする。そし
て金バンプ４０及び１２０の下部以外の金蒸着膜３７，
１２２を除去した後、金バンプ４０，１２０をマスクと
して、等方性エッチングを行い、金バンプ４０，１２０
下にシリコンメサ構造を形成する（図１３（ｂ））。Next, the single crystal layer 10 and the single crystal layer 114 are anisotropically etched by RIE using the gold bumps 40 and 120 and the gold deposition films 37 and 122 as a mask. Then, the gold deposition film 37 other than the lower portions of the gold bumps 40 and 120,
After removing the 122, isotropic etching is performed using the gold bumps 40 and 120 as a mask, and the gold bumps 40 and 120 are removed.
A silicon mesa structure is formed below (FIG. 13B).
【００６３】次に、ＶＬＳ成長を行い、単結晶体９１及
び１２３を結晶成長させ、表面針状単結晶体９２及び裏
面針状結晶体１２４を形成する。ＶＬＳ成長後、金−シ
リコン合金となった金バンプ４０，１２０を除去する。
その後、選択性の無電解ニッケルメッキを行い、表面針
状単結晶体９２及び１２４上及び貫通穴１６の内壁部及
び周辺部に第２導電体層９４を形成する（図１３
（ｃ））。この第２導電体層９４は、第１導電体層３２
と電気的に接続するように形成される。Next, VLS growth is performed to grow single crystals 91 and 123 to form single needle-like single crystal body 92 and back needle-like single crystal body 124. After VLS growth, the gold bumps 40 and 120 that have become a gold-silicon alloy are removed.
Thereafter, selective electroless nickel plating is performed to form a second conductor layer 94 on the surface needle-like single crystal bodies 92 and 124 and on the inner wall portion and the peripheral portion of the through hole 16 (FIG. 13).
(C)). The second conductor layer 94 is formed of the first conductor layer 32
It is formed so that it may be electrically connected to.
【００６４】尚、基板の表面針状単結晶体９２と裏面針
状単結晶体１２４とは、同時に形成する必要はなく、片
面ずつ形成しても良い。The front needle-like single crystal body 92 and the back needle-like single crystal body 124 of the substrate need not be formed at the same time, but may be formed one by one.
【００６５】[0065]
【発明の効果】以上、説明したように、本発明のプロー
ブカード用回路基板は、検査対象の装置のパッドに接触
させられる表面針状単結晶体上、貫通穴の内壁及び開口
部周辺、基板の裏面に形成された導電体層を介して、基
板の裏の面側のプローブカード用配線基板の配線に電気
的に接続されている。そのため、基板の表の面では、導
電体層を貫通内を介して基板の裏の面側に接続すればよ
く、針状単結晶体間に配線する必要がない。従って、様
々なパッド配置を有する装置に対応することが可能であ
る。As described above, the circuit board for a probe card according to the present invention is formed on a single needle-like crystal surface, which is brought into contact with a pad of a device to be inspected, the inner wall of the through hole and the periphery of the opening, and the substrate. Is electrically connected to the wiring of the probe card wiring board on the back side of the board via a conductor layer formed on the back side of the board. Therefore, on the front surface of the substrate, the conductor layer may be connected to the rear surface side of the substrate via the through hole, and there is no need to wire between the needle-like single crystals. Therefore, it is possible to cope with devices having various pad arrangements.
【図１】 本実施形態の回路基板の断面図である。FIG. 1 is a cross-sectional view of a circuit board according to an embodiment.
【図２】 貫通穴形成工程から第１導電体層形成工程ま
でにおける本実施形態の回路基板の要部の断面概略図で
ある。FIG. 2 is a schematic cross-sectional view of a main part of the circuit board of the present embodiment from a through-hole forming step to a first conductive layer forming step.
【図３】 貫通穴形成工程から第１導電体層形成工程ま
でにおける本実施形態の回路基板の要部の、基板の表の
面側からの平面概略図である。FIG. 3 is a schematic plan view of a main part of the circuit board of the present embodiment from a through-hole forming step to a first conductor layer forming step, as viewed from the front surface side of the board.
【図４】 貫通穴形成工程から第１導電体層形成工程ま
でにおける本実施形態の回路基板の要部の、基板の裏の
面側からの平面概略図である。FIG. 4 is a schematic plan view of a main part of the circuit board of the present embodiment from a through-hole forming step to a first conductor layer forming step, as viewed from the back side of the substrate.
【図５】 貫通穴形成工程における本実施形態の回路基
板の要部の断面概略図である。FIG. 5 is a schematic cross-sectional view of a main part of the circuit board of the present embodiment in a through-hole forming step.
【図６】 第１導電体層形成工程から針状単結晶体形成
工程までにおける本実施形態の回路基板の要部の断面概
略図である。FIG. 6 is a schematic cross-sectional view of a main part of the circuit board of the present embodiment from a first conductive layer forming step to a needle-like single crystal forming step.
【図７】 第１導電体層形成工程から針状単結晶体形成
工程までにおける本実施形態の回路基板の要部の、基板
表の面側からの平面概略図である。FIG. 7 is a schematic plan view of a main part of the circuit board according to the present embodiment from the first conductor layer forming step to the needle-like single crystal forming step, as viewed from the surface side of the substrate.
【図８】 第１導電体層形成工程から針状単結晶体形成
工程までにおける本実施形態の回路基板の要部の、基板
裏の面側からの平面概略図である。FIG. 8 is a schematic plan view of a main part of the circuit board of the present embodiment from the first conductive layer forming step to the needle-like single crystal forming step, as viewed from the back side of the substrate.
【図９】 本実施形態の回路基板が使用されたプローブ
カードの概略図である。FIG. 9 is a schematic diagram of a probe card using the circuit board of the present embodiment.
【図１０】 他の実施形態の回路基板の概略図である。FIG. 10 is a schematic view of a circuit board according to another embodiment.
【図１１】 他の実施形態の貫通穴形成工程から第１導
電体層形成工程までにおける本実施形態の回路基板の要
部の断面概略図である。FIG. 11 is a schematic cross-sectional view of a main part of a circuit board according to the present embodiment from a through-hole forming step to a first conductor layer forming step according to another embodiment.
【図１２】 他の実施形態の貫通穴形成工程における本
実施形態の回路基板の要部の断面概略図である。FIG. 12 is a schematic cross-sectional view of a main part of a circuit board of the present embodiment in a through-hole forming step of another embodiment.
【図１３】 他の実施形態の第１導電体層形成工程から
針状単結晶体形成工程までにおける本実施形態の回路基
板の要部の断面概略図である。FIG. 13 is a schematic cross-sectional view of a main part of the circuit board of the present embodiment from a first conductor layer forming step to a needle-like single crystal forming step of another embodiment.
【図１４】 針状単結晶体をプローブピンとした従来の
プローブヘッドの拡大図である。FIG. 14 is an enlarged view of a conventional probe head using a needle-shaped single crystal as a probe pin.
１０，１１４ 単結晶体層、２０ 基板、３２，３４
第１導電体層、１６，１８ 貫通穴、２６ 表面、２７
裏面、４８，５０，９２ 表面針状単結晶体、５２，
５４，９４ 第２導電体層、５６，５８ プローブピ
ン、６０ 配線基板、６８，７０ バンプ、１００ 回
路基板、１２４ 裏面針状単結晶体。10,114 single crystal layer, 20 substrates, 32,34
First conductor layer, 16, 18 through-hole, 26 surface, 27
Back, 48, 50, 92 surface needle-like single crystal, 52,
54, 94 second conductor layer, 56, 58 probe pin, 60 wiring board, 68, 70 bump, 100 circuit board, 124 back needle-like single crystal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中島 征彦 東京都町田市旭町３丁目５番１号 電気化 学工業株式会社中央研究所内 (72)発明者 村田 弘 東京都町田市旭町３丁目５番１号 電気化 学工業株式会社中央研究所内 Ｆターム(参考） 2G011 AA16 AA17 AA21 AB06 AB07 AB08 AC14 AE03 4M106 AA02 BA01 BA14 DD03 DD10 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor: Masahiko Nakajima 3-5-1 Asahicho, Machida-shi, Tokyo Denka Kagaku Kogyo Co., Ltd. Central Research Laboratory (72) Inventor: Hiroshi Murata 3-chome, Asahimachi, Machida-shi, Tokyo No. 5-1 F-term in the Central Research Laboratory of Denka Kagaku Kogyo Co., Ltd. (Reference) 2G011 AA16 AA17 AA21 AB06 AB07 AB08 AC14 AE03 4M106 AA02 BA01 BA14 DD03 DD10
Claims (11)
前記表面単結晶体層を貫通し裏の面に達する貫通穴とを
含む基板と、 前記表面単結晶体層の所望の位置に形成された表面針状
単結晶体上と、前記貫通穴の内壁部及び開口部周辺と、
裏の面とに形成された導電体層と、を有し、 前記導電体層が前記基板の裏の面でプローブカード用配
線基板の配線と電気的に接続されることを特徴とするプ
ローブカード用回路基板。1. A surface single crystal layer formed on a front surface,
A substrate including a through-hole penetrating the surface single-crystal layer and reaching the back surface; a surface needle-like single crystal formed at a desired position of the surface single-crystal layer; and an inner wall of the through-hole. Around the part and the opening,
A conductor layer formed on a back surface of the substrate, wherein the conductor layer is electrically connected to wiring of a wiring board for a probe card on the back surface of the substrate. Circuit board.
基板であって、 前記表面単結晶体層は、その結晶方位＜１１１＞が前記
基板の表の面に垂直な方向に配位していることを特徴と
するプローブカード用回路基板。2. The circuit board for a probe card according to claim 1, wherein the surface single crystal layer has a crystal orientation <111> coordinated in a direction perpendicular to a front surface of the substrate. A circuit board for a probe card.
用回路基板であって、 前記表面単結晶体層がシリコン単結晶体層であることを
特徴とするプローブカード用回路基板。3. The circuit board for a probe card according to claim 1, wherein the surface single-crystal layer is a silicon single-crystal layer.
裏の面に形成された裏面単結晶体層と、前記表面単結晶
体層及び裏面単結晶体層を貫通する貫通穴とを含む基板
と、 前記表面単結晶体層の所望の位置に形成された表面針状
単結晶体上と、前記貫通穴の内壁部及び開口部周辺と、
前記裏面単結晶体層の所望の位置に形成された裏面針状
単結晶体上とに形成された導電体層と、を有し、 前記導電体層が前記基板の裏の面でプローブカード用配
線基板の配線と電気的に接続されることを特徴とするプ
ローブカード用回路基板。4. A surface single crystal layer formed on a front surface,
A substrate including a back surface single crystal layer formed on the back surface, a through hole penetrating the front surface single crystal layer and the back surface single crystal layer, and a substrate formed at a desired position of the front surface single crystal layer. On the surface needle-like single crystal body, and around the inner wall and opening of the through hole,
A conductor layer formed on a back needle-like single crystal formed at a desired position on the back single crystal layer, and the conductor layer is used for a probe card on a back surface of the substrate. A circuit board for a probe card, which is electrically connected to wiring of a wiring board.
基板であって、 前記表面単結晶体層は、その結晶方位＜１１１＞が前記
基板の表の面に垂直な方向に配位しており、前記裏面単
結晶体層は、その結晶方位＜１１１＞が前記基板の裏の
面に垂直な方向に配位していることを特徴とするプロー
ブカード用回路基板。5. The circuit board for a probe card according to claim 4, wherein the surface single crystal layer has a crystal orientation <111> oriented in a direction perpendicular to a front surface of the substrate. A circuit board for a probe card, wherein the back single-crystal layer has a crystal orientation <111> oriented in a direction perpendicular to a back surface of the substrate.
用回路基板であって、 前記表面単結晶体層及び裏面単結晶体層がシリコン単結
晶体層であることを特徴とするプローブカード用回路基
板。6. The probe card circuit board according to claim 4, wherein the front surface single crystal layer and the back surface single crystal layer are silicon single crystal layers. Circuit board.
ローブカード用回路基板であって、 前記表面針状単結晶体及び貫通穴がそれぞれマトリック
ス状に配置されていることを特徴とするプローブカード
用回路基板。7. The probe card circuit board according to claim 1, wherein the needle-like single crystal body and the through holes are arranged in a matrix. Circuit board for probe card.
ローブカード用回路基板であって、 前記基板が、ＳＯＩ基板であることを特徴とするプロー
ブカード用回路基板。8. The probe card circuit board according to claim 1, wherein the board is an SOI board. 8. The probe card circuit board according to claim 1, wherein the board is an SOI board.
１の工程と、 前記貫通穴の内壁及び開口部周辺に絶縁体層を形成する
第２の工程と、 前記絶縁体層の表面に第１の導電体層を形成する第３の
工程と、 前記基板の表の面の所望の位置にＶＬＳ法により表面針
状単結晶体を形成する第４の工程と、 前記表面針状単結晶体上と、前記貫通穴の内壁部及び開
口部周辺と、裏面とに第２の導電体層を形成する第５の
工程と、を有することを特徴とする回路基板の製造方
法。9. A first step of forming a through hole at a desired position on the substrate, a second step of forming an insulator layer around an inner wall and an opening of the through hole, and a surface of the insulator layer. A fourth step of forming a surface acicular single crystal at a desired position on the front surface of the substrate by a VLS method; a third step of forming a first conductor layer on the surface of the substrate; A fifth step of forming a second conductive layer on the crystal, around the inner wall and the opening of the through hole, and on the back surface.
第１の工程と、 前記貫通穴の内壁及び開口部周辺に絶縁体層を形成する
第２の工程と、 前記絶縁体層の表面に第１の導電体層を形成する第３の
工程と、 前記基板の表の面の所望の位置にＶＬＳ法により表面針
状単結晶体を形成する第４の工程と、 前記基板の裏の面の所望の位置にＶＬＳ法により裏面針
状単結晶体を形成する第５の工程と、 前記表面針状単結晶体上と、前記貫通穴の内壁部及び開
口部周辺と、前記裏面針状単結晶体上とに第２の導電体
層を形成する第６の工程と、を有することを特徴とする
回路基板の製造方法。10. A first step of forming a through hole at a desired position on a substrate, a second step of forming an insulator layer around an inner wall and an opening of the through hole, and a surface of the insulator layer. A fourth step of forming a surface needle-like single crystal at a desired position on a front surface of the substrate by a VLS method; a third step of forming a first conductor layer on the front surface of the substrate; A fifth step of forming a back needle-like single crystal at a desired position on a surface by a VLS method, on the front needle-like single crystal, around an inner wall portion and an opening of the through hole, and And a sixth step of forming a second conductive layer on the single crystal body.
製造方法であって、 前記第１の工程においては、前記貫通穴を反応性イオン
エッチングにより形成することを特徴とする回路基板の
製造方法。11. The method for manufacturing a circuit board according to claim 9, wherein in the first step, the through hole is formed by reactive ion etching. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133594A JP2000321302A (en) | 1999-05-14 | 1999-05-14 | Circuit board for probe card and manufacture of circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133594A JP2000321302A (en) | 1999-05-14 | 1999-05-14 | Circuit board for probe card and manufacture of circuit board |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000321302A true JP2000321302A (en) | 2000-11-24 |
Family
ID=15108471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11133594A Pending JP2000321302A (en) | 1999-05-14 | 1999-05-14 | Circuit board for probe card and manufacture of circuit board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000321302A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6773938B2 (en) * | 2002-08-29 | 2004-08-10 | Micron Technology, Inc. | Probe card, e.g., for testing microelectronic components, and methods for making same |
| JP2004317162A (en) * | 2003-04-11 | 2004-11-11 | Masaki Esashi | Probe card, probe pin, and manufacturing method thereof |
| WO2006085573A1 (en) * | 2005-02-10 | 2006-08-17 | Tokyo Electron Limited | Interposer, probe card and method for manufacturing interposer |
| CN102054540A (en) * | 2009-10-28 | 2011-05-11 | 施乐公司 | Multilayer electrical component, coating composition, and method of making electrical component |
-
1999
- 1999-05-14 JP JP11133594A patent/JP2000321302A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6773938B2 (en) * | 2002-08-29 | 2004-08-10 | Micron Technology, Inc. | Probe card, e.g., for testing microelectronic components, and methods for making same |
| US6881974B2 (en) | 2002-08-29 | 2005-04-19 | Micron Technology, Inc. | Probe card for testing microelectronic components |
| JP2004317162A (en) * | 2003-04-11 | 2004-11-11 | Masaki Esashi | Probe card, probe pin, and manufacturing method thereof |
| WO2006085573A1 (en) * | 2005-02-10 | 2006-08-17 | Tokyo Electron Limited | Interposer, probe card and method for manufacturing interposer |
| JP2006222309A (en) * | 2005-02-10 | 2006-08-24 | Tokyo Electron Ltd | Interposer, probe card, and manufacturing method for interposer |
| US7891090B2 (en) | 2005-02-10 | 2011-02-22 | Tokyo Electron Limited | Method for manufacturing an interposer |
| CN102054540A (en) * | 2009-10-28 | 2011-05-11 | 施乐公司 | Multilayer electrical component, coating composition, and method of making electrical component |
| JP2011095257A (en) * | 2009-10-28 | 2011-05-12 | Xerox Corp | Electrical component |
| KR101566039B1 (en) | 2009-10-28 | 2015-11-13 | 제록스 코포레이션 | Multilayer Electrical Component, Coating Composition, and Method of Making Electrical Component |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7032307B2 (en) | Method for fabricating a probe pin for testing electrical characteristics of an apparatus | |
| JP2817717B2 (en) | Semiconductor device and manufacturing method thereof | |
| US5926029A (en) | Ultra fine probe contacts | |
| US7731503B2 (en) | Carbon nanotube contact structures | |
| US4952272A (en) | Method of manufacturing probing head for testing equipment of semi-conductor large scale integrated circuits | |
| US4998062A (en) | Probe device having micro-strip line structure | |
| US20080265933A1 (en) | Semiconductor Device Testing Apparatus and Power Supply Unit | |
| US5843844A (en) | Probe sheet and method of manufacturing the same | |
| JP2000067953A (en) | Probe card assembly and kit, and method for using them | |
| KR100473584B1 (en) | Cantilever-type probe card and method for manufacturing the same using silicon micromachining technology | |
| US5061894A (en) | Probe device | |
| KR100373692B1 (en) | Probe structure | |
| JP2000321302A (en) | Circuit board for probe card and manufacture of circuit board | |
| JP2002139540A (en) | Probe structure and its manufacturing method | |
| EP1536241B1 (en) | Probe for measuring electrical characteristics and method of manufacturing the same | |
| KR101306654B1 (en) | probe module and method of manufacturing the same, and probe card having the probe module and method of manufacturing the same | |
| JP3379699B2 (en) | Prober manufacturing method | |
| JPH04297050A (en) | Semiconductor inspection apparatus and preparation of its plane substrate | |
| JP4412143B2 (en) | Manufacturing method of inspection jig | |
| JP4220586B2 (en) | Probe card | |
| JP4401627B2 (en) | Contact probe manufacturing method | |
| KR100823312B1 (en) | Method for manufacturing probe card and probe card manufactured thereby | |
| KR20040047532A (en) | External electrode connector | |
| US20100039129A1 (en) | Probe card | |
| JPH02210269A (en) | Probe device |