KR100473584B1 - Cantilever-type probe card and method for manufacturing the same using silicon micromachining technology - Google Patents
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Abstract
본 발명은 SOI(silicon on insulator) 기판과 같은 실리콘 기판의 일측 가장자리부에 관통홀을 형성하고 상기 관통홀 내에 도전층을 채우고, 상기 SOI 기판의 실리콘층의 중앙부에 사진식각 공정에 의해 스프링부와 팁 선단부를 형성하고, 상기 스프링부와 팁 선단부에 상기 관통홀의 도전층과 전기적 연결되는 금속 배선을 형성한다. 이후, 상기 관통홀 내의 도전층을 인쇄회로기판의 금속배선과 접합한다.The present invention forms a through hole in one edge portion of a silicon substrate such as a silicon on insulator (SOI) substrate, fills a conductive layer in the through hole, and a spring portion and a photo portion in a central portion of the silicon layer of the SOI substrate. A tip tip portion is formed, and a metal wire is formed at the spring portion and the tip tip portion to be electrically connected to the conductive layer of the through hole. Thereafter, the conductive layer in the through hole is bonded to the metal wiring of the printed circuit board.
따라서, 본 발명은 미세 가공 기술을 이용하여 실리콘 기판에 프로브 팁을 형성하므로 팁간의 신호 분리가 용이하고, 팁의 기계적 특성이 양호하다. 또한, 팁간의 피치를 줄일 수 있으므로 미세 피치의 반도체 소자도 테스트 가능하다. 더욱이, 팁의 평탄도 균일성을 향상시킬 수가 있다.Therefore, the present invention forms a probe tip on the silicon substrate using a microfabrication technique, so signal separation between the tips is easy, and the tip has good mechanical properties. In addition, since the pitch between the tips can be reduced, fine pitch semiconductor devices can be tested. Moreover, the flatness uniformity of the tip can be improved.
Description
본 발명은 반도체 집적회로 소자의 전기적 특성을 검사하기 위한 프로브 카드(Probe Card)에 관한 것으로, 더욱 상세하게는 미세 가공 기술을 이용하여 실리콘 기판에 프로브 팁을 형성함으로써 프로브 팁의 피치를 단축시키고 평탄도 균일성을 향상시키며 전기적, 기계적 특성을 향상시키도록 한 외팔보 형태의 프로브 카드 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a probe card for inspecting electrical characteristics of a semiconductor integrated circuit device. More particularly, a probe tip is formed on a silicon substrate by using a microfabrication technique to shorten the pitch of the probe tip and flatten it. Also relates to a cantilevered probe card and a method of manufacturing the same to improve uniformity and improve electrical and mechanical properties.
일반적으로, 메모리 소자, 비메모리 소자 또는 로직 소자와 같은 반도체 집적회로 소자(Semiconductor Integrated Circuit Device)를 제조하는 공정에서는 칩들을 웨이퍼에 제조한 후 상기 웨이퍼의 칩들을 각각의 칩으로 절단하기 전에 각 칩들이 양호 또는 불량인 지를 결정하기 위해 웨이퍼 테스트를 수행한다. 이러한 웨이퍼 테스트는 프로브 카드가 프로브 장치에 연결되고 프로브 카드의 프로브 니들이 반도체 칩의 패드(pad)에 접촉된 상태로 수행된다. 상기 프로브 니들을 상기 반도체 칩에 접촉시킨 후 임의의 압력을 상기 프로브 니들과 상기 패드 사이에 인가시킨다. 이는 상기 프로브 니들을 상기 패드의 표면을 미끄러지게 하여 상기 표면 상의 알루미늄 산화막을 제거시켜준다. 따라서, 알루미늄 산화막 아래의 알루미늄과 상기 프로브 니들이 전기적으로 연결된다.In general, in the process of manufacturing a semiconductor integrated circuit device such as a memory device, a non-memory device, or a logic device, each chip is manufactured on a wafer, and then each chip is cut before the chips of the wafer are cut into each chip. Wafer tests are performed to determine if they are good or bad. This wafer test is performed with the probe card connected to the probe device and the probe needle of the probe card contacting a pad of the semiconductor chip. After contacting the probe needle with the semiconductor chip, a certain pressure is applied between the probe needle and the pad. This causes the probe needle to slide the surface of the pad to remove the aluminum oxide film on the surface. Thus, the aluminum under the aluminum oxide film and the probe needle are electrically connected.
이러한 프로브 니들을 사용한 종래의 프로브 카드의 한 예가 미국 특허 제 6,087,840호에 기술되어 있다. 상기 종래의 프로브 카드에서는 도 1에 도시된 바와 같이, 단층 인쇄회로기판(1)의 개구(opening)(3)에서 텅스텐 재질의 프로브 니들(5)이 방사상으로 배치되도록 상기 프로브 니들(5)이 상기 기판(1)의 저면에 구비된다. 또한, 상기 인쇄회로기판(1)의 단부에 구비된 커넥터(도시 안됨)를 커넥팅하기 위한 콘택부가 상호연결용 배선을 거쳐 상기 프로브 니들(5)의 기저부와 연결된다. 도 1의 프로브 카드는 상기 프로브 니들(5)을 사용하여 32개 패드를 동시에 측정할 수 있다. 그러나, 상기 프로브 니들(5)을 숙련공의 수작업에 의해 상기 인쇄회로기판(1)에 설치하므로 상기 반도체 칩의 패드의 피치를 50μm 이하로 축소시킬 수가 없다. 더욱이, 상기 웨이퍼의 전체 칩들을 한번에 모두 테스트할 수 없고 여러번에 걸쳐 나누어 테스트하지 않으면 안되므로 웨이퍼당 테스트 시간과 비용이 많이 소요된다.One example of a conventional probe card using such probe needles is described in US Pat. No. 6,087,840. In the conventional probe card, as illustrated in FIG. 1, the probe needle 5 is arranged such that the tungsten probe needle 5 is radially disposed at the opening 3 of the single-layer printed circuit board 1. It is provided in the bottom surface of the said board | substrate 1. In addition, a contact portion for connecting a connector (not shown) provided at the end of the printed circuit board 1 is connected to the base of the probe needle 5 via interconnection wiring. The probe card of FIG. 1 can measure 32 pads simultaneously using the probe needle 5. However, since the probe needle 5 is installed on the printed circuit board 1 by manual labor, the pitch of the pad of the semiconductor chip cannot be reduced to 50 μm or less. Moreover, the entire chips of the wafer cannot be tested all at once and must be divided and tested multiple times, thus increasing the test time and cost per wafer.
종래의 프로브 카드의 다른 예로서 멤브레인 형태의 프로브 카드가 미국 특허 제 6,072,321호에 기술되어 있다. 상기 프로브 카드에서는 도 2에 도시된 바와 같이, 실리콘 기판(11)의 콘택부(13) 상에 절연층(15)을 개재하여 도전층(17)이 적층되고, 콘택부(13)의 도전층(17)과 통전을 하기 위한 도전체(19)가 상기 콘택부(13) 외측의 실리콘 기판(11)의 전면 일부분에 형성된다. 또한, 연성의 멤브레인부(14)를 형성하기 위해 상기 콘택부(13) 아래에 위치한 상기 실리콘 기판(11)의 후면 일부분에 식각 홈부(16)가 형성된다. 이와 동시에, 도관(도시 안됨)을 위한 통로(18)가 형성된다. 도 2의 프로브 카드는 콘택부(13)의 실리콘(11)/도전층(17)을 프로브 팁으로 이용하기 때문에 기계적 특성에는 별다른 문제가 없다. 그러나, 웨이퍼의 칩을 테스트할 때 상기 프로브 팁과 상기 칩의 패드를 용이하게 접촉시키기 위해 상기 멤브레인부(14)의 뒷면에 유체를 흘려보내어야만 하는 단점이 있다.As another example of a conventional probe card, a probe card in the form of a membrane is described in US Pat. No. 6,072,321. In the probe card, as illustrated in FIG. 2, the conductive layer 17 is stacked on the contact portion 13 of the silicon substrate 11 via the insulating layer 15, and the conductive layer of the contact portion 13 is formed. A conductor 19 for conducting electricity to 17 is formed on a part of the front surface of the silicon substrate 11 outside the contact portion 13. In addition, an etch groove 16 is formed in a portion of the rear surface of the silicon substrate 11 positioned below the contact portion 13 to form the flexible membrane portion 14. At the same time, passages 18 for conduits (not shown) are formed. Since the probe card of FIG. 2 uses the silicon 11 / conductive layer 17 of the contact portion 13 as a probe tip, there is no problem in mechanical properties. However, when testing a chip of a wafer, there is a disadvantage in that a fluid must be flowed to the back side of the membrane portion 14 in order to easily contact the probe tip and the pad of the chip.
종래의 프로브 카드의 또 다른 예가 미국 특허 제 6,114,864호에 기술되어 있다. 상기 프로브 카드에서는 도 3에 도시된 바와 같이, 기판(21)의 저면부에 오목부(22)가 형성되고, 절연성 수지 필름(23)이 상기 오목부(22) 아래에 연장하도록 상기 기판(21)의 저면에 연장하여 구비된다. 프로브 패턴(25)이 상기 절연성 수지 필름(23)의 저면에 연장하여 형성된다. 솔더 볼(solder ball)(27)이 상기 프로브 패턴(25)의 상층부에 형성된다. 상호연결 패턴(19)이 상기 프로브 패턴(25)단부와 콘택하며 상기 기판(21)의 상부면 상에 형성된다.Another example of a conventional probe card is described in US Pat. No. 6,114,864. In the probe card, as shown in FIG. 3, a recess 22 is formed in a bottom surface of the substrate 21, and the substrate 21 is formed so that the insulating resin film 23 extends below the recess 22. It extends to the bottom of the bottom). The probe pattern 25 extends on the bottom of the insulating resin film 23. Solder balls 27 are formed in the upper portion of the probe pattern 25. An interconnect pattern 19 is in contact with the probe pattern 25 end and is formed on the top surface of the substrate 21.
그러나, 도 3의 프로브 카드는 상기 프로브 패턴(25)의 최종 팁이 솔더 볼(27)로 형성되어 있기 때문에 외부의 기계적 충격이나 온도에 민감한 반응을 나타내는 단점이 있다.However, the probe card of FIG. 3 has a disadvantage in that the final tip of the probe pattern 25 is formed of solder balls 27 and thus exhibits an external mechanical shock or temperature sensitive reaction.
종래의 프로브 카드의 또 다른 예가 미국 특허 6,059,982에 기술되어 있다. 상기 프로브 카드의 프로브 팁에서는 도 4에 도시된 바와 같이, 절연막(31) 상에 적층된 텅스텐, 구리, 알루미늄, 금과 같은 금속층이 패터닝됨으로써 도전성 라인(41)이 형성되고, 도전성 라인(41)의 팁부(42)가 프로브 팁 포인트(43)를 포함하고, 상기 도전성 라인(41)의 단부(44) 상의 스터드(stud)(45)가 실리콘 기판(47)의 비아홀(48) 내의 천이 금속층(49)을 거쳐 솔더 볼(51)에 전기적으로 콘택한다. 그러나, 도 4의 프로브 카드는 금속 니들 타입의 팁 대신에 상기 도전성 라인의 팁 구조를 텅스텐이나 금, 알루미늄 재질로 형성하므로 기계적 특성이 좋지 않은 단점이 있다.Another example of a conventional probe card is described in US Pat. No. 6,059,982. In the probe tip of the probe card, as illustrated in FIG. 4, a conductive layer 41 is formed by patterning a metal layer such as tungsten, copper, aluminum, and gold stacked on the insulating layer 31, and the conductive line 41 is formed. The tip portion 42 of the substrate includes a probe tip point 43, and a stud 45 on the end 44 of the conductive line 41 has a transition metal layer in the via hole 48 of the silicon substrate 47. 49, the solder balls 51 are electrically contacted with each other. However, the probe card of FIG. 4 has a disadvantage in that mechanical properties are not good because the tip structure of the conductive line is formed of tungsten, gold, or aluminum instead of the metal needle type tip.
이와 같은 문제점을 갖고 있는 종래의 프로브 카드들은 프로브 팁간의 신호 분리가 어렵고, 기계적 특성이 양호하지 못하고, 반도체 소자의 패드의 피치를 50μm 이하로 단축하기가 어렵고, 프로브 팁간의 평탄도를 수 μm 이내로 유지하기가 어렵다. 그 결과, 종래의 프로브 카드는 32 병렬 이상의 테스트가 불가능하고 웨이퍼 레벨의 테스트도 어려우므로 테스트 시간과 비용이 많이 소요된다.Conventional probe cards having such problems are difficult to separate signals between probe tips, have poor mechanical properties, difficult to shorten the pitch of pads of semiconductor devices to 50 μm or less, and have flatness between probe tips within several μm. Difficult to maintain As a result, the conventional probe card is impossible to test more than 32 parallel, and also difficult to test at the wafer level, which requires a lot of test time and cost.
따라서, 본 발명의 목적은 패드 피치가 미세화된 반도체 소자를 프로빙하도록 하는데 있다.Accordingly, an object of the present invention is to probe a semiconductor device having a fine pad pitch.
발명의 다른 목적은 프로브 팁의 기계적, 전기적 특성을 향상시키도록 하는데 있다.Another object of the invention is to improve the mechanical and electrical properties of the probe tip.
본 발명의 또 다른 목적은 프로브 팁의 평탄도를 향상시키도록 하는데 있다.Another object of the present invention is to improve the flatness of the probe tip.
본 발명의 또 다른 목적은 웨이퍼 레벨의 프로빙을 하도록 하는데 있다.Another object of the present invention is to enable probing at the wafer level.
본 발명의 또 다른 목적은 프로빙에 소요되는 비용과 시간을 절감시키는데 있다.Another object of the present invention is to reduce the cost and time required for probing.
이와 같은 목적을 달성하기 위한 본 발명에 의한 외팔보 형태의 프로브 카드는 실리콘 재질로 이루어진 제 1 실리콘층; 상기 제 1 실리콘층의 재질과 동일한 재질로 이루어지고, 상기 제 1 실리콘층의 측면에 일체로 연결되며, 소정의 탄성을 갖는 외팔보 형태의 스프링부; 상기 스프링부와 동일한 재질로 이루어지며, 상기 스프링부의 일측 가장자리부에 일체로 연결되어 하향 돌출된 1개의 팁 선단부; 상기 제 1 실리콘층 상에 형성된 절연막; 상기 절연막 상에 형성된 제 2 실리콘층; 상기 제 1, 2 실리콘층과 상기 절연막의 일부분을 수직 관통하는 관통홀 내에 형성된 도전층; 상기 스프링부와 팁 선단부의 저항을 저감하기 위해 상기 스프링부와 팁 선단부에 형성되며, 상기 제 1 실리콘층의 관통홀 내의 도전층에 전기적으로 연결되는 금속배선; 및 상기 스프링부를 대향하도록 상기 제 2 실리콘층 상에 배치되며, 상기 제 2 실리콘층의 관통홀 내의 도전층에 전기적으로 연결되는 인쇄회로기판을 포함하는 것을 특징으로 한다.Cantilever probe card according to the present invention for achieving the above object comprises a first silicon layer made of a silicon material; A cantilever-shaped spring portion made of the same material as the material of the first silicon layer, integrally connected to the side surface of the first silicon layer, and having a predetermined elasticity; A tip tip portion formed of the same material as the spring portion and integrally connected to one side edge portion of the spring portion to protrude downward; An insulating film formed on the first silicon layer; A second silicon layer formed on the insulating film; A conductive layer formed in a through hole vertically penetrating the first and second silicon layers and a portion of the insulating layer; A metal wiring formed in the spring portion and the tip end portion to reduce resistance of the spring portion and the tip end portion and electrically connected to a conductive layer in the through hole of the first silicon layer; And a printed circuit board disposed on the second silicon layer so as to face the spring part and electrically connected to a conductive layer in a through hole of the second silicon layer.
바람직하게는, 상기 도전층이 구리층으로 구성될 수 있다.Preferably, the conductive layer may be composed of a copper layer.
바람직하게는, 상기 금속 배선이 실리사이드층으로 구성될 수 있다.Preferably, the metal wiring may be composed of a silicide layer.
바람직하게는, 상기 팁 선단부가 단면적으로 삼각 형상으로 형성될 수 있다.Preferably, the tip end portion may be formed in a triangular shape in cross section.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 외팔보 형태의 프로브 카드 제조 방법은 제 1 실리콘층과 제 2 실리콘층 및 상기 제 1, 2 실리콘층 사이에 배치된 절연막을 갖는 반도체 기판을 준비하는 단계; 제 1 실리콘층과 절연막 및 제 2 실리콘층의 일측 가장자리부의 일부분을 수직 관통하는 관통홀을 형성하는 단계; 상기 관통홀 내에만 도전층을 형성하는 단계; 사진식각공정을 이용하여 상기 제 2 실리콘층과 상기 절연막의 중앙부를 식각시킨 후 상기 중앙부의 제1 실리콘층을 스프링부와 팁 선단부의 형상으로 형성시키는 단계; 상기 스프링부와 팁 선단부의 저항을 저감하기 위해 상기 스프링부와 팁 선단부에 금속배선을 형성하고 아울러 상기 금속배선을 상기 제1 실리콘층의 관통홀 내의 도전층에 전기적으로 연결시키는 단계; 및 상기 스프링부를 대향하도록 상기 제2 실리콘층 상에 인쇄회로기판을 배치하고 아울러 상기 인쇄회로기판을 상기 제2 실리콘층의 관통홀 내의 도전층에 전기적으로 연결시키는 단계를 포함하며, 상기 스프링부는 상기 제1 실리콘층의 재질과 동일한 재질로 이루어지고, 상기 제1 실리콘층의 측면에 일체로 연결되는 소정의 탄성을 갖는 외팔보 형태이고, 상기 팁 선단부는 상기 스프링부와 동일한 재질로 이루어지며, 상기 스프링부의 일측 가장자리부에 일체로 연결되어 하향 돌출된 팁 선단부인 것을 특징으로 한다.In addition, the method for manufacturing a cantilever probe card according to the present invention for achieving the above object is to prepare a semiconductor substrate having an insulating film disposed between the first silicon layer and the second silicon layer and the first and second silicon layers. step; Forming a through hole vertically penetrating a portion of one edge portion of the first silicon layer, the insulating layer, and the second silicon layer; Forming a conductive layer only in the through hole; Etching a central portion of the second silicon layer and the insulating layer using a photolithography process, and then forming the first silicon layer in the shape of a spring portion and a tip end portion; Forming metal wires on the springs and the tip ends to electrically reduce the resistance of the springs and the tip ends, and electrically connecting the metal wires to the conductive layers in the through holes of the first silicon layer; And arranging a printed circuit board on the second silicon layer so as to face the spring part, and electrically connecting the printed circuit board to a conductive layer in a through hole of the second silicon layer. It is made of the same material as the material of the first silicon layer, is a cantilever shape having a predetermined elasticity integrally connected to the side of the first silicon layer, the tip end portion is made of the same material as the spring portion, the spring It is characterized in that the tip is protruded downward integrally connected to one side edge of the portion.
바람직하게는, 상기 도전층을 형성시키는 단계는 상기 관통홀의 내벽에 절연막을 형성시키는 단계; 상기 관통홀에 상기 도전층을 채우는 단계; 및 상기 도전층을 화학기계연마공정에 의해 평탄화시킴으로서 상기 도전층을 상기 관통홀에만 남기는 단계를 포함할 수 있다.Preferably, the forming of the conductive layer comprises: forming an insulating film on an inner wall of the through hole; Filling the conductive layer in the through hole; And planarizing the conductive layer by a chemical mechanical polishing process, thereby leaving the conductive layer only in the through hole.
바람직하게는, 상기 도전층을 채우는 단계는 상기 관통홀의 절연막에 시드층을 형성시키는 단계; 및 상기 시드층 상에 상기 도전층을 형성시킴으로써 상기 관통홀에 상기 도전층을 채우는 단계를 포함할 수 있다. 또한, 상기 시드층을 티타늄과 금, 크롬과 금 및 화학기상증착 공정에 의한 텅스텐 중 하나로 형성하는 것이 바람직하다.Preferably, filling the conductive layer comprises: forming a seed layer on the insulating film of the through hole; And filling the conductive layer in the through hole by forming the conductive layer on the seed layer. In addition, the seed layer is preferably formed of one of titanium and gold, chromium and gold and tungsten by chemical vapor deposition process.
바람직하게는, 상기 도전층을 채우는 단계는 무전해 도금을 이용하여 구리 및 니켈 중 하나를 적층시킬 수 있다.Preferably, the filling of the conductive layer may be performed by stacking one of copper and nickel using electroless plating.
바람직하게는, 상기 도전층을 채우는 단계는 다결정 실리콘층을 적층하고 상기 다결정 실리콘층 상에 화학기상증착 공정에 의해 텅스텐층을 적층할 수 있다.Preferably, the filling of the conductive layer may include stacking a polycrystalline silicon layer and a tungsten layer by chemical vapor deposition on the polycrystalline silicon layer.
바람직하게는, 상기 도전층을 채우는 단계는 다결정 실리콘층을 적층하고, 상기 다결정 실리콘층 상에 화학기상증착 공정에 의해 텅스텐층을 적층하고 상기 텅스텐 층 상에 금층을 적층시킬 수 있다.Preferably, the filling of the conductive layer may include laminating a polycrystalline silicon layer, laminating a tungsten layer by a chemical vapor deposition process on the polycrystalline silicon layer, and laminating a gold layer on the tungsten layer.
바람직하게는, 상기 스프링부와 상기 팁 선단부의 금속배선을 실리사이드층으로 형성시킬 수가 있다.Preferably, the metal wiring of the spring portion and the tip end portion can be formed of a silicide layer.
이하, 본 발명에 의한 외팔보 형태의 프로브 카드 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a cantilever probe card and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 5는 본 발명에 의한 외팔보 형태의 프로브 카드를 나타낸 단면도이다. 도 5를 참조하면, 본 발명의 프로브 카드는 프로브 팁(101)과 인쇄회로기판(200)을 포함하여 구성된다.5 is a cross-sectional view showing a cantilever probe card according to the present invention. Referring to FIG. 5, the probe card of the present invention includes a probe tip 101 and a printed circuit board 200.
상기 프로브 팁(101)에서는 반도체 기판의 제 1 실리콘층(111)의 상면 일측, 예를 들어 우측의 가장자리부 상에만 동일 패턴의 절연막(112)과 제 2 실리콘층(113)이 하측에서 상측의 순서로 배치된다. 상기 제 2 실리콘층(113)은 상기 인쇄회로기판(200)의 해당 금속배선(201)에 대응하도록 배치된다. 따라서, 상기 프로브 팁(101)은 상기 제 1 실리콘층(111)의 양측 가장자리부 중 일측 가장자리만이 상기 절연막(112)과 상기 제 2 실리콘층(113)에 연결된 외팔보 형태를 갖는다. In the probe tip 101, the insulating film 112 and the second silicon layer 113 having the same pattern are disposed on the upper side of the first silicon layer 111 of the semiconductor substrate, for example, only on the right edge thereof. Are arranged in order. The second silicon layer 113 is disposed to correspond to the corresponding metal wiring 201 of the printed circuit board 200. Accordingly, the probe tip 101 may have a cantilever shape in which only one edge of both edges of the first silicon layer 111 is connected to the insulating layer 112 and the second silicon layer 113.
또한, 상기 제 1 실리콘층(111)의 하면의 중앙부에서 1개의 팁 선단부(119)가 일체로 하향 돌출하며, 테스트할 웨이퍼(300)의 해당 반도체 소자의 패드, 예를 들어 1개의 패드(301)에 대응하도록 배치된다. 상기 제 1 실리콘층(111)은 탄성을 갖는 스프링부(117)의 역할을 하도록 비교적 얇은 두께를 갖는 것이 바람직하다. 여기서, 상기 반도체 기판은 단결정 실리콘 기판, SOI 기판, SOG 기판 및 기타 직,간접적인 접합공정을 이용하여 제작된 기판 중 하나이다. 상기 팁 선단부(119)가 상기 패드(301)와의 접촉 저항을 저감시키기 위해 소정의 형상, 예를 들어 단면적으로 삼각 형상을 갖는 것이 바람직하다.In addition, one tip end portion 119 integrally protrudes downward from the center of the lower surface of the first silicon layer 111, and may be a pad of the semiconductor device of the wafer 300 to be tested, for example, one pad 301. Is arranged to correspond to. The first silicon layer 111 preferably has a relatively thin thickness to serve as a spring portion 117 having elasticity. Here, the semiconductor substrate is one of a single crystal silicon substrate, an SOI substrate, an SOG substrate, and other substrates manufactured by using a direct or indirect bonding process. It is preferable that the tip end portion 119 has a predetermined shape, for example, a triangular shape in cross section, in order to reduce contact resistance with the pad 301.
또한, 상기 제 2 실리콘층(113)과 상기 절연막(112)의 중앙부와 그 아래의 제 1 실리콘층(111)을 수직 관통하는 관통홀(123)이 형성된다. 상기 관통홀(123)의 내벽에 열 산화막, TEOS(tetraethylorthosilane) 화학기상증착 산화막 및 실리콘 질화막과 같은 절연막(125)이 형성된다. 상기 관통홀(123)에 구리나 니켈과 같은 도전층(129)이 채워지며 상기 제 1, 2 실리콘층(111),(113)에 평탄화된다. 상기 제 2 실리콘층(113) 상에는 금속배선(141)이 상기 도전층(129)과 전기적 연결을 이루며 형성되고, 상기 스프링부(117)와 상기 팁 선단부(119)의 저면 표면에는 저항 저감을 위해 예를 들어 실리사이드 재질의 금속배선(143)이 형성된다. 여기서, 상기 금속배선(141),(143)은 금, 니켈, 텅스텐 중 하나로 이루어질 수 있다.In addition, a through hole 123 vertically penetrating the center portion of the second silicon layer 113 and the insulating layer 112 and the first silicon layer 111 below is formed. An insulating layer 125 such as a thermal oxide film, a tetraethylorthosilane (TEOS) chemical vapor deposition oxide film, and a silicon nitride film is formed on an inner wall of the through hole 123. The through hole 123 is filled with a conductive layer 129 such as copper or nickel and is planarized to the first and second silicon layers 111 and 113. A metal wire 141 is formed on the second silicon layer 113 to make an electrical connection with the conductive layer 129, and the spring surface 117 and the bottom surface of the tip end portion 119 are formed to reduce resistance. For example, a metal wiring 143 of silicide material is formed. The metal wires 141 and 143 may be made of one of gold, nickel, and tungsten.
또한 상기 금속배선(141)이 예를 들어 땜납(210) 등에 의해 상기 인쇄회로기판(200)의 금속배선(201)에 전기적으로 연결된다.In addition, the metal wiring 141 is electrically connected to the metal wiring 201 of the printed circuit board 200 by, for example, solder 210.
도 6을 참조하면, 본 발명의 프로브 카드는 프로브 팁(400)과 인쇄회로기판(200)을 포함하여 구성된다. 상기 프로브 팁(400)은 본체(410)가 대략 엘(L)자 형상을 이루며, 상기 본체(410)의 수평부 저면 중앙부에 1개의 팁 선단부(411)가 일체로 하향 돌출하며, 테스트할 웨이퍼(300)의 해당 반도체 소자의 패드(311)에 대응하도록 배치된다. 상기 본체(410)는 금속 가공된 구조물이거나 도금에 의해 제조된 구조물이다.Referring to FIG. 6, the probe card of the present invention includes a probe tip 400 and a printed circuit board 200. The probe tip 400 has a main body 410 having an approximately L shape, and one tip end portion 411 integrally protrudes downward from the center of the bottom of the horizontal portion of the main body 410, and the wafer to be tested. It is disposed so as to correspond to the pad 311 of the semiconductor device 300. The body 410 is a metal fabricated structure or a structure manufactured by plating.
이와 같이 구성된 프로브 카드의 경우, 실리콘 기판을 미세 가공 기술로 처리하여 프로브 팁을 형성하므로 팁간의 신호 분리가 용이하고, 팁의 기계적 특성이 양호하다. 또한, 팁간의 피치를 줄일 수 있으므로 미세 피치의 반도체 소자도 테스트 가능하다. 더욱이, 팁의 평탄도를 수 μm 이내로 유지할 수 있을 정도로 향상시킬 수가 있다.In the case of the probe card configured as described above, since the silicon substrate is processed by a microfabrication technique to form the probe tip, signal separation between the tips is easy and the mechanical properties of the tip are good. In addition, since the pitch between the tips can be reduced, fine pitch semiconductor devices can be tested. Furthermore, the flatness of the tip can be improved to such an extent that it can be maintained within several micrometers.
한편, 본 발명의 프로브 카드를 이용하여 테스트 장치(도시 안됨)로부터 인가되는 신호를 상기 테스트할 웨이퍼의 해당 반도체 소자에 입력시키고 상기 반도체 소자로부터 출력되는 그 결과 신호를 상기 테스트 장치로 전달할 때, 상기 테스트 장치와 상기 웨이퍼에는 100mN 정도의 힘이 작용하므로 본 발명의 프로브 팁은 상기 100mN 정도의 힘을 견딜 수 있는 것이 바람직하다. 또한, 상기 웨이퍼와 접촉하여 100만번 이상의 프로빙이 가능한 신뢰성을 갖고 있는 것이 바람직하다. 또한, 상기 프로브 팁의 접촉 저항은 1Ω이하인 것이 바람직하다.Meanwhile, when a signal applied from a test apparatus (not shown) is input to a corresponding semiconductor element of the wafer to be tested by using the probe card of the present invention, and a result signal output from the semiconductor element is transferred to the test apparatus, Since a force of about 100 mN acts on the test apparatus and the wafer, it is preferable that the probe tip of the present invention can withstand the force of about 100 mN. In addition, it is desirable to have a reliability capable of probing at least one million times in contact with the wafer. In addition, the contact resistance of the probe tip is preferably 1 kΩ or less.
이하, 본 발명에 의한 외팔보 형태의 프로브 카드 제조 방법을 도 7a 내지 도 7i를 참조하여 설명하기로 한다.Hereinafter, a method for manufacturing a cantilever probe card according to the present invention will be described with reference to FIGS. 7A to 7I.
도 7a를 참조하면, 먼저, 프로브 팁을 형성하기 위한 반도체 기판, 예를 들어 SOI 기판(110)을 준비한다. 상기 SOI 기판(110)은 제 1 실리콘층(111)과 제 2 실리콘층(113) 사이에 열 산화막과 같은 절연막(112)이 개재되어 있는 구조를 갖는다. 물론, 상기 반도체 기판은 상기 SOI 기판(110) 대신에 단결정 실리콘 기판, SOG 기판 또는 기타 직, 간접적인 접합 공정을 이용하여 제작된 기판을 사용하는 것도 가능하다.Referring to FIG. 7A, first, a semiconductor substrate, for example, an SOI substrate 110, for forming a probe tip is prepared. The SOI substrate 110 has a structure in which an insulating film 112 such as a thermal oxide film is interposed between the first silicon layer 111 and the second silicon layer 113. Of course, the semiconductor substrate may be a single crystal silicon substrate, an SOG substrate, or a substrate manufactured using a direct or indirect bonding process instead of the SOI substrate 110.
도 7b를 참조하면, 그런 다음, 상기 SOI 기판(110)의 양면에 절연막(121)을 형성시킨다. 이때, 상기 절연막(121)은 상기 SOI 기판(110)을 반응 챔버(도시 안됨)의 산화 분위기에 노출시키는 것과 같은 산화공정에 의해 형성될 수 있다. 또한, 상기 절연막(121)으로는 플라즈마 화학기상증착 공정을 이용하여 상기 SOI 기판(110)에 적층된 산화막이 사용될 수 있다. 여기서, 약 400℃의 온도에서 상기 산화막을 성장시키기 위해 TEOS(tetraethylorthosilane)가 반응 챔버(도시 안됨)에 주입될 수 있다. 또한, 상기 절연막(121)으로서 질화막이 사용될 수 있다.Referring to FIG. 7B, an insulating film 121 is formed on both surfaces of the SOI substrate 110. In this case, the insulating layer 121 may be formed by an oxidation process such as exposing the SOI substrate 110 to an oxidizing atmosphere of a reaction chamber (not shown). In addition, an oxide film stacked on the SOI substrate 110 using a plasma chemical vapor deposition process may be used as the insulating film 121. Here, tetraethylorthosilane (TEOS) may be injected into the reaction chamber (not shown) to grow the oxide film at a temperature of about 400 ° C. In addition, a nitride film may be used as the insulating film 121.
이어서, 도 5의 인쇄회로기판(200)의 금속배선(201)과 전기적 연결을 위하여 상기 SOI 기판(110)의 해당 영역을 사진식각공정에 의해 수직 관통하는 100 μm 이하의 직경을 갖는 관통홀(123)을 형성한다. 이때, 식각공정으로는 이방성 식각 특성을 갖는 건식 식각 공정을 사용하는 것이 바람직하다.Subsequently, a through hole having a diameter of 100 μm or less vertically penetrating the corresponding region of the SOI substrate 110 by a photolithography process for electrical connection with the metal wiring 201 of the printed circuit board 200 of FIG. 5. 123). In this case, it is preferable to use a dry etching process having anisotropic etching characteristics as an etching process.
도 7c를 참조하면, 이후, 상기 절연막(121)의 형성과 마찬가지로, 상기 관통홀(123)의 내벽에 절연막(125)을 형성한다.Referring to FIG. 7C, the insulating film 125 is formed on the inner wall of the through hole 123, similarly to the formation of the insulating film 121.
도 7d를 참조하면, 그리고 나서, 상기 SOI 기판(110)의 양면 상의 절연막(121)에 시드(seed)층(도시 안됨)을 형성한다. 상기 시드층은 티타늄(Ti)/금(Au), 크롬(Cr)/금(Au) 및 화학 기상 증착 공정에 의한 텅스텐(W) 중 하나로 형성될 수 있다. 또한, 상기 시드층은 화학 기상 증착 공정에 의한 구리층으로 형성될 수 있다.Referring to FIG. 7D, a seed layer (not shown) is then formed on the insulating film 121 on both surfaces of the SOI substrate 110. The seed layer may be formed of one of titanium (Ti) / gold (Au), chromium (Cr) / gold (Au), and tungsten (W) by a chemical vapor deposition process. In addition, the seed layer may be formed of a copper layer by a chemical vapor deposition process.
이후, 전기 도금법을 이용하여 도전층, 예를 들어 구리층(129)을 상기 관통홀(123) 내에 형성시킨다. 이때, 상기 구리층(129)이 상기 관통홀(123)을 완전히 채우는 것이 바람직하다.Thereafter, a conductive layer, for example, a copper layer 129 is formed in the through hole 123 by using an electroplating method. In this case, it is preferable that the copper layer 129 completely fills the through hole 123.
한편, 상기 전기 도금법 대신에 무전해 도금법을 이용하는 경우, 상기 시드층을 형성하지 않고 상기 절연막(121) 상에 직접 구리층 또는 니켈(Ni) 층 중 하나를 형성함으로써 상기 관통홀(123)에 상기 구리층 또는 니켈(Ni) 층 중 하나를 채우는 것도 가능하다. 또한, 상기 시드층을 형성하지 않고 상기 절연막(121) 상에 다결정 실리콘층을 적층시킨 후 화학 기상 증착 공정에 의한 텅스텐층을 적층시킴으로써 상기 관통홀(123)에 상기 텅스텐층을 채우는 것도 가능하고 추가로 금(Au)층을 적층하는 것도 가능하다.Meanwhile, in the case of using the electroless plating method instead of the electroplating method, the through hole 123 may be formed by forming one of a copper layer and a nickel (Ni) layer directly on the insulating layer 121 without forming the seed layer. It is also possible to fill either the copper layer or the nickel (Ni) layer. In addition, the tungsten layer may be filled in the through hole 123 by laminating a polycrystalline silicon layer on the insulating layer 121 without forming the seed layer and then laminating a tungsten layer by a chemical vapor deposition process. It is also possible to laminate a gold (Au) layer.
도 7e를 참조하면, 그런 다음, 화학적 기계적 연마(chemical mechanical polishing) 공정을 이용하여 상기 SOI 기판(110)의 양면을 연마함으로써 상기 관통홀(123)의 구리층(129)을 상기 SOI 기판(110)의 양면에 평탄화시킨다. 이때, 상기 구리층(129)이 상기 관통홀(123)에만 남고 상기 관통홀(123) 외측의 상기 구리층(129)이 모두 제거된다.Referring to FIG. 7E, the copper layer 129 of the through hole 123 is polished on the SOI substrate 110 by polishing both surfaces of the SOI substrate 110 using a chemical mechanical polishing process. Flatten on both sides. In this case, the copper layer 129 remains only in the through hole 123 and all of the copper layer 129 outside the through hole 123 is removed.
도 7f를 참조하면, 이어서, 앞서 언급한 바와 같은 절연막 형성 방법을 이용하여 상기 SOI 기판(110)의 평탄화된 양면에 상기 제 1, 2 실리콘층(111),(113)의 식각 마스크로서 절연막(131)을 형성시킨다.Referring to FIG. 7F, next, an insulating film as an etch mask of the first and second silicon layers 111 and 113 may be formed on both surfaces of the SOI substrate 110 by using the insulating film forming method described above. 131).
도 7g를 참조하면, 이후, 사진식각 공정을 이용하여 상기 제 2 실리콘층(113)과 상기 절연막(112)의 중앙부를 그 아래의 제 1 실리콘층(111)이 노출될 때까지 식각한다. 이때, 건식 식각공정이나 TMAH, KOH 등을 이용한 습식 식각공정을 이용할 수 있다.Referring to FIG. 7G, the center portion of the second silicon layer 113 and the insulating layer 112 are etched by using a photolithography process until the first silicon layer 111 below it is exposed. In this case, a dry etching process or a wet etching process using TMAH, KOH, or the like may be used.
도 7h를 참조하면, 그런 다음, 사진식각 공정을 이용하여 상기 제 1 실리콘층(111)을 식각하여 스프링부(117)와 팁 선단부(119)를 형성한다. 또한, 상기 관통홀(123) 내의 구리층(129)으로부터 가장 멀리 이격한 스프링부(117)의 가장자리부를 완전히 제거시킨다. 따라서, 상기 스프링부(117)의 일측 가장자리부만이 지지된 외팔보 형태가 이루어진다.Referring to FIG. 7H, the first silicon layer 111 is etched using a photolithography process to form a spring portion 117 and a tip tip portion 119. In addition, the edge portion of the spring portion 117 spaced farthest from the copper layer 129 in the through hole 123 is completely removed. Therefore, the cantilever shape is formed in which only one edge of the spring part 117 is supported.
여기서, 상기 스프링부(117)는 스프링부로서 역할을 수행하기에 적합한 탄성을 유지하도록 일정 두께를 갖는 것이 바람직하다. 상기 팁 선단부(119)는 상기 제 1 실리콘층(111)의 일부분, 예를 들어 테스트할 도 5의 웨이퍼(300)의 해당 반도체 소자의 1개의 패드(301)에 대응하도록 1개 형성된다.Here, the spring portion 117 preferably has a predetermined thickness so as to maintain elasticity suitable for performing the role as the spring portion. One tip end portion 119 is formed to correspond to a portion of the first silicon layer 111, for example, one pad 301 of a corresponding semiconductor device of the wafer 300 of FIG. 5 to be tested.
도 7i를 참조하면, 이어서, 상기 스프링부(117)와 상기 팁 선단부(119) 상에 금, 니켈 및 텅스텐과 같은 재질의 금속 배선(143)을 형성시키되, 상기 관통홀 내의 구리층(129)과 연결시킨다. 여기서, 상기 금속배선(143)은 팁의 저항을 저감시키기 위해 실리사이드 재질로 구성되는 것이 바람직하다. 또한, 상기 구리층(129) 상에 도 5의 인쇄회로기판(200)의 금속배선(201)에 전기적 연결을 하기 위한 금 또는 알루미늄 재질의 금속 배선(141)을 형성시킨다.Referring to FIG. 7I, metal wires 143 made of a material such as gold, nickel, and tungsten are formed on the spring part 117 and the tip end part 119, and the copper layer 129 in the through hole is formed. Connect with Here, the metal wire 143 is preferably made of a silicide material to reduce the resistance of the tip. In addition, a metal wiring 141 made of gold or aluminum is formed on the copper layer 129 to electrically connect the metal wiring 201 of the printed circuit board 200 of FIG. 5.
그런 다음, 도 5에 도시된 바와 같이, 상기 금속배선(141)을 예를 들어 땜납(210) 등에 의해 상기 인쇄회로기판(200)의 금속배선(201)에 전기적으로 연결시킨다. 이후, 도면에 도시되지 않았으나, 에폭시 등과 같은 수지를 이용하여 프로브 팁을 둘러싸서 외부 환경이나 기계적 충격으로부터 보호하여 준다.Then, as shown in FIG. 5, the metal wiring 141 is electrically connected to the metal wiring 201 of the printed circuit board 200 by, for example, solder 210 or the like. Thereafter, although not shown in the drawings, the probe tip is surrounded by a resin such as epoxy to protect from external environment or mechanical shock.
따라서, 본 발명은 SOI 기판과 같은 실리콘 기판을 미세 가공 기술로 처리하여 프로브 팁을 형성하므로 팁간의 신호 분리가 용이하고, 팁의 기계적 특성이 양호하다. 또한, 팁간의 피치를 줄일 수 있으므로 미세 피치의 반도체 소자도 테스트 가능하다. 더욱이, 팁의 평탄도를 수 μm 이내로 유지할 수 있을 정도로 향상시킬 수가 있다. 그 결과, 본 발명은 32 병렬 이상의 테스트도 가능하고 웨이퍼 레벨의 테스트도 가능하다. 이는 테스트에 소요되는 시간과 비용을 절감시킨다.Therefore, the present invention processes the silicon substrate, such as the SOI substrate, by a microfabrication technique to form a probe tip, so that signal separation between the tips is easy and the mechanical properties of the tip are good. In addition, since the pitch between the tips can be reduced, fine pitch semiconductor devices can be tested. Furthermore, the flatness of the tip can be improved to such an extent that it can be maintained within several micrometers. As a result, the present invention enables more than 32 parallel tests and wafer-level tests. This saves time and costs for testing.
이상에서 설명한 바와 같이, 본 발명은 SOI 기판과 같은 실리콘 기판의 일측 가장자리부에 관통홀을 형성하고 상기 관통홀 내에 도전층을 채우고, 상기 SOI 기판의 실리콘층의 중앙부에 사진식각 공정에 의해 스프링부와 팁 선단부를 형성하고, 상기 스프링부와 팁 선단부에 상기 관통홀의 도전층과 전기적 연결되는 금속 배선을 형성한다. 이후, 상기 관통홀 내의 도전층을 인쇄회로기판의 금속배선과 접합한다.As described above, the present invention forms a through hole in one side edge of a silicon substrate, such as an SOI substrate, fills the conductive layer in the through hole, and a spring portion by a photolithography process in the center of the silicon layer of the SOI substrate. And a tip end portion, and a metal line electrically connected to the conductive layer of the through hole at the spring portion and the tip end portion. Thereafter, the conductive layer in the through hole is bonded to the metal wiring of the printed circuit board.
따라서, 본 발명은 미세 가공 기술을 이용하여 실리콘 기판에 프로브 팁을 형성하므로 팁간의 신호 분리가 용이하고, 팁의 기계적 특성이 양호하다. 또한, 팁간의 피치를 줄일 수 있으므로 미세 피치의 반도체 소자도 테스트 가능하다. 더욱이, 팁의 평탄도 균일성을 향상시킬 수가 있다.Therefore, the present invention forms a probe tip on the silicon substrate using a microfabrication technique, so signal separation between the tips is easy, and the tip has good mechanical properties. In addition, since the pitch between the tips can be reduced, fine pitch semiconductor devices can be tested. Moreover, the flatness uniformity of the tip can be improved.
한편, 본 발명은 도시된 도면과 상한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and the upper description, it is obvious to those skilled in the art that various forms of modifications are possible without departing from the spirit of the invention. .
도 1은 종래 기술에 의한 외팔보(cantilever) 형태의 프로브 니들(probe needle)을 사용한 프로브 카드(probe card)를 나타낸 단면도.1 is a cross-sectional view of a probe card using a probe needle of a cantilever type probe needle according to the prior art.
도 2는 종래 기술에 의한 실리콘/금속 박막의 프로브 팁(tip)을 사용한 프로브 카드를 나타낸 개략 단면도.2 is a schematic cross-sectional view showing a probe card using a probe tip of a silicon / metal thin film according to the prior art.
도 3은 종래 기술에 의한 솔더 볼(solder ball)의 프로브 팁을 사용한 프로브 카드를 나타낸 단면도.3 is a cross-sectional view of a probe card using a probe tip of a solder ball according to the prior art.
도 4는 종래 기술에 의한 금속 라인의 프로브 팁을 사용한 프로브 카드를 나타낸 단면도.4 is a cross-sectional view of a probe card using a probe tip of a metal line according to the prior art.
도 5는 본 발명에 의한 외팔보 형태의 프로브 카드를 나타낸 단면도.Figure 5 is a cross-sectional view showing a probe card of the cantilever form according to the present invention.
도 6은 본 발명에 의한 외팔보 형태의 프로브 카드의 변형 예를 나타낸 단면도. Figure 6 is a cross-sectional view showing a modification of the cantilever probe card of the present invention.
도 7a 내지 도 7i는 도 5의 프로브 카드의 제조 방법을 나타낸 단면 공정도.7A to 7I are cross-sectional process diagrams illustrating a method of manufacturing the probe card of FIG. 5.
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