JP2000315765A - 半導体装置とそれに用いる配線基板 - Google Patents
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 複数の半導体素子を配線基板に少ないスペー
スで搭載可能として、半導体素子の高密度実装が可能な
半導体装置を提供する。 【解決手段】 配線基板60は、ランド部72と貫通穴
52の開口縁部に形成された第1ボンディング(BD)
部56とを備えた第1配線パターン(WP)58が一方
の面に形成される。第1半導体素子64は配線基板60
の他方の面に電極端子形成面を対向させて、第1電極端
子62が貫通穴52の内側となるように搭載され、貫通
穴52を通して第1電極端子62と第1BD部56とが
第1ボンディングワイヤ(BW)66で接続される。第
2WP20は配線基板60の他方の面に形成され、第2
BD部18を備え、配線基板60を貫通するスルーホー
ルビア22によって第1WP58と接続される。第2半
導体素子12は第1半導体素子64の背面に電極端子形
成面を上にして搭載され、電極端子形成面の周縁部に形
成された第2電極端子14と第2BD部18とが第2B
W16により接続される。
スで搭載可能として、半導体素子の高密度実装が可能な
半導体装置を提供する。 【解決手段】 配線基板60は、ランド部72と貫通穴
52の開口縁部に形成された第1ボンディング(BD)
部56とを備えた第1配線パターン(WP)58が一方
の面に形成される。第1半導体素子64は配線基板60
の他方の面に電極端子形成面を対向させて、第1電極端
子62が貫通穴52の内側となるように搭載され、貫通
穴52を通して第1電極端子62と第1BD部56とが
第1ボンディングワイヤ(BW)66で接続される。第
2WP20は配線基板60の他方の面に形成され、第2
BD部18を備え、配線基板60を貫通するスルーホー
ルビア22によって第1WP58と接続される。第2半
導体素子12は第1半導体素子64の背面に電極端子形
成面を上にして搭載され、電極端子形成面の周縁部に形
成された第2電極端子14と第2BD部18とが第2B
W16により接続される。
Description
【0001】
【発明の属する技術分野】本発明は、配線基板の外部接
続端子が形成された面の裏面に半導体素子を搭載して成
る半導体装置とそれに使用される配線基板に関する。
続端子が形成された面の裏面に半導体素子を搭載して成
る半導体装置とそれに使用される配線基板に関する。
【0002】
【従来の技術】従来、配線基板の外部接続端子が形成さ
れた面の裏面に半導体素子を搭載して成る半導体装置と
しては、本願出願人が出願した特開平10−74861
号に開示された半導体装置がある。この半導体装置50
の概要構造を図8を用いて説明する。配線基板60は、
貫通穴52を有すると共に、一方の面(図8中の下面)
に、ランド部72と貫通穴52の開口縁部に形成された
第1ボンディング部56とを備えた第1配線パターン5
8が形成されている。そしてこのランド部72に外部接
続端子54が接合されている。第1半導体素子64は、
この配線基板60の他方の面(図8中の上面)に電極端
子形成面を対向させて、この電極端子形成面に形成され
た第1電極端子62が貫通穴52の内側となるように接
着剤(一例としてエポキシ系)74で接着されて搭載さ
れ、貫通穴52を通して第1電極端子62と第1ボンデ
ィング部56とが第1ボンディングワイヤ66により電
気的に接続されている。そして、貫通穴52内部および
ボンディングワイヤ66がポッティング剤等の樹脂68
を用いて封止されている。なお、70は、配線基板60
の外部接続端子54が形成された面に、この外部接続端
子54を取り付けるランド部72と第1ボンディング部
56のみが露出するように塗布形成されたソルダレジス
ト層である。また、第1半導体素子64は一例として、
第1電極端子62が周縁部に形成されたペリフェラル型
半導体素子である。
れた面の裏面に半導体素子を搭載して成る半導体装置と
しては、本願出願人が出願した特開平10−74861
号に開示された半導体装置がある。この半導体装置50
の概要構造を図8を用いて説明する。配線基板60は、
貫通穴52を有すると共に、一方の面(図8中の下面)
に、ランド部72と貫通穴52の開口縁部に形成された
第1ボンディング部56とを備えた第1配線パターン5
8が形成されている。そしてこのランド部72に外部接
続端子54が接合されている。第1半導体素子64は、
この配線基板60の他方の面(図8中の上面)に電極端
子形成面を対向させて、この電極端子形成面に形成され
た第1電極端子62が貫通穴52の内側となるように接
着剤(一例としてエポキシ系)74で接着されて搭載さ
れ、貫通穴52を通して第1電極端子62と第1ボンデ
ィング部56とが第1ボンディングワイヤ66により電
気的に接続されている。そして、貫通穴52内部および
ボンディングワイヤ66がポッティング剤等の樹脂68
を用いて封止されている。なお、70は、配線基板60
の外部接続端子54が形成された面に、この外部接続端
子54を取り付けるランド部72と第1ボンディング部
56のみが露出するように塗布形成されたソルダレジス
ト層である。また、第1半導体素子64は一例として、
第1電極端子62が周縁部に形成されたペリフェラル型
半導体素子である。
【0003】
【発明が解決しようとする課題】しかしながら、最近で
はさらなる半導体素子の高密度実装化が半導体装置に対
して望まれるようになってきており、上記構造の半導体
装置では1つの半導体素子しか搭載できず、高密度化に
対応できないという課題がある。
はさらなる半導体素子の高密度実装化が半導体装置に対
して望まれるようになってきており、上記構造の半導体
装置では1つの半導体素子しか搭載できず、高密度化に
対応できないという課題がある。
【0004】従って、本発明は上記課題を解決すべくな
され、その目的とするところは、複数の半導体素子を配
線基板に少ないスペースで搭載可能として、半導体素子
の高密度実装が可能な半導体装置を提供することにあ
る。
され、その目的とするところは、複数の半導体素子を配
線基板に少ないスペースで搭載可能として、半導体素子
の高密度実装が可能な半導体装置を提供することにあ
る。
【0005】
【課題を解決するための手段】本発明は上記課題を解決
するために、請求項1記載の半導体装置は、貫通穴を有
すると共に、ランド部と前記貫通穴の開口縁部に形成さ
れた第1ボンディング部とを備えた第1配線パターンが
一方の面に形成された配線基板と、該配線基板の前記ラ
ンド部に接合された外部接続端子と、該配線基板の他方
の面に電極端子形成面を対向させて、該電極端子形成面
に形成された第1電極端子が前記貫通穴の内側となるよ
うに搭載され、貫通穴を通して第1電極端子と前記第1
ボンディング部とが第1ボンディングワイヤにより電気
的に接続された第1半導体素子と、前記貫通穴内部の第
1ボンディングワイヤを封止する樹脂と、前記配線基板
の他方の面に形成され、第2ボンディング部を備えると
共に、配線基板を貫通するスルーホールビアによって前
記第1配線パターン、前記第1ボンディング部または前
記外部接続端子と電気的に接続された第2配線パターン
と、前記第1半導体素子の背面に電極端子形成面を上に
して搭載され、該電極端子形成面の周縁部に形成された
第2電極端子と前記第2ボンディング部とが第2ボンデ
ィングワイヤにより電気的に接続された第2半導体素子
とを有し、前記第1半導体素子、第2半導体素子および
第2ボンディングワイヤを樹脂封止して成ることを特徴
とする。これによれば、第1半導体素子と第2半導体素
子とが積層された構造で配線基板に搭載することができ
るから、2つの半導体素子を配線基板に少ないスペース
で搭載可能として、半導体素子の高密度実装が可能とな
る。
するために、請求項1記載の半導体装置は、貫通穴を有
すると共に、ランド部と前記貫通穴の開口縁部に形成さ
れた第1ボンディング部とを備えた第1配線パターンが
一方の面に形成された配線基板と、該配線基板の前記ラ
ンド部に接合された外部接続端子と、該配線基板の他方
の面に電極端子形成面を対向させて、該電極端子形成面
に形成された第1電極端子が前記貫通穴の内側となるよ
うに搭載され、貫通穴を通して第1電極端子と前記第1
ボンディング部とが第1ボンディングワイヤにより電気
的に接続された第1半導体素子と、前記貫通穴内部の第
1ボンディングワイヤを封止する樹脂と、前記配線基板
の他方の面に形成され、第2ボンディング部を備えると
共に、配線基板を貫通するスルーホールビアによって前
記第1配線パターン、前記第1ボンディング部または前
記外部接続端子と電気的に接続された第2配線パターン
と、前記第1半導体素子の背面に電極端子形成面を上に
して搭載され、該電極端子形成面の周縁部に形成された
第2電極端子と前記第2ボンディング部とが第2ボンデ
ィングワイヤにより電気的に接続された第2半導体素子
とを有し、前記第1半導体素子、第2半導体素子および
第2ボンディングワイヤを樹脂封止して成ることを特徴
とする。これによれば、第1半導体素子と第2半導体素
子とが積層された構造で配線基板に搭載することができ
るから、2つの半導体素子を配線基板に少ないスペース
で搭載可能として、半導体素子の高密度実装が可能とな
る。
【0006】また、請求項2記載の半導体装置は、前記
配線基板の他方の面に形成され、第3ボンディング部を
備えると共に、配線基板を貫通するスルーホールビアに
よって前記第1配線パターン、前記第1ボンディング部
または前記外部接続端子と電気的に接続された第3配線
パターンと、前記第2半導体素子の電極端子形成面に、
周縁部に第3電極端子が形成された電極端子形成面を上
にして搭載され、該第3電極端子と前記第3ボンディン
グ部とが第3ボンディングワイヤにより電気的に接続さ
れた第3半導体素子とを有し、前記第3ボンディングワ
イヤは、前記第1半導体素子、第2半導体素子および第
2ボンディングワイヤと共に樹脂封止されていることを
特徴とする。これによれば、第1半導体素子、第2半導
体素子および第3半導体素子が積層された構造で配線基
板に搭載することができるから、3つの半導体素子を配
線基板に少ないスペースで搭載可能として、半導体素子
のさらなる高密度実装が可能となる。
配線基板の他方の面に形成され、第3ボンディング部を
備えると共に、配線基板を貫通するスルーホールビアに
よって前記第1配線パターン、前記第1ボンディング部
または前記外部接続端子と電気的に接続された第3配線
パターンと、前記第2半導体素子の電極端子形成面に、
周縁部に第3電極端子が形成された電極端子形成面を上
にして搭載され、該第3電極端子と前記第3ボンディン
グ部とが第3ボンディングワイヤにより電気的に接続さ
れた第3半導体素子とを有し、前記第3ボンディングワ
イヤは、前記第1半導体素子、第2半導体素子および第
2ボンディングワイヤと共に樹脂封止されていることを
特徴とする。これによれば、第1半導体素子、第2半導
体素子および第3半導体素子が積層された構造で配線基
板に搭載することができるから、3つの半導体素子を配
線基板に少ないスペースで搭載可能として、半導体素子
のさらなる高密度実装が可能となる。
【0007】また、請求項3記載の配線基板は、貫通穴
が形成され、一方の面に、外部接続端子接続用のランド
部と前記貫通穴の開口縁部に形成された第1ボンディン
グ部とを備えた第1配線パターンが形成され、他方の面
に、第2ボンディング部を備えると共に、前記一方の面
から前記他方の面に貫通するスルーホールビアによって
前記第1配線パターン、前記第1ボンディング部または
前記外部接続端子と電気的に接続された第2配線パター
ンが形成されて成ることを特徴とする。この配線基板を
用いることによって、複数の半導体素子を少ないスペー
スで搭載可能として、半導体素子のさらなる高密度実装
が可能となる。
が形成され、一方の面に、外部接続端子接続用のランド
部と前記貫通穴の開口縁部に形成された第1ボンディン
グ部とを備えた第1配線パターンが形成され、他方の面
に、第2ボンディング部を備えると共に、前記一方の面
から前記他方の面に貫通するスルーホールビアによって
前記第1配線パターン、前記第1ボンディング部または
前記外部接続端子と電気的に接続された第2配線パター
ンが形成されて成ることを特徴とする。この配線基板を
用いることによって、複数の半導体素子を少ないスペー
スで搭載可能として、半導体素子のさらなる高密度実装
が可能となる。
【0008】
【発明の実施の形態】以下、本発明に係る半導体装置の
好適な実施の形態を添付図面に基づいて詳細に説明す
る。なお、従来例で説明した半導体装置50と同じ構成
については同じ符号を付し、詳細な説明は省略する。 (第1の実施の形態)半導体装置10は、次の構成要素
を有する。第1半導体素子64は、図2に示すように外
形が方形(正方形や直方形)に形成され、第1電極端子
62が電極端子形成面A上の周縁部、具体的には4つの
各縁部に列状(一例として2列)に配列されて形成され
たペリフェラル型の半導体素子である。なお、第1電極
端子62は1列でも良いし、また第1半導体素子64の
対向する1組の縁部に形成されるものでも良い。また、
後述するように電極端子形成面A上の中央部に形成され
るものでも良い。
好適な実施の形態を添付図面に基づいて詳細に説明す
る。なお、従来例で説明した半導体装置50と同じ構成
については同じ符号を付し、詳細な説明は省略する。 (第1の実施の形態)半導体装置10は、次の構成要素
を有する。第1半導体素子64は、図2に示すように外
形が方形(正方形や直方形)に形成され、第1電極端子
62が電極端子形成面A上の周縁部、具体的には4つの
各縁部に列状(一例として2列)に配列されて形成され
たペリフェラル型の半導体素子である。なお、第1電極
端子62は1列でも良いし、また第1半導体素子64の
対向する1組の縁部に形成されるものでも良い。また、
後述するように電極端子形成面A上の中央部に形成され
るものでも良い。
【0009】第2半導体素子12は、基本構成は第1半
導体素子64と同様であり、第2電極端子14が電極端
子形成面に配列されて形成されている。しかしながら、
後述するようにその第2電極端子14を第2ボンディン
グワイヤ16で配線基板60の第2ボンディング部18
と電気的に接続させる必要があるため、第2電極端子1
4が周縁部に配列されたペリフェラル型の半導体素子が
望ましい。中央部に第2電極端子14が形成されている
と、ボンディング距離が長くなり、第2ボンディングワ
イヤ16を張ることが困難になるからである。
導体素子64と同様であり、第2電極端子14が電極端
子形成面に配列されて形成されている。しかしながら、
後述するようにその第2電極端子14を第2ボンディン
グワイヤ16で配線基板60の第2ボンディング部18
と電気的に接続させる必要があるため、第2電極端子1
4が周縁部に配列されたペリフェラル型の半導体素子が
望ましい。中央部に第2電極端子14が形成されている
と、ボンディング距離が長くなり、第2ボンディングワ
イヤ16を張ることが困難になるからである。
【0010】配線基板60は図1や図3に示すように、
第1半導体素子64に形成された第1電極端子62の位
置に対応して貫通穴52が形成されている。そして一方
の面(図1中の下面、図3中の前面)には、ランド部7
2と貫通穴52の開口縁部に形成された第1ボンディン
グ部56とを備えた第1配線パターン58が形成されて
いる。このランド部72に外部接続端子54が接合され
ている。そして、さらに本実施の形態の配線基板60の
場合には、他方の面(図1中の上面、図3中の後面)
に、第2ボンディンブ部18を備えると共に、配線基板
60を貫通するスルーホールビア22によって第1配線
パターン58、第1ボンディング部56または外部接続
端子54と電気的に接続された第2配線パターン20が
形成されている。
第1半導体素子64に形成された第1電極端子62の位
置に対応して貫通穴52が形成されている。そして一方
の面(図1中の下面、図3中の前面)には、ランド部7
2と貫通穴52の開口縁部に形成された第1ボンディン
グ部56とを備えた第1配線パターン58が形成されて
いる。このランド部72に外部接続端子54が接合され
ている。そして、さらに本実施の形態の配線基板60の
場合には、他方の面(図1中の上面、図3中の後面)
に、第2ボンディンブ部18を備えると共に、配線基板
60を貫通するスルーホールビア22によって第1配線
パターン58、第1ボンディング部56または外部接続
端子54と電気的に接続された第2配線パターン20が
形成されている。
【0011】そして半導体装置10は、図1に示すよう
に、配線基板60の他方の面(図1中の上面)に、まず
第1電極端子62を有する第1半導体素子64が、電極
端子形成面Aを配線基板60の他方の面に対向させ、第
1電極端子62が貫通穴52の内側となるように接着剤
74で接着されて搭載される。そして、貫通穴52から
覗く第1電極端子62と第1ボンディング部56とが貫
通穴52を通して第1ボンディングワイヤ66により電
気的に接続され、貫通穴52内部および第1ボンディン
グワイヤ66がポッティング剤等の樹脂材料68を用い
て樹脂封止されている。ここまでの構成は従来の半導体
装置50と同様である。
に、配線基板60の他方の面(図1中の上面)に、まず
第1電極端子62を有する第1半導体素子64が、電極
端子形成面Aを配線基板60の他方の面に対向させ、第
1電極端子62が貫通穴52の内側となるように接着剤
74で接着されて搭載される。そして、貫通穴52から
覗く第1電極端子62と第1ボンディング部56とが貫
通穴52を通して第1ボンディングワイヤ66により電
気的に接続され、貫通穴52内部および第1ボンディン
グワイヤ66がポッティング剤等の樹脂材料68を用い
て樹脂封止されている。ここまでの構成は従来の半導体
装置50と同様である。
【0012】そして本実施の形態の特徴部分は、さらに
第1半導体素子64の背面(図1中の上面)に、電極端
子形成面の周縁部に第2電極端子14が形成された第2
半導体素子12が、電極端子形成面を上にして、双方の
半導体素子64,12の背面同士が接着剤24で接着さ
れて搭載されている。また、第2半導体素子12の第2
電極端子14は第2ボンディングワイヤ16で配線基板
60の他方の面に形成された第2ボンディング部18に
電気的に接続される。そして、第1半導体素子64、第
2半導体素子12および第2ボンディングワイヤ16
が、モールド剤等の封止用の樹脂26を用いて封止され
る構造にある。なお、本実施の形態では配線基板60の
他方の面が全体的に樹脂封止されているが、少なくとも
第1半導体素子64、第2半導体素子12および第2ボ
ンディングワイヤ16が封止される構造であれば良い。
第1半導体素子64の背面(図1中の上面)に、電極端
子形成面の周縁部に第2電極端子14が形成された第2
半導体素子12が、電極端子形成面を上にして、双方の
半導体素子64,12の背面同士が接着剤24で接着さ
れて搭載されている。また、第2半導体素子12の第2
電極端子14は第2ボンディングワイヤ16で配線基板
60の他方の面に形成された第2ボンディング部18に
電気的に接続される。そして、第1半導体素子64、第
2半導体素子12および第2ボンディングワイヤ16
が、モールド剤等の封止用の樹脂26を用いて封止され
る構造にある。なお、本実施の形態では配線基板60の
他方の面が全体的に樹脂封止されているが、少なくとも
第1半導体素子64、第2半導体素子12および第2ボ
ンディングワイヤ16が封止される構造であれば良い。
【0013】(第2の実施の形態)本実施の形態の半導
体装置28の基本的な構成は、第1の実施の形態の半導
体装置10と略同様であり、同じ構成については同じ符
号を付し、詳細な説明は省略する。相違する点は、図4
に示すように第1半導体素子64の第1電極端子62が
周縁部ではなく、中央部に形成されており、配線基板6
0の貫通穴52もそれに対応して配線基板60の中央部
に形成され、その形成個数が図4や図5に示すように1
個になっている点であり、他の構成は同じである。な
お、図5は図4の配線基板60側から見た構成を説明す
るための説明図であり、図6は図4の第2半導体素子1
2側から見た構成を説明するための説明図である(な
お、樹脂モールドされる前の状態を示す)。
体装置28の基本的な構成は、第1の実施の形態の半導
体装置10と略同様であり、同じ構成については同じ符
号を付し、詳細な説明は省略する。相違する点は、図4
に示すように第1半導体素子64の第1電極端子62が
周縁部ではなく、中央部に形成されており、配線基板6
0の貫通穴52もそれに対応して配線基板60の中央部
に形成され、その形成個数が図4や図5に示すように1
個になっている点であり、他の構成は同じである。な
お、図5は図4の配線基板60側から見た構成を説明す
るための説明図であり、図6は図4の第2半導体素子1
2側から見た構成を説明するための説明図である(な
お、樹脂モールドされる前の状態を示す)。
【0014】(第3の実施の形態)本実施の形態の半導
体装置30では、図7に示すように、第1の実施の形態
の半導体装置10や第2の実施の形態の半導体装置28
の第2半導体素子12上にさらにもう一つ、第3半導体
素子32を搭載している。図7には、一例として第1の
実施の形態の半導体装置10に第3半導体素子32を搭
載した構成を示すが、第2の実施の形態の半導体装置2
8にも同様に適用できる。
体装置30では、図7に示すように、第1の実施の形態
の半導体装置10や第2の実施の形態の半導体装置28
の第2半導体素子12上にさらにもう一つ、第3半導体
素子32を搭載している。図7には、一例として第1の
実施の形態の半導体装置10に第3半導体素子32を搭
載した構成を示すが、第2の実施の形態の半導体装置2
8にも同様に適用できる。
【0015】詳細な構成は、第2半導体素子12の第2
電極端子14が形成された面(電極端子形成面)の中央
部に、第2電極端子14と干渉しない小さな外形に形成
され、周縁部に第3電極端子34を有する第3半導体素
子32がその電極端子形成面を上にして、背面が接着剤
36で接着されて搭載されている。そして、配線基板6
0は、その他方の面に、さらに第3半導体素子32の第
3電極端子34と第3ボンディングワイヤ38で電気的
に接続される第3ボンディング部40を備えると共に、
配線基板60を貫通するスルーホールビア22によって
第1配線パターン58、第1ボンディング部56または
外部接続端子54と電気的に接続される第3配線パター
ン42が形成されている。なお、第3半導体素子32の
第3電極端子34の中に、供給される信号や電源が第2
半導体素子12の第2電極端子14と共通のものがある
場合には、この第3電極端子34に接続される第3配線
パターンは、第2半導体素子12用の第2ボンディング
部18や第2配線パターン20と接続される場合もあ
る。そして、第3ボンディングワイヤ38は、第1半導
体素子64、第2半導体素子12および第2ボンディン
グワイヤ16と共に樹脂26で封止される。
電極端子14が形成された面(電極端子形成面)の中央
部に、第2電極端子14と干渉しない小さな外形に形成
され、周縁部に第3電極端子34を有する第3半導体素
子32がその電極端子形成面を上にして、背面が接着剤
36で接着されて搭載されている。そして、配線基板6
0は、その他方の面に、さらに第3半導体素子32の第
3電極端子34と第3ボンディングワイヤ38で電気的
に接続される第3ボンディング部40を備えると共に、
配線基板60を貫通するスルーホールビア22によって
第1配線パターン58、第1ボンディング部56または
外部接続端子54と電気的に接続される第3配線パター
ン42が形成されている。なお、第3半導体素子32の
第3電極端子34の中に、供給される信号や電源が第2
半導体素子12の第2電極端子14と共通のものがある
場合には、この第3電極端子34に接続される第3配線
パターンは、第2半導体素子12用の第2ボンディング
部18や第2配線パターン20と接続される場合もあ
る。そして、第3ボンディングワイヤ38は、第1半導
体素子64、第2半導体素子12および第2ボンディン
グワイヤ16と共に樹脂26で封止される。
【0016】以上、本発明の好適な実施の形態について
種々述べてきたが、本発明は上述する実施の形態に限定
されるものではなく、例えばさらに第3の実施の形態の
半導体装置30の第3半導体素子32上にさらに1また
は2以上の半導体素子を積み重ねることも考えられる
等、発明の精神を逸脱しない範囲で多くの改変を施し得
るのはもちろんである。
種々述べてきたが、本発明は上述する実施の形態に限定
されるものではなく、例えばさらに第3の実施の形態の
半導体装置30の第3半導体素子32上にさらに1また
は2以上の半導体素子を積み重ねることも考えられる
等、発明の精神を逸脱しない範囲で多くの改変を施し得
るのはもちろんである。
【0017】
【発明の効果】本発明に係る半導体装置または配線基板
を用いると、複数の半導体素子を積層した構造で、配線
基板に搭載することができるから、複数の半導体素子を
配線基板に少ないスペースで搭載可能として、半導体素
子の高密度実装が可能となる。しかも、従来から一般的
に行われているワイヤボンディング法を用いて実現でき
るため、新規な設備投資も少なくてすみ、低コストで半
導体装置を製造できるという効果もある。
を用いると、複数の半導体素子を積層した構造で、配線
基板に搭載することができるから、複数の半導体素子を
配線基板に少ないスペースで搭載可能として、半導体素
子の高密度実装が可能となる。しかも、従来から一般的
に行われているワイヤボンディング法を用いて実現でき
るため、新規な設備投資も少なくてすみ、低コストで半
導体装置を製造できるという効果もある。
【図1】本発明に係る配線基板とそれを用いた半導体装
置の第1の実施の形態の構成を説明するための正面断面
図である。
置の第1の実施の形態の構成を説明するための正面断面
図である。
【図2】図1の第1半導体素子の電極端子形成面の第1
電極端子の配置を示す平面図である。
電極端子の配置を示す平面図である。
【図3】図1の配線基板の外部接続端子側から見た平面
図である。
図である。
【図4】本発明に係る半導体装置の第2の実施の形態の
構成を説明するための正面断面図である。
構成を説明するための正面断面図である。
【図5】図4の半導体装置を配線基板側から見た平面図
である。
である。
【図6】図4の半導体装置を第2半導体素子側から見た
平面図である(モールドする前の状態)。
平面図である(モールドする前の状態)。
【図7】本発明に係る半導体装置の第3の実施の形態の
構成を説明するための正面断面図である。
構成を説明するための正面断面図である。
【図8】従来の半導体装置の構造を示す正面断面図であ
る。
る。
10 半導体装置 12 第2半導体素子 14 第2電極端子 16 第2ボンディングワイヤ 18 第2ボンディング部 20 第2配線パターン 22 スルーホールビア 24 接着剤 26 樹脂封止剤 52 貫通穴 54 外部接続端子 56 第1ボンディング部 58 第1配線パターン 60 配線基板 62 第1電極端子 64 第1半導体素子 66 第1ボンディングワイヤ 68 樹脂 72 ランド部
Claims (3)
- 【請求項1】 貫通穴を有すると共に、ランド部と前記
貫通穴の開口縁部に形成された第1ボンディング部とを
備えた第1配線パターンが一方の面に形成された配線基
板と、 該配線基板の前記ランド部に接合された外部接続端子
と、 該配線基板の他方の面に電極端子形成面を対向させて、
該電極端子形成面に形成された第1電極端子が前記貫通
穴の内側となるように搭載され、貫通穴を通して第1電
極端子と前記第1ボンディング部とが第1ボンディング
ワイヤにより電気的に接続された第1半導体素子と、 前記貫通穴内部の第1ボンディングワイヤを封止する樹
脂と、 前記配線基板の他方の面に形成され、第2ボンディング
部を備えると共に、配線基板を貫通するスルーホールビ
アによって前記第1配線パターン、前記第1ボンディン
グ部または前記外部接続端子と電気的に接続された第2
配線パターンと、 前記第1半導体素子の背面に電極端子形成面を上にして
搭載され、該電極端子形成面の周縁部に形成された第2
電極端子と前記第2ボンディング部とが第2ボンディン
グワイヤにより電気的に接続された第2半導体素子とを
有し、 前記第1半導体素子、第2半導体素子および第2ボンデ
ィングワイヤを樹脂封止して成ることを特徴とする半導
体装置。 - 【請求項2】 前記配線基板の他方の面に形成され、第
3ボンディング部を備えると共に、配線基板を貫通する
スルーホールビアによって前記第1配線パターン、前記
第1ボンディング部または前記外部接続端子と電気的に
接続された第3配線パターンと、 前記第2半導体素子の電極端子形成面に、周縁部に第3
電極端子が形成された電極端子形成面を上にして搭載さ
れ、該第3電極端子と前記第3ボンディング部とが第3
ボンディングワイヤにより電気的に接続された第3半導
体素子とを有し、 前記第3ボンディングワイヤは、前記第1半導体素子、
第2半導体素子および第2ボンディングワイヤと共に樹
脂封止されていることを特徴とする請求項1記載の半導
体装置。 - 【請求項3】 貫通穴が形成され、 一方の面に、外部接続端子接続用のランド部と前記貫通
穴の開口縁部に形成された第1ボンディング部とを備え
た第1配線パターンが形成され、 他方の面に、第2ボンディング部を備えると共に、前記
一方の面から前記他方の面に貫通するスルーホールビア
によって前記第1配線パターン、前記第1ボンディング
部または前記外部接続端子と電気的に接続された第2配
線パターンが形成されて成ることを特徴とする配線基
板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12191699A JP3615672B2 (ja) | 1999-04-28 | 1999-04-28 | 半導体装置とそれに用いる配線基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12191699A JP3615672B2 (ja) | 1999-04-28 | 1999-04-28 | 半導体装置とそれに用いる配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000315765A true JP2000315765A (ja) | 2000-11-14 |
JP3615672B2 JP3615672B2 (ja) | 2005-02-02 |
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ID=14823096
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002208656A (ja) * | 2001-01-11 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置 |
JP2002231881A (ja) * | 2001-02-02 | 2002-08-16 | Oki Electric Ind Co Ltd | 半導体チップパッケージ |
JP2007266567A (ja) * | 2006-03-29 | 2007-10-11 | Hynix Semiconductor Inc | 高速及び高性能の半導体パッケージ |
JP2009026792A (ja) * | 2007-07-17 | 2009-02-05 | Hitachi Ltd | 半導体装置 |
CN112864121A (zh) * | 2021-01-14 | 2021-05-28 | 长鑫存储技术有限公司 | 芯片结构、封装结构及其制作方法 |
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---|---|---|---|---|
KR102190382B1 (ko) | 2012-12-20 | 2020-12-11 | 삼성전자주식회사 | 반도체 패키지 |
-
1999
- 1999-04-28 JP JP12191699A patent/JP3615672B2/ja not_active Expired - Fee Related
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JP2002231881A (ja) * | 2001-02-02 | 2002-08-16 | Oki Electric Ind Co Ltd | 半導体チップパッケージ |
JP4571320B2 (ja) * | 2001-02-02 | 2010-10-27 | Okiセミコンダクタ株式会社 | 半導体チップパッケージ |
JP2007266567A (ja) * | 2006-03-29 | 2007-10-11 | Hynix Semiconductor Inc | 高速及び高性能の半導体パッケージ |
JP2009026792A (ja) * | 2007-07-17 | 2009-02-05 | Hitachi Ltd | 半導体装置 |
CN112864121A (zh) * | 2021-01-14 | 2021-05-28 | 长鑫存储技术有限公司 | 芯片结构、封装结构及其制作方法 |
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