JP2000299440A - 電界効果トランジスタ及びそれを用いた集積化電圧発生回路 - Google Patents
電界効果トランジスタ及びそれを用いた集積化電圧発生回路Info
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Abstract
(57)【要約】 （修正有）
【課題】 ＣＭＯＳ標準プロセスを適用し、ＭＯＳＦＥ
Ｔのみを用いた高周波電圧発生回路を構成する際の、寄
生接合ダイオードの誤動作を防止する。 【解決手段】 支持基板上に形成される第１の極性を持
つ第１の不純物層上に形成された電界効果トランジスタ
において、不純物層を接地、あるいは第１の電位に対
し、第１の抵抗を介して接続し、第１の不純物層の周り
を、第１の不純物層とは異なる第２の極性を持つ第２の
不純物層で囲み、第２の不純物層を接地、あるいは第１
の電位に対し、第２の抵抗を介して接続して、ＭＯＳＦ
ＥＴの周りに高抵抗を介してバイアスを印加したガード
バンドを設ける。 【効果】 寄生接合ダイオードの影響を受けることの無
い高周波動作可能な電圧発生回路を実現できる。
Ｔのみを用いた高周波電圧発生回路を構成する際の、寄
生接合ダイオードの誤動作を防止する。 【解決手段】 支持基板上に形成される第１の極性を持
つ第１の不純物層上に形成された電界効果トランジスタ
において、不純物層を接地、あるいは第１の電位に対
し、第１の抵抗を介して接続し、第１の不純物層の周り
を、第１の不純物層とは異なる第２の極性を持つ第２の
不純物層で囲み、第２の不純物層を接地、あるいは第１
の電位に対し、第２の抵抗を介して接続して、ＭＯＳＦ
ＥＴの周りに高抵抗を介してバイアスを印加したガード
バンドを設ける。 【効果】 寄生接合ダイオードの影響を受けることの無
い高周波動作可能な電圧発生回路を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路に使用する
検波回路に関するもので、特に非接触ＩＣタグに好適な
電圧発生回路を提供するものである。
検波回路に関するもので、特に非接触ＩＣタグに好適な
電圧発生回路を提供するものである。
【０００２】
【従来の技術】従来物流システムの仕分けにはバーコー
ド等の技術が適用されてきた。近年サービス向上の観点
から荷物のさまざまな情報を記憶した非接触ＩＣタグの
適用が望まれている。このようなシステムの事例として
例えば日立評論 第８０巻、第４号 第３５頁から第４０
頁記載の、曽我修治、奥村雅彦、石藤智昭、田島貴宏に
よる「非接触ＩＣ技術を活用した次世代ロジスティック
システム」が挙げられる。図３にシステムの概略を示
す。ベルトコンベア（３１３）上を運ばれる荷物（３１
２）にはタグ（３１１）が貼り付けられており、質問器
（３１５）から送られるコマンドに応じて、必要事項を
返答する。質問器はデータの記憶、制御を行なうコント
ローラ（３０１）と無線部（３１４）、アンテナ（３１
０）から構成される。コントローラから送られる２進情
報は符号化器（３０２）によって適当な符号に変換され
る。符号化されたデータはフィルタ（３０３）により帯
域制限を受け、変調器（３０４）により高周波信号の振
幅に変調をかける。変調された高周波信号は電力増幅器
（３０５）により増幅され、分波器（３０６）を介し、
アンテナ（３１０）に給電される。タグには電池を搭載
せず、質問器から受ける電力を検波し動作に必要な電荷
を容量に蓄積し、蓄積された電荷によって動作する。質
問器からの命令に応じてタグは必要事項を記録したり、
記録内容を返答する。タグより返答された信号は、アン
テナ（３１０）、分波器（３０６）を介して増幅器（３
０７）で増幅された後、復調器（３０８）、復号器（３
０９）により２進数列として解読され、コントローラ
（３０１）に読み込まれる。
ド等の技術が適用されてきた。近年サービス向上の観点
から荷物のさまざまな情報を記憶した非接触ＩＣタグの
適用が望まれている。このようなシステムの事例として
例えば日立評論 第８０巻、第４号 第３５頁から第４０
頁記載の、曽我修治、奥村雅彦、石藤智昭、田島貴宏に
よる「非接触ＩＣ技術を活用した次世代ロジスティック
システム」が挙げられる。図３にシステムの概略を示
す。ベルトコンベア（３１３）上を運ばれる荷物（３１
２）にはタグ（３１１）が貼り付けられており、質問器
（３１５）から送られるコマンドに応じて、必要事項を
返答する。質問器はデータの記憶、制御を行なうコント
ローラ（３０１）と無線部（３１４）、アンテナ（３１
０）から構成される。コントローラから送られる２進情
報は符号化器（３０２）によって適当な符号に変換され
る。符号化されたデータはフィルタ（３０３）により帯
域制限を受け、変調器（３０４）により高周波信号の振
幅に変調をかける。変調された高周波信号は電力増幅器
（３０５）により増幅され、分波器（３０６）を介し、
アンテナ（３１０）に給電される。タグには電池を搭載
せず、質問器から受ける電力を検波し動作に必要な電荷
を容量に蓄積し、蓄積された電荷によって動作する。質
問器からの命令に応じてタグは必要事項を記録したり、
記録内容を返答する。タグより返答された信号は、アン
テナ（３１０）、分波器（３０６）を介して増幅器（３
０７）で増幅された後、復調器（３０８）、復号器（３
０９）により２進数列として解読され、コントローラ
（３０１）に読み込まれる。
【０００３】タグの構成について図４を用いて説明す
る。タグはアンテナ（４１４）、電源再生用検波回路Ａ
（４０５）、信号検出用検波回路Ｂ（４０６）、検波信
号増幅器（４０１）、クロック生成回路、復調器（４０
２）、信号を解読し動作を決定する論理回路（４０
３）、タグの情報を記憶するメモリ回路（４０４）等よ
り構成される。
る。タグはアンテナ（４１４）、電源再生用検波回路Ａ
（４０５）、信号検出用検波回路Ｂ（４０６）、検波信
号増幅器（４０１）、クロック生成回路、復調器（４０
２）、信号を解読し動作を決定する論理回路（４０
３）、タグの情報を記憶するメモリ回路（４０４）等よ
り構成される。
【０００４】振幅変調を受けたキャリア信号（４１３）
はアンテナより受信され、ダイオード（４０７，４１
０）、容量（４１１）より構成される検波回路Ｂ（４０
６）により、検波出力信号として検出される。この信号
は増幅器（４０１）により十分大きな振幅に増幅された
後、クロック生成回路、復調器（４０２）によりクロッ
クと命令、データに分離される。送られた命令を論理回
路で解読し、メモリ内のデータの返答、必要事項のメモ
リへの書き込み等を行う。返答は検波回路の出力等を返
答用ドライバ（４１２）で接地することにより、質問器
（３１４）から見た反射係数を変化させることで行な
う。各回路で消費する電力は検波回路Ａ（４０５）によ
り受信電波を検波、平滑することにより供給される。検
波回路Ｂと同様、ダイオード（４０７，４０８）と容量
（４０９）で構成されるが、容量（４０９）は各回路に
電力を供給するため十分大きな値を設定している。この
ようなＩＣタグを低価格で提供するには安価なプロセス
を適用し、電圧発生回路、アナログ回路、論理制御回
路、メモリ回路等のすべての回路を１チップに集積化す
る必要がある。集積化の事例として、電気電子技術者学
会主催の１９９７年度、国際固体回路会議予稿集、第２
９４頁から第２９５頁記載のフリードマン等による「高
周波利用非接型識別タグ向け低電力ＣＭＯＳ集積回路」
が挙げられる(D. Friedman et. al., A low power CMOS
integrated circuit for field-powered radio freque
ncy identification tags, IEEE, ISSCC Digest of Tec
hnical Papers, pp. 294-295, 1997)。本従来例では電
圧発生回路として、金属と半導体の接触面に起こるショ
ットキー障壁を利用したショットキーバリアダイオード
を適用している。
はアンテナより受信され、ダイオード（４０７，４１
０）、容量（４１１）より構成される検波回路Ｂ（４０
６）により、検波出力信号として検出される。この信号
は増幅器（４０１）により十分大きな振幅に増幅された
後、クロック生成回路、復調器（４０２）によりクロッ
クと命令、データに分離される。送られた命令を論理回
路で解読し、メモリ内のデータの返答、必要事項のメモ
リへの書き込み等を行う。返答は検波回路の出力等を返
答用ドライバ（４１２）で接地することにより、質問器
（３１４）から見た反射係数を変化させることで行な
う。各回路で消費する電力は検波回路Ａ（４０５）によ
り受信電波を検波、平滑することにより供給される。検
波回路Ｂと同様、ダイオード（４０７，４０８）と容量
（４０９）で構成されるが、容量（４０９）は各回路に
電力を供給するため十分大きな値を設定している。この
ようなＩＣタグを低価格で提供するには安価なプロセス
を適用し、電圧発生回路、アナログ回路、論理制御回
路、メモリ回路等のすべての回路を１チップに集積化す
る必要がある。集積化の事例として、電気電子技術者学
会主催の１９９７年度、国際固体回路会議予稿集、第２
９４頁から第２９５頁記載のフリードマン等による「高
周波利用非接型識別タグ向け低電力ＣＭＯＳ集積回路」
が挙げられる(D. Friedman et. al., A low power CMOS
integrated circuit for field-powered radio freque
ncy identification tags, IEEE, ISSCC Digest of Tec
hnical Papers, pp. 294-295, 1997)。本従来例では電
圧発生回路として、金属と半導体の接触面に起こるショ
ットキー障壁を利用したショットキーバリアダイオード
を適用している。
【０００５】
【発明が解決しようとする課題】半導体プロセスで最も
容易に実現するダイオードはｐ型半導体とｎ型半導体の
界面に出来る接合ダイオードである。ところが接合ダイ
オードは少数キャリアの蓄積効果のため、数十ＭＨｚ以
上の高周波を印加するとＯＮ状態からＯＦＦ状態の遷移
が印加信号に追随せず、検波機能を著しく低下させる。
非接触ＩＣタグでは2.45ＧＨｚと高い周波数で信号の授
受が行われる。このため高周波信号の検波、及び電源電
圧発生には少数キャリアの蓄積効果を持たないショット
キーダイオードの適用が必要となる。ＣＭＯＳプロセス
にてショットキーバリアダイオードを構成するには白金
等の標準的なＣＭＯＳプロセスに含まれない金属の適用
や、標準プロセスに存在しないイオン打ち込みプロセス
等が要求される。このため製造コストの増加が起こる。
本発明の課題はＣＭＯＳ標準プロセスの適用のため、Ｍ
ＯＳＦＥＴを用いた電圧発生回路を構成することにあ
る。
容易に実現するダイオードはｐ型半導体とｎ型半導体の
界面に出来る接合ダイオードである。ところが接合ダイ
オードは少数キャリアの蓄積効果のため、数十ＭＨｚ以
上の高周波を印加するとＯＮ状態からＯＦＦ状態の遷移
が印加信号に追随せず、検波機能を著しく低下させる。
非接触ＩＣタグでは2.45ＧＨｚと高い周波数で信号の授
受が行われる。このため高周波信号の検波、及び電源電
圧発生には少数キャリアの蓄積効果を持たないショット
キーダイオードの適用が必要となる。ＣＭＯＳプロセス
にてショットキーバリアダイオードを構成するには白金
等の標準的なＣＭＯＳプロセスに含まれない金属の適用
や、標準プロセスに存在しないイオン打ち込みプロセス
等が要求される。このため製造コストの増加が起こる。
本発明の課題はＣＭＯＳ標準プロセスの適用のため、Ｍ
ＯＳＦＥＴを用いた電圧発生回路を構成することにあ
る。
【０００６】
【課題を解決するための手段】ＭＯＳＦＥＴを用いた電
圧発生回路を適用した場合の問題は寄生接合ダイオード
が誤って動作することにある。本発明ではＭＯＳＦＥＴ
の周りに高抵抗を介してバイアスを印加したガードバン
ドを設けることでこの誤動作を防止する。
圧発生回路を適用した場合の問題は寄生接合ダイオード
が誤って動作することにある。本発明ではＭＯＳＦＥＴ
の周りに高抵抗を介してバイアスを印加したガードバン
ドを設けることでこの誤動作を防止する。
【０００７】
【発明の実施の形態】本発明の第１の実施例を図１、
５，６，８、１０，１１を用いて説明する。ＭＯＳＦＥ
Ｔをダイオードとして使用した電圧発生回路はＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ等高電圧を必要とするＬＳＩで使用さ
れてきた。電圧発生回路として代表的なものはディクソ
ン型であり（J. S. Witters et. al. Analysis and Mod
eling ofOn-Chip High-Voltage Generator Circuits fo
r Use in EEPROM Circuits, IEEE Journal of Solid-St
ate Circuits, Vol. 24, No. 5 pp. 1372-1380 October
1989）これを図１０、１１に示す。図１０はダイオード
表記したものであり図１１はＭＯＳＦＥＴを適用したも
のである。図１０を用いて動作の概略を説明する。この
回路は電源電圧（１００１）を基準に更に高い電圧を発
生する回路である。２相クロックを端子（１００５）、
（１００６）に加え、容量(１００７)を介してダイオー
ド（１０１１）のアノード(１００９)とカソード(１０
１０)に供給され、アノード、カソード電位差がダイオ
ードのオン電圧を超えた時に電流が流れ、容量（１００
３）に電荷を蓄え、カソード側を昇圧する。同様の回路
が直列に複数接続されているため各段で順次昇圧され、
最終的な電圧が出力端子（１００８）に発生する。出力
には回路に安定して電力が供給できるように容量（１０
０７）を接続している。昇圧ダイオードをｎ型ＭＯＳＦ
ＥＴ（１１０１）で置き換えたものが図１１である。Ｍ
ＯＳＦＥＴのゲートとドレインを接続した構成で、ゲー
ト、ドレインをアノード、ソースをカソードとしてい
る。この回路の動作原理は図１０と同じであり、昇圧回
路として広く適用されている。
５，６，８、１０，１１を用いて説明する。ＭＯＳＦＥ
Ｔをダイオードとして使用した電圧発生回路はＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ等高電圧を必要とするＬＳＩで使用さ
れてきた。電圧発生回路として代表的なものはディクソ
ン型であり（J. S. Witters et. al. Analysis and Mod
eling ofOn-Chip High-Voltage Generator Circuits fo
r Use in EEPROM Circuits, IEEE Journal of Solid-St
ate Circuits, Vol. 24, No. 5 pp. 1372-1380 October
1989）これを図１０、１１に示す。図１０はダイオード
表記したものであり図１１はＭＯＳＦＥＴを適用したも
のである。図１０を用いて動作の概略を説明する。この
回路は電源電圧（１００１）を基準に更に高い電圧を発
生する回路である。２相クロックを端子（１００５）、
（１００６）に加え、容量(１００７)を介してダイオー
ド（１０１１）のアノード(１００９)とカソード(１０
１０)に供給され、アノード、カソード電位差がダイオ
ードのオン電圧を超えた時に電流が流れ、容量（１００
３）に電荷を蓄え、カソード側を昇圧する。同様の回路
が直列に複数接続されているため各段で順次昇圧され、
最終的な電圧が出力端子（１００８）に発生する。出力
には回路に安定して電力が供給できるように容量（１０
０７）を接続している。昇圧ダイオードをｎ型ＭＯＳＦ
ＥＴ（１１０１）で置き換えたものが図１１である。Ｍ
ＯＳＦＥＴのゲートとドレインを接続した構成で、ゲー
ト、ドレインをアノード、ソースをカソードとしてい
る。この回路の動作原理は図１０と同じであり、昇圧回
路として広く適用されている。
【０００８】通常の電圧発生回路はここで説明したよう
に電源電圧から更に高い電圧を発生させるものである
が、非接触ＩＣタグに於いては電源電圧そのものの発生
が必要となる。このため従来の使用条件では顕在化しな
かった新たな問題が発生する。
に電源電圧から更に高い電圧を発生させるものである
が、非接触ＩＣタグに於いては電源電圧そのものの発生
が必要となる。このため従来の使用条件では顕在化しな
かった新たな問題が発生する。
【０００９】図５、６、７を用いてこの問題点を説明す
る。図５は非接触ＩＣタグに適用する昇圧回路を２つの
ダイオード(５１),(５２)と容量(５３),(５４)で構成し
たものである。第１のダイオード(５１)のアノードは接
地されておりカソード(５７)に容量(５３)を介して高周
波信号(５５)が印加される。第２のダイオード(５２)の
カソード(５６)に電荷を蓄積する容量(５4)が接続され
る。高周波信号はディクソン型の昇圧回路でのクロック
の働きをする。接地電位を基準として昇圧を開始するこ
と、クロックが単相である点が異なるが、基本的な動作
はディクソン型の昇圧回路と同じである。ノード(５７)
の電圧が上昇すると第２のダイオード(５２)がオンにな
り、容量(５４)を充電する。ノード(５７)の電圧が下が
るとダイオード(５２)はオフ状態になる。更に電圧が下
がると第１のダイオード(５１)がオンとなりノード（５
７）の電位が低下するのを妨げる。ダイオードをｎ型Ｍ
ＯＳＦＥＴで構成すると図６の如き構成となる。先に述
べた様に非接触ＩＣタグでは０Ｖから昇圧動作がスター
トする。このため図８に示すような問題が生じる。図８
は図６中のｎ型ＭＯＳＦＥＴ(６１)の集積回路上での断
面図を示す。これは標準的な０．３５μｍＣＭＯＳプロ
セスを示しており、基板(１)はｐ型半導体で構成され、
表面にｐ型のウエルイオン打ち込み層(２)を形成し、ｐ
型ウエル層内にトランジスタを形成している。基板はコ
ンタクト層(６)を介して接地電位に固定される。ソース
(３)とゲート(５)は接地し、ドレイン(４)に容量を介し
て高周波信号が印加される。図中の電源(８２)は負の電
圧を発生しており、高周波信号が検波回路に印加されド
レインに不の電圧がかかった場合を示している。ドレイ
ン電圧が負になった場合、ＦＥＴのしきい電圧以下にな
るとＦＥＴがオンし、ドレインに印加された負電位を抑
圧する。ＦＥＴのしきい電圧はプロセス依存性があるが
通常0.6〜0.9Ｖに設定される。ドレインが負にバイアス
された場合はＦＥＴのみならずｎ型のドレイン電極(４)
と、ｐ型のウエル層によって形成される寄生接合ダイオ
ード(８１)もオン状態になる。先に「発明が解決しよう
とする課題」で述べたように接合ダイオードは少数キャ
リアの蓄積効果の影響で高周波信号には追随出来なくな
る。オン状態の接合ダイオードの等価回路は大きな容量
となる。このためドレインでの電圧振幅が減少し、昇圧
に十分な入力電圧振幅を得ることが困難になる。この現
象は従来のような電源電圧から更に高い電位を発生させ
る際には基板(ウエル層を含む)とドレイン不純物層の間
に十分大きな逆バイアスがかかっており問題にはならな
かった。この問題を解決するには接合ダイオードのオン
電圧よりもＦＥＴのしきい電圧を低く設定することが考
えられるが、通常のＣＭＯＳプロセスでは、製造条件に
よりしきい電圧の変動が約±0.15Ｖ存在する。この変動
は接合ダイオードのオン電圧とは相関が無く、２つの電
圧の関係を制御するのは困難である。またしきい電圧を
変動の影響を受けなくなるまで下げると、ドレインに正
の電圧がかかった状態でゲート電圧を０ＶにしてもＦＥ
Ｔが完全にオフ出来なくなる問題が生じる。
る。図５は非接触ＩＣタグに適用する昇圧回路を２つの
ダイオード(５１),(５２)と容量(５３),(５４)で構成し
たものである。第１のダイオード(５１)のアノードは接
地されておりカソード(５７)に容量(５３)を介して高周
波信号(５５)が印加される。第２のダイオード(５２)の
カソード(５６)に電荷を蓄積する容量(５4)が接続され
る。高周波信号はディクソン型の昇圧回路でのクロック
の働きをする。接地電位を基準として昇圧を開始するこ
と、クロックが単相である点が異なるが、基本的な動作
はディクソン型の昇圧回路と同じである。ノード(５７)
の電圧が上昇すると第２のダイオード(５２)がオンにな
り、容量(５４)を充電する。ノード(５７)の電圧が下が
るとダイオード(５２)はオフ状態になる。更に電圧が下
がると第１のダイオード(５１)がオンとなりノード（５
７）の電位が低下するのを妨げる。ダイオードをｎ型Ｍ
ＯＳＦＥＴで構成すると図６の如き構成となる。先に述
べた様に非接触ＩＣタグでは０Ｖから昇圧動作がスター
トする。このため図８に示すような問題が生じる。図８
は図６中のｎ型ＭＯＳＦＥＴ(６１)の集積回路上での断
面図を示す。これは標準的な０．３５μｍＣＭＯＳプロ
セスを示しており、基板(１)はｐ型半導体で構成され、
表面にｐ型のウエルイオン打ち込み層(２)を形成し、ｐ
型ウエル層内にトランジスタを形成している。基板はコ
ンタクト層(６)を介して接地電位に固定される。ソース
(３)とゲート(５)は接地し、ドレイン(４)に容量を介し
て高周波信号が印加される。図中の電源(８２)は負の電
圧を発生しており、高周波信号が検波回路に印加されド
レインに不の電圧がかかった場合を示している。ドレイ
ン電圧が負になった場合、ＦＥＴのしきい電圧以下にな
るとＦＥＴがオンし、ドレインに印加された負電位を抑
圧する。ＦＥＴのしきい電圧はプロセス依存性があるが
通常0.6〜0.9Ｖに設定される。ドレインが負にバイアス
された場合はＦＥＴのみならずｎ型のドレイン電極(４)
と、ｐ型のウエル層によって形成される寄生接合ダイオ
ード(８１)もオン状態になる。先に「発明が解決しよう
とする課題」で述べたように接合ダイオードは少数キャ
リアの蓄積効果の影響で高周波信号には追随出来なくな
る。オン状態の接合ダイオードの等価回路は大きな容量
となる。このためドレインでの電圧振幅が減少し、昇圧
に十分な入力電圧振幅を得ることが困難になる。この現
象は従来のような電源電圧から更に高い電位を発生させ
る際には基板(ウエル層を含む)とドレイン不純物層の間
に十分大きな逆バイアスがかかっており問題にはならな
かった。この問題を解決するには接合ダイオードのオン
電圧よりもＦＥＴのしきい電圧を低く設定することが考
えられるが、通常のＣＭＯＳプロセスでは、製造条件に
よりしきい電圧の変動が約±0.15Ｖ存在する。この変動
は接合ダイオードのオン電圧とは相関が無く、２つの電
圧の関係を制御するのは困難である。またしきい電圧を
変動の影響を受けなくなるまで下げると、ドレインに正
の電圧がかかった状態でゲート電圧を０ＶにしてもＦＥ
Ｔが完全にオフ出来なくなる問題が生じる。
【００１０】そこで図１に示すような対策を施す。ここ
ではｎ型(７,９)とｐ型(８)のウエル層で交互にｎＭＯ
ＳＦＥＴを囲み、各ウエル層に高抵抗(１３)を介してバ
イアスを印加する。ＦＥＴ本体の基板電位取り出し口
(６)にも高抵抗を介して給電する。このときｐ型ウエル
層は接地電位にバイアスし、ｎ型ウエル層は昇圧回路の
出力端子に接続する。図では理解を助けるためにｐ型ウ
エル層に電池でバイアスを与えているがこれは集積回路
の外部電源を意味するのではなく集積回路内部で発生し
た正電位（５６）を示す。昇圧動作の初期においてはｎ
型ウエル層は接地電位にあり、昇圧と供に電位が上昇す
る。ＮＭＯＳＦＥＴの周りは互いに逆方向に接続された
接合ダイオードの直列接続を介して周辺のｐ型ウエル層
(１４)と接続される。このため昇圧の初期状態において
もウエル層を介して電流が流れることを阻止出来る。こ
の場合ＮＭＯＳＦＥＴ直下のｐ型ウエル層(２)と周辺の
ウエル層(１４)は抵抗率の大きな基板(１)を介して接続
される。標準的なＣＭＯＳプロセスではウエル層は約１
ｋΩ／□の抵抗率をもつ。これに対して基板にはおよそ
２桁以上大きな抵抗率を持つものの適用が可能である。
これにより基板を介する結合の抵抗(１５)を大きくする
ことが出来る。ウエル抵抗と基板抵抗の値によってガー
ドバンドの数、幅等を調整することで、ＮＭＯＳＦＥＴ
のドレイン(４)に負電位が印加され、ドレイン、ウエル
間に接合ダイオードのオン電圧がかかっても大きな電流
が流れないため寄生接合ダイオードによる特性劣化を低
減できる。
ではｎ型(７,９)とｐ型(８)のウエル層で交互にｎＭＯ
ＳＦＥＴを囲み、各ウエル層に高抵抗(１３)を介してバ
イアスを印加する。ＦＥＴ本体の基板電位取り出し口
(６)にも高抵抗を介して給電する。このときｐ型ウエル
層は接地電位にバイアスし、ｎ型ウエル層は昇圧回路の
出力端子に接続する。図では理解を助けるためにｐ型ウ
エル層に電池でバイアスを与えているがこれは集積回路
の外部電源を意味するのではなく集積回路内部で発生し
た正電位（５６）を示す。昇圧動作の初期においてはｎ
型ウエル層は接地電位にあり、昇圧と供に電位が上昇す
る。ＮＭＯＳＦＥＴの周りは互いに逆方向に接続された
接合ダイオードの直列接続を介して周辺のｐ型ウエル層
(１４)と接続される。このため昇圧の初期状態において
もウエル層を介して電流が流れることを阻止出来る。こ
の場合ＮＭＯＳＦＥＴ直下のｐ型ウエル層(２)と周辺の
ウエル層(１４)は抵抗率の大きな基板(１)を介して接続
される。標準的なＣＭＯＳプロセスではウエル層は約１
ｋΩ／□の抵抗率をもつ。これに対して基板にはおよそ
２桁以上大きな抵抗率を持つものの適用が可能である。
これにより基板を介する結合の抵抗(１５)を大きくする
ことが出来る。ウエル抵抗と基板抵抗の値によってガー
ドバンドの数、幅等を調整することで、ＮＭＯＳＦＥＴ
のドレイン(４)に負電位が印加され、ドレイン、ウエル
間に接合ダイオードのオン電圧がかかっても大きな電流
が流れないため寄生接合ダイオードによる特性劣化を低
減できる。
【００１１】以上述べたように本実施例では図１に示す
ガードバンド付きＮＭＯＳＦＥＴを図６に示す電圧発生
回路に適用することで寄生接合ダイオードの動作を抑圧
し、高周波動作特性を改善するものである。ガードバン
ドの数は基板（１）の抵抗値に応じて適宜選択できる。
ガードバンド付きＮＭＯＳＦＥＴを図６に示す電圧発生
回路に適用することで寄生接合ダイオードの動作を抑圧
し、高周波動作特性を改善するものである。ガードバン
ドの数は基板（１）の抵抗値に応じて適宜選択できる。
【００１２】本発明の第２の実施例を図２、６、７、
９、１５を用いて説明する。図６に示した第１の実施例
の電圧発生回路ではｎ型ＭＯＳＦＥＴのみを使用してい
る。この場合容量（５４）に接続されるｎＭＯＳＦＥＴ
（６２）は基板、つまり図１中のｐ型ウエル層（２）を
接地しているため、基板バイアス効果により、発生電圧
（容量の電圧）が上がるにつれてしきい値電圧が増加
し、駆動能力が低下する。基板バイアス効果の影響を低
減するにはｐ型ＭＯＳＦＥＴの適用がふさわしい。図７
にｐ型ＭＯＳＦＥＴを適用した電圧発生回路を示す。ｐ
型ＭＯＳＦＥＴ（７１）のゲートとドレインを接続し、
ダイオードとして動作させる。ソースがアノードに対応
し、ゲートとドレインがカソードに対応する。ｐ型ＭＯ
ＳＦＥＴの基板（ｎ型ウエル層）は電源に固定するた
め、電源電圧が変化しても、基板バイアスは変化しない
ためしきい値電圧は常に一定に保たれ、高い駆動能力を
得られる。図９に図７中のｐ型ＭＯＳＦＥＴで構成した
ダイオードのデバイス構造を示し、ｐ型ＭＯＳＦＥＴを
適用した場合の問題点を示す。図９に示すｐ型ＭＯＳＦ
ＥＴは標準的な０．３５μｍＣＭＯＳプロセスで実現さ
れるものを示しており、基板(１)はｐ型半導体で構成さ
れ、表面にｎ型のウエルイオン打ち込み層(２１２)を形
成し、ｎ型ウエル層内にトランジスタを形成している。
ｎ型ウエル層はコンタクト層(２１６)を介して電源電位
（５６）に固定される。ドレイン(２１３)とゲート(２
１５)は互いに接続し、電源用の容量（５４）に接続
し、ソース(２１４)に容量を介して高周波信号が印加さ
れる。図中の電源(９２)は負の電圧を発生しており、高
周波信号が検波回路に印加されドレインに不の電圧がか
かった場合を示している。ソース電圧が電源電圧+ＦＥ
Ｔのしきい電圧以下になるとＦＥＴがオンし、ド電源容
量５４に電荷を供給する。ＦＥＴのしきい電圧はプロセ
ス依存性があるが通常0.6〜0.9Ｖに設定される。ソース
（２１４）が電源電圧以上ににバイアスされた場合はＭ
ＯＳＦＥＴ本体のみならずｐ型のソース電極(２１４)
と、ｎ型のウエル層によって形成される寄生接合ダイオ
ード(９１)もオン状態になる。寄生接合ダイオードの効
果を低減するために、第１の実施例で実施したようにｎ
ウエル層（２１２）に対して高抵抗（１１３）を介して
給電するとともにＦＥＴの周囲をｐ型ウエル層（２１
７，２１９）、ｎ型ウエル層（２１８）で交互に取り囲
む。周辺の各ウエル層への給電（１１０，１１１，１１
２）も高抵抗を介して行なう。ｎ型ウエル層（２１２）
に対して高抵抗（１１３）を介して給電することで寄生
接合ダイオード（９１）に流れる電流を抑圧し、ダイオ
ードの拡散容量の増加を抑制する。また周囲のウエル層
により周辺に生じる寄生容量を削減し、ｎウエル層の対
接地、対電源へのインピーダンスを高くすることで高周
波特性を改善する。図１、２の構造を持つｎ型ＭＯＳＦ
ＥＴ、ｐ型ＭＯＳＦＥＴを適用し、図７の電源発生回路
に0.35um標準ＣＭＯＳプロセスを適用して試作し、入力
電力に対する出力電圧を評価した結果を図１７に示す。
入力信号周波数は２.４５ＧＨｚであり、ｎＭＯＳ、ｐ
ＭＯＳ両ＦＥＴのゲート幅は240umとした。（１７０
１）は無負荷、（１７０２）は２０ｋΩ負荷、（１７０
３）は１０ｋΩ負荷である。２Ｖの発生に必要な信号電
力は２０ｋΩ負荷時に約５.５ｄＢｍであり、およそ１
Ｗの送信電力に対して１ｍ以上の距離で動作するもので
あり、十分実用に耐える見通しを得た。
９、１５を用いて説明する。図６に示した第１の実施例
の電圧発生回路ではｎ型ＭＯＳＦＥＴのみを使用してい
る。この場合容量（５４）に接続されるｎＭＯＳＦＥＴ
（６２）は基板、つまり図１中のｐ型ウエル層（２）を
接地しているため、基板バイアス効果により、発生電圧
（容量の電圧）が上がるにつれてしきい値電圧が増加
し、駆動能力が低下する。基板バイアス効果の影響を低
減するにはｐ型ＭＯＳＦＥＴの適用がふさわしい。図７
にｐ型ＭＯＳＦＥＴを適用した電圧発生回路を示す。ｐ
型ＭＯＳＦＥＴ（７１）のゲートとドレインを接続し、
ダイオードとして動作させる。ソースがアノードに対応
し、ゲートとドレインがカソードに対応する。ｐ型ＭＯ
ＳＦＥＴの基板（ｎ型ウエル層）は電源に固定するた
め、電源電圧が変化しても、基板バイアスは変化しない
ためしきい値電圧は常に一定に保たれ、高い駆動能力を
得られる。図９に図７中のｐ型ＭＯＳＦＥＴで構成した
ダイオードのデバイス構造を示し、ｐ型ＭＯＳＦＥＴを
適用した場合の問題点を示す。図９に示すｐ型ＭＯＳＦ
ＥＴは標準的な０．３５μｍＣＭＯＳプロセスで実現さ
れるものを示しており、基板(１)はｐ型半導体で構成さ
れ、表面にｎ型のウエルイオン打ち込み層(２１２)を形
成し、ｎ型ウエル層内にトランジスタを形成している。
ｎ型ウエル層はコンタクト層(２１６)を介して電源電位
（５６）に固定される。ドレイン(２１３)とゲート(２
１５)は互いに接続し、電源用の容量（５４）に接続
し、ソース(２１４)に容量を介して高周波信号が印加さ
れる。図中の電源(９２)は負の電圧を発生しており、高
周波信号が検波回路に印加されドレインに不の電圧がか
かった場合を示している。ソース電圧が電源電圧+ＦＥ
Ｔのしきい電圧以下になるとＦＥＴがオンし、ド電源容
量５４に電荷を供給する。ＦＥＴのしきい電圧はプロセ
ス依存性があるが通常0.6〜0.9Ｖに設定される。ソース
（２１４）が電源電圧以上ににバイアスされた場合はＭ
ＯＳＦＥＴ本体のみならずｐ型のソース電極(２１４)
と、ｎ型のウエル層によって形成される寄生接合ダイオ
ード(９１)もオン状態になる。寄生接合ダイオードの効
果を低減するために、第１の実施例で実施したようにｎ
ウエル層（２１２）に対して高抵抗（１１３）を介して
給電するとともにＦＥＴの周囲をｐ型ウエル層（２１
７，２１９）、ｎ型ウエル層（２１８）で交互に取り囲
む。周辺の各ウエル層への給電（１１０，１１１，１１
２）も高抵抗を介して行なう。ｎ型ウエル層（２１２）
に対して高抵抗（１１３）を介して給電することで寄生
接合ダイオード（９１）に流れる電流を抑圧し、ダイオ
ードの拡散容量の増加を抑制する。また周囲のウエル層
により周辺に生じる寄生容量を削減し、ｎウエル層の対
接地、対電源へのインピーダンスを高くすることで高周
波特性を改善する。図１、２の構造を持つｎ型ＭＯＳＦ
ＥＴ、ｐ型ＭＯＳＦＥＴを適用し、図７の電源発生回路
に0.35um標準ＣＭＯＳプロセスを適用して試作し、入力
電力に対する出力電圧を評価した結果を図１７に示す。
入力信号周波数は２.４５ＧＨｚであり、ｎＭＯＳ、ｐ
ＭＯＳ両ＦＥＴのゲート幅は240umとした。（１７０
１）は無負荷、（１７０２）は２０ｋΩ負荷、（１７０
３）は１０ｋΩ負荷である。２Ｖの発生に必要な信号電
力は２０ｋΩ負荷時に約５.５ｄＢｍであり、およそ１
Ｗの送信電力に対して１ｍ以上の距離で動作するもので
あり、十分実用に耐える見通しを得た。
【００１３】図１２を用いて第３の実施例を説明する。
これは図４で示した電源用（４０５）と信号検出用（４
０６）の２つの電圧発生回路を第２の実施例で示したｎ
ＭＯＳＦＥＴ（１２０１）（１２０３）、ｐＭＯＳＦＥ
Ｔ（１２０２）（１２０４）で構成したものである。信
号検出用電圧発生回路では信号に応答するために容量
（１２１３）と並列に抵抗（１２１４）を接続し、一定
時間で蓄積された電荷を放電する。これにより受信する
振幅変調信号（４１３）よりエンベロープを検出し、後
続の増幅器（図４中（４０１））への出力（１２１５）
とする。電源用電圧発生回路には回路に電流を供給して
も電圧が下がらないように十分大きな容量（１２０８）
を接続する。２つの電圧発生回路はそれぞれ共通のアン
テナから容量を介して信号を受ける。容量を介すること
で２つの電圧発生回路の干渉を低減する。質問器（３１
４）への返答は０，１信号をＣＭＯＳインバータ回路
（１２１１）を介してｐ型ＭＯＳＦＥＴのドレインとゲ
ートを結線したダイオード（１２１０）に印加すること
で実行する。インバータの出力が１つまり“Ｈｉｇｈ”
状態ではＭＯＳＦＥＴによるダイオード（１２１０）は
インバータを介して電源電位（１２０９）に接続され
る。つまり電源発生回路のｐ型ＭＯＳＦＥＴダイオード
（１２０２）に対して並列に接続され、電源用容量（１
２０８）に電荷の蓄積をする機能を持つ。逆にインバー
タの出力が０つまり“Ｌｏｗ”状態では、電圧発生回路
の中間ノード（１２１６）のインピーダンスを下げるこ
とで質問器（３１４）から見た反射係数を変化させるこ
とで行なう。従来の方法では図に示すようにＦＥＴ（４
１２）にて接続されたノードのインピーダンスを制御し
ている。これに対して本従来例では返答のためのドライ
バ用ＦＥＴをゲートとドレインを接続した、ダイオード
構造で構成することで、無返答時に電源用容量への充電
を行ない効率を高めている。
これは図４で示した電源用（４０５）と信号検出用（４
０６）の２つの電圧発生回路を第２の実施例で示したｎ
ＭＯＳＦＥＴ（１２０１）（１２０３）、ｐＭＯＳＦＥ
Ｔ（１２０２）（１２０４）で構成したものである。信
号検出用電圧発生回路では信号に応答するために容量
（１２１３）と並列に抵抗（１２１４）を接続し、一定
時間で蓄積された電荷を放電する。これにより受信する
振幅変調信号（４１３）よりエンベロープを検出し、後
続の増幅器（図４中（４０１））への出力（１２１５）
とする。電源用電圧発生回路には回路に電流を供給して
も電圧が下がらないように十分大きな容量（１２０８）
を接続する。２つの電圧発生回路はそれぞれ共通のアン
テナから容量を介して信号を受ける。容量を介すること
で２つの電圧発生回路の干渉を低減する。質問器（３１
４）への返答は０，１信号をＣＭＯＳインバータ回路
（１２１１）を介してｐ型ＭＯＳＦＥＴのドレインとゲ
ートを結線したダイオード（１２１０）に印加すること
で実行する。インバータの出力が１つまり“Ｈｉｇｈ”
状態ではＭＯＳＦＥＴによるダイオード（１２１０）は
インバータを介して電源電位（１２０９）に接続され
る。つまり電源発生回路のｐ型ＭＯＳＦＥＴダイオード
（１２０２）に対して並列に接続され、電源用容量（１
２０８）に電荷の蓄積をする機能を持つ。逆にインバー
タの出力が０つまり“Ｌｏｗ”状態では、電圧発生回路
の中間ノード（１２１６）のインピーダンスを下げるこ
とで質問器（３１４）から見た反射係数を変化させるこ
とで行なう。従来の方法では図に示すようにＦＥＴ（４
１２）にて接続されたノードのインピーダンスを制御し
ている。これに対して本従来例では返答のためのドライ
バ用ＦＥＴをゲートとドレインを接続した、ダイオード
構造で構成することで、無返答時に電源用容量への充電
を行ない効率を高めている。
【００１４】本発明の第４の実施例を図１３、１４を用
いて説明する。本実施例はＳＯＩ構造のＭＯＳＦＥＴを
適用した場合の実施例である。図１３にＳＯＩ構造のｎ
型ＭＯＳＦＥＴの断面図を示す。ＳＯＩ構造の特徴はウ
エル層（２）が絶縁物で囲まれている点にある。絶縁物
（１３０２）は例えばＳｉＯ2（二酸化珪素）であり、
酸素イオン打ち込み技術や張り合わせ技術で形成され
る。絶縁物（１３０３）は例えばトレンチアイソレーシ
ョン技術で形成され、ＳｉＯ2（二酸化珪素）等で構成
される。このようにＳＯＩ構造ではウエル層が基板から
絶縁されているため、ウエルの給電部（６）を抵抗（１
３）を介して接地することで、寄生接合ダイオード（８
１）の動作を抑圧することが出来る。図１４はＳＯＩ構
造のｐ型ＭＯＳＦＥＴの断面図である。ｎ型ＭＯＳＦＥ
Ｔの場合と同様ウエル給電（１６）に直列に抵抗（１１
３）を接続することで寄生ダイオード（９１）の動作を
抑圧できる。このようにＳＯＩ構造をもつＣＭＯＳプロ
セスを適用した場合はウエル層の給電を、抵抗を介して
与えるだけで他の実施例同様の効果が得られる。
いて説明する。本実施例はＳＯＩ構造のＭＯＳＦＥＴを
適用した場合の実施例である。図１３にＳＯＩ構造のｎ
型ＭＯＳＦＥＴの断面図を示す。ＳＯＩ構造の特徴はウ
エル層（２）が絶縁物で囲まれている点にある。絶縁物
（１３０２）は例えばＳｉＯ2（二酸化珪素）であり、
酸素イオン打ち込み技術や張り合わせ技術で形成され
る。絶縁物（１３０３）は例えばトレンチアイソレーシ
ョン技術で形成され、ＳｉＯ2（二酸化珪素）等で構成
される。このようにＳＯＩ構造ではウエル層が基板から
絶縁されているため、ウエルの給電部（６）を抵抗（１
３）を介して接地することで、寄生接合ダイオード（８
１）の動作を抑圧することが出来る。図１４はＳＯＩ構
造のｐ型ＭＯＳＦＥＴの断面図である。ｎ型ＭＯＳＦＥ
Ｔの場合と同様ウエル給電（１６）に直列に抵抗（１１
３）を接続することで寄生ダイオード（９１）の動作を
抑圧できる。このようにＳＯＩ構造をもつＣＭＯＳプロ
セスを適用した場合はウエル層の給電を、抵抗を介して
与えるだけで他の実施例同様の効果が得られる。
【００１５】本発明の第５の実施例を図１５，１６を用
いて説明する。この実施例は金属半導体接合ダイオード
（ＳＢＤ）を適用した場合に関するものである。電圧発
生回路では、ダイオードがオン状態に遷移する電圧（オ
ン電圧）が低いと、容易に直流電圧を発生できる。ＳＢ
Ｄのオン電圧はｐ型半導体と金属の接合によるダイオー
ドが、ｎ型半導体と金属の接合によるダイオードに比べ
て低くなる傾向にあり、効率の良い電圧発生回路実現の
ためにはｐ型ＳＢＤによる構成が望ましい。ところが現
在ＣＭＯＳプロセスで広く適用されているｐ型基板上で
ｐ型ＳＢＤを２個使用して電圧発生回路を構成すると、
図１５に示すように、２つのダイオード（１５０１）
（１５０２）のアノードがともにｐ型ウエル層（２）上
に形成されるため、短絡（１５０３）され、正常な動作
が困難になる。そこで図１６に示すように第１の実施例
同様、ガードバンド（１６０１）を挿入することで、ウ
エル層上での短絡を防ぐ。この場合、２つのＳＢＤのア
ノード間は基板抵抗（１６０２）で接続されるが、高基
板抵抗の採用、ガードバンド幅の増加により、十分影響
を低減した設計が可能となる。本実施例には第４の実施
例で示した。ＳＯＩ構造を適用しても有効である。
いて説明する。この実施例は金属半導体接合ダイオード
（ＳＢＤ）を適用した場合に関するものである。電圧発
生回路では、ダイオードがオン状態に遷移する電圧（オ
ン電圧）が低いと、容易に直流電圧を発生できる。ＳＢ
Ｄのオン電圧はｐ型半導体と金属の接合によるダイオー
ドが、ｎ型半導体と金属の接合によるダイオードに比べ
て低くなる傾向にあり、効率の良い電圧発生回路実現の
ためにはｐ型ＳＢＤによる構成が望ましい。ところが現
在ＣＭＯＳプロセスで広く適用されているｐ型基板上で
ｐ型ＳＢＤを２個使用して電圧発生回路を構成すると、
図１５に示すように、２つのダイオード（１５０１）
（１５０２）のアノードがともにｐ型ウエル層（２）上
に形成されるため、短絡（１５０３）され、正常な動作
が困難になる。そこで図１６に示すように第１の実施例
同様、ガードバンド（１６０１）を挿入することで、ウ
エル層上での短絡を防ぐ。この場合、２つのＳＢＤのア
ノード間は基板抵抗（１６０２）で接続されるが、高基
板抵抗の採用、ガードバンド幅の増加により、十分影響
を低減した設計が可能となる。本実施例には第４の実施
例で示した。ＳＯＩ構造を適用しても有効である。
【００１６】
【発明の効果】本発明により特殊なプロセスを適用する
ことなく、ＭＯＳＦＥＴのみを用いるだけで、寄生接合
ダイオードの影響を受けることの無い高周波動作可能な
電圧発生回路を実現できる。図１、２の構造を持つｎ型
ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴを適用し、図７の電源
発生回路について0.35um標準ＣＭＯＳプロセスを適用し
て試作し、入力電力に対する出力電圧を評価した結果を
図１７に示す。入力信号周波数は２.４５ＧＨｚであ
り、ｎＭＯＳ、ｐＭＯＳ両ＦＥＴのゲート幅は240umと
した。（１７０１）は無負荷、（１７０２）は２０ｋΩ
負荷、（１７０３）は１０ｋΩ負荷である。（１７０
４）は高周波用単体ショットキーダイオードで同じ回路
を構成し１０ｋΩの抵抗を駆動した測定結果である。２
Ｖの発生に必要な信号電力は２０ｋΩ負荷時に約５．５
ｄＢｍであり、およそ１Ｗの送信電力に対して１ｍ以上
の距離で動作するものであり、十分実用に耐える見通し
を得ている。
ことなく、ＭＯＳＦＥＴのみを用いるだけで、寄生接合
ダイオードの影響を受けることの無い高周波動作可能な
電圧発生回路を実現できる。図１、２の構造を持つｎ型
ＭＯＳＦＥＴ、ｐ型ＭＯＳＦＥＴを適用し、図７の電源
発生回路について0.35um標準ＣＭＯＳプロセスを適用し
て試作し、入力電力に対する出力電圧を評価した結果を
図１７に示す。入力信号周波数は２.４５ＧＨｚであ
り、ｎＭＯＳ、ｐＭＯＳ両ＦＥＴのゲート幅は240umと
した。（１７０１）は無負荷、（１７０２）は２０ｋΩ
負荷、（１７０３）は１０ｋΩ負荷である。（１７０
４）は高周波用単体ショットキーダイオードで同じ回路
を構成し１０ｋΩの抵抗を駆動した測定結果である。２
Ｖの発生に必要な信号電力は２０ｋΩ負荷時に約５．５
ｄＢｍであり、およそ１Ｗの送信電力に対して１ｍ以上
の距離で動作するものであり、十分実用に耐える見通し
を得ている。
【図１】本発明の第１の実施例を適用したｎ型ＭＯＳＦ
ＥＴ。
ＥＴ。
【図２】本発明の第２の実施例を適用したｐ型ＭＯＳＦ
ＥＴ。
ＥＴ。
【図３】物流タグシステムの１例。
【図４】タグ構成図。
【図５】ダイオードで構成した電圧発生回路。
【図６】ｎ型ＭＯＳＦＥＴで構成した電圧発生回路。
【図７】ｎ型とｐ型ＭＯＳＦＥＴで構成した電圧発生回
路。
路。
【図８】ｎ形ＭＯＳＦＥＴにおける寄生接合ダイオード
の誤動作。
の誤動作。
【図９】ｐ型MOSFETにおける寄生接合ダイオードの誤動
作。
作。
【図１０】ダイオードで構成したディクソン型昇圧回
路。
路。
【図１１】MOSFETで構成したディクソン型昇圧回路。
【図１２】タグ向け電圧発生回路。
【図１３】ｎ型ＳＯＩＣＭＯＳ適用例。
【図１４】ｐ型ＳＯＩＣＭＯＳ適用例。
【図１５】ｐ型ショットキーバリアダイオードで構成し
た電圧発生回路の問題点。
た電圧発生回路の問題点。
【図１６】ガードバンド追加による対策。
【図１７】ｎ型とｐ型ＭＯＳＦＥＴで構成した電圧発生
回路特性。
回路特性。
（１） ｐ型サブストレート基板、 （２）（１１）ｐ型ウエル拡散層 （３）ｎ型ＭＯＳＦＥＴのソース電極 （４）ｎ型ＭＯＳＦＥＴのドレイン電極 （５）ｎ型ＭＯＳＦＥＴのゲート電極 （６）ｐ型ウエル給電用拡散層 （７）（９）ｎ型ウエル拡散層 （８）ｐ型ウエル拡散層 （１０）（１２）ｎ型ウエル給電用拡散層 （１３）抵抗 （１４）基板抵抗 （８１）寄生接合ダイオード （５７）ノード （１１０）（１１２）ｐ型ウエル給電用拡散層 （１１１）ｎ型ウエル給電用拡散層 （１１３）抵抗 （２１２）（２１８）ｎ型ウエル拡散層 （２１３）ｐ型ＭＯＳＦＥＴのドレイン電極 （２１４）ｐ型ＭＯＳＦＥＴのソース電極 （２１５）ｐ型ＭＯＳＦＥＴのゲート電極 （２１６）ｎ型ウエル給電用拡散層 （２１７）（２１９）ｐ型ウエル拡散層 （９１）寄生ダイオード （３０１）コントローラ （３０２）符号化器、（３０３）フィルタ、（３０４）
変調器 （３０５）電力増幅器、（３０６）分波器、（３０７）
増幅器 （３０８）復調器、（３０９）復号器、（３１０）アン
テナ （３１１）タグ、（３１２）荷物、（３１３）ベルトコ
ンベア （３１４）無線部、（３１５）質問器 （４０１）増幅器、（４０２）クロック生成回路、復調
器 （４０３）論理回路、（４０４）メモリ、 （４０５）電源用検波回路（電圧発生回路） （４０６）信号用検波回路（電圧発生回路） （４０７）（４０８）（４１０）ダイオード （４１１）（４０９）容量、（４１１）抵抗、 （４１２）ドライバ用電界効果トランジスタ （４１３）振幅変調されたＲＦ信号 （４１４）アンテナ （５５）入力、（５６）出力、（５１）（５２）ダイオ
ード （５３）（５４）容量 （６１）（６２）ｎ型ＭＯＳＦＥＴ （７１）ｐ型ＭＯＳＦＥＴ （８２）負電位、（９２）正電位 （１００１）電源電圧、（１００２）（１０１１）ダイ
オード （１００３）寄生容量、（１００４）（１００７）容量 （１００５）（１００６）２相クロック端子 （１００８）電圧出力端子 （１００９）アノード、（１０１０）カソード （１１０１）ｎ型ＭＯＳＦＥＴ （１１０２）ｎ型ＭＯＳＦＥＴのバックゲート （１２０１）（１２０３）ｎ型ＭＯＳＦＥＴダイオード （１２０２）（１２０４）ｐ型ＭＯＳＦＥＴダイオード （１２０５）ＲＦ信号入力、 （１２０６）（１２０７）（１２０８）（１２１３）容
量 （１２０９）電源電圧出力 （１２１０）ｐ型ＭＯＳＦＥＴダイオード （１２１１）インバータ回路 （１２１２）信号入力、（１２１４）抵抗 （１２１５）信号出力、（１２１６）中間ノード （１３０２）（１３０３）絶縁物 （１５０１）（１５０２）金属半導体ダイオード （１５０３）短絡経路 （１６０１）ガードバンド、（１６０２）基板寄生抵抗 （１７０１）出力無負荷測定値 （１７０２）２０ｋΩ負荷測定値 （１７０３）１０ｋΩ負荷測定値。
変調器 （３０５）電力増幅器、（３０６）分波器、（３０７）
増幅器 （３０８）復調器、（３０９）復号器、（３１０）アン
テナ （３１１）タグ、（３１２）荷物、（３１３）ベルトコ
ンベア （３１４）無線部、（３１５）質問器 （４０１）増幅器、（４０２）クロック生成回路、復調
器 （４０３）論理回路、（４０４）メモリ、 （４０５）電源用検波回路（電圧発生回路） （４０６）信号用検波回路（電圧発生回路） （４０７）（４０８）（４１０）ダイオード （４１１）（４０９）容量、（４１１）抵抗、 （４１２）ドライバ用電界効果トランジスタ （４１３）振幅変調されたＲＦ信号 （４１４）アンテナ （５５）入力、（５６）出力、（５１）（５２）ダイオ
ード （５３）（５４）容量 （６１）（６２）ｎ型ＭＯＳＦＥＴ （７１）ｐ型ＭＯＳＦＥＴ （８２）負電位、（９２）正電位 （１００１）電源電圧、（１００２）（１０１１）ダイ
オード （１００３）寄生容量、（１００４）（１００７）容量 （１００５）（１００６）２相クロック端子 （１００８）電圧出力端子 （１００９）アノード、（１０１０）カソード （１１０１）ｎ型ＭＯＳＦＥＴ （１１０２）ｎ型ＭＯＳＦＥＴのバックゲート （１２０１）（１２０３）ｎ型ＭＯＳＦＥＴダイオード （１２０２）（１２０４）ｐ型ＭＯＳＦＥＴダイオード （１２０５）ＲＦ信号入力、 （１２０６）（１２０７）（１２０８）（１２１３）容
量 （１２０９）電源電圧出力 （１２１０）ｐ型ＭＯＳＦＥＴダイオード （１２１１）インバータ回路 （１２１２）信号入力、（１２１４）抵抗 （１２１５）信号出力、（１２１６）中間ノード （１３０２）（１３０３）絶縁物 （１５０１）（１５０２）金属半導体ダイオード （１５０３）短絡経路 （１６０１）ガードバンド、（１６０２）基板寄生抵抗 （１７０１）出力無負荷測定値 （１７０２）２０ｋΩ負荷測定値 （１７０３）１０ｋΩ負荷測定値。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福井 宗利 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 志田 雅昭 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 齋藤 武志 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F032 AC04 CA03 CA14 CA15 CA17 CA20 5F048 AA07 AB08 AB10 AC03 AC04 AC10 BA01 BA16 BE03 BF17 BH04 BH05
Claims (13)
- 【請求項１】支持基板上に形成される第１の極性を持つ
第１の不純物層上に形成された電界効果トランジスタに
おいて、不純物層を接地、あるいは第１の電位に対し、
第１の抵抗を介して接続し、第１の不純物層の周りを、
第１の不純物層とは異なる第２の極性を持つ第２の不純
物層で囲み、第２の不純物層を接地、あるいは第１の電
位に対し、第２の抵抗を介して接続したことを特徴とす
る電界効果トランジスタ。 - 【請求項２】特許請求項１記載の電界効果トランジスタ
において、第２の不純物層の周りを第１の極性を持つ第
３の不純物層で囲み、第３の不純物層を接地、あるいは
第１の電位に対し、第３の抵抗を介して接続したことを
特徴とする電界効果トランジスタ。 - 【請求項３】特許請求項２記載の電界効果トランジスタ
において、最外周の不純物層の周りを更に複数の異なる
極性の不純物層で取り囲み、各不純物層をそれぞれ抵抗
を介して接地、あるいは第１の電位に対して接続したこ
とを特徴とする電界効果トランジスタ。 - 【請求項４】支持基板上に形成される第１の極性を持つ
第１の不純物層上に形成された電界効果トランジスタに
おいて、不純物層を接地、あるいは第１の電位に対し、
第１の抵抗を介して接続し、第１の不純物層の周りおよ
び下部を絶縁物で囲んだことを特徴とする電界効果トラ
ンジスタ。 - 【請求項５】特許請求項１〜４記載の電界効果トランジ
スタで、第１の不純物層がｐ型不純物層であり、抵抗を
介して接地電位に接続され、第２の不純物層がｎ型不純
物層であり、抵抗を介して電源電位に接続されており、
以下他のｐ型不純物層、ｎ型不純物層はそれぞれ抵抗を
介して接地、電源電位に接続されることを特徴としたｎ
型電界効果トランジスタ。 - 【請求項６】特許請求項１〜４記載の電界効果トランジ
スタで、第１の不純物層がｎ型不純物層であり、抵抗を
介して電源電位に接続され、第２の不純物層がｐ型不純
物層であり、抵抗を介して接地電位に接続されており、
以下他のｎ型不純物層、ｐ型不純物層はそれぞれ抵抗を
介して電源、接地電位に接続されることを特徴としたｐ
型電界効果トランジスタ。 - 【請求項７】特許請求項第１〜６記載の半導体デバイス
において第１の不純物層上に形成される電界効果トラン
ジスタと、第１の不純物層に接続している第１の抵抗を
取り除き、第１の不純物層に金属電極を取りつけ、金属
半導体ダイオードを形成したことを特徴とした、集積化
ダイオード素子。 - 【請求項８】特許請求項第１〜６記載の電界効果トラン
ジスタのソースあるいはドレインをゲートと接続し、整
流効果を持つ非線形素子を構成し、電流が流れる場合に
より高い電圧がかかる端子をアノード、より低い電圧が
かかる端子をカソードと定義したことを特徴とする集積
化ダイオード素子。 - 【請求項９】特許請求項第５記載の第１、第２のｎ型電
界効果トランジスタと第１、第２の容量から構成される
電子回路において、第１の電界効果トランジスタのソー
スまたはドレインを第２電位に接続し、ゲートを第２電
位に接続し、ドレインまたはソースを第１の内部接点に
接続し、第２の電界効果トランジスタのソースまたはド
レインを第１の内部接点に接続し、ゲートを第１の内部
接点に接続し、ドレインまたはソースを第１の出力接点
に接続し、第１の容量の第１端子を接地し、第２端子を
第１の出力接点に接続し、第２の容量の第１端子を入力
接点に接続し、第２端子を第１の内部接点に接続したこ
とを特徴とする集積化電圧発生回路。 - 【請求項１０】特許請求項第５記載の第１のｎ型電界効
果トランジスタと、特許請求項第６記載の第１のｐ型電
界効果トランジスタと、第１、第２の容量から構成され
る電子回路において、第１のｎ型電界効果トランジスタ
のソースまたはドレインを第２電位に接続し、ゲートを
第２電位に接続し、ドレインまたはソースを第１の内部
接点に接続し、第１のｐ型電界効果トランジスタのソー
スまたはドレインを第１の内部接点に接続し、ゲートを
第１の出力接点に接続し、ドレインまたはソースを第１
の出力接点に接続し、第１の容量の第１端子を接地し、
第２端子を第１の出力接点に接続し、第２の容量の第１
端子を入力接点に接続し、第２端子を第１の内部接点に
接続したことを特徴とする集積化電圧発生回路。 - 【請求項１１】特許請求項第９，１０記載の電圧発生回
路において、第２の容量を集積回路の外部に設けたこと
を特徴とする集積化電圧発生回路。 - 【請求項１２】特許請求項第７〜８記載のダイオード素
子を用いたことを特徴とする集積化電圧発生回路。 - 【請求項１３】特許請求項第９〜１２記載の第１の電圧
発生回路と特許請求項第７〜８記載の第１の集積化ダイ
オードと第１のインバータ回路より構成される電子回路
において、、第１の集積化ダイオードのアノードを第１
の電圧発生回路の、第１の内部接点に接続し、カソード
を第１のインバータの出力に接続したことを特徴とする
集積化電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11107541A JP2000299440A (ja) | 1999-04-15 | 1999-04-15 | 電界効果トランジスタ及びそれを用いた集積化電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11107541A JP2000299440A (ja) | 1999-04-15 | 1999-04-15 | 電界効果トランジスタ及びそれを用いた集積化電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299440A true JP2000299440A (ja) | 2000-10-24 |
Family
ID=14461814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11107541A Pending JP2000299440A (ja) | 1999-04-15 | 1999-04-15 | 電界効果トランジスタ及びそれを用いた集積化電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299440A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100359782C (zh) * | 2002-03-13 | 2008-01-02 | 塞利斯半导体公司 | 使用接地天线的整流器 |
| US7405665B2 (en) | 2003-12-19 | 2008-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, RFID tag and label-like object |
| JP2008205055A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
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| US7872289B2 (en) | 2007-12-07 | 2011-01-18 | Kabushiki Kaisha Toshiba | Semiconductor device including memory cell having charge accumulation layer |
| US8750022B2 (en) | 2010-04-09 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and semiconductor device |
| CN104347703A (zh) * | 2013-07-23 | 2015-02-11 | 北大方正集团有限公司 | 金属-氧化物-半导体mos器件和其制造方法 |
-
1999
- 1999-04-15 JP JP11107541A patent/JP2000299440A/ja active Pending
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