JP2000287442A

JP2000287442A - 電源装置

Info

Publication number: JP2000287442A
Application number: JP11089079A
Authority: JP
Inventors: Koji Umetsu; 浩二梅津
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-03-30
Filing date: 1999-03-30
Publication date: 2000-10-13

Abstract

(57)【要約】【課題】スイッチングトランジスタのオン／オフ時に
生じるスイッチング電圧と電流の重なりによる損失を大
幅に低減し、高効率な電力変換を可能とする。【解決手段】１次巻線側の電圧を１次巻線と２次巻線
の巻き数に応じて変圧して２次巻線側に出力するトラン
スＴ１と、トランスＴ１をスイッチングするＦＥＴから
なるスイッチングトランジスタＱ１と、トランジスタＱ
１のドレイン−ソース間に発生するスイッチング電圧を
緩やかに変化させるコンデンサＣｓと、トランジスタＱ
１によるトランスＴ１のスイッチング動作に応じたフラ
イバック電圧を検出する補助巻線と、フライバック電圧
の立ち下がりのタイミングから所定時間遅延したトリガ
信号を生成するダイオードＤｈ及び遅延回路７と、遅延
回路７からのトリガ信号に基づいてトランジスタＱ１の
ゲートをスイッチング駆動する制御回路４とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばフライバッ
ク方式のスイッチングレギュレータからなる電源装置に
関する。

【０００２】

【従来の技術】フライバック方式のスイッチングレギュ
レータからなる従来の電源装置の構成例を図６に示す。

【０００３】図６において、電源プラグ１０１は、図６
には図示していない商用交流電源コンセントと接続され
る。当該電源プラグ１０１に入力した上記商用交流電源
は、入力フィルタ１０２に入力する。

【０００４】入力フィルタ１０２は、上記電源プラグ１
０１からの商用交流電源に含まれる電源ノイズを除去す
る。当該入力フィルタ１０２にて電源ノイズが除去され
た交流電源は、整流回路１０３に入力する。

【０００５】整流回路１０３は、上記入力フィルタ１０
２にて電源ノイズが除去された交流電源を電圧Ｖｓの直
流（ＤＣ）電源に整流する。この整流回路１０３の出力
端子（電圧ＶｓのＤＣ電源）は、トランスＴ１の１次巻
線の一端に接続されると共に、抵抗Ｒｏを介して後述す
るＰＷＭ（パルス幅変調）制御回路（ＩＣ）１０４のＶ
ｃｃ入力端子に接続されている。

【０００６】トランスＴ１の１次巻線の他端は、電界効
果トランジスタ（ＦＥＴ）からなるスイッチングトラン
ジスタＱ１のドレインと接続されている。なお、図中の
点Ｐの位置は各トランスの極性を示している。

【０００７】スイッチングトランジスタＱ１のゲート
は、上記ＰＷＭ制御回路１０４の出力端子（ＯＵＴ端
子）と接続されており、当該ＰＷＭ制御回路１０４は、
上記ＯＵＴ端子からスイッチングトランスＱ１を駆動す
るためのオン／オフ駆動信号を出力する。当該スイッチ
ングトランジスタＱ１は、ＰＷＭ制御回路１０４からの
上記オン／オフ駆動信号に応じて、トランスＴ１に電力
をパルス状に供給する。例えばスイッチングトランジス
タＱ１がオンすると、トランスＴ１の１次巻線に電流ｉ
ｓが流れ、これにより当該トランスＴ１に電力が蓄積さ
れ、逆に、スイッチングトランジスタＱ１がオフする
と、上記トランスＴ１の２次巻線から、１次巻線と２次
巻線の巻き数に応じた交流電圧が誘起される。また、補
助巻線からは、スイッチングトランジスタＱ１がオン／
オフすると、１次巻線と補助巻線の巻線の巻き数に応じ
た交流電圧が誘起される。補助巻線の点Ｐ側の一端は、
当該補助巻線から誘起された交流電圧を整流するための
ダイオードＤ１を介してＰＷＭ制御回路１０４のＶｃｃ
入力端子に接続されている。

【０００８】上記トランスＴ１の２次巻線側から誘起し
た交流電圧は、ダイオードＤ２とコンデンサＣ２によっ
て整流される。当該整流された電圧Ｖｏは、抵抗Ｒ１と
Ｒ２からなる分圧抵抗にて分圧されて、比較器（オペア
ンプ）ＯＰ１の反転入力端子（−端子）に入力する。ま
た、この比較器ＯＰ１の非反転入力端子（＋端子）に
は、基準電圧ＲＥＦ１が入力されている。したがって、
当該比較器ＯＰ１では、上記分圧抵抗にて分圧された電
圧Ｖｏと上記基準電圧ＲＥＦ１とを比較し、その比較の
結果として得られる誤差信号を出力する。この比較器Ｏ
Ｐ１から出力された誤差信号は、フォトカップラＰＨ１
を経由してＰＷＭ制御回路１０４のＦ／Ｂ端子に入力す
る。

【０００９】ＰＷＭ制御回路１０４は、当該Ｆ／Ｂ端子
への入力信号に基づいて、上記スイッチングトランジス
タＱ１をオン／オフ駆動するためのオン／オフ駆動信号
を制御する。

【００１０】＋側出力端子１０５と−側出力端子１０６
は、上記ダイオードＤ１とコンデンサＣ２からなる整流
素子を介してトランスＴ１の２次巻線と接続され、ま
た、図６には図示していない外部の負荷回路に接続され
る。

【００１１】図７には、上記図６の電源装置における各
部の電圧波形及び電流波形を示す。

【００１２】図７において、スイッチングトランジスタ
Ｑ１がオンする前（オフ時）のドレイン−ソース間電圧
ｖｄｓは、約１００Ｖ〜３００Ｖ程度の高い電圧状態
（Ｈレベル）となっている。

【００１３】ここで、スイッチングトランジスタＱ１が
オフからオンにスイッチングされると、図７の（ｃ）に
示すように、上記整流回路１０３にて商用交流電源を整
流した電圧ＶｓのＤＣ電源側から上記トランスＴ１を経
由した電流Ｉｄが流れることになる。

【００１４】また、スイッチングトランジスタＱ１がオ
フからオンにスイッチングされると、スイッチングトラ
ンジスタＱ１のドレイン−ソース間電圧ｖｄｓは、上記
高い電圧状態（Ｈレベル）からグランドレベル（Ｌレベ
ル）の電圧へ降下し、同時に、当該スイッチングトラン
ジスタＱ１のソースには、電流ｉｓが流れることにな
る。一方、スイッチングトランジスタＱ１がオンからオ
フにスイッチングされると、当該スイッチングトランジ
スタＱ１のドレイン−ソース間電圧ｖｄｓは、Ｌレベル
（グランドレベル）からＨレベル（高い電圧状態）へ上
昇し、同時に、当該スイッチングトランジスタＱ１のソ
ースに流れていた電流ｉｓはオフ状態になる。

【００１５】ここで、スイッチングトランジスタＱ１の
ようなＦＥＴスイッチ（トランジスタも同様）はゲート
電圧に応じてオン／オフするものであるが、ＦＥＴの各
端子間の分布容量やスイッチング特性などによって、ド
レイン−ソース間の電圧及びソース電流が上記オン／オ
フに対応する状態に変化するまでにはそれぞれ時間遅延
が生じる。すなわち、図７の（ａ）に示すように、スイ
ッチングトランジスタＱ１がオフからオンにスイッチン
グされた時のドレイン−ソース間電圧ｖｄｓは、上記時
間遅延を持って（ある傾きを持って）ＨレベルからＬレ
ベルに変化し、一方、スイッチングトランジスタＱ１が
オンからオフにスイッチングされた時のドレイン−ソー
ス間電圧ｖｄｓは、上記時間遅延を持って（ある傾きを
持って）ＬレベルからＨレベルに変化する。また、図７
の（ｂ）に示すように、スイッチングトランジスタＱ１
がオフからオンにスイッチングされた時のソース電流ｉ
ｓは、上記時間遅延を持って（ある傾きを持って）オフ
状態からオン状態へと変化し、一方、スイッチングトラ
ンジスタＱ１がオンからオフにスイッチングされた時の
ソース電流ｉｓは、上記時間遅延を持って（ある傾きを
持って）オン状態からオフ状態へと変化する。

【００１６】

【発明が解決しようとする課題】したがって、図６の電
源装置においては、スイッチングトランジスタＱ１がオ
フからオンにスイッチングされた時に、ＨレベルからＬ
レベルに変化するまでのドレイン−ソース間の電圧ｖｄ
ｓと、オフ状態からオン状態に変化するまでのソース電
流ｉｓとに重なり部分（図７の（ａ）中に斜線部ｅｓで
表した重なり部分）が発生し、また、スイッチングトラ
ンジスタＱ１がオンからオフにスイッチングされた時
に、ＬレベルからＨレベルに変化するまでのドレイン−
ソース間の電圧ｖｄｓと、オン状態からオフ状態に変化
するまでのソース電流ｉｓとに重なり部分（図７の
（ａ）中に斜線部ｅｅで表した重なり部分）が発生する
ことになる。すなわち、図６の電源装置では、スイッチ
ングトランジスタＱ１がオン／オフスイッチングされた
時のドレイン−ソース間の電圧ｖｄｓとソース電流ｉｓ
の重なり部分が、スイッチング損失として生じることに
なる。

【００１７】図７の（ｄ）には、上記スイッチング損失
分のみを抜き出して示している。また、図８の（ａ）に
は図７の（ａ）中の円Ｂで示す部分を拡大した図を、図
８の（ｂ）には図７の（ｄ）のスイッチング損失分を拡
大した図を示している。なお、図７の（ｄ）及び図８の
（ｂ）に示すスイッチング損失分には、スイッチングト
ランジスタＱ１のオン抵抗ロス分も含まれる。

【００１８】上述したように、図６に示した従来の電源
装置においては、スイッチングトランジスタＱ１がオン
／オフスイッチングされた時のドレイン−ソース間の電
圧ｖｄｓとソース電流ｉｓの重なり部分が大きなスイッ
チング損失として発生し、電力変換の効率が低下してし
まっている。

【００１９】そこで、本発明はこのような状況に鑑みて
なされたものであり、スイッチングトランジスタのオン
／オフ時に生じるスイッチング電圧と電流の重なりによ
る損失を大幅に低減し、高効率な電力変換を可能とする
電源装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明の電源装置は、フ
ライバック方式のスイッチングレギュレータからなる電
源装置であり、１次側の電圧を変圧して２次側に出力す
る変圧手段と、変圧手段をスイッチング駆動するスイッ
チング手段と、スイッチング手段のスイッチング電圧を
緩やかに変化させる緩衝手段と、スイッチング手段のス
イッチング動作を制御する制御手段と、変圧手段のスイ
ッチング動作に応じたフライバック電圧を検出するフラ
イバック電圧検出手段と、フライバック電圧に基づいて
スイッチング動作のタイミングから所定時間遅延したト
リガ信号を生成するトリガ信号生成手段とを有し、制御
手段は、トリガ信号に基づいてスイッチング手段のスイ
ッチング動作を制御することにより、上述した課題を解
決する。

【００２１】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて、図面を参照しながら説明する。

【００２２】図１には、本発明実施の形態のコントロー
ルＩＣによる他励式のフライバック方式スイッチングレ
ギュレータからなる電源装置の構成例を示す。

【００２３】この図１において、電源プラグ１は、図１
には図示していない商用交流電源コンセントと接続され
る。当該電源プラグ１に入力した上記商用交流電源は、
入力フィルタ２に入力する。

【００２４】入力フィルタ２は、上記電源プラグ１から
の商用交流電源に含まれる電源ノイズを除去する。当該
入力フィルタ２にて電源ノイズが除去された交流電源
は、整流回路３に入力する。

【００２５】整流回路３は、上記入力フィルタ２にて電
源ノイズが除去された交流電源を電圧Ｖｓの直流（Ｄ
Ｃ）電源に整流する。この整流回路３の出力端子（電圧
ＶｓのＤＣ電源）は、トランスＴ１の１次巻線の一端に
接続されると共に、抵抗Ｒｏを介して後述するＰＷＭ
（パルス幅変調）の制御回路（ＩＣ）４のＶｃｃ入力端
子に接続されている。

【００２６】トランスＴ１の１次巻線の他端は、電界効
果トランジスタ（ＦＥＴ）からなるスイッチングトラン
ジスタＱ１のドレインと接続されている。なお、図中の
点Ｐの位置は各トランスの極性を示している。

【００２７】スイッチングトランジスタＱ１のゲート
は、上記制御回路４の出力端子（ＯＵＴ端子）と接続さ
れており、当該制御回路４は、上記ＯＵＴ端子からスイ
ッチングトランスＱ１を駆動するためのオン／オフ駆動
信号を出力する。当該スイッチングトランジスタＱ１
は、制御回路４からの上記オン／オフ駆動信号に応じ
て、トランスＴ１に電力をパルス状に供給する。例えば
スイッチングトランジスタＱ１がオンすると、トランス
Ｔ１の１次巻線に電流Ｉｓが流れ、これにより当該トラ
ンスＴ１に電力が蓄積され、逆に、スイッチングトラン
ジスタＱ１がオフすると、上記トランスＴ１の２次巻線
から、１次巻線と２次巻線の巻き数に応じた交流電圧が
誘起される。また、補助巻線からは、スイッチングトラ
ンジスタＱ１がオン／オフすると、１次巻線と補助巻線
の巻き数に応じた交流電圧が誘起される。補助巻線の点
Ｐ側の一端は、当該補助巻線から誘起された交流電圧を
整流するためのダイオードＤ１を介して制御回路４のＶ
ｃｃ入力端子に接続されている。

【００２８】上記トランスＴ１の２次巻線側から誘起し
た交流電圧は、ダイオードＤ２とコンデンサＣ２によっ
て整流される。当該整流された電圧Ｖｏは、抵抗Ｒ１と
Ｒ２からなる分圧抵抗にて分圧されて、比較器（オペア
ンプ）ＯＰ１の反転入力端子（−端子）に入力する。ま
た、この比較器ＯＰ１の非反転入力端子（＋端子）に
は、基準電圧ＲＥＦ１が入力されている。したがって、
当該比較器ＯＰ１では、上記分圧抵抗にて分圧された電
圧Ｖｏと上記基準電圧ＲＥＦ１とを比較し、その比較の
結果として得られる誤差信号を出力する。この比較器Ｏ
Ｐ１から出力された誤差信号は、フォトカップラＰＨ１
を経由して制御回路４のＦ／Ｂ端子に入力する。

【００２９】制御回路４は、上記スイッチングトランジ
スタＱ１をオン／オフ駆動するためのオン／オフ駆動信
号を制御する。このオン／オフ駆動信号は、ＯＵＴ端子
からスイッチングトランジスタＱ１のゲートに供給され
る。

【００３０】＋側出力端子５と−側出力端子６は、上記
ダイオードＤ１とコンデンサＣ２からなる整流素子を介
してトランスＴ１の２次巻線と接続され、また、図１に
は図示していない外部の負荷回路に接続される。

【００３１】以上の構成及び動作は、上述の図６と同様
である。図２には、本発明実施の形態の電源装置におけ
る各部の電圧波形及び電流波形を示す。

【００３２】図２において、スイッチングトランジスタ
Ｑ１がオンする前（オフ時）のドレイン電圧Ｖｄは、約
１００Ｖ〜３００Ｖ程度の高い電圧状態（Ｈレベル）と
なっている。例えばスイッチングトランジスタＱ１がオ
フからオンにスイッチングされると、図２の（ｃ）に示
すように、上記整流回路３にて商用交流電源を整流した
電圧ＶｓのＤＣ電源側から上記トランスＴ１を経由した
電流Ｉｄが流れることになる。

【００３３】ここで、本実施の形態の電源装置では、ス
イッチングトランジスタＱ１のソースとグランドとの間
に電流検出抵抗Ｒｓを設けており、上記スイッチングト
ランジスタＱ１のソースと電流検出抵抗Ｒｓとの間は制
御回路４のＴOFF端子に接続されている。したがって、
例えば上記制御回路４から出力されるオン／オフ駆動信
号がＨレベルとなり、スイッチングトランジスタＱ１が
オンすると、当該スイッチングトランジスタＱ１のソー
スには、図２の（ｂ）に示すように、電流Ｉｓが流れ始
め、さらに当該ソース電流Ｉｓは、スイッチングトラン
ジスタＱ１のソースとグランド間に設けられた上記電流
検出抵抗Ｒｓにより検出され、この検出電流が制御回路
４のＴOFF端子に入力されることになる。

【００３４】本実施の形態の電源装置の制御回路４で
は、上記電流検出抵抗Ｒｓにて検出されたソース電流Ｉ
ｓと、Ｆ／Ｂ端子に供給された前記２次巻線側にて検出
された出力電圧誤差信号と、さらに後述する遅延回路７
からのトリガ信号とに基づいて、上記スイッチングトラ
ンジスタＱ１をオン／オフ駆動するためのオン／オフ駆
動信号を制御する。なお、制御回路４の具体的な内部構
成及び動作については後述する。

【００３５】また、本実施の形態の電源装置では、スイ
ッチングトランジスタＱ１のドレインとソースの間にコ
ンデンサＣｓを配置している。したがって、例えばスイ
ッチングトランジスタＱ１がオンからオフに変化する
と、当該スイッチングトランジスタＱ１に並列に接続さ
れた上記コンデンサＣｓへの充電によって、図２の
（ａ）に示すように、ドレイン電圧Ｖｄが緩やかに立ち
上がることになる。一方、スイッチングトランジスタＱ
１がオンからオフに変化すると、図２の（ｂ）に示すよ
うに、ソース電流Ｉｓの流れが遮断され、電流値は下降
することになる。

【００３６】すなわち本実施の形態の場合は、スイッチ
ングトランジスタＱ１がオンからオフに変化した時のド
レイン電圧Ｖｄが上記コンデンサＣｓにより穏やかに上
昇するため、ドレイン電圧Ｖｄとソース電流Ｉｓとの重
なり部分（図２の（ａ）中に斜線部ｅｅで表した重なり
部分）は非常に小さく、したがって、スイッチング損失
も非常に少なくなっている。

【００３７】更に、本実施の形態の電源装置では、補助
巻線の点Ｐ側がダイオードＤｈを介して遅延回路７の入
力端子と接続され、さらに当該遅延回路７の出力端子が
制御回路４のＴON端子と接続されている。

【００３８】ここで、例えばスイッチングトランジスタ
Ｑ１がオフからオンにスイッチングされると、トランス
Ｔ１の１次巻線に電流Ｉｓが流れ始め、次にスイッチン
グトランジスタＱ１がオフすると、トランスＴ１の２次
巻線側からダイオードＤ２を経由し電力が放出されて電
流Ｉｄが流れることになる。その後、当該電流Ｉｄが０
Ａ（アンペア）まで放出されると、トランスＴ１のリー
ケージインダクタンスと内部容量、そしてコンデンサＣ
ｓの容量に応じた電圧振動が発生し、この電圧振動がフ
ライバック電圧となる。このとき、補助巻線にもそれと
相似の電圧振動が発生する。当該補助巻線から発生した
電圧振動はダイオードＤｈを介して、図２の（ｄ）の電
圧波形Ｖｈとして遅延回路７に入力する。

【００３９】このように、スイッチングトランジスタＱ
１がオンすると、上記補助巻線にフライバック電圧が立
ち下がることになるが、本実施の形態の電源装置では、
上記補助巻線のフライバック電圧の立ち下がりを上記遅
延回路７にて所定時間Ｔｏｄ分だけ遅延し、さらに当該
遅延回路７にて所定時間Ｔｏｄ分だけ遅延されたフライ
バック電圧の立ち下がりを、図２の（ｅ）に示すように
上記制御回路４のＴＯＮ端子に入力するようになされて
いる。なお、上記遅延回路７による所定の遅延時間は、
フライバック電圧（Ｖｈ）が最小電圧になるまでの時間
に設定する。また、抵抗Ｒｈは当該遅延時間を調整する
ための抵抗である。

【００４０】すなわち、本実施の形態の電源装置では、
上記遅延回路７にて所定時間Ｔｏｄ分だけフライバック
電圧（Ｖｈ）の立ち下がりを遅らせることにより、制御
回路４がスイッチングトランジスタＱ１をオンさせるタ
イミングを、ドレイン電圧Ｖｄが最小となるタイミング
に合わせるようにしている。

【００４１】図２の（ｆ）には、本実施の形態の電源回
路における上記スイッチング損失分のみを抜き出して示
している。また、図３の（ａ）には図２の（ａ）中の円
Ａで示す部分を拡大した図を、図３の（ｂ）には図２の
（ｆ）のスイッチング損失分を拡大した図を示し、さら
に図３の（ａ）には前述した図６の電源装置の場合のド
レイン−ソース間電圧ｖｄｓも比較のために示してい
る。なお、図２の（ｆ）及び図３の（ｂ）に示すスイッ
チング損失分には、スイッチングトランジスタＱ１のオ
ン抵抗ロス分も含まれる。

【００４２】これら図２の（ｆ）及び図３の（ａ），
（ｂ）からわかるように、スイッチングトランジスタＱ
１をオフからオンにスイッチングするときには、ドレイ
ン電圧Ｖｄが最小電圧となる所で、当該スイッチングト
ランジスタＱ１をオンするようになされているため、上
記ドレイン電圧Ｖｄの立ち下がり時間が短くなり、また
ソース電流Ｉｓは略々ゼロ電流値からの電流上昇とな
り、その結果、ドレイン電圧Ｖｄとソース電流Ｉｓの重
なり部分は非常に少なくなる。一方、スイッチングトラ
ンジスタＱ１をオンからオフにスイッチングするときに
は、スイッチングトランジスタＱ１に並列に接続された
コンデンサＣｓへの充電によって、ドレイン電圧Ｖｄの
立ち上がりカーブが緩やかになるため、その結果、ドレ
イン電圧Ｖｄとソース電流Ｉｓの重なり部分は非常に少
なくなる。

【００４３】上述のように、本実施の形態の電源装置に
おいては、スイッチングトランジスタＱ１のドレインと
ソースの間にコンデンサＣｓを配置することにより、ス
イッチングトランジスタＱ１のＦＥＴがオフする時のス
イッチング電圧（ドレイン電圧Ｖｄ）を緩やかに立ち上
げるようにし、また、補助巻線の点Ｐ側と制御回路４と
の間に遅延回路７を設け、フライバック電圧が最小電圧
となるまでスイッチングトランジスタＱ１のオンタイミ
ングの時間調整を行うようにしているため、スイッチン
グトランジスタＱ１のオン／オフ時にドレイン電圧Ｖｄ
とソース電流Ｉｓが重なり合うスイッチング損失を低減
することが可能となっている。

【００４４】次に、図４を用いて、図１の制御回路４及
び遅延回路７の具体的構成及び動作について説明する。

【００４５】図４において、端子４０には前記ダイオー
ドＤｈを介したフライバック電圧（Ｖｈ）が入力され、
このフライバック電圧（Ｖｈ）は遅延回路７に入力す
る。

【００４６】また、制御回路４のＴＯＦＦ端子４３に
は、図１のスイッチングトランジスタＱ１のソースに流
れる電流Ｉｓの検出信号が入力され、Ｆ／Ｂ端子４２に
は、トランスＴ１の２次巻線側の出力電圧Ｖｏの前記誤
差信号が入力される。さらに、ＴON端子４１には前記遅
延回路７にて所定時間遅延されたフライバック電圧（Ｖ
ｈ）の信号が入力される。

【００４７】Ｆ／Ｂ端子４２に入力された誤差信号は、
比較器ＯＰ２の反転入力端子（−端子）に入力される。
当該比較器ＯＰ２の非反転入力端子（＋端子）には基準
電圧ＲＥＦ２が入力されている。したがって、当該比較
器ＯＰ２では、上記誤差信号と上記基準電圧ＲＥＦ２と
を比較し、その比較の結果として得られるＦ／Ｂ入力量
信号を出力する。

【００４８】この比較器ＯＰ２から出力されたＦ／Ｂ入
力量信号は、図２の（ｂ）に示したＴOFF比較電圧とし
て比較器ＯＰ３の非反転入力端子（＋端子）へ入力す
る。比較器ＯＰ３の反転入力端子（−端子）にはＴOFF
端子４３からの電流Ｉｓが入力されている。したがっ
て、当該比較器ＯＰ３では、図５に示すように、ＴOFF
端子４３からの電流Ｉｓの電圧（ＴOFF）と、上記比較
器ＯＰ２からの出力（ＴOFF比較電圧）とを比較する。
ここで、当該比較器ＯＰ３での比較において、反転入力
端子に入力された電流Ｉｓの電圧が、非反転入力端子に
入力されたＴOFF比較電圧（Ｆ／Ｂ入力量信号）に一致
すると、ＨレベルからＬレベルとなる信号を出力する。
この比較器ＯＰ３から出力された信号は、セット−リセ
ットフリップフロップからなる論理回路ＳＲ１のリセッ
ト（Ｒ）端子に入力する。

【００４９】一方、制御回路４のＴON端子４１に入力し
た信号は、オシレータ（ＯＳＣ）４５の外部ＴON端子に
入力される。当該オシレータ４５は、外部ＴON端子に入
力された信号によって同期発振が行われ、その同期開始
信号が論理回路ＳＲ１のセット（Ｓ）端子に入力する。

【００５０】論理回路ＳＲ１は、上記オシレータ４５か
らの上記同期開始信号がセット端子に入力すると出力端
子（Ｑ端子）の出力信号がＨレベルにセットされ、一
方、上記比較器ＯＰ３からの信号がリセット端子に入力
すると出力端子（Ｑ端子）の出力信号がＬレベルにセッ
ト（リセット）される。この論理回路ＳＲ１の出力端子
（Ｑ端子）からの出力信号はＦＥＴのドライブ回路ＤＲ
１に入力する。

【００５１】ドライブ回路ＤＲ１は、前記スイッチング
トランジスタＱ１をオン／オフ駆動する回路である。こ
のドライブ回路ＤＲ１からのオン／オフ駆動信号は、Ｏ
ＵＴ端子４６からスイッチングトランジスタＱ１のゲー
トに供給される。

【００５２】以上説明したように、本発明実施の形態の
電源装置によれば、フライバック方式のスイッチング制
御において、スイッチングトランジスタＱ１のオン時と
オフ時に生じるスイッチング電圧（Ｖｄ）と電流（Ｉ
ｓ）の重なりによるスイッチング損失を大幅に低減する
ことが可能となり、高効率に電力変換を行うことができ
る。

【００５３】また、電力変換の高効率化を実現すること
により、電源内部損失、スイッチングトランジスタの損
失を低減することができ、その結果として、電源装置全
体の小型化、ＦＥＴヒートシンクの小型化を実現でき
る。このことから、さらに当該電源装置が配される電源
ケースの小型化とヒートシンク材料の削減を実現できる
ために、コストダウンと使い勝手の向上を図ることがで
きる。

【００５４】

【発明の効果】以上の説明で明らかなように、本発明の
電源装置においては、変圧手段をスイッチング駆動する
スイッチング手段のスイッチング電圧を緩やかに変化さ
せるようにし、スイッチング動作に応じて検出したフラ
イバック電圧に基づいてスイッチング動作のタイミング
を所定時間遅延するトリガ信号を生成し、そのトリガ信
号に基づいてスイッチング動作を制御することにより、
スイッチング手段のオン／オフ時に生じるスイッチング
電圧と電流の重なりによる損失を大幅に低減でき、高効
率な電力変換が可能となる。

【００５５】また、本発明の電源装置においては、電力
変換の高効率化を実現することにより、電源内部損失、
スイッチングトランジスタの損失を低減することがで
き、その結果として、電源装置全体の小型化、ＦＥＴヒ
ートシンクの小型化を実現できる。このことから、さら
に当該電源装置が配される電源ケースの小型化とヒート
シンク材料の削減を実現できるために、コストダウンと
使い勝手の向上を図ることができる。

【図面の簡単な説明】

【図１】本発明実施の形態の電源装置の全体構成を示す
回路図である。

【図２】本実施の形態の電源装置の各部の波形を示す波
形図である。

【図３】図２の波形図の一部を拡大して示す拡大図であ
る。

【図４】本実施の形態の電源装置の制御回路及び遅延回
路の具体的構成を示す回路図である。

【図５】制御回路の比較器ＯＰ３での比較の説明に用い
る波形図である。

【図６】従来の電源装置の全体構成を示す回路図であ
る。

【図７】従来の電源装置の各部の波形を示す波形図であ
る。

【図８】図７の波形の一部を拡大して示す拡大図であ
る。

【符号の説明】１電源プラグ、２入力フィルタ、３整流回
路、４制御回路、５＋出力端子、６ −出力端
子、７遅延回路、Ｔ１トランス、Ｄ１，Ｄ
２，Ｄｈダイオード、Ｃ２，Ｃｓコンデンサ、
Ｑ１スイッチングトランジスタ、Ｒｓ電流検出抵
抗、Ｒｈ遅延時間調整用抵抗、Ｒ１，Ｒ２分圧
抵抗、ＯＰ１比較器、ＰＨ１フォトカップラ

Claims

【特許請求の範囲】

【請求項１】フライバック方式のスイッチングレギュ
レータからなる電源装置において、１次側の電圧を変圧して２次側に出力する変圧手段と、上記変圧手段をスイッチング駆動するスイッチング手段
と、上記スイッチング手段のスイッチング電圧を緩やかに変
化させる緩衝手段と、上記スイッチング手段のスイッチング動作を制御する制
御手段と、上記スイッチング手段による上記変圧手段のスイッチン
グ動作に応じたフライバック電圧を検出するフライバッ
ク電圧検出手段と、上記フライバック電圧に基づいて、上記スイッチング動
作のタイミングから所定時間遅延したトリガ信号を生成
するトリガ信号生成手段とを有し、上記制御手段は、上記トリガ信号に基づいて上記スイッ
チング手段のスイッチング動作を制御することを特徴と
する電源装置。
【請求項２】上記変圧手段は、１次巻線側の電圧を１
次巻線と２次巻線の巻き数に応じて変圧して２次巻線側
に出力するトランスであり、上記スイッチング手段は、電界効果トランジスタであ
り、上記緩衝手段は、上記電界効果トランジスタのドレイン
とソースの間に配置されるコンデンサであり、上記フライバック電圧検出手段は、上記トランスのスイ
ッチング駆動に応じて電圧が誘起される補助巻線であ
り、上記トリガ信号生成手段は、上記補助巻線から誘起され
たフライバック電圧の立ち下がりタイミングを、当該フ
ライバック電圧が最小電圧となるまで時間遅延すること
により上記トリガ信号を生成し、上記制御手段は、上記フライバック電圧の立ち下がりタ
イミングを上記時間遅延することにより生成された上記
トリガ信号に基づいて、上記電界効果トランジスタのベ
ースを駆動する集積回路からなり、上記フライバック電圧から上記制御手段の駆動電源を生
成する駆動電源生成手段を備えてなることを特徴とする
請求項１記載の電源装置。
【請求項３】上記電界効果トランジスタのソース電流
を検出するソース電流検出手段を設け、上記制御手段は、上記ソース電流検出手段が検出したソ
ース電流をも使用して上記電界効果トランジスタのベー
スのスイッチング動作を制御することを特徴とする請求
項２記載の電源装置。