JP2000286420A - 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ - Google Patents
絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタInfo
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- JP2000286420A JP2000286420A JP11089010A JP8901099A JP2000286420A JP 2000286420 A JP2000286420 A JP 2000286420A JP 11089010 A JP11089010 A JP 11089010A JP 8901099 A JP8901099 A JP 8901099A JP 2000286420 A JP2000286420 A JP 2000286420A
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Abstract
(57)【要約】
【課題】 結晶質ＳｉＧｅ膜の製法を複雑な装置を用い
ずに実現する。 【解決手段】 絶縁性基体１１上にチャネル部を含む第
１導電型のシリコン層１２を形成する工程と、第１導電
型のシリコン層１２上に絶縁層１３を形成する工程と、
ソース領域又は／及びドレイン領域となる領域内の絶縁
層１３を除去し、第１の導電型シリコン層１２のシリコ
ン面を表出させる工程と、シラン系ガスとＧｅＦ4 ガス
を混合させたＣＶＤ法により、シリコン面をもとにソー
ス領域又は／及びドレイン領域となる領域内にＳｉＧｅ
を選択的に堆積させることにより、ソース領域又は／及
びドレイン領域を形成する工程と、を有する。
ずに実現する。 【解決手段】 絶縁性基体１１上にチャネル部を含む第
１導電型のシリコン層１２を形成する工程と、第１導電
型のシリコン層１２上に絶縁層１３を形成する工程と、
ソース領域又は／及びドレイン領域となる領域内の絶縁
層１３を除去し、第１の導電型シリコン層１２のシリコ
ン面を表出させる工程と、シラン系ガスとＧｅＦ4 ガス
を混合させたＣＶＤ法により、シリコン面をもとにソー
ス領域又は／及びドレイン領域となる領域内にＳｉＧｅ
を選択的に堆積させることにより、ソース領域又は／及
びドレイン領域を形成する工程と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型トラン
ジスタの製造方法に係わり、特に、絶縁性基体上に形成
された第１導電型のシリコン（Ｓｉ）をチャネル部と
し、そのチャネル部を挟む第２導電型のソース・ドレイ
ン領域と、前記チャネル部上に絶縁膜を介してゲート電
極と、を有する絶縁ゲート型トランジスタの製造方法に
関する。
ジスタの製造方法に係わり、特に、絶縁性基体上に形成
された第１導電型のシリコン（Ｓｉ）をチャネル部と
し、そのチャネル部を挟む第２導電型のソース・ドレイ
ン領域と、前記チャネル部上に絶縁膜を介してゲート電
極と、を有する絶縁ゲート型トランジスタの製造方法に
関する。
【０００２】
【従来の技術】従来、ＳＯＩ−ＭＯＳトランジスタにお
いてソースドレインバンドギャップ制御材料としてＳｉ
Ｇｅを用いることが要請されており、Ｇｅのイオン注入
により形成していた。また、ＭＯＳ型トランジスタのゲ
ート、コンタクトの低抵抗化においては、チタンサリサ
イド（ＴｉＳｉ2 ）を形成していた。
いてソースドレインバンドギャップ制御材料としてＳｉ
Ｇｅを用いることが要請されており、Ｇｅのイオン注入
により形成していた。また、ＭＯＳ型トランジスタのゲ
ート、コンタクトの低抵抗化においては、チタンサリサ
イド（ＴｉＳｉ2 ）を形成していた。
【０００３】従来、ＳＯＩ−ＭＯＳトランジスタは絶縁
基板上の薄膜半導体層をチャネル部としているため、完
全絶縁分離されていることに起因した長所がある反面、
ボディ電位が固定されていないために生じる基板浮遊効
果が問題になっている。この現象は、Ｎ−ＭＯＳトラン
ジスタを例にすると、ドレイン端でインパクトイオン化
により発生したホールがボディ領域に蓄積してしまうた
めにボディのポテンシャルが下がり、キンク現象を生
じ、ソース、ドレイン耐圧を劣化させるというものであ
る。この問題を解決するためにボディに発生したホール
の排出を効果的に行う方法として、ソース部とドレイン
部とで互いにバンドギャップの異なる半導体材料を用い
ることによって、ソース・チャネル間でのホールの移動
に対する電位障壁を下げることが挙げられる。そして、
その半導体材料として組成比ｘのＳｉ1-x Ｇｅx を用い
ることで達成される。そこでソース、ドレイン領域形成
の工程において、ソースもしくはドレイン側にＧｅを注
入エネルギー１３０ｋｅＶ／ドーズ量１×１０17ｃｍ-2
の条件でイオン注入することによってＳｉＧｅを形成
し、９５０℃／３０分間熱処理することによりＧｅを拡
散させ、Ｓｉ0.8 Ｇｅ0. 2 混晶を形成させることでソー
ス、ドレインバンドギャップ制御をしている。この時の
バンドギャップは０．９ｅＶである。また、このデバイ
ス特性から、基板浮遊効果によるキンク現象の発生や、
ソース・ドレイン耐圧の劣化を防止することができる。
基板上の薄膜半導体層をチャネル部としているため、完
全絶縁分離されていることに起因した長所がある反面、
ボディ電位が固定されていないために生じる基板浮遊効
果が問題になっている。この現象は、Ｎ−ＭＯＳトラン
ジスタを例にすると、ドレイン端でインパクトイオン化
により発生したホールがボディ領域に蓄積してしまうた
めにボディのポテンシャルが下がり、キンク現象を生
じ、ソース、ドレイン耐圧を劣化させるというものであ
る。この問題を解決するためにボディに発生したホール
の排出を効果的に行う方法として、ソース部とドレイン
部とで互いにバンドギャップの異なる半導体材料を用い
ることによって、ソース・チャネル間でのホールの移動
に対する電位障壁を下げることが挙げられる。そして、
その半導体材料として組成比ｘのＳｉ1-x Ｇｅx を用い
ることで達成される。そこでソース、ドレイン領域形成
の工程において、ソースもしくはドレイン側にＧｅを注
入エネルギー１３０ｋｅＶ／ドーズ量１×１０17ｃｍ-2
の条件でイオン注入することによってＳｉＧｅを形成
し、９５０℃／３０分間熱処理することによりＧｅを拡
散させ、Ｓｉ0.8 Ｇｅ0. 2 混晶を形成させることでソー
ス、ドレインバンドギャップ制御をしている。この時の
バンドギャップは０．９ｅＶである。また、このデバイ
ス特性から、基板浮遊効果によるキンク現象の発生や、
ソース・ドレイン耐圧の劣化を防止することができる。
【０００４】図１１はソース部にＳｉＧｅ材料を用いた
ＳＯＩ−ＭＯＳトランジスタのデバイス構造を示す図で
ある。図１１において、１１２は埋め込み酸化膜（ＢＯ
Ｘ）、１１３はソースＳｉＧｅ領域、１１４はＢｏｄｙ
（ボディ領域）、１１５は選択酸化膜、１１６はドレイ
ンＳｉ領域、１１７はゲート電極である。
ＳＯＩ−ＭＯＳトランジスタのデバイス構造を示す図で
ある。図１１において、１１２は埋め込み酸化膜（ＢＯ
Ｘ）、１１３はソースＳｉＧｅ領域、１１４はＢｏｄｙ
（ボディ領域）、１１５は選択酸化膜、１１６はドレイ
ンＳｉ領域、１１７はゲート電極である。
【０００５】また上記ソース・ドレイン領域をシランガ
スとゲルマン（ＧｅＨ4 ）とを原料ガスに用いた熱ＣＶ
Ｄ法によって形成する方法があるが、ＳｉＧｅエピタキ
シャル膜を成膜するためには成膜温度６７５℃という高
温プロセスを必要としている。
スとゲルマン（ＧｅＨ4 ）とを原料ガスに用いた熱ＣＶ
Ｄ法によって形成する方法があるが、ＳｉＧｅエピタキ
シャル膜を成膜するためには成膜温度６７５℃という高
温プロセスを必要としている。
【０００６】従来、チタンシリサイドの形成方法は、ま
ず多結晶シリコン上に側壁用の窒化シリコンを成膜す
る。側壁形成後にチタン（Ｔｉ）を膜厚３０〜３５ｎｍ
と窒化チタン（ＴｉＮ）を膜厚２５〜７０ｎｍにスパッ
タリング法により堆積させた後、約７００℃で１回目の
熱アニール（ＲＴＡ）を行う。このとき約６５〜７０ｎ
ｍのＴｉＳｉ2 が形成される。次に硫酸またはアンモニ
ア過水によりＴｉＮをウエットエッチングで除去後、８
００〜８５０℃で２回目のＲＴＡを行い、チタンサリサ
イドを形成する。
ず多結晶シリコン上に側壁用の窒化シリコンを成膜す
る。側壁形成後にチタン（Ｔｉ）を膜厚３０〜３５ｎｍ
と窒化チタン（ＴｉＮ）を膜厚２５〜７０ｎｍにスパッ
タリング法により堆積させた後、約７００℃で１回目の
熱アニール（ＲＴＡ）を行う。このとき約６５〜７０ｎ
ｍのＴｉＳｉ2 が形成される。次に硫酸またはアンモニ
ア過水によりＴｉＮをウエットエッチングで除去後、８
００〜８５０℃で２回目のＲＴＡを行い、チタンサリサ
イドを形成する。
【０００７】従来、ゲート材料には多結晶シリコンを減
圧ＣＶＤ法により成膜し、エッチングすることによりゲ
ートを形成している。また、多結晶ＳｉＧｅをＣＶＤ法
で作成し、ゲート材料として用いる場合にも原料ガスと
してゲルマンを使用し６００℃以上の高温プロセスを必
要としていた。
圧ＣＶＤ法により成膜し、エッチングすることによりゲ
ートを形成している。また、多結晶ＳｉＧｅをＣＶＤ法
で作成し、ゲート材料として用いる場合にも原料ガスと
してゲルマンを使用し６００℃以上の高温プロセスを必
要としていた。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たソース・ドレイン領域におけるＳｉＧｅの形成方法で
あるＧｅのイオン注入による方法では、所望の組成比を
得るために１０17オーダーと高いドーズ量が求められ
る。また基板に与えるダメージが大きく結晶性を崩すた
め、トランジスタの電気特性を劣化させる大きな原因と
なっている。また、ソース・チャネル部はヘテロ接合界
面であり、ＳｉとＧｅとの４％の格子ミスマッチからな
る欠陥が多く存在する領域である。更に熱処理を加える
ことでＧｅの熱膨張率がＳｉの熱膨張率より大きいため
に格子ミスマッチが一層大きくなり転移が起こりやすく
なる原因となるために低温プロセスによる作成が望まれ
る。
たソース・ドレイン領域におけるＳｉＧｅの形成方法で
あるＧｅのイオン注入による方法では、所望の組成比を
得るために１０17オーダーと高いドーズ量が求められ
る。また基板に与えるダメージが大きく結晶性を崩すた
め、トランジスタの電気特性を劣化させる大きな原因と
なっている。また、ソース・チャネル部はヘテロ接合界
面であり、ＳｉとＧｅとの４％の格子ミスマッチからな
る欠陥が多く存在する領域である。更に熱処理を加える
ことでＧｅの熱膨張率がＳｉの熱膨張率より大きいため
に格子ミスマッチが一層大きくなり転移が起こりやすく
なる原因となるために低温プロセスによる作成が望まれ
る。
【０００９】従来のＣＶＤ技術では高温プロセスとなっ
てしまうために、低融点であるガラスＳＯＩ基板が使用
できなかった。
てしまうために、低融点であるガラスＳＯＩ基板が使用
できなかった。
【００１０】上述したシリサイドの形成方法は、２回も
のＲＴＡが必要であり、かつＴｉの酸化防止、Ｔｉ表面
の固定化のためのキャップ膜であるＴｉＮをエッチング
で除去しなければならないという複雑な工程が必要であ
るため、工程の簡略化が課題である。
のＲＴＡが必要であり、かつＴｉの酸化防止、Ｔｉ表面
の固定化のためのキャップ膜であるＴｉＮをエッチング
で除去しなければならないという複雑な工程が必要であ
るため、工程の簡略化が課題である。
【００１１】ゲート材料としての多結晶シリコンでは抵
抗が高く、配線材料として用いるためにはシリサイド化
が必須となっている。そのため多結晶シリコンに代わる
材料として同じIV族で比較的抵抗の低い多結晶Ｓｉ1-x
Ｇｅx （ｘ＝０．９のとき比抵抗０．０２Ωｃｍ）が考
えられるが、この多結晶ＳｉＧｅを用いるためには爆発
の危険性があり、毒性の強いＧｅＨ4 を原料ガスとして
用いなければならない。
抗が高く、配線材料として用いるためにはシリサイド化
が必須となっている。そのため多結晶シリコンに代わる
材料として同じIV族で比較的抵抗の低い多結晶Ｓｉ1-x
Ｇｅx （ｘ＝０．９のとき比抵抗０．０２Ωｃｍ）が考
えられるが、この多結晶ＳｉＧｅを用いるためには爆発
の危険性があり、毒性の強いＧｅＨ4 を原料ガスとして
用いなければならない。
【００１２】
【課題を解決するための手段】本発明の絶縁ゲート型ト
ランジスタの製造方法は、絶縁性基体上に形成された第
１導電型のシリコン（Ｓｉ）をチャネル部とし、そのチ
ャネル部を挟む第２導電型のソース・ドレイン領域と、
前記チャネル部上に絶縁膜を介してゲート電極と、を有
する絶縁ゲート型トランジスタの製造方法において、前
記絶縁性基体上に前記チャネル部を含む第１導電型のシ
リコン層を形成する工程と、前記第１導電型のシリコン
層上に絶縁層を形成する工程と、少なくとも前記ソース
領域又は／及び前記ドレイン領域となる領域内の前記絶
縁層又は絶縁層と前記第１導電型のシリコン層の少なく
とも一部とを除去し、前記ソース領域又は／及び前記ド
レイン領域となる領域内の前記第１の導電型シリコン層
のシリコン面を表出させる工程と、シラン系ガスと四フ
ッ化ゲルマニウム（ＧｅＦ4 ）ガスを混合させた気相化
学成長法（ＣＶＤ法）により、前記シリコン面をもとに
前記ソース領域又は／及び前記ドレイン領域となる領域
内にＳｉＧｅを選択的に堆積させることにより、前記ソ
ース領域又は／及び前記ドレイン領域を形成する工程
と、を有することを特徴とするものである。
ランジスタの製造方法は、絶縁性基体上に形成された第
１導電型のシリコン（Ｓｉ）をチャネル部とし、そのチ
ャネル部を挟む第２導電型のソース・ドレイン領域と、
前記チャネル部上に絶縁膜を介してゲート電極と、を有
する絶縁ゲート型トランジスタの製造方法において、前
記絶縁性基体上に前記チャネル部を含む第１導電型のシ
リコン層を形成する工程と、前記第１導電型のシリコン
層上に絶縁層を形成する工程と、少なくとも前記ソース
領域又は／及び前記ドレイン領域となる領域内の前記絶
縁層又は絶縁層と前記第１導電型のシリコン層の少なく
とも一部とを除去し、前記ソース領域又は／及び前記ド
レイン領域となる領域内の前記第１の導電型シリコン層
のシリコン面を表出させる工程と、シラン系ガスと四フ
ッ化ゲルマニウム（ＧｅＦ4 ）ガスを混合させた気相化
学成長法（ＣＶＤ法）により、前記シリコン面をもとに
前記ソース領域又は／及び前記ドレイン領域となる領域
内にＳｉＧｅを選択的に堆積させることにより、前記ソ
ース領域又は／及び前記ドレイン領域を形成する工程
と、を有することを特徴とするものである。
【００１３】また本発明の絶縁ゲート型トランジスタの
製造方法は、多結晶膜ゲート電極のサイドスペーサー形
成後、シラン系ガスと四フッ化ゲルマニウム（Ｇｅ
Ｆ4 ）ガスを混合させた気相化学成長法（ＣＶＤ法）に
よるゲルマニウム（Ｇｅ）堆積によりシリサイドを形成
するものである。
製造方法は、多結晶膜ゲート電極のサイドスペーサー形
成後、シラン系ガスと四フッ化ゲルマニウム（Ｇｅ
Ｆ4 ）ガスを混合させた気相化学成長法（ＣＶＤ法）に
よるゲルマニウム（Ｇｅ）堆積によりシリサイドを形成
するものである。
【００１４】また本発明の絶縁ゲート型トランジスタの
製造方法は、ゲート電極材料として、シラン系ガスと四
フッ化ゲルマニウム（ＧｅＦ4 ）ガスを混合させた気相
化学成長法（ＣＶＤ法）による多結晶ＳｉＧｅを用いた
ものである。
製造方法は、ゲート電極材料として、シラン系ガスと四
フッ化ゲルマニウム（ＧｅＦ4 ）ガスを混合させた気相
化学成長法（ＣＶＤ法）による多結晶ＳｉＧｅを用いた
ものである。
【００１５】また本発明の絶縁ゲート型トランジスタの
製造方法は、シラン系ガスと四フッ化ゲルマニウム（Ｇ
ｅＦ4 ）ガスを混合させた気相化学成長法（ＣＶＤ法）
を用い、ＳｉＧｅからなる、ソース領域又は／及びドレ
イン領域とゲート電極とを形成するものである。
製造方法は、シラン系ガスと四フッ化ゲルマニウム（Ｇ
ｅＦ4 ）ガスを混合させた気相化学成長法（ＣＶＤ法）
を用い、ＳｉＧｅからなる、ソース領域又は／及びドレ
イン領域とゲート電極とを形成するものである。
【００１６】本発明の絶縁ゲート型トランジスタは、上
記絶縁ゲート型トランジスタの製造方法を用いて作製さ
れたものである。
記絶縁ゲート型トランジスタの製造方法を用いて作製さ
れたものである。
【００１７】化学気相成長（ＣＶＤ）法において、シラ
ン系ガス（ＳｉＨ4 、Ｓｉ2 Ｈ6 、Ｓｉ3 Ｈ8 ）とハロ
ゲン化ゲルマニウムガス（ＧｅＦ4 、・・）とを混合す
ることによりＳｉと絶縁膜（ＳｉＯ2 ）にパターニング
された基板上に、Ｓｉ上に選択的にＳｉＧｅヘテロエピ
タキシャル成長をすることができる。このＣＶＤ法を用
いてソース又は／及びドレイン領域側に結晶質ＳｉＧｅ
膜を形成する。またシラン系ガスと四フッ化ゲルマニウ
ム（ＧｅＦ4 ）とのガス流量比を変化させることでＳｉ
1-x Ｇｅx （但し、０＜ｘ＜１）膜の組成比を変化させ
ることができるためバンドギャップ制御が可能である。
ン系ガス（ＳｉＨ4 、Ｓｉ2 Ｈ6 、Ｓｉ3 Ｈ8 ）とハロ
ゲン化ゲルマニウムガス（ＧｅＦ4 、・・）とを混合す
ることによりＳｉと絶縁膜（ＳｉＯ2 ）にパターニング
された基板上に、Ｓｉ上に選択的にＳｉＧｅヘテロエピ
タキシャル成長をすることができる。このＣＶＤ法を用
いてソース又は／及びドレイン領域側に結晶質ＳｉＧｅ
膜を形成する。またシラン系ガスと四フッ化ゲルマニウ
ム（ＧｅＦ4 ）とのガス流量比を変化させることでＳｉ
1-x Ｇｅx （但し、０＜ｘ＜１）膜の組成比を変化させ
ることができるためバンドギャップ制御が可能である。
【００１８】上記ＧｅＦ4 は単体では１０００℃、１０
００Ｔｏｒｒまで安定しているためにＧｅＨ4 と比較し
て爆発の危険性はほとんどない。
００Ｔｏｒｒまで安定しているためにＧｅＨ4 と比較し
て爆発の危険性はほとんどない。
【００１９】また上記ＣＶＤ法を用いることでＳｉＧｅ
エピタキシャル膜を形成するために従来６７５℃もの高
温プロセスを必要としていたが、本発明では例えば３７
５℃という低温プロセスが可能となるため、不純物の拡
散に影響を殆ど与えず、またガラスＳＯＩ基板の使用が
可能である。
エピタキシャル膜を形成するために従来６７５℃もの高
温プロセスを必要としていたが、本発明では例えば３７
５℃という低温プロセスが可能となるため、不純物の拡
散に影響を殆ど与えず、またガラスＳＯＩ基板の使用が
可能である。
【００２０】ＳＯＩのＭＯＳトランジスタにおけるソー
ス・ドレイン領域のＳｉＧｅ膜の作成方法についてＳｉ
への選択性を有する上述したＣＶＤ法を用いる。ソース
領域にＳｉＧｅ膜を形成する場合には、ボディ領域、ド
レイン領域の表面は絶縁膜で覆われている。ソース領域
にＳｉＧｅ膜を形成する第１の方法は、あらかじめソー
ス領域を削っておき、わずかに残しておいたＳｉ層上に
選択的にＳｉＧｅ膜を堆積させる。第２の方法は、あら
かじめソース領域を第１の絶縁膜であるＢＯＸ（Burrie
d Oxide）まで削っておき、ボディ領域のＳｉへ選択的
にＳｉＧｅ膜を横方向に成長させる。第３の方法はＳｉ
を削らずにＳｉ層上に選択的にＳｉＧｅ膜を堆積させる
方法である。
ス・ドレイン領域のＳｉＧｅ膜の作成方法についてＳｉ
への選択性を有する上述したＣＶＤ法を用いる。ソース
領域にＳｉＧｅ膜を形成する場合には、ボディ領域、ド
レイン領域の表面は絶縁膜で覆われている。ソース領域
にＳｉＧｅ膜を形成する第１の方法は、あらかじめソー
ス領域を削っておき、わずかに残しておいたＳｉ層上に
選択的にＳｉＧｅ膜を堆積させる。第２の方法は、あら
かじめソース領域を第１の絶縁膜であるＢＯＸ（Burrie
d Oxide）まで削っておき、ボディ領域のＳｉへ選択的
にＳｉＧｅ膜を横方向に成長させる。第３の方法はＳｉ
を削らずにＳｉ層上に選択的にＳｉＧｅ膜を堆積させる
方法である。
【００２１】好ましくは、原料ガスとしてジシラン（Ｓ
ｉ2 Ｈ6 ）とＧｅＦ4 とを用い、ＧｅＦ4 ／Ｓｉ2 Ｈ6
の流量比が０．０１〜０．２の間で、成長温度（基板温
度）３００〜６００℃、反応圧力０．１〜１００Ｔｏｒ
ｒでＳｉＧｅ膜の成長を行う。この時の結晶質Ｓｉ1-x
Ｇｅx 膜の組成比ｘは０．０５＜ｘ＜０．９５である。
ｉ2 Ｈ6 ）とＧｅＦ4 とを用い、ＧｅＦ4 ／Ｓｉ2 Ｈ6
の流量比が０．０１〜０．２の間で、成長温度（基板温
度）３００〜６００℃、反応圧力０．１〜１００Ｔｏｒ
ｒでＳｉＧｅ膜の成長を行う。この時の結晶質Ｓｉ1-x
Ｇｅx 膜の組成比ｘは０．０５＜ｘ＜０．９５である。
【００２２】キャリアガスにはＨ2 やＨｅ、Ａｒ、Ｎ2
などの不活性ガスを用いる。
などの不活性ガスを用いる。
【００２３】本発明に用いる熱ＣＶＤ法は、反応圧力を
固定し、成長温度を変化させると成長の様子が第１の領
域と第２の領域とに分けられる。第１の領域は単結晶Ｓ
ｉＧｅ膜がＳｉへ選択的に成長し、第２の領域は多結晶
ＳｉＧｅ膜がＳｉとＳｉＯ2上へ非選択的に成長をす
る。また、成長温度を固定し、反応圧力を変化させたと
きも同様である。
固定し、成長温度を変化させると成長の様子が第１の領
域と第２の領域とに分けられる。第１の領域は単結晶Ｓ
ｉＧｅ膜がＳｉへ選択的に成長し、第２の領域は多結晶
ＳｉＧｅ膜がＳｉとＳｉＯ2上へ非選択的に成長をす
る。また、成長温度を固定し、反応圧力を変化させたと
きも同様である。
【００２４】本発明ではＳＯＩ−ＭＯＳトランジスタに
おいてソース・ドレイン領域形成のため単結晶ＳｉＧｅ
膜が成長する第１の領域を使う。
おいてソース・ドレイン領域形成のため単結晶ＳｉＧｅ
膜が成長する第１の領域を使う。
【００２５】本発明ではＭＯＳトランジスタにおいてＧ
ｅシリサイド形成のために単結晶ＳｉＧｅ膜が成長する
第１の領域を使い、結晶質ＳｉまたはＳｉＧｅ上へ堆積
させ、Ｔｉシリサイドのような特別な熱処理は必要とし
ない。
ｅシリサイド形成のために単結晶ＳｉＧｅ膜が成長する
第１の領域を使い、結晶質ＳｉまたはＳｉＧｅ上へ堆積
させ、Ｔｉシリサイドのような特別な熱処理は必要とし
ない。
【００２６】好ましくは、その条件の中でも成長温度が
５００℃（より好ましくは３７５℃）以下かつ反応圧力
２０Ｔｏｒｒ以下の方がＳｉ上への選択性が極めて高
く、ＳｉＧｅヘテロエピタキシャル成長のため結晶性が
良好であり、またその中でも反応圧力１〜１０Ｔｏｒｒ
の方がモフォロジーが良好である。
５００℃（より好ましくは３７５℃）以下かつ反応圧力
２０Ｔｏｒｒ以下の方がＳｉ上への選択性が極めて高
く、ＳｉＧｅヘテロエピタキシャル成長のため結晶性が
良好であり、またその中でも反応圧力１〜１０Ｔｏｒｒ
の方がモフォロジーが良好である。
【００２７】本発明ではＭＯＳトランジスタにおけるゲ
ート用多結晶ＳｉＧｅ膜の形成には第２の領域を使う。
ート用多結晶ＳｉＧｅ膜の形成には第２の領域を使う。
【００２８】開示されている特開平７−２１１６５３号
公報の成長方法をもとに検証を行った。Ｓｉ単結晶基板
を用い、表面を水蒸気で熱酸化し、ＳｉＯ2 をパターニ
ングしたものを基板として用いる。熱ＣＶＤ装置を用
い、基板温度をヒーターにより３７５℃に保持する。ノ
ズルよりキャリアガスＨｅを５００ｓｃｃｍ流し、反応
圧力５Ｔｏｒｒの条件下でＧｅＦ4 を２．７ｓｃｃｍ、
Ｓｉ2 Ｈ6 を２０ｓｃｃｍ導入し、２０分間成膜したと
ころ、Ｓｉ上に単結晶Ｓｉ0.05Ｇｅ0.95が４０００Å堆
積していた。このときＳｉＯ2 上には全く堆積していな
かった。これによりＳｉとＳｉＯ2 のパターニング基板
を用いたとき、第１の条件でＳｉＧｅがＳｉ上に選択的
に成長することが確認できた。
公報の成長方法をもとに検証を行った。Ｓｉ単結晶基板
を用い、表面を水蒸気で熱酸化し、ＳｉＯ2 をパターニ
ングしたものを基板として用いる。熱ＣＶＤ装置を用
い、基板温度をヒーターにより３７５℃に保持する。ノ
ズルよりキャリアガスＨｅを５００ｓｃｃｍ流し、反応
圧力５Ｔｏｒｒの条件下でＧｅＦ4 を２．７ｓｃｃｍ、
Ｓｉ2 Ｈ6 を２０ｓｃｃｍ導入し、２０分間成膜したと
ころ、Ｓｉ上に単結晶Ｓｉ0.05Ｇｅ0.95が４０００Å堆
積していた。このときＳｉＯ2 上には全く堆積していな
かった。これによりＳｉとＳｉＯ2 のパターニング基板
を用いたとき、第１の条件でＳｉＧｅがＳｉ上に選択的
に成長することが確認できた。
【００２９】上述と同じ条件で基板温度のみを４５０℃
に変更して２０分間成膜したところＳｉ、ＳｉＯ2 上に
多結晶Ｓｉ0.05Ｇｅ0.95がそれぞれ１μｍずつ堆積して
いた。これにより第２の条件でＳｉへの選択性が崩れる
ことが確認できた。
に変更して２０分間成膜したところＳｉ、ＳｉＯ2 上に
多結晶Ｓｉ0.05Ｇｅ0.95がそれぞれ１μｍずつ堆積して
いた。これにより第２の条件でＳｉへの選択性が崩れる
ことが確認できた。
【００３０】上述と同じ条件で反応圧力のみを２５Ｔｏ
ｒｒに変更して２０分間成膜したところＳｉ、ＳｉＯ2
上に多結晶Ｓｉ0.05Ｇｅ0.95がそれぞれ７５００Å、４
５００Åずつ堆積していた。これにより第２の条件でＳ
ｉへの選択性が崩れることが確認できた。
ｒｒに変更して２０分間成膜したところＳｉ、ＳｉＯ2
上に多結晶Ｓｉ0.05Ｇｅ0.95がそれぞれ７５００Å、４
５００Åずつ堆積していた。これにより第２の条件でＳ
ｉへの選択性が崩れることが確認できた。
【００３１】Ｓｉ単結晶基板を用い、基板温度を３２５
℃に保持する。キャリアガスにＡｒを３００ｓｃｃｍ流
し、反応圧力０．４５Ｔｏｒｒの条件下でＧｅＦ4 を
０．９ｓｃｃｍ、Ｓｉ2 Ｈ6 を３０ｓｃｃｍ導入し２０
分間成膜したところ単結晶Ｓｉ 0.6 Ｇｅ0.4 が堆積して
いた。これによりＧｅＦ4 ／Ｓｉ2 Ｈ6 のガス流量比を
変化させるだけでＳｉ1-x Ｇｅx の組成変調が可能であ
りバンドギャップ制御が実現することが確認できた。
℃に保持する。キャリアガスにＡｒを３００ｓｃｃｍ流
し、反応圧力０．４５Ｔｏｒｒの条件下でＧｅＦ4 を
０．９ｓｃｃｍ、Ｓｉ2 Ｈ6 を３０ｓｃｃｍ導入し２０
分間成膜したところ単結晶Ｓｉ 0.6 Ｇｅ0.4 が堆積して
いた。これによりＧｅＦ4 ／Ｓｉ2 Ｈ6 のガス流量比を
変化させるだけでＳｉ1-x Ｇｅx の組成変調が可能であ
りバンドギャップ制御が実現することが確認できた。
【００３２】原料ガス流量により成膜速度を変化でき、
最高１０Å／ｓｅｃにも達するためスループットに優れ
ている反面、消費効率が４０％にも達するため低成膜速
度でも膜厚の制御性に優れている。
最高１０Å／ｓｅｃにも達するためスループットに優れ
ている反面、消費効率が４０％にも達するため低成膜速
度でも膜厚の制御性に優れている。
【００３３】ＭＯＳトランジスタのゲート材料に関して
はＳｉと絶縁膜の選択性に制限されるものではない。
はＳｉと絶縁膜の選択性に制限されるものではない。
【００３４】図９はＳｉ，ＳｉＯ2上にＳｉＧｅ膜を形
成する場合の基板温度条件変化を示す特性図である。図
１０はＳｉ，ＳｉＯ2上にＳｉＧｅ膜を形成する場合の
反応圧力温度条件変化を示す特性図である。
成する場合の基板温度条件変化を示す特性図である。図
１０はＳｉ，ＳｉＯ2上にＳｉＧｅ膜を形成する場合の
反応圧力温度条件変化を示す特性図である。
【００３５】図９に示すように、基板温度が４００℃以
下ではＳｉＯ2にはほとんどＳｉＧｅ膜は成長しない。
Ｓｉ上への選択性が崩れる４００℃を境に第１の領域と
第２の領域とに分けられる。また図１０に示すように、
反応圧力が２０Ｔｏｒｒ以下ではＳｉＯ2にはほとんど
ＳｉＧｅ膜は成長しない。Ｓｉ上への選択性が崩れる２
０Ｔｏｒｒを境に第１の領域と第２の領域とに分けられ
る。
下ではＳｉＯ2にはほとんどＳｉＧｅ膜は成長しない。
Ｓｉ上への選択性が崩れる４００℃を境に第１の領域と
第２の領域とに分けられる。また図１０に示すように、
反応圧力が２０Ｔｏｒｒ以下ではＳｉＯ2にはほとんど
ＳｉＧｅ膜は成長しない。Ｓｉ上への選択性が崩れる２
０Ｔｏｒｒを境に第１の領域と第２の領域とに分けられ
る。
【００３６】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （実施例１）本発明によるＣＶＤ法を用いた製造工程に
ついて図１をもとに説明する。
詳細に説明する。 （実施例１）本発明によるＣＶＤ法を用いた製造工程に
ついて図１をもとに説明する。
【００３７】第１の絶縁膜（ＢＯＸ）１１上のＳｉ層１
２の厚さが２０００ÅのＳＯＩ基板を用意し、将来チャ
ネル部とドレイン部になる部分の上にシリコン窒化膜１
３をマスク材として表面を熱酸化した（図１（ａ））。
熱酸化膜１４の厚さは、Ｓｉ層の厚さが約１００Å程度
残るように設定した（図１（ｂ））。
２の厚さが２０００ÅのＳＯＩ基板を用意し、将来チャ
ネル部とドレイン部になる部分の上にシリコン窒化膜１
３をマスク材として表面を熱酸化した（図１（ａ））。
熱酸化膜１４の厚さは、Ｓｉ層の厚さが約１００Å程度
残るように設定した（図１（ｂ））。
【００３８】この後、熱酸化膜１４を取り除き、露出し
ているＳｉ層上に上記ＣＶＤ法を用い、成長温度３５０
℃に保持し、キャリアガスにＨｅを流し、反応圧力５Ｔ
ｏｒｒで原料ガスを流量比ＧｅＦ4 ／Ｓｉ2 Ｈ6 ＝０．
１３５の条件で導入し、Ｓｉ 0.05Ｇｅ0.95ヘテロエピタ
キシャル成長を行いソース領域１５を形成した（図１
（ｃ））。
ているＳｉ層上に上記ＣＶＤ法を用い、成長温度３５０
℃に保持し、キャリアガスにＨｅを流し、反応圧力５Ｔ
ｏｒｒで原料ガスを流量比ＧｅＦ4 ／Ｓｉ2 Ｈ6 ＝０．
１３５の条件で導入し、Ｓｉ 0.05Ｇｅ0.95ヘテロエピタ
キシャル成長を行いソース領域１５を形成した（図１
（ｃ））。
【００３９】次にこれらに対し、ＴＥＯＳ（テトラエト
キシシラン）−酸素系プラズマＣＶＤにより基板温度４
００℃、反応圧力５Ｔｏｒｒの条件で酸化膜を５００Å
堆積してゲート絶縁膜１７とした。更に絶縁膜上に減圧
ＣＶＤ法を用い、多結晶Ｓｉ膜を堆積し、ゲート電極１
６とした（図１（ｄ））。
キシシラン）−酸素系プラズマＣＶＤにより基板温度４
００℃、反応圧力５Ｔｏｒｒの条件で酸化膜を５００Å
堆積してゲート絶縁膜１７とした。更に絶縁膜上に減圧
ＣＶＤ法を用い、多結晶Ｓｉ膜を堆積し、ゲート電極１
６とした（図１（ｄ））。
【００４０】多結晶Ｓｉゲート１６をマスク材としてソ
ース・ドレイン領域に不純物を注入エネルギー６０ｋｅ
Ｖ／ドーズ量１×１０15ｃｍ-2の条件で注入した。
ース・ドレイン領域に不純物を注入エネルギー６０ｋｅ
Ｖ／ドーズ量１×１０15ｃｍ-2の条件で注入した。
【００４１】この後、熱処理、層間絶縁膜の形成、アル
ミ電極１８（図１（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。 （実施例２）次の製造工程の実施例について図２をもと
に説明する。
ミ電極１８（図１（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。 （実施例２）次の製造工程の実施例について図２をもと
に説明する。
【００４２】実施例１と同様の第１の絶縁膜（ＢＯＸ）
２１上のＳｉ層２２の厚さが２０００ÅのＳＯＩ基板を
用意し、将来チャネル部とドレイン部になる部分の上に
シリコン窒化膜２３をマスク材として表面を熱酸化した
（図２（ａ））。熱酸化膜２４の厚さは、Ｓｉ層の厚さ
が約５０Å程度残るように設定した（図２（ｂ））。
２１上のＳｉ層２２の厚さが２０００ÅのＳＯＩ基板を
用意し、将来チャネル部とドレイン部になる部分の上に
シリコン窒化膜２３をマスク材として表面を熱酸化した
（図２（ａ））。熱酸化膜２４の厚さは、Ｓｉ層の厚さ
が約５０Å程度残るように設定した（図２（ｂ））。
【００４３】この後、熱酸化膜２４を取り除き、露出し
ているＳｉ層上に上記ＣＶＤ法を用い、実施例１と同じ
条件で導入し、Ｓｉ0.05Ｇｅ0.95ヘテロエピタキシャル
成長を行いソース領域２５を形成した（図２（ｃ））。
ているＳｉ層上に上記ＣＶＤ法を用い、実施例１と同じ
条件で導入し、Ｓｉ0.05Ｇｅ0.95ヘテロエピタキシャル
成長を行いソース領域２５を形成した（図２（ｃ））。
【００４４】次にこれらに対し、プラズマＣＶＤにより
酸化膜を５００Å堆積してゲート絶縁膜２７とした。更
に絶縁膜上に上記ＣＶＤ法を用い、成長温度４５０℃に
保持し、キャリアガスにＨｅを流し、反応圧力０．４５
Ｔｏｒｒで原料ガスを流量比ＧｅＦ4 ／Ｓｉ2 Ｈ6 ＝
０．１３５の条件で導入し、多結晶ＳｉＧｅ膜を堆積
し、ゲート電極２６とした（図２（ｄ））。
酸化膜を５００Å堆積してゲート絶縁膜２７とした。更
に絶縁膜上に上記ＣＶＤ法を用い、成長温度４５０℃に
保持し、キャリアガスにＨｅを流し、反応圧力０．４５
Ｔｏｒｒで原料ガスを流量比ＧｅＦ4 ／Ｓｉ2 Ｈ6 ＝
０．１３５の条件で導入し、多結晶ＳｉＧｅ膜を堆積
し、ゲート電極２６とした（図２（ｄ））。
【００４５】多結晶ＳｉＧｅゲート２６をマスク材とし
てソース・ドレイン領域に不純物を実施例１と同じ条件
で注入した。
てソース・ドレイン領域に不純物を実施例１と同じ条件
で注入した。
【００４６】この後、熱処理、層間絶縁膜の形成、アル
ミ電極２８（図２（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。
ミ電極２８（図２（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。
【００４７】前述の条件で製造されたＬ／Ｗ＝３／１０
のＭＯＳトランジスタについてＩｄ−Ｖｄ特性を図３中
の実線３−１に示す。破線３−２がソース部及びチャネ
ル部のエネルギーバンドギャップが等しい同様のＭＯＳ
トランジスタの特性である。ソース部のバンドギャップ
を制御することによりソース・ドレイン耐圧が大幅に改
善され、耐圧は１５Ｖ以上であった。 （実施例３）次の実施例を図４をもとに説明する。
のＭＯＳトランジスタについてＩｄ−Ｖｄ特性を図３中
の実線３−１に示す。破線３−２がソース部及びチャネ
ル部のエネルギーバンドギャップが等しい同様のＭＯＳ
トランジスタの特性である。ソース部のバンドギャップ
を制御することによりソース・ドレイン耐圧が大幅に改
善され、耐圧は１５Ｖ以上であった。 （実施例３）次の実施例を図４をもとに説明する。
【００４８】第１の絶縁膜（ＢＯＸ）４１上のＳｉ層４
２の厚さが２０００ÅのＳＯＩ基板を用意し、窒素雰囲
気中大気圧で水蒸気を導入し９００℃で３０分間の熱酸
化を行い、５００Åのゲート酸化膜４３を形成した（図
４（ａ））。
２の厚さが２０００ÅのＳＯＩ基板を用意し、窒素雰囲
気中大気圧で水蒸気を導入し９００℃で３０分間の熱酸
化を行い、５００Åのゲート酸化膜４３を形成した（図
４（ａ））。
【００４９】次に、上記の熱ＣＶＤ法を用い、成長温度
４５０℃に保持し、キャリアガスにＨｅを流し、反応圧
力０．４５Ｔｏｒｒで原料ガスを流量比ＧｅＦ4 ／Ｓｉ
2 Ｈ 6 ＝０．１３５の条件で導入し、多結晶ＳｉＧｅ膜
を堆積し、ゲート電極４４とした。
４５０℃に保持し、キャリアガスにＨｅを流し、反応圧
力０．４５Ｔｏｒｒで原料ガスを流量比ＧｅＦ4 ／Ｓｉ
2 Ｈ 6 ＝０．１３５の条件で導入し、多結晶ＳｉＧｅ膜
を堆積し、ゲート電極４４とした。
【００５０】このゲート電極４４をマスク材としソース
・ドレイン領域４２に不純物をイオン注入した。
・ドレイン領域４２に不純物をイオン注入した。
【００５１】次いで、プラズマＣＶＤにより絶縁膜を堆
積し、エッチバックによりサイドスペーサー４５を形成
した（図４（ｂ））。
積し、エッチバックによりサイドスペーサー４５を形成
した（図４（ｂ））。
【００５２】更にソース領域のみを、Ｓｉ層が５０Å程
度残るようにエッチングした（図４（ｃ））。
度残るようにエッチングした（図４（ｃ））。
【００５３】次に上記のＧｅＦ4 −Ｓｉ2 Ｈ6 系熱ＣＶ
Ｄ法を用い、露出したＳｉ層４２とゲート電極４４の多
結晶ＳｉＧｅ膜上に、成長温度３５０℃に保持し、キャ
リアガスにＨｅを流し、反応圧力５Ｔｏｒｒで原料ガス
を流量比ＧｅＦ4 ／Ｓｉ2 Ｈ 6 ＝０．１３５の条件で導
入し、Ｓｉ0.05Ｇｅ0.95ヘテロエピタキシャル成長を行
いソース領域４６を形成し、同時にゲート電極をエピタ
キシャルＧｅでシリサイド化４７した（図４（ｄ））。
Ｄ法を用い、露出したＳｉ層４２とゲート電極４４の多
結晶ＳｉＧｅ膜上に、成長温度３５０℃に保持し、キャ
リアガスにＨｅを流し、反応圧力５Ｔｏｒｒで原料ガス
を流量比ＧｅＦ4 ／Ｓｉ2 Ｈ 6 ＝０．１３５の条件で導
入し、Ｓｉ0.05Ｇｅ0.95ヘテロエピタキシャル成長を行
いソース領域４６を形成し、同時にゲート電極をエピタ
キシャルＧｅでシリサイド化４７した（図４（ｄ））。
【００５４】この後、熱処理、層間絶縁膜の形成、アル
ミ電極４８（図４（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。 （実施例４）次の実施例を図５をもとに説明する。
ミ電極４８（図４（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。 （実施例４）次の実施例を図５をもとに説明する。
【００５５】実施例３と同様の第１の絶縁膜（ＢＯＸ）
５１上のＳｉ層５２の厚さが１０００ÅのＳＯＩ基板を
用意し、窒素雰囲気中大気圧で水蒸気を導入し９００℃
で熱酸化を行い、８０Åのゲート酸化膜５３を形成した
（図５（ａ））。
５１上のＳｉ層５２の厚さが１０００ÅのＳＯＩ基板を
用意し、窒素雰囲気中大気圧で水蒸気を導入し９００℃
で熱酸化を行い、８０Åのゲート酸化膜５３を形成した
（図５（ａ））。
【００５６】次に、上記の熱ＣＶＤ法を用い、実施例３
と同じ条件で導入し、多結晶ＳｉＧｅ膜を堆積し、ゲー
ト電極５４とした。
と同じ条件で導入し、多結晶ＳｉＧｅ膜を堆積し、ゲー
ト電極５４とした。
【００５７】このゲート電極５４をマスク材としソース
・ドレイン領域５２に不純物をイオン注入した。
・ドレイン領域５２に不純物をイオン注入した。
【００５８】次いで、上記実施例と同じ条件でプラズマ
ＣＶＤにより絶縁膜を堆積し、エッチバックによりサイ
ドスペーサー５５を形成した（図５（ｂ））。更にソー
ス領域とドレイン領域を、Ｓｉ層が５０Å程度残るよう
にエッチングした（図５（ｃ））。
ＣＶＤにより絶縁膜を堆積し、エッチバックによりサイ
ドスペーサー５５を形成した（図５（ｂ））。更にソー
ス領域とドレイン領域を、Ｓｉ層が５０Å程度残るよう
にエッチングした（図５（ｃ））。
【００５９】次に上記ＧｅＦ4 −Ｓｉ2 Ｈ6 系熱ＣＶＤ
法を用い、露出したＳｉ層５２とゲート電極５４上に、
実施例３と同じ条件で導入し、Ｓｉ0.05Ｇｅ0.95ヘテロ
エピタキシャル成長を行いソース・ドレイン領域５６を
形成し、同時にゲート電極をエピタキシャルＧｅでシリ
サイド化５７した（図５（ｄ））。
法を用い、露出したＳｉ層５２とゲート電極５４上に、
実施例３と同じ条件で導入し、Ｓｉ0.05Ｇｅ0.95ヘテロ
エピタキシャル成長を行いソース・ドレイン領域５６を
形成し、同時にゲート電極をエピタキシャルＧｅでシリ
サイド化５７した（図５（ｄ））。
【００６０】この後、熱処理、層間絶縁膜の形成、アル
ミ電極５８（図５（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。
ミ電極５８（図５（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。
【００６１】前述の条件で製造されたＬ／Ｗ＝０．３５
／２０のＭＯＳトランジスタについてＩｄ−Ｖｄ特性を
図６中の実線６−１に示す。破線６−２がソース部及び
チャネル部のエネルギーバンドギャップが等しい同様の
ＭＯＳトランジスタの特性である。ソース部のバンドギ
ャップを制御することによりソース・ドレイン耐圧が大
幅に改善された。 （実施例５）次の実施例を図７をもとに説明する。
／２０のＭＯＳトランジスタについてＩｄ−Ｖｄ特性を
図６中の実線６−１に示す。破線６−２がソース部及び
チャネル部のエネルギーバンドギャップが等しい同様の
ＭＯＳトランジスタの特性である。ソース部のバンドギ
ャップを制御することによりソース・ドレイン耐圧が大
幅に改善された。 （実施例５）次の実施例を図７をもとに説明する。
【００６２】実施例３と同様の第１の絶縁膜（ＢＯＸ）
７１上のＳｉ層７２の厚さが１０００ÅのＳＯＩ基板を
用意し、窒素雰囲気中大気圧で水蒸気を導入し９００℃
で熱酸化を行い、８０Åのゲート酸化膜７３を形成した
（図７（ａ））。
７１上のＳｉ層７２の厚さが１０００ÅのＳＯＩ基板を
用意し、窒素雰囲気中大気圧で水蒸気を導入し９００℃
で熱酸化を行い、８０Åのゲート酸化膜７３を形成した
（図７（ａ））。
【００６３】次に、上記の熱ＣＶＤ法を用い、実施例３
と同じ条件で導入し、多結晶ＳｉＧｅ膜を堆積し、ゲー
ト電極７４とした。
と同じ条件で導入し、多結晶ＳｉＧｅ膜を堆積し、ゲー
ト電極７４とした。
【００６４】このゲート電極７４をマスク材としソース
・ドレイン領域７２に不純物をイオン注入した。
・ドレイン領域７２に不純物をイオン注入した。
【００６５】次いで、ＣＶＤにより絶縁膜を堆積し、エ
ッチバックによりサイドスペーサー７５を形成した（図
７（ｂ））。
ッチバックによりサイドスペーサー７５を形成した（図
７（ｂ））。
【００６６】更にソース領域とドレイン領域のＳｉ層を
ＢＯＸ層まで届くように完全にエッチングした（図７
（ｃ））。
ＢＯＸ層まで届くように完全にエッチングした（図７
（ｃ））。
【００６７】次に上記ＧｅＦ4 −Ｓｉ2 Ｈ6 系熱ＣＶＤ
法を用い、露出したチャネル領域のＳｉ層７２とゲート
電極７４上に、実施例３と同じ条件で導入し、Ｓｉ0.05
Ｇｅ 0.95ヘテロエピタキシャル成長を行いソース・ドレ
イン領域７６を形成し、同時にゲート電極をエピタキシ
ャルＧｅでシリサイド化７７した（図７（ｄ））。
法を用い、露出したチャネル領域のＳｉ層７２とゲート
電極７４上に、実施例３と同じ条件で導入し、Ｓｉ0.05
Ｇｅ 0.95ヘテロエピタキシャル成長を行いソース・ドレ
イン領域７６を形成し、同時にゲート電極をエピタキシ
ャルＧｅでシリサイド化７７した（図７（ｄ））。
【００６８】この後、熱処理、層間絶縁膜の形成、アル
ミ電極７８（図７（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。
ミ電極７８（図７（ｅ））、保護膜の形成を行い、ＳＯ
Ｉ−ＭＯＳトランジスタを完成させた。
【００６９】前述の条件で製造されたＭＯＳトランジス
タについてＩｄ−Ｖｄ特性を図８中の実線８−１に示
す。破線８−２がソース部及びチャネル部のエネルギー
バンドギャップが等しい同様のＭＯＳトランジスタの特
性である。チャネル領域から横方向に成長させた時も実
施例４と同様の特性が得られ、ソース部のバンドギャッ
プを制御することによりソース・ドレイン耐圧が大幅に
改善された。
タについてＩｄ−Ｖｄ特性を図８中の実線８−１に示
す。破線８−２がソース部及びチャネル部のエネルギー
バンドギャップが等しい同様のＭＯＳトランジスタの特
性である。チャネル領域から横方向に成長させた時も実
施例４と同様の特性が得られ、ソース部のバンドギャッ
プを制御することによりソース・ドレイン耐圧が大幅に
改善された。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
ソース、ボディ間で発生したホールを円滑に排斥するた
めのソース材料としての結晶質ＳｉＧｅ膜の製法を複雑
な装置を用いずに実現でき、かつシリサイド形成にも同
様の作成方法を用いることができ、温度または圧力の条
件を変化させるのみでゲート材料の作成にも応用が可能
となる。
ソース、ボディ間で発生したホールを円滑に排斥するた
めのソース材料としての結晶質ＳｉＧｅ膜の製法を複雑
な装置を用いずに実現でき、かつシリサイド形成にも同
様の作成方法を用いることができ、温度または圧力の条
件を変化させるのみでゲート材料の作成にも応用が可能
となる。
【図１】本発明におけるＳＯＩ−ＭＯＳトランジスタに
おけるソース領域とゲート電極も含めた作製方法を示す
工程図である。
おけるソース領域とゲート電極も含めた作製方法を示す
工程図である。
【図２】本発明におけるＳＯＩ−ＭＯＳトランジスタに
おけるソース領域とゲート電極も含めた作製方法を示す
工程図である。
おけるソース領域とゲート電極も含めた作製方法を示す
工程図である。
【図３】図２の製造方法により作成されたＭＯＳトラン
ジスタの特性図である。
ジスタの特性図である。
【図４】本発明におけるＳＯＩ−ＭＯＳトランジスタに
おけるソース領域及びＧｅシリサイドの作製方法を示す
工程図である。
おけるソース領域及びＧｅシリサイドの作製方法を示す
工程図である。
【図５】本発明におけるＳＯＩ−ＭＯＳトランジスタに
おけるソース、ドレイン領域及びＧｅシリサイドの作製
方法を示す工程図である。
おけるソース、ドレイン領域及びＧｅシリサイドの作製
方法を示す工程図である。
【図６】図５の製造方法により作成されたＭＯＳトラン
ジスタの特性図である。
ジスタの特性図である。
【図７】本発明におけるＳＯＩ−ＭＯＳトランジスタに
おけるソース、ドレイン領域及びＧｅシリサイドの作製
方法を示す工程図である。
おけるソース、ドレイン領域及びＧｅシリサイドの作製
方法を示す工程図である。
【図８】図７の製造方法により作成されたＭＯＳトラン
ジスタの特性図である。
ジスタの特性図である。
【図９】本発明の中に用いるＳｉＧｅ膜作成の基板温度
条件変化の様子を示す特性図である。
条件変化の様子を示す特性図である。
【図１０】本発明の中に用いるＳｉＧｅ膜作成の反応圧
力条件変化の様子を示す特性図である。
力条件変化の様子を示す特性図である。
【図１１】ソース部にＳｉＧｅ材料を用いたＳＯＩ−Ｍ
ＯＳトランジスタのデバイス構造を示す図である。
ＯＳトランジスタのデバイス構造を示す図である。
１１，２１，４１，５１，７１ 第１の絶縁膜（ＢＯ
Ｘ） １２，２２，４２，５２，７２ Ｓｉ層 １３，２３， シリコン窒化膜 １４，２４ 熱酸化膜 １５，２５，４６ ＳｉＧｅソース領域 １６，２６，４４，５４，７４ ゲート電極 １７，２７，４３，５３，７３ ゲート絶縁膜 １８，２８ アルミ電極 ４５，５５，７５ サイドスペーサー ５６，７６ ＳｉＧｅソースドレイン領域
Ｘ） １２，２２，４２，５２，７２ Ｓｉ層 １３，２３， シリコン窒化膜 １４，２４ 熱酸化膜 １５，２５，４６ ＳｉＧｅソース領域 １６，２６，４４，５４，７４ ゲート電極 １７，２７，４３，５３，７３ ゲート絶縁膜 １８，２８ アルミ電極 ４５，５５，７５ サイドスペーサー ５６，７６ ＳｉＧｅソースドレイン領域
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Claims (10)
- 【請求項１】 絶縁性基体上に形成された第１導電型の
シリコン（Ｓｉ）をチャネル部とし、そのチャネル部を
挟む第２導電型のソース・ドレイン領域と、前記チャネ
ル部上に絶縁膜を介してゲート電極と、を有する絶縁ゲ
ート型トランジスタの製造方法において、 前記絶縁性基体上に前記チャネル部を含む第１導電型の
シリコン層を形成する工程と、 前記第１導電型のシリコン層上に絶縁層を形成する工程
と、 少なくとも前記ソース領域又は／及び前記ドレイン領域
となる領域内の前記絶縁層又は絶縁層と前記第１導電型
のシリコン層の少なくとも一部とを除去し、前記ソース
領域又は／及び前記ドレイン領域となる領域内の前記第
１の導電型シリコン層のシリコン面を表出させる工程
と、 シラン系ガスと四フッ化ゲルマニウム（ＧｅＦ4 ）ガス
を混合させた気相化学成長法（ＣＶＤ法）により、前記
シリコン面をもとに前記ソース領域又は／及び前記ドレ
イン領域となる領域内にＳｉＧｅを選択的に堆積させる
ことにより、前記ソース領域又は／及び前記ドレイン領
域を形成する工程と、を有することを特徴とする絶縁ゲ
ート型トランジスタの製造方法。 - 【請求項２】 請求項１に記載の絶縁ゲート型トランジ
スタの製造方法において、少なくとも前記ソース領域又
は／及び前記ドレイン領域となる領域内の前記絶縁層を
除去した後に、前記ソース領域又は／及び前記ドレイン
領域となる領域の前記第１の導電型シリコン層を一部除
去し、残った第１の導電型シリコン層上に選択的にＳｉ
Ｇｅを堆積させる絶縁ゲート型トランジスタの製造方
法。 - 【請求項３】 請求項１に記載の絶縁ゲート型トランジ
スタの製造方法において、少なくとも前記ソース領域又
は／及び前記ドレイン領域となる領域内の前記絶縁層を
除去した後に、前記ソース領域又は／及び前記ドレイン
領域となる領域の前記第１の導電型シリコン層を前記絶
縁基体面まで除去し、前記チャネル部の前記第１の導電
型シリコン層から選択的にＳｉＧｅを横方向に成長させ
る絶縁ゲート型トランジスタの製造方法。 - 【請求項４】 請求項１〜３のいずれかの請求項に記載
の絶縁ゲート型トランジスタの製造方法において、前記
ＣＶＤ法の成膜条件が成長温度５００℃以下かつ反応圧
力２０Ｔｏｒｒ以下である絶縁ゲート型トランジスタの
製造方法。 - 【請求項５】 多結晶膜ゲート電極のサイドスペーサー
形成後、シラン系ガスと四フッ化ゲルマニウム（ＧｅＦ
4 ）ガスを混合させた気相化学成長法（ＣＶＤ法）によ
り、ソース領域又は／及び前記ドレイン領域と多結晶膜
ゲート電極にゲルマニウム（Ｇｅ）堆積することを特徴
とする絶縁ゲート型トランジスタの製造方法。 - 【請求項６】 ゲート電極材料として、シラン系ガスと
四フッ化ゲルマニウム（ＧｅＦ4 ）ガスを混合させた気
相化学成長法（ＣＶＤ法）による多結晶ＳｉＧｅを用い
たことを特徴とする絶縁ゲート型トランジスタの製造方
法。 - 【請求項７】 請求項１に記載の絶縁ゲート型トランジ
スタの製造方法において、前記ＣＶＤ法の成膜条件が成
長温度６００℃以下である絶縁ゲート型トランジスタの
製造方法。 - 【請求項８】 請求項１に記載の絶縁ゲート型トランジ
スタの製造方法において、前記絶縁性基体はガラス基板
である絶縁ゲート型トランジスタの製造方法。 - 【請求項９】 シラン系ガスと四フッ化ゲルマニウム
（ＧｅＦ4 ）ガスを混合させた気相化学成長法（ＣＶＤ
法）を用い、ＳｉＧｅからなる、ソース領域又は／及び
ドレイン領域とゲート電極とを形成することを特徴とす
る絶縁ゲート型トランジスタの製造方法。 - 【請求項１０】 請求項１〜９のいずれかの請求項に記
載の絶縁ゲート型トランジスタの製造方法を用いて作製
された絶縁ゲート型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11089010A JP2000286420A (ja) | 1999-03-30 | 1999-03-30 | 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11089010A JP2000286420A (ja) | 1999-03-30 | 1999-03-30 | 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286420A true JP2000286420A (ja) | 2000-10-13 |
Family
ID=13958927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11089010A Pending JP2000286420A (ja) | 1999-03-30 | 1999-03-30 | 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286420A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-03-30 JP JP11089010A patent/JP2000286420A/ja active Pending
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