JP2000278134A - D/aコンバータ - Google Patents
D/aコンバータInfo
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- JP2000278134A JP2000278134A JP11078614A JP7861499A JP2000278134A JP 2000278134 A JP2000278134 A JP 2000278134A JP 11078614 A JP11078614 A JP 11078614A JP 7861499 A JP7861499 A JP 7861499A JP 2000278134 A JP2000278134 A JP 2000278134A
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Abstract
(57)【要約】
【課題】D/A変換するデジタル信号を上位の複数ビッ
トと下位の複数ビットに分割し、低分解能のD/Aコン
バータによってそれぞれ別々にアナログ信号にD/A変
換し、これらのアナログ信号を重畳することによって高
分解能のD/A変換を行えるようにしたD/Aコンバー
タにおいて、上位の複数ビットと下位の複数ビットの一
部が重なるようにアナログ信号を重畳することで、上位
の複数ビットと下位の複数ビットとの間の桁上がり時に
D/A変換したアナログ信号が減少するといった反転現
象を防止させるD/Aコンバータを提供する。 【解決手段】本発明に係るD/Aコンバータ20は、複
数チャネルを有する8ビットの分解能のD/Aコンバー
タ40と、電圧変換・重畳回路42とから構成される。
D/Aコンバータ40は、8ビットの上位バイトと下位
バイトD/A変換して端子DA1とDA0からアナログ
信号を出力する。電圧変換・重畳回路42は、下位バイ
トのアナログ信号を16分の1に変換して上位バイトの
アナログ信号に重畳する。
トと下位の複数ビットに分割し、低分解能のD/Aコン
バータによってそれぞれ別々にアナログ信号にD/A変
換し、これらのアナログ信号を重畳することによって高
分解能のD/A変換を行えるようにしたD/Aコンバー
タにおいて、上位の複数ビットと下位の複数ビットの一
部が重なるようにアナログ信号を重畳することで、上位
の複数ビットと下位の複数ビットとの間の桁上がり時に
D/A変換したアナログ信号が減少するといった反転現
象を防止させるD/Aコンバータを提供する。 【解決手段】本発明に係るD/Aコンバータ20は、複
数チャネルを有する8ビットの分解能のD/Aコンバー
タ40と、電圧変換・重畳回路42とから構成される。
D/Aコンバータ40は、8ビットの上位バイトと下位
バイトD/A変換して端子DA1とDA0からアナログ
信号を出力する。電圧変換・重畳回路42は、下位バイ
トのアナログ信号を16分の1に変換して上位バイトの
アナログ信号に重畳する。
Description
【0001】
【発明の属する技術分野】本発明はD/Aコンバータに
係り、特にD/Aコンバータの2チャネルを使用して高
分解能でD/A変換できるようにしたD/Aコンバータ
に関する。
係り、特にD/Aコンバータの2チャネルを使用して高
分解能でD/A変換できるようにしたD/Aコンバータ
に関する。
【0002】
【従来の技術】現在、1チップCPUに内蔵されている
D/Aコンバータは8ビットや10ビット程度の分解能
の持つものが多いが、実際には、これらの分解能よりも
高い分解能のD/Aコンバータを必要とする場合があ
る。このような場合、要求を満たす高分解能のD/Aコ
ンバータを1チップCPUとは別に設けるのが一般的で
あるが、このようにするとプリント基板の面積が大きく
なり、また、コストもかかるといった欠点があった。
D/Aコンバータは8ビットや10ビット程度の分解能
の持つものが多いが、実際には、これらの分解能よりも
高い分解能のD/Aコンバータを必要とする場合があ
る。このような場合、要求を満たす高分解能のD/Aコ
ンバータを1チップCPUとは別に設けるのが一般的で
あるが、このようにするとプリント基板の面積が大きく
なり、また、コストもかかるといった欠点があった。
【0003】そこで、多くの1チップCPUには複数の
D/Aコンバータが内蔵されていることから、これらの
D/Aコンバータの2チャネルを使用し、変換するデジ
タル信号を上位の複数ビットと下位の複数ビットに分け
てそれぞれ別々にアナログ信号にD/A変換した後、下
位のアナログ信号を所定の倍率で変換して上位のアナロ
グ信号に重畳することで、実質的に高分解能のD/A変
換を行えるようにしたものが知られている。
D/Aコンバータが内蔵されていることから、これらの
D/Aコンバータの2チャネルを使用し、変換するデジ
タル信号を上位の複数ビットと下位の複数ビットに分け
てそれぞれ別々にアナログ信号にD/A変換した後、下
位のアナログ信号を所定の倍率で変換して上位のアナロ
グ信号に重畳することで、実質的に高分解能のD/A変
換を行えるようにしたものが知られている。
【0004】
【発明が解決しようとする課題】しかしながら、この方
法では、上位と下位とのつなぎ目でD/A変換のリニア
リティが悪化し、悪い状態では、デジタル値が増加して
いるにもかかわらず、そのアナログ信号が減少してしま
うという場合があった。例えば、8ビットの分解能のD
/Aコンバータを2つ組み合わせて16ビットのD/A
コンバータを構成し、16ビットのデジタル信号を上位
8ビット(上位バイト)と下位8ビット(下位バイト)
に分けてD/A変換する場合、D/Aコンバータの最大
変換電圧5Vとすれば上位バイトと下位バイトについて
の1LSB(最下位ビット)はそれぞれ19.6mV、
0.0766mVとなる。尚、下位バイトの変換電圧は
256分の1に変換されて上位バイトの変換電圧に重畳
されるため、下位バイトの1LSBは、上位バイトの1
LSBの256分の1である。ここで、16ビットのデ
ジタル信号7FFFHが8000hに変化した場合を想
定すると、理想的には下位バイトの1LSBである0.
0766mVだけ増加する。しかし、上位バイトが7F
hから80hへ変化した際にその変換電圧が変換誤差に
より1LSBの2分の1に相当する9.8mVしか変化
しなかったと仮定すると、デジタル信号7FFFHが8
000hに変化した際のアナログ信号の変化は、−9.
723mVの変化となり反転現象が起こることになる。
法では、上位と下位とのつなぎ目でD/A変換のリニア
リティが悪化し、悪い状態では、デジタル値が増加して
いるにもかかわらず、そのアナログ信号が減少してしま
うという場合があった。例えば、8ビットの分解能のD
/Aコンバータを2つ組み合わせて16ビットのD/A
コンバータを構成し、16ビットのデジタル信号を上位
8ビット(上位バイト)と下位8ビット(下位バイト)
に分けてD/A変換する場合、D/Aコンバータの最大
変換電圧5Vとすれば上位バイトと下位バイトについて
の1LSB(最下位ビット)はそれぞれ19.6mV、
0.0766mVとなる。尚、下位バイトの変換電圧は
256分の1に変換されて上位バイトの変換電圧に重畳
されるため、下位バイトの1LSBは、上位バイトの1
LSBの256分の1である。ここで、16ビットのデ
ジタル信号7FFFHが8000hに変化した場合を想
定すると、理想的には下位バイトの1LSBである0.
0766mVだけ増加する。しかし、上位バイトが7F
hから80hへ変化した際にその変換電圧が変換誤差に
より1LSBの2分の1に相当する9.8mVしか変化
しなかったと仮定すると、デジタル信号7FFFHが8
000hに変化した際のアナログ信号の変化は、−9.
723mVの変化となり反転現象が起こることになる。
【0005】このような不具合を解消するために、補正
データを使用する方法も提案されているがデータを生成
するのに時間がかかるという問題がある。本発明はこの
ような事情に鑑みてなされたもので、変換しようとする
デジタル信号を上位バイトと下位バイトに分けて、それ
ぞれ別々にアナログ信号にD/A変換し、これらのアナ
ログ信号を重畳することによって高分解能のD/A変換
を行えるようにしたD/Aコンバータにおいて、上位バ
イトと下位バイトとの間の桁上がり時にD/A変換した
アナログ信号が減少するといった反転現象を防止するD
/Aコンバータを提供することを目的とする。
データを使用する方法も提案されているがデータを生成
するのに時間がかかるという問題がある。本発明はこの
ような事情に鑑みてなされたもので、変換しようとする
デジタル信号を上位バイトと下位バイトに分けて、それ
ぞれ別々にアナログ信号にD/A変換し、これらのアナ
ログ信号を重畳することによって高分解能のD/A変換
を行えるようにしたD/Aコンバータにおいて、上位バ
イトと下位バイトとの間の桁上がり時にD/A変換した
アナログ信号が減少するといった反転現象を防止するD
/Aコンバータを提供することを目的とする。
【0006】
【課題を解決するための手段】本発明は、前記目的を達
成するために、デジタル信号を上位複数ビットと下位複
数ビットに分割し、これらの上位複数ビットと下位複数
ビットをそれぞれ別々にD/A変換すると共に、該D/
A変換によって得られた上位複数ビットのアナログ信号
と下位複数ビットのアナログ信号とを所定の重みで重畳
することにより、前記デジタル信号をアナログ信号にD
/A変換するD/Aコンバータにおいて、前記上位複数
ビットを所定ビット数分上位側にシフトし、該シフトし
た上位複数ビットをアナログ信号にD/A変換する第1
のD/A変換手段と、前記下位複数ビットをアナログ信
号にD/A変換する第2のD/A変換手段と、前記上位
複数ビットを所定ビット数分シフトしたときの下位側の
0のデータと、該0のデータのビット数に対応する前記
下位複数ビットの上位側のデータとが重なるように、前
記第1及び第2のD/A変換手段によってD/A変換さ
れたアナログ信号を所定の重みで重畳する重畳手段と、
を備えたことを特徴としている。
成するために、デジタル信号を上位複数ビットと下位複
数ビットに分割し、これらの上位複数ビットと下位複数
ビットをそれぞれ別々にD/A変換すると共に、該D/
A変換によって得られた上位複数ビットのアナログ信号
と下位複数ビットのアナログ信号とを所定の重みで重畳
することにより、前記デジタル信号をアナログ信号にD
/A変換するD/Aコンバータにおいて、前記上位複数
ビットを所定ビット数分上位側にシフトし、該シフトし
た上位複数ビットをアナログ信号にD/A変換する第1
のD/A変換手段と、前記下位複数ビットをアナログ信
号にD/A変換する第2のD/A変換手段と、前記上位
複数ビットを所定ビット数分シフトしたときの下位側の
0のデータと、該0のデータのビット数に対応する前記
下位複数ビットの上位側のデータとが重なるように、前
記第1及び第2のD/A変換手段によってD/A変換さ
れたアナログ信号を所定の重みで重畳する重畳手段と、
を備えたことを特徴としている。
【0007】本発明によれば、D/A変換しようとする
デジタル信号を上位複数ビットと下位複数ビットに分割
し、上位複数ビットを上位側に所定ビット数分シフトし
て該上位複数ビットと下位複数ビットとをそれぞれ別々
にD/A変換し、上位複数ビットを所定ビット数分シフ
トしたときの下位側の0のデータと、該0のデータのビ
ット数に対応する前記下位複数ビットの上位側のデータ
とが重なるように、前記上位複数ビットと前記下位複数
ビットのD/A変換されたアナログ信号を所定の重みで
重畳するようにしたため、従来のように上位複数ビット
と下位複数ビットとをそのまま連結するようにした場合
に比べて上位複数ビットのD/A変換の際に生じる誤差
の影響が小さく、デジタル信号が下位複数ビットから上
位複数ビットに桁上がりした際にD/A変換したアナロ
グ信号が減少するという反転減少を激減させることがで
きる。
デジタル信号を上位複数ビットと下位複数ビットに分割
し、上位複数ビットを上位側に所定ビット数分シフトし
て該上位複数ビットと下位複数ビットとをそれぞれ別々
にD/A変換し、上位複数ビットを所定ビット数分シフ
トしたときの下位側の0のデータと、該0のデータのビ
ット数に対応する前記下位複数ビットの上位側のデータ
とが重なるように、前記上位複数ビットと前記下位複数
ビットのD/A変換されたアナログ信号を所定の重みで
重畳するようにしたため、従来のように上位複数ビット
と下位複数ビットとをそのまま連結するようにした場合
に比べて上位複数ビットのD/A変換の際に生じる誤差
の影響が小さく、デジタル信号が下位複数ビットから上
位複数ビットに桁上がりした際にD/A変換したアナロ
グ信号が減少するという反転減少を激減させることがで
きる。
【0008】
【発明の実施の形態】以下添付図面に従って本発明に係
るD/Aコンバータの好ましい実施の形態を詳述する。
図1は、本発明に係るD/Aコンバータが適用されるテ
レビレンズのレンズ駆動装置を示した図である。同図に
示すレンズ駆動装置は、操作部10の操作に基づいてモ
ータ12を駆動し、このモータ12の駆動力によって所
定のレンズ14(フォーカスレンズやズームレンズ等)
を移動させるというものである。
るD/Aコンバータの好ましい実施の形態を詳述する。
図1は、本発明に係るD/Aコンバータが適用されるテ
レビレンズのレンズ駆動装置を示した図である。同図に
示すレンズ駆動装置は、操作部10の操作に基づいてモ
ータ12を駆動し、このモータ12の駆動力によって所
定のレンズ14(フォーカスレンズやズームレンズ等)
を移動させるというものである。
【0009】操作部10の操作は、1チップCPU16
に内蔵されたCPU18によって検出され、CPU18
は、その操作に基づき、レンズ14を駆動するための駆
動信号(デジタル信号)を1チップCPU16に内蔵さ
れたD/Aコンバータ20に出力する。D/Aコンバー
タ20は、CPU18から入力されたデジタル信号をア
ナログ信号に変換し、そのアナログ信号をアンプ22に
出力する。アンプ22に入力されたアナログ信号は、ア
ンプ22によって増幅された後、前記モータ12に印加
される。これにより、モータ12が駆動し、前記レンズ
14が操作部10の操作に従って移動される。
に内蔵されたCPU18によって検出され、CPU18
は、その操作に基づき、レンズ14を駆動するための駆
動信号(デジタル信号)を1チップCPU16に内蔵さ
れたD/Aコンバータ20に出力する。D/Aコンバー
タ20は、CPU18から入力されたデジタル信号をア
ナログ信号に変換し、そのアナログ信号をアンプ22に
出力する。アンプ22に入力されたアナログ信号は、ア
ンプ22によって増幅された後、前記モータ12に印加
される。これにより、モータ12が駆動し、前記レンズ
14が操作部10の操作に従って移動される。
【0010】図2は、本発明に係る上記D/Aコンバー
タ20の構成を示した回路図である。同図に示すよう
に、本発明に係るD/Aコンバータ20は、複数のチャ
ネルを有する8ビットの分解能のD/Aコンバータ40
と、電圧変換・重畳回路42とから構成される。尚、本
発明に係るD/Aコンバータ20とその一部を構成する
D/Aコンバータ40とを混同しないように、以下、D
/Aコンバータ40を単にコンバータ40ということに
する。
タ20の構成を示した回路図である。同図に示すよう
に、本発明に係るD/Aコンバータ20は、複数のチャ
ネルを有する8ビットの分解能のD/Aコンバータ40
と、電圧変換・重畳回路42とから構成される。尚、本
発明に係るD/Aコンバータ20とその一部を構成する
D/Aコンバータ40とを混同しないように、以下、D
/Aコンバータ40を単にコンバータ40ということに
する。
【0011】上記コンバータ40には、上記図1に示し
たCPU18から16ビット(後述するが実質的には1
2ビット)のデジタル信号が下位8ビット(以下、下位
バイトという)と上位8ビット(以下、上位バイトとい
う)に分けて順次入力される。下位バイトと上位バイト
のデジタル信号はそれぞれコンバータ40で0〜2.5
6Vの電圧にD/A変換されて別のチャネルの出力端子
DA0とDA1からそれぞれ出力される。尚、最大出力
電圧2.56Vは、コンバータ40のVREF端子に印
加されている電圧で決められている。
たCPU18から16ビット(後述するが実質的には1
2ビット)のデジタル信号が下位8ビット(以下、下位
バイトという)と上位8ビット(以下、上位バイトとい
う)に分けて順次入力される。下位バイトと上位バイト
のデジタル信号はそれぞれコンバータ40で0〜2.5
6Vの電圧にD/A変換されて別のチャネルの出力端子
DA0とDA1からそれぞれ出力される。尚、最大出力
電圧2.56Vは、コンバータ40のVREF端子に印
加されている電圧で決められている。
【0012】コンバータ40の端子DA0から出力され
た下位バイトの出力電圧(D/A変換電圧)は、電圧変
換・重畳回路42の入力抵抗R2(160kΩ)に入力
される。この電圧変換・重畳回路42において、下位バ
イトのD/A変換電圧は、オペアンプOPの−端子に接
続された入力抵抗R2(160kΩ)とオペアンプOP
の帰還抵抗R4(10kΩ)との関係で16分の1の電
圧に変換されてオペアンプOPの出力端子OUT(電圧
変換・重畳回路42の出力端子)から出力される。尚、
電圧変換・重畳回路42の出力電圧は入力電圧に対して
正負が反転される。また、オペアンプOPの+端子は抵
抗R1(10kΩ)を介して接地されている。
た下位バイトの出力電圧(D/A変換電圧)は、電圧変
換・重畳回路42の入力抵抗R2(160kΩ)に入力
される。この電圧変換・重畳回路42において、下位バ
イトのD/A変換電圧は、オペアンプOPの−端子に接
続された入力抵抗R2(160kΩ)とオペアンプOP
の帰還抵抗R4(10kΩ)との関係で16分の1の電
圧に変換されてオペアンプOPの出力端子OUT(電圧
変換・重畳回路42の出力端子)から出力される。尚、
電圧変換・重畳回路42の出力電圧は入力電圧に対して
正負が反転される。また、オペアンプOPの+端子は抵
抗R1(10kΩ)を介して接地されている。
【0013】一方、コンバータ40の端子DA1から出
力された上位バイトの出力電圧(D/A変換電圧)は、
電圧変換・重畳回路42の入力抵抗R3(10kΩ)に
入力される。この電圧変換・重畳回路42において、上
位バイトのD/A変換電圧は、オペアンプOPの+端子
に接続された入力抵抗R3(10kΩ)とオペアンプO
Pの帰還抵抗R4(10kΩ)との関係でそのままの電
圧でオペアンプOPの出力端子OUT(電圧変換・重畳
回路42の出力端子)から出力される。上記下位バイト
と上位バイトのD/A変換電圧はコンバータ40の各端
子DA0、DA1から同時に出力されるため、オペアン
プOPの出力端子OUTで重畳されて電圧変換・重畳回
路42の出力端子から出力される。
力された上位バイトの出力電圧(D/A変換電圧)は、
電圧変換・重畳回路42の入力抵抗R3(10kΩ)に
入力される。この電圧変換・重畳回路42において、上
位バイトのD/A変換電圧は、オペアンプOPの+端子
に接続された入力抵抗R3(10kΩ)とオペアンプO
Pの帰還抵抗R4(10kΩ)との関係でそのままの電
圧でオペアンプOPの出力端子OUT(電圧変換・重畳
回路42の出力端子)から出力される。上記下位バイト
と上位バイトのD/A変換電圧はコンバータ40の各端
子DA0、DA1から同時に出力されるため、オペアン
プOPの出力端子OUTで重畳されて電圧変換・重畳回
路42の出力端子から出力される。
【0014】次に、上記D/Aコンバータ20によって
実現されるD/A変換の内容について説明する。ここ
で、本発明に係るD/Aコンバータ20を説明するため
に、本発明と同様に2つのチャネルを使用して高分解能
のD/A変換を可能にした従来型のD/Aコンバータを
図3に示す。尚、図3のD/Aコンバータは、図2のも
のと同様の構成となっているため符号は図2と共通に使
用する。図2に示した本発明に係るD/Aコンバータ2
0とこの図3に示す従来型のD/Aコンバータ50とを
比較すると、従来型のD/Aコンバータ50では、下位
バイトのD/A変換電圧が入力される電圧変換・重畳回
路42の抵抗R2の値が2560kΩとなっている点で
相違している。このため、コンバータ40の端子DA0
から出力された下位バイトのD/A変換電圧はこの電圧
変換・重畳回路42によって256分の1に変換され
る。
実現されるD/A変換の内容について説明する。ここ
で、本発明に係るD/Aコンバータ20を説明するため
に、本発明と同様に2つのチャネルを使用して高分解能
のD/A変換を可能にした従来型のD/Aコンバータを
図3に示す。尚、図3のD/Aコンバータは、図2のも
のと同様の構成となっているため符号は図2と共通に使
用する。図2に示した本発明に係るD/Aコンバータ2
0とこの図3に示す従来型のD/Aコンバータ50とを
比較すると、従来型のD/Aコンバータ50では、下位
バイトのD/A変換電圧が入力される電圧変換・重畳回
路42の抵抗R2の値が2560kΩとなっている点で
相違している。このため、コンバータ40の端子DA0
から出力された下位バイトのD/A変換電圧はこの電圧
変換・重畳回路42によって256分の1に変換され
る。
【0015】ここで、従来型のD/Aコンバータ50と
本願発明に係るD/Aコンバータ20において、下位バ
イトと上位バイトのデジタル信号をD/A変換したアナ
ログ信号が電圧変換・重畳回路42によって重畳される
様子をそれぞれ図4、図5に示す。図4に示すように従
来型のD/Aコンバータ50では、CPU18から入力
された上位バイトと下位バイトのデジタル信号(図中上
段)をそれぞれコンバータ40で別々に同一レベルのア
ナログ信号にD/A変換した後、下位バイトのアナログ
信号を256分の1に変換して上位バイトのアナログ信
号に重畳することで、図中下段に示すように上位バイト
と下位バイトをそのまま連結した16ビットのデジタル
信号について、16ビットの分解能のD/Aコンバータ
でD/A変換したときのアナログ信号と等価なアナログ
信号を出力する。
本願発明に係るD/Aコンバータ20において、下位バ
イトと上位バイトのデジタル信号をD/A変換したアナ
ログ信号が電圧変換・重畳回路42によって重畳される
様子をそれぞれ図4、図5に示す。図4に示すように従
来型のD/Aコンバータ50では、CPU18から入力
された上位バイトと下位バイトのデジタル信号(図中上
段)をそれぞれコンバータ40で別々に同一レベルのア
ナログ信号にD/A変換した後、下位バイトのアナログ
信号を256分の1に変換して上位バイトのアナログ信
号に重畳することで、図中下段に示すように上位バイト
と下位バイトをそのまま連結した16ビットのデジタル
信号について、16ビットの分解能のD/Aコンバータ
でD/A変換したときのアナログ信号と等価なアナログ
信号を出力する。
【0016】一方、本願発明に係るD/Aコンバータ2
0では、図5に示すようにCPU18から入力された上
位バイトと下位バイトのデジタル信号(図中上段)をそ
れぞれ別々に同一レベルのアナログ信号にD/A変換し
た後、下位バイトのアナログ信号を16分の1に変換し
て上位バイトのアナログ信号に重畳することで、図中下
段に示すように上位バイトのうち下位4ビットと、下位
バイトのうち上位4ビットとが重畳された状態で連結さ
れた12ビットのデジタル信号について、12ビットの
分解能のD/AコンバータでD/A変換したときのアナ
ログ信号と等価なアナログ信号を出力する。
0では、図5に示すようにCPU18から入力された上
位バイトと下位バイトのデジタル信号(図中上段)をそ
れぞれ別々に同一レベルのアナログ信号にD/A変換し
た後、下位バイトのアナログ信号を16分の1に変換し
て上位バイトのアナログ信号に重畳することで、図中下
段に示すように上位バイトのうち下位4ビットと、下位
バイトのうち上位4ビットとが重畳された状態で連結さ
れた12ビットのデジタル信号について、12ビットの
分解能のD/AコンバータでD/A変換したときのアナ
ログ信号と等価なアナログ信号を出力する。
【0017】さらに、従来型のD/Aコンバータ50と
本願発明に係るD/Aコンバータ20によって実現され
るD/A変換の内容を具体的数値を挙げて説明すると、
例えば、図6(A)に示すように従来型のD/Aコンバ
ータで16ビットのデジタル信号、37A0hをD/A
変換する場合、CPU18は、上位バイトを37h、下
位バイトをA0hとしてコンバータ40に入力する。こ
れによってそれぞれのチャネルの端子DA1とDA0か
ら出力される上位バイトと下位バイトのアナログ信号
は、0.55Vと1.60Vとなる。下位バイトのアナ
ログ信号はこの後256分の1に変換されて上位バイト
のアナログ信号に重畳されるため(また、正負が反転さ
れるため)、最終的には37A0hのデジタル信号は、
−0.55625Vのアナログ信号に変換される。
本願発明に係るD/Aコンバータ20によって実現され
るD/A変換の内容を具体的数値を挙げて説明すると、
例えば、図6(A)に示すように従来型のD/Aコンバ
ータで16ビットのデジタル信号、37A0hをD/A
変換する場合、CPU18は、上位バイトを37h、下
位バイトをA0hとしてコンバータ40に入力する。こ
れによってそれぞれのチャネルの端子DA1とDA0か
ら出力される上位バイトと下位バイトのアナログ信号
は、0.55Vと1.60Vとなる。下位バイトのアナ
ログ信号はこの後256分の1に変換されて上位バイト
のアナログ信号に重畳されるため(また、正負が反転さ
れるため)、最終的には37A0hのデジタル信号は、
−0.55625Vのアナログ信号に変換される。
【0018】一方、図7(A)に示すように本願発明に
係るD/Aコンバータ20で12ビットのデジタル信
号、37AhをD/A変換する場合、CPU18は、上
位バイトを30h、下位バイトを7Ahとしてコンバー
タ40に入力する。即ち、コンバータ40に入力する上
位バイトの上位4ビットを、D/A変換しようとするデ
ジタル信号の上位4ビットのデータとすると共に、結果
的に下位バイトでマスクされることになる上位バイトの
下位4ビットを0hとする。一方、コンバータ40に入
力する下位バイトを、D/A変換しようとするデジタル
信号の下位8ビットとする。これによってそれぞれのチ
ャネルの端子DA1とDA0から出力される上位バイト
と下位バイトのアナログ信号は、0.48Vと1.22
Vとなる。下位バイトのアナログ信号はこの後16分の
1に変換されて上位バイトのアナログ信号に重畳される
ため、最終的に37Ahのデジタル信号は、−0.55
625Vとなる。これによって得られるアナログ信号
は、従来型のD/Aコンバータ50で37A0hのデジ
タル信号をD/A変換したときのアナログ信号と一致す
る。
係るD/Aコンバータ20で12ビットのデジタル信
号、37AhをD/A変換する場合、CPU18は、上
位バイトを30h、下位バイトを7Ahとしてコンバー
タ40に入力する。即ち、コンバータ40に入力する上
位バイトの上位4ビットを、D/A変換しようとするデ
ジタル信号の上位4ビットのデータとすると共に、結果
的に下位バイトでマスクされることになる上位バイトの
下位4ビットを0hとする。一方、コンバータ40に入
力する下位バイトを、D/A変換しようとするデジタル
信号の下位8ビットとする。これによってそれぞれのチ
ャネルの端子DA1とDA0から出力される上位バイト
と下位バイトのアナログ信号は、0.48Vと1.22
Vとなる。下位バイトのアナログ信号はこの後16分の
1に変換されて上位バイトのアナログ信号に重畳される
ため、最終的に37Ahのデジタル信号は、−0.55
625Vとなる。これによって得られるアナログ信号
は、従来型のD/Aコンバータ50で37A0hのデジ
タル信号をD/A変換したときのアナログ信号と一致す
る。
【0019】次に、図6(B)に示すように従来型のD
/Aコンバータ50でD/A変換しようとする16ビッ
トのデジタル信号を上記37A0hから38A0hに変
更する場合、CPU18は、上位バイトを38h、下位
バイトをA0hとしてコンバータ40に入力する。これ
によってそれぞれのチャネルの端子DA1とDA0から
出力される上位バイトと下位バイトのアナログ信号は、
0.56Vと1.60Vとなる。下位バイトのアナログ
信号はこの後256分の1に変換されて上位バイトのア
ナログ信号に重畳されるため、−0.56625Vとな
る。
/Aコンバータ50でD/A変換しようとする16ビッ
トのデジタル信号を上記37A0hから38A0hに変
更する場合、CPU18は、上位バイトを38h、下位
バイトをA0hとしてコンバータ40に入力する。これ
によってそれぞれのチャネルの端子DA1とDA0から
出力される上位バイトと下位バイトのアナログ信号は、
0.56Vと1.60Vとなる。下位バイトのアナログ
信号はこの後256分の1に変換されて上位バイトのア
ナログ信号に重畳されるため、−0.56625Vとな
る。
【0020】ここで、上位バイトのデータが37hから
38hに変化したことに伴う誤差を考慮する。コンバー
タ40の誤差を±1LSB(0.01V)と仮定する
と、38A0hのデジタル信号を従来型のD/Aコンバ
ータ50でD/A変換したときに生じる誤差は、±1L
SB(0.01V)で、D/Aコンバータ50によって
変換されたアナログ信号は−0.55625〜−0.5
7625Vの電圧範囲となる。ここで上限値−0.55
625Vは、上記37A0hをD/A変換したときのア
ナログ信号と等しいため、D/Aコンバータ50でD/
A変換しようとするデジタル信号が37A0hから38
A0hまで徐々に増加すると、上位バイトのデータが3
8hに変更された際にD/A変換されたアナログ信号が
減少する場合が生じる。
38hに変化したことに伴う誤差を考慮する。コンバー
タ40の誤差を±1LSB(0.01V)と仮定する
と、38A0hのデジタル信号を従来型のD/Aコンバ
ータ50でD/A変換したときに生じる誤差は、±1L
SB(0.01V)で、D/Aコンバータ50によって
変換されたアナログ信号は−0.55625〜−0.5
7625Vの電圧範囲となる。ここで上限値−0.55
625Vは、上記37A0hをD/A変換したときのア
ナログ信号と等しいため、D/Aコンバータ50でD/
A変換しようとするデジタル信号が37A0hから38
A0hまで徐々に増加すると、上位バイトのデータが3
8hに変更された際にD/A変換されたアナログ信号が
減少する場合が生じる。
【0021】一方、図7(B)に示すように本発明に係
るD/Aコンバータ20でD/A変換しようとする12
ビットのデジタル信号を上記37Ahから38Ahに変
更する場合、CPU18は、上位バイトを30h、下位
バイトを8Ahとしてコンバータ40に入力する。これ
によってそれぞれのチャネルの端子DA1とDA0から
出力される上位バイトと下位バイトのアナログ信号は、
0.48Vと1.38Vとなる。下位バイトのアナログ
信号はこの後位16分の1に変換されて上位バイトのア
ナログ信号に頂上されるため、−0.56625Vとな
る。これによって得られるアナログ信号は、従来型のD
/Aコンバータ50で38A0hのデジタル信号をD/
A変換したときのアナログ信号と一致する。
るD/Aコンバータ20でD/A変換しようとする12
ビットのデジタル信号を上記37Ahから38Ahに変
更する場合、CPU18は、上位バイトを30h、下位
バイトを8Ahとしてコンバータ40に入力する。これ
によってそれぞれのチャネルの端子DA1とDA0から
出力される上位バイトと下位バイトのアナログ信号は、
0.48Vと1.38Vとなる。下位バイトのアナログ
信号はこの後位16分の1に変換されて上位バイトのア
ナログ信号に頂上されるため、−0.56625Vとな
る。これによって得られるアナログ信号は、従来型のD
/Aコンバータ50で38A0hのデジタル信号をD/
A変換したときのアナログ信号と一致する。
【0022】しかしながら、上述と同様にこの場合の誤
差を考慮すると、上位バイトに関してはデータが変更さ
れていないため、コンバータ40の誤差は下位バイトの
アナログ信号にのみ含まれる。そこで、上述と同様にコ
ンバータ40の誤差を±1LSB(0.01V)とする
と、下位バイトのアナログ信号は16分の1に変換され
るため、±1LSB(0.01V)の誤差も同様に16
分の1に変換され、最終的な誤差は±0.000625
Vとなる。従って、D/Aコンバータ20によってD/
A変換されたアナログ信号は、−0.565625〜−
0.566875Vの電圧範囲となる。これによれば、
コンバータ40の誤差による影響をほとんど受けないこ
とがわかる。
差を考慮すると、上位バイトに関してはデータが変更さ
れていないため、コンバータ40の誤差は下位バイトの
アナログ信号にのみ含まれる。そこで、上述と同様にコ
ンバータ40の誤差を±1LSB(0.01V)とする
と、下位バイトのアナログ信号は16分の1に変換され
るため、±1LSB(0.01V)の誤差も同様に16
分の1に変換され、最終的な誤差は±0.000625
Vとなる。従って、D/Aコンバータ20によってD/
A変換されたアナログ信号は、−0.565625〜−
0.566875Vの電圧範囲となる。これによれば、
コンバータ40の誤差による影響をほとんど受けないこ
とがわかる。
【0023】また、本発明に係るD/Aコンバータ20
では、上位バイトについてのD/A変換の誤差を上述と
同様に±1LSB(0.01V)とすると、上位バイト
のデータが1LSB変化したときの誤差は従来型と同様
に0.01Vである。しかしながら、本願発明に係るD
/Aコンバータ20の分解能は従来型に比べて16分の
1であり、1LSBの変化当たりのアナログ信号の変化
量が大きいため、これに比べて誤差は小さく、従来型の
ようにデジタル信号が増加しているにもかかわらずD/
A変換したアナログ信号が減少するという不具合は激減
される。
では、上位バイトについてのD/A変換の誤差を上述と
同様に±1LSB(0.01V)とすると、上位バイト
のデータが1LSB変化したときの誤差は従来型と同様
に0.01Vである。しかしながら、本願発明に係るD
/Aコンバータ20の分解能は従来型に比べて16分の
1であり、1LSBの変化当たりのアナログ信号の変化
量が大きいため、これに比べて誤差は小さく、従来型の
ようにデジタル信号が増加しているにもかかわらずD/
A変換したアナログ信号が減少するという不具合は激減
される。
【0024】尚、上記実施の形態では、電圧変換・重畳
回路42によって上位バイトの下位4ビットと下位バイ
トの上位4ビットを重畳させるようにしたが、少なくと
も上位バイトの最下位ビットのみ下位バイトで重畳すれ
ば上述と同様の効果がある。また、上記実施の形態で
は、D/Aコンバータ20をレンズ駆動装置に適用した
例を示したが、本発明はどのような装置にも適用でき
る。
回路42によって上位バイトの下位4ビットと下位バイ
トの上位4ビットを重畳させるようにしたが、少なくと
も上位バイトの最下位ビットのみ下位バイトで重畳すれ
ば上述と同様の効果がある。また、上記実施の形態で
は、D/Aコンバータ20をレンズ駆動装置に適用した
例を示したが、本発明はどのような装置にも適用でき
る。
【0025】また、上記実施の形態では、1チップCP
Uの8ビットのD/Aコンバータのチャネルを2つ使用
して12ビットのD/Aコンバータを構成する場合につ
いて説明したが、本発明は、1チップCPUのD/Aコ
ンバータに限られず、2つのD/Aコンバータを使用し
てもよいし、また、使用するD/Aコンバータの分解能
も任意に選択できる。
Uの8ビットのD/Aコンバータのチャネルを2つ使用
して12ビットのD/Aコンバータを構成する場合につ
いて説明したが、本発明は、1チップCPUのD/Aコ
ンバータに限られず、2つのD/Aコンバータを使用し
てもよいし、また、使用するD/Aコンバータの分解能
も任意に選択できる。
【0026】
【発明の効果】以上説明したように本発明に係るD/A
コンバータによれば、D/A変換しようとするデジタル
信号を上位複数ビットと下位複数ビットに分割し、上位
複数ビットを上位側に所定ビット数分シフトして該上位
複数ビットと下位複数ビットとをそれぞれ別々にD/A
変換し、上位複数ビットを所定ビット数分シフトしたと
きの下位側の0のデータと、該0のデータのビット数に
対応する前記下位複数ビットの上位側のデータとが重な
るように、前記上位複数ビットと前記下位複数ビットの
D/A変換されたアナログ信号を所定の重みで重畳する
ようにしたため、従来のように上位複数ビットと下位複
数ビットとをそのまま連結するようにした場合に比べて
上位複数ビットのD/A変換の際に生じる誤差の影響が
小さく、デジタル信号が下位複数ビットから上位複数ビ
ットに桁上がりした際にD/A変換したアナログ信号が
減少するという反転減少を激減させることができる。
コンバータによれば、D/A変換しようとするデジタル
信号を上位複数ビットと下位複数ビットに分割し、上位
複数ビットを上位側に所定ビット数分シフトして該上位
複数ビットと下位複数ビットとをそれぞれ別々にD/A
変換し、上位複数ビットを所定ビット数分シフトしたと
きの下位側の0のデータと、該0のデータのビット数に
対応する前記下位複数ビットの上位側のデータとが重な
るように、前記上位複数ビットと前記下位複数ビットの
D/A変換されたアナログ信号を所定の重みで重畳する
ようにしたため、従来のように上位複数ビットと下位複
数ビットとをそのまま連結するようにした場合に比べて
上位複数ビットのD/A変換の際に生じる誤差の影響が
小さく、デジタル信号が下位複数ビットから上位複数ビ
ットに桁上がりした際にD/A変換したアナログ信号が
減少するという反転減少を激減させることができる。
【図1】図1は、本発明に係るD/Aコンバータが適用
されるテレビレンズのレンズ駆動装置を示した図であ
る。
されるテレビレンズのレンズ駆動装置を示した図であ
る。
【図2】図2は、本発明に係る上記D/Aコンバータ2
0の構成を示した回路図である。
0の構成を示した回路図である。
【図3】図3は、従来型のD/Aコンバータの構成を示
した回路図である。
した回路図である。
【図4】図4は、従来型のD/Aコンバータにおいて、
下位バイトと上位バイトのデジタル信号が電圧変換・重
畳回路において重畳される様子を示した図である。
下位バイトと上位バイトのデジタル信号が電圧変換・重
畳回路において重畳される様子を示した図である。
【図5】図5は、本願発明に係るD/Aコンバータにお
いて、下位バイトと上位バイトのデジタル信号が電圧変
換・重畳回路において重畳される様子を示した図であ
る。
いて、下位バイトと上位バイトのデジタル信号が電圧変
換・重畳回路において重畳される様子を示した図であ
る。
【図6】図6は、従来型のD/AコンバータにおけるD
/A変換の内容を具体的数値で説明した説明図である。
/A変換の内容を具体的数値で説明した説明図である。
【図7】図7は、本発明に係るD/Aコンバータにおけ
るD/A変換の内容を具体的数値で説明した説明図であ
る。
るD/A変換の内容を具体的数値で説明した説明図であ
る。
10…操作部、14…レンズ、16…1チップCPU、
18…CPU、20…D/Aコンバータ、40…D/A
コンバータ、42…電圧変換・重畳回路
18…CPU、20…D/Aコンバータ、40…D/A
コンバータ、42…電圧変換・重畳回路
Claims (1)
- 【請求項1】デジタル信号を上位複数ビットと下位複数
ビットに分割し、これらの上位複数ビットと下位複数ビ
ットをそれぞれ別々にD/A変換すると共に、該D/A
変換によって得られた上位複数ビットのアナログ信号と
下位複数ビットのアナログ信号とを所定の重みで重畳す
ることにより、前記デジタル信号をアナログ信号にD/
A変換するD/Aコンバータにおいて、 前記上位複数ビットを所定ビット数分上位側にシフト
し、該シフトした上位複数ビットをアナログ信号にD/
A変換する第1のD/A変換手段と、 前記下位複数ビットをアナログ信号にD/A変換する第
2のD/A変換手段と、 前記上位複数ビットを所定ビット数分シフトしたときの
下位側の0のデータと、該0のデータのビット数に対応
する前記下位複数ビットの上位側のデータとが重なるよ
うに、前記第1及び第2のD/A変換手段によってD/
A変換されたアナログ信号を所定の重みで重畳する重畳
手段と、 を備えたことを特徴とするD/Aコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11078614A JP2000278134A (ja) | 1999-03-23 | 1999-03-23 | D/aコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11078614A JP2000278134A (ja) | 1999-03-23 | 1999-03-23 | D/aコンバータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000278134A true JP2000278134A (ja) | 2000-10-06 |
Family
ID=13666774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11078614A Pending JP2000278134A (ja) | 1999-03-23 | 1999-03-23 | D/aコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000278134A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002218750A (ja) * | 2001-01-12 | 2002-08-02 | Matsushita Electric Works Ltd | 電力変換装置 |
US8471737B2 (en) | 2011-07-13 | 2013-06-25 | Renesas Electronics Corporation | System and method for providing high resolution digital-to-analog conversion using low resolution digital-to-analog converters |
-
1999
- 1999-03-23 JP JP11078614A patent/JP2000278134A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002218750A (ja) * | 2001-01-12 | 2002-08-02 | Matsushita Electric Works Ltd | 電力変換装置 |
JP4649740B2 (ja) * | 2001-01-12 | 2011-03-16 | パナソニック電工株式会社 | 電力変換装置 |
US8471737B2 (en) | 2011-07-13 | 2013-06-25 | Renesas Electronics Corporation | System and method for providing high resolution digital-to-analog conversion using low resolution digital-to-analog converters |
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