JP2000277857A - 半導体光素子およびその製造方法 - Google Patents
半導体光素子およびその製造方法Info
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- JP2000277857A JP2000277857A JP11076791A JP7679199A JP2000277857A JP 2000277857 A JP2000277857 A JP 2000277857A JP 11076791 A JP11076791 A JP 11076791A JP 7679199 A JP7679199 A JP 7679199A JP 2000277857 A JP2000277857 A JP 2000277857A
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- semiconductor layer
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Abstract
(57)【要約】
【課題】 再現性、均一性およびスループットの向上を
図る。 【解決手段】 半絶縁性の半導体基板（基板１）と、こ
の半導体基板上に設けられかつ選択成長によって形成さ
れた活性層を含むメサ構造３と、このメサ構造の上面お
よびこのメサ構造の片側の上記半導体基板上に設けられ
た第１の導電型の半導体層（電流ブロック層４）、この
第１の導電型の半導体層上に設けられた第２の導電型の
半導体層（電流ブロック層５）、および、この第２の導
電型の半導体層上に設けられた第１の導電型の半導体層
（電流ブロック層６）からなる電流ブロック構造と、上
記メサ構造の片側に対するその反対側に、上記メサ構造
と接して設けられた第２の導電型の半導体層（埋め込み
層７）とを備える。
図る。 【解決手段】 半絶縁性の半導体基板（基板１）と、こ
の半導体基板上に設けられかつ選択成長によって形成さ
れた活性層を含むメサ構造３と、このメサ構造の上面お
よびこのメサ構造の片側の上記半導体基板上に設けられ
た第１の導電型の半導体層（電流ブロック層４）、この
第１の導電型の半導体層上に設けられた第２の導電型の
半導体層（電流ブロック層５）、および、この第２の導
電型の半導体層上に設けられた第１の導電型の半導体層
（電流ブロック層６）からなる電流ブロック構造と、上
記メサ構造の片側に対するその反対側に、上記メサ構造
と接して設けられた第２の導電型の半導体層（埋め込み
層７）とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体光素子およ
びその製造方法に関し、特に光通信システムの主構成要
素となる半導体レーザ、半導体光増幅器、半導体光変調
器およびそれらを組み合わせた光集積素子等の半導体光
素子およびその製造方法に関するものである。
びその製造方法に関し、特に光通信システムの主構成要
素となる半導体レーザ、半導体光増幅器、半導体光変調
器およびそれらを組み合わせた光集積素子等の半導体光
素子およびその製造方法に関するものである。
【０００２】
【従来の技術】有機金属気相エピタキシャル成長法（以
下、ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy
という）等の気相エピタキシャル成長方法は、薄膜成長
時の膜厚の制御性、ウエハ面内での膜厚、電気的、光学
的特性の均一性、同一結晶成長条件下でのウエハ間の再
現性に優れている。そのため、特に化合物半導体の電子
デバイスおよび光デバイスの成長方法としてよく用いら
れている。
下、ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy
という）等の気相エピタキシャル成長方法は、薄膜成長
時の膜厚の制御性、ウエハ面内での膜厚、電気的、光学
的特性の均一性、同一結晶成長条件下でのウエハ間の再
現性に優れている。そのため、特に化合物半導体の電子
デバイスおよび光デバイスの成長方法としてよく用いら
れている。
【０００３】ＭＯＶＰＥによる結晶成長では、基板の一
部に誘電体膜等でマスクを形成することにより、結晶成
長を抑制する。すなわち、マスクの幅によって選択成長
領域（マスクの開口部）での混晶半導体の組成および成
長速度を変化させる。特に多重量子井戸（以下、ＭＱ
Ｗ:Multiple Quantum Wellという）構造では、各層の組
成のみでなく井戸層の厚さによってもバンドギャップが
変化するため、バンドギャップのマスク幅依存性が大き
い。したがって、これを利用して光の導波方向でマスク
幅を変化させることにより、レーザと光変調器を同時に
成長する光集積素子等が作製されている。
部に誘電体膜等でマスクを形成することにより、結晶成
長を抑制する。すなわち、マスクの幅によって選択成長
領域（マスクの開口部）での混晶半導体の組成および成
長速度を変化させる。特に多重量子井戸（以下、ＭＱ
Ｗ:Multiple Quantum Wellという）構造では、各層の組
成のみでなく井戸層の厚さによってもバンドギャップが
変化するため、バンドギャップのマスク幅依存性が大き
い。したがって、これを利用して光の導波方向でマスク
幅を変化させることにより、レーザと光変調器を同時に
成長する光集積素子等が作製されている。
【０００４】一方、半導体光素子の構造としては、レー
ザ光を発生、増幅または変調させる活性層領域をメサス
トライプとし、その両側を電流ブロック層で埋め込んだ
埋め込み構造が広く用いられている。また、出射するレ
ーザ光の横モードを単一化させるためには、活性層の幅
を概ね２μｍ以下に抑える必要がある。したがって、埋
め込み構造の光素子を作製するには、幅２μｍ以下のメ
サストライプを形成する工程と、その両側に電流ブロッ
ク層を形成する埋め込み工程とが必要である。
ザ光を発生、増幅または変調させる活性層領域をメサス
トライプとし、その両側を電流ブロック層で埋め込んだ
埋め込み構造が広く用いられている。また、出射するレ
ーザ光の横モードを単一化させるためには、活性層の幅
を概ね２μｍ以下に抑える必要がある。したがって、埋
め込み構造の光素子を作製するには、幅２μｍ以下のメ
サストライプを形成する工程と、その両側に電流ブロッ
ク層を形成する埋め込み工程とが必要である。
【０００５】このような選択成長を用いて電流ブロック
層を有する埋め込み構造の光素子を作製する場合には、
主に次の２つの方法が用いられる。１つは、幅１０μｍ
程度以上の比較的広い開口幅を持つマスクを用いて選択
成長を行った後、成長領域の上にフォトリソグラフィに
より、誘電体からなる幅１〜２μｍ程度のストライプを
形成し、これをマスクとしてエッチングによりメサ構造
を形成した後、電流ブロック層を成長するものである。
もう一つは、幅１〜２μｍ程度の開口幅を持つマスクを
用いて選択成長するものであり、この場合、成長によっ
て（１１１）Ｂ面ファセットを側面とするメサ形状の活
性層領域が形成される。
層を有する埋め込み構造の光素子を作製する場合には、
主に次の２つの方法が用いられる。１つは、幅１０μｍ
程度以上の比較的広い開口幅を持つマスクを用いて選択
成長を行った後、成長領域の上にフォトリソグラフィに
より、誘電体からなる幅１〜２μｍ程度のストライプを
形成し、これをマスクとしてエッチングによりメサ構造
を形成した後、電流ブロック層を成長するものである。
もう一つは、幅１〜２μｍ程度の開口幅を持つマスクを
用いて選択成長するものであり、この場合、成長によっ
て（１１１）Ｂ面ファセットを側面とするメサ形状の活
性層領域が形成される。
【０００６】後者の方法では、生成される活性層メサ構
造の形状が非常に再現性に優れたものとなる。また、成
長により概ね幅１〜２μｍの活性層領域メサストライプ
が形成されているので、エッチングにより活性層幅を調
節する必要がなく、このまま電流ブロック層などの埋め
込み成長を行うことが可能となる。したがって、半導体
のエッチングによる結晶欠陥の導入がないことや、基板
内でのエッチング形状の分布による構造のばらつきがな
いといった利点を持つ。
造の形状が非常に再現性に優れたものとなる。また、成
長により概ね幅１〜２μｍの活性層領域メサストライプ
が形成されているので、エッチングにより活性層幅を調
節する必要がなく、このまま電流ブロック層などの埋め
込み成長を行うことが可能となる。したがって、半導体
のエッチングによる結晶欠陥の導入がないことや、基板
内でのエッチング形状の分布による構造のばらつきがな
いといった利点を持つ。
【０００７】以上の特徴により、このような従来方法を
用いることにより、均一性、再現性、信頼性に優れた光
素子の作製が可能となる。ただし、この方法で形成され
るメサ構造に埋め込み成長を施すには、幅１μｍ程度の
メサ上部のみに誘電体膜を形成する工程が必要となる。
しかし、通常のフォトリソグラフィの位置合わせでは、
このような誘電体膜の形成は非常に困難である。そこ
で、熱ＣＶＤにより形成されるＳｉＯ2 膜の厚さがメサ
上部と側面とで異なることを利用したセルフ・アライン
・プロセスが考案され(Sakata et al., Photon. Tech.
Lett., vol.8 No.2, 1996)、これにより幅１μｍ以下の
メサ上部のみにも誘電体膜を形成することが可能となっ
た。この方法では以下の工程が必要となる。
用いることにより、均一性、再現性、信頼性に優れた光
素子の作製が可能となる。ただし、この方法で形成され
るメサ構造に埋め込み成長を施すには、幅１μｍ程度の
メサ上部のみに誘電体膜を形成する工程が必要となる。
しかし、通常のフォトリソグラフィの位置合わせでは、
このような誘電体膜の形成は非常に困難である。そこ
で、熱ＣＶＤにより形成されるＳｉＯ2 膜の厚さがメサ
上部と側面とで異なることを利用したセルフ・アライン
・プロセスが考案され(Sakata et al., Photon. Tech.
Lett., vol.8 No.2, 1996)、これにより幅１μｍ以下の
メサ上部のみにも誘電体膜を形成することが可能となっ
た。この方法では以下の工程が必要となる。
【０００８】図５は、上記文献に開示されたセルフ・ア
ライン・プロセスによる製造工程を示す断面図である。
各工程は以下のとおりである。 （ａ）熱ＣＶＤを用いてＳｉＯ2 膜１０２を形成する工
程（すなわち、基板１０１上にメサ構造１０３を形成し
てから、全体をＳｉＯ2 膜１０２で被覆する。） （ｂ）エッチングによりメサ構造１０３の側面のＳｉＯ
2 膜１０２を除去する工程 （ｃ）フォトリソグラフィにより、メサ構造１０３を覆
うようにレジスト・ストライプ１０４を形成する工程 （ｄ）サイドエッチングにより、メサ構造１０３の両外
側のＳｉＯ2 膜１０２を除去する工程 （ｅ）レジスト・ストライプ１０４を除去する工程
ライン・プロセスによる製造工程を示す断面図である。
各工程は以下のとおりである。 （ａ）熱ＣＶＤを用いてＳｉＯ2 膜１０２を形成する工
程（すなわち、基板１０１上にメサ構造１０３を形成し
てから、全体をＳｉＯ2 膜１０２で被覆する。） （ｂ）エッチングによりメサ構造１０３の側面のＳｉＯ
2 膜１０２を除去する工程 （ｃ）フォトリソグラフィにより、メサ構造１０３を覆
うようにレジスト・ストライプ１０４を形成する工程 （ｄ）サイドエッチングにより、メサ構造１０３の両外
側のＳｉＯ2 膜１０２を除去する工程 （ｅ）レジスト・ストライプ１０４を除去する工程
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の製造工程においては、工程（ｂ）ではエッチ
ング速度およびエッチング時間を厳密に制御する必要が
あり、工程（ｃ）ではレジスト・ストライプ１０４のほ
ぼ中央にメサ構造１０３が位置するように、厳密に位置
合わせをする必要がある。したがって、選択成長で形成
された幅１μｍ程度のメサ構造上部のみに誘電体膜を形
成するには、多くの工程が必要であり、その中には高い
精度を要求するものも含まれるためスループットの向上
が困難である。本発明はこのような背景のもとに行われ
たものであり、上記工程を大幅に簡略化することがで
き、厳密なエッチングレートの管理やフォトリソグラフ
ィ時の位置合わせを必要としないにもかかわらず、再現
性、均一性およびスループットに優れた半導体光素子お
よびその製造方法を提供することである。
うな従来の製造工程においては、工程（ｂ）ではエッチ
ング速度およびエッチング時間を厳密に制御する必要が
あり、工程（ｃ）ではレジスト・ストライプ１０４のほ
ぼ中央にメサ構造１０３が位置するように、厳密に位置
合わせをする必要がある。したがって、選択成長で形成
された幅１μｍ程度のメサ構造上部のみに誘電体膜を形
成するには、多くの工程が必要であり、その中には高い
精度を要求するものも含まれるためスループットの向上
が困難である。本発明はこのような背景のもとに行われ
たものであり、上記工程を大幅に簡略化することがで
き、厳密なエッチングレートの管理やフォトリソグラフ
ィ時の位置合わせを必要としないにもかかわらず、再現
性、均一性およびスループットに優れた半導体光素子お
よびその製造方法を提供することである。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る半導体光素子は、半絶縁性の半
導体基板と、この半導体基板上に設けられかつ選択成長
によって形成された活性層を含むメサ構造と、このメサ
構造の上面およびこのメサ構造の片側の上記半導体基板
上に設けられた第１の導電型の半導体層、この第１の導
電型の半導体層上に設けられた第２の導電型の半導体
層、および、この第２の導電型の半導体層上に設けられ
た第１の導電型の半導体層からなる電流ブロック構造
と、上記メサ構造の片側に対するその反対側に、上記メ
サ構造と接して設けられた第２の導電型の半導体層とを
備える。
るために、本発明に係る半導体光素子は、半絶縁性の半
導体基板と、この半導体基板上に設けられかつ選択成長
によって形成された活性層を含むメサ構造と、このメサ
構造の上面およびこのメサ構造の片側の上記半導体基板
上に設けられた第１の導電型の半導体層、この第１の導
電型の半導体層上に設けられた第２の導電型の半導体
層、および、この第２の導電型の半導体層上に設けられ
た第１の導電型の半導体層からなる電流ブロック構造
と、上記メサ構造の片側に対するその反対側に、上記メ
サ構造と接して設けられた第２の導電型の半導体層とを
備える。
【００１１】また、上記電流ブロック構造は、上記メサ
構造の上面およびこのメサ構造の片側の上記半導体基板
上に設けられた第１の導電型の半導体層と、この第１の
導電型の半導体層上に設けられた半絶縁性の半導体層
と、から構成されていてもよい。また、上記電流ブロッ
ク構造は、上記メサ構造の上面に設けられかつこのメサ
構造の片側の上記半導体基板上に設けられた第１の導電
型の半導体層と、この第１の導電型の半導体層上に設け
られかつ酸化されたＡｌを含む層と、から構成されてい
てもよい。
構造の上面およびこのメサ構造の片側の上記半導体基板
上に設けられた第１の導電型の半導体層と、この第１の
導電型の半導体層上に設けられた半絶縁性の半導体層
と、から構成されていてもよい。また、上記電流ブロッ
ク構造は、上記メサ構造の上面に設けられかつこのメサ
構造の片側の上記半導体基板上に設けられた第１の導電
型の半導体層と、この第１の導電型の半導体層上に設け
られかつ酸化されたＡｌを含む層と、から構成されてい
てもよい。
【００１２】また、上記半導体光素子は、半導体レー
ザ、半導体光増幅器、または、半導体光変調器の何れか
であってもよい。また、上記半導体基板は、Ｆｅドープ
のＩｎＰからなり、上記第１の導電型の半導体層は、ｎ
型ＩｎＰからなり、上記第２の導電型の半導体層は、ｐ
型ＩｎＰからなるものでもよい。また、上記活性層は、
多重量子井戸構造を有するものでもよい。
ザ、半導体光増幅器、または、半導体光変調器の何れか
であってもよい。また、上記半導体基板は、Ｆｅドープ
のＩｎＰからなり、上記第１の導電型の半導体層は、ｎ
型ＩｎＰからなり、上記第２の導電型の半導体層は、ｐ
型ＩｎＰからなるものでもよい。また、上記活性層は、
多重量子井戸構造を有するものでもよい。
【００１３】一方、本発明に係る半導体光素子の製造方
法は、半絶縁性の半導体基板上に一対のマスクを形成し
てから、この一対のマスクの間に選択成長により活性層
を含むメサ構造を形成する第１の工程と、上記一対のマ
スクの一方を除去してから第１の導電型の半導体および
第２の導電型の半導体からなる電流ブロック構造を形成
する第２の工程と、上記一対のマスクの他方を除去して
から上記メサ構造と接するように第２の導電型の半導体
層を形成する第３の工程と、を有するものである。
法は、半絶縁性の半導体基板上に一対のマスクを形成し
てから、この一対のマスクの間に選択成長により活性層
を含むメサ構造を形成する第１の工程と、上記一対のマ
スクの一方を除去してから第１の導電型の半導体および
第２の導電型の半導体からなる電流ブロック構造を形成
する第２の工程と、上記一対のマスクの他方を除去して
から上記メサ構造と接するように第２の導電型の半導体
層を形成する第３の工程と、を有するものである。
【００１４】また、上記第２の工程は、上記一対のマス
クの一方を除去してから第１の導電型の半導体層および
半絶縁性の半導体層からなる電流ブロック構造を形成す
る工程であってもよい。また、上記第２の工程は、上記
一対のマスクの一方を除去してから第１の導電型の半導
体層およびＡｌを含む層からなる電流ブロック構造を形
成する工程であり、上記第３の工程は、上記一対のマス
クの他方を除去してから上記メサ構造と接するように第
２の導電型の半導体層を形成するとともに、上記Ａｌを
含む層を酸化させる工程であってもよい。
クの一方を除去してから第１の導電型の半導体層および
半絶縁性の半導体層からなる電流ブロック構造を形成す
る工程であってもよい。また、上記第２の工程は、上記
一対のマスクの一方を除去してから第１の導電型の半導
体層およびＡｌを含む層からなる電流ブロック構造を形
成する工程であり、上記第３の工程は、上記一対のマス
クの他方を除去してから上記メサ構造と接するように第
２の導電型の半導体層を形成するとともに、上記Ａｌを
含む層を酸化させる工程であってもよい。
【００１５】また、上記半導体光素子は、半導体レー
ザ、半導体光増幅器、または、半導体光変調器の何れか
であってもよい。また、上記半導体基板は、Ｆｅドープ
のＩｎＰからなり、上記第１の導電型の半導体層は、ｎ
型ＩｎＰからなり、上記第２の導電型の半導体層は、ｐ
型ＩｎＰからなるものでもよい。また、上記活性層は、
多重量子井戸構造を有するものでもよい。
ザ、半導体光増幅器、または、半導体光変調器の何れか
であってもよい。また、上記半導体基板は、Ｆｅドープ
のＩｎＰからなり、上記第１の導電型の半導体層は、ｎ
型ＩｎＰからなり、上記第２の導電型の半導体層は、ｐ
型ＩｎＰからなるものでもよい。また、上記活性層は、
多重量子井戸構造を有するものでもよい。
【００１６】
【発明の実施の形態】次に、本発明の一つの実施の形態
について説明する。本実施の形態は、活性層を含むメサ
構造の成長に用いたマスクを利用し、メサ構造の上部お
よび片側に第１および第２の導電型の半導体からなるサ
イリスタ構造の電流ブロック層を形成する。または、半
絶縁性半導体からなる電流ブロック層を形成するか、上
記マスクを利用してＡｌを含む層を形成してからその層
を酸化することにより電流ブロック層を形成する。
について説明する。本実施の形態は、活性層を含むメサ
構造の成長に用いたマスクを利用し、メサ構造の上部お
よび片側に第１および第２の導電型の半導体からなるサ
イリスタ構造の電流ブロック層を形成する。または、半
絶縁性半導体からなる電流ブロック層を形成するか、上
記マスクを利用してＡｌを含む層を形成してからその層
を酸化することにより電流ブロック層を形成する。
【００１７】このような本実施の形態は、従来のレーザ
に用いられている電流ブロック層構造とは大きく異な
り、活性層メサ上面にマスクを形成する必要がなくな
り、容易に埋め込み構造を形成することができる。ま
た、メサ構造の高さの影響を全く受けずに電流ブロック
構造を形成することができ、スポットサイズ変換レーザ
や変調器集積型レーザ等のメサ高さの異なる部分を有す
るデバイスの作製においても、従来以上の優れた均一性
および再現性を実現することができる。さらに、この製
造方法によって製造されるレーザは、電子およびホール
を活性層の両横から注入する、いわゆる横注入型レーザ
となるため、特に井戸層数が多い場合に問題となる各井
戸へのホールの不均一注入が起こらない利点をも有す
る。
に用いられている電流ブロック層構造とは大きく異な
り、活性層メサ上面にマスクを形成する必要がなくな
り、容易に埋め込み構造を形成することができる。ま
た、メサ構造の高さの影響を全く受けずに電流ブロック
構造を形成することができ、スポットサイズ変換レーザ
や変調器集積型レーザ等のメサ高さの異なる部分を有す
るデバイスの作製においても、従来以上の優れた均一性
および再現性を実現することができる。さらに、この製
造方法によって製造されるレーザは、電子およびホール
を活性層の両横から注入する、いわゆる横注入型レーザ
となるため、特に井戸層数が多い場合に問題となる各井
戸へのホールの不均一注入が起こらない利点をも有す
る。
【００１８】以下においては、光素子として半導体レー
ザを取り上げ、その構成および製造方法について説明す
る。
ザを取り上げ、その構成および製造方法について説明す
る。
【００１９】［第１の実施の形態］図１は、本発明の第
１の実施の形態を示す斜視図および断面図であり、図２
は図１の続きの工程を示す断面図である。まず、図１
（ａ）に示すように、表面が（１００）結晶面であるＦ
ｅドープの半絶縁性ＩｎＰからなる基板１上に、熱ＣＶ
Ｄによって厚さ１００ｎｍのＳｉＯ 2 膜を形成する。
１の実施の形態を示す斜視図および断面図であり、図２
は図１の続きの工程を示す断面図である。まず、図１
（ａ）に示すように、表面が（１００）結晶面であるＦ
ｅドープの半絶縁性ＩｎＰからなる基板１上に、熱ＣＶ
Ｄによって厚さ１００ｎｍのＳｉＯ 2 膜を形成する。
【００２０】次いで、図１（ｂ）に示すように、フォト
リソグラフィおよびＢＨＦによるエッチングにより、基
板１の＜０１１＞方向に幅５μｍ、間隔１．５μｍの２
本１組のＳｉＯ2 ストライプ・マスク（以下、マスク２
という）を３００μｍピッチで形成する。その後、上記
のようにパターニングされた基板１上にＭＯＶＰＥ法を
用い、ｎ型ＩｎＰからなるクラッド層３ａ（厚さ０．１
５μｍ、キャリア濃度１×１０18ｃｍ-3）を成長させ、
その上に波長組成１．１μｍ、厚さ６０ｎｍのＩｎＧａ
ＡｓＰからなるＳＣＨ（Separate Confinement Heteros
tructure）層３ｂを成長させる。
リソグラフィおよびＢＨＦによるエッチングにより、基
板１の＜０１１＞方向に幅５μｍ、間隔１．５μｍの２
本１組のＳｉＯ2 ストライプ・マスク（以下、マスク２
という）を３００μｍピッチで形成する。その後、上記
のようにパターニングされた基板１上にＭＯＶＰＥ法を
用い、ｎ型ＩｎＰからなるクラッド層３ａ（厚さ０．１
５μｍ、キャリア濃度１×１０18ｃｍ-3）を成長させ、
その上に波長組成１．１μｍ、厚さ６０ｎｍのＩｎＧａ
ＡｓＰからなるＳＣＨ（Separate Confinement Heteros
tructure）層３ｂを成長させる。
【００２１】さらにその上に、波長組成１．４μｍ、厚
さ５ｎｍ、圧縮歪１％、ＩｎＧａＡｓＰ井戸層、およ
び、波長組成１．１μｍ、厚さ１０ｎｍ、ＩｎＧａＡｓ
Ｐ障壁層を一層として７層積層させたＭＱＷ層３ｃ（発
光波長：１．３μｍ）を成長させる。その上には、波長
組成１．１μｍ、厚さ６０ｎｍのＩｎＧａＡｓＰからな
るＳＣＨ層３ｄを成長させ、その上にはｐ型ＩｎＰクラ
ッド層３ｅ（厚さ０．１μｍ、キャリア濃度７×１０17
ｃｍ-3）を成長させる。この結果、基板１上にはメサ構
造３ができあがる。その後、フォトリソグラフィとＢＨ
Ｆを用いたエッチングとにより、一対のマスク２のうち
片方を除去する。
さ５ｎｍ、圧縮歪１％、ＩｎＧａＡｓＰ井戸層、およ
び、波長組成１．１μｍ、厚さ１０ｎｍ、ＩｎＧａＡｓ
Ｐ障壁層を一層として７層積層させたＭＱＷ層３ｃ（発
光波長：１．３μｍ）を成長させる。その上には、波長
組成１．１μｍ、厚さ６０ｎｍのＩｎＧａＡｓＰからな
るＳＣＨ層３ｄを成長させ、その上にはｐ型ＩｎＰクラ
ッド層３ｅ（厚さ０．１μｍ、キャリア濃度７×１０17
ｃｍ-3）を成長させる。この結果、基板１上にはメサ構
造３ができあがる。その後、フォトリソグラフィとＢＨ
Ｆを用いたエッチングとにより、一対のマスク２のうち
片方を除去する。
【００２２】次いで、図２（ｃ）に示すように、ｎ型Ｉ
ｎＰからなる電流ブロック層４（厚さ０．３μｍ、キャ
リア濃度３×１０18ｃｍ-3）、ｐ型ＩｎＰからなる電流
ブロック層５（厚さ０．６μｍ、キャリア濃度６×１０
17ｃｍ-3）、ｎ型ＩｎＰからなる電流ブロック層６（厚
さ０．５μｍ、キャリア濃度３×１０18ｃｍ-3）を順に
成長させる。この際にマスク２が残っている側において
は、ＩｎＰ層は成長しない。
ｎＰからなる電流ブロック層４（厚さ０．３μｍ、キャ
リア濃度３×１０18ｃｍ-3）、ｐ型ＩｎＰからなる電流
ブロック層５（厚さ０．６μｍ、キャリア濃度６×１０
17ｃｍ-3）、ｎ型ＩｎＰからなる電流ブロック層６（厚
さ０．５μｍ、キャリア濃度３×１０18ｃｍ-3）を順に
成長させる。この際にマスク２が残っている側において
は、ＩｎＰ層は成長しない。
【００２３】次いで、図２（ｄ）に示すように、図２
（ｃ）における成長後、残っている方のＳｉＯ2 マスク
２を除去してから、ｐ型ＩｎＰからなる埋め込み層７
（厚さ３μｍ、キャリア濃度１×１０18ｃｍ-3）を成長
させ、その上にｐ型ＩｎＧａＡｓからなるコンタクト層
８（厚さ０．３μｍ、キャリア濃度５×１０18ｃｍ-3）
を成長させる。
（ｃ）における成長後、残っている方のＳｉＯ2 マスク
２を除去してから、ｐ型ＩｎＰからなる埋め込み層７
（厚さ３μｍ、キャリア濃度１×１０18ｃｍ-3）を成長
させ、その上にｐ型ＩｎＧａＡｓからなるコンタクト層
８（厚さ０．３μｍ、キャリア濃度５×１０18ｃｍ-3）
を成長させる。
【００２４】次いで、図２（ｅ）に示すように、フォト
リソグラフィおよびエッチングにより電流ブロック層４
に達する深さの溝１２を形成する。そして、その上から
熱ＣＶＤによりＳｉＯ2 を堆積させ、コンタクト層８の
表面および溝１２の側面をＳｉＯ2 膜９で覆う。その
後、フォトリソグラフィおよびＢＨＦによるエッチング
によって溝１２の底部におけるＳｉＯ2 膜９を除去する
とともに、コンタクト層８上の一部のＳｉＯ2 膜９を除
去する。こうしてＳｉＯ2 膜９を除去した部分にｐ側電
極１０およびｎ側電極１１を形成することにより、レー
ザ構造が完成する。
リソグラフィおよびエッチングにより電流ブロック層４
に達する深さの溝１２を形成する。そして、その上から
熱ＣＶＤによりＳｉＯ2 を堆積させ、コンタクト層８の
表面および溝１２の側面をＳｉＯ2 膜９で覆う。その
後、フォトリソグラフィおよびＢＨＦによるエッチング
によって溝１２の底部におけるＳｉＯ2 膜９を除去する
とともに、コンタクト層８上の一部のＳｉＯ2 膜９を除
去する。こうしてＳｉＯ2 膜９を除去した部分にｐ側電
極１０およびｎ側電極１１を形成することにより、レー
ザ構造が完成する。
【００２５】以上のとおり本実施の形態に係る製造方法
は、メサ構造３の上部に誘電体膜を形成する必要がな
く、容易に埋め込み構造を形成することができる。ま
た、メサ構造３の高さの影響を全く受けずに電流ブロッ
ク構造を形成することがきる。さらに、本実施の形態の
レーザは、電子とホールが活性層の横方向から注入され
る（ホール注入方向１３，電子注入方向１４）、いわゆ
る横注入型レーザを構成している。そのため、各井戸へ
のホールの不均一注入が起こらないという利点がある。
は、メサ構造３の上部に誘電体膜を形成する必要がな
く、容易に埋め込み構造を形成することができる。ま
た、メサ構造３の高さの影響を全く受けずに電流ブロッ
ク構造を形成することがきる。さらに、本実施の形態の
レーザは、電子とホールが活性層の横方向から注入され
る（ホール注入方向１３，電子注入方向１４）、いわゆ
る横注入型レーザを構成している。そのため、各井戸へ
のホールの不均一注入が起こらないという利点がある。
【００２６】次に、本発明の第２の実施の形態である半
導体レーザについて説明する。
導体レーザについて説明する。
【００２７】［第２の実施の形態］図３は、本発明の第
２の実施の形態を示す断面図である。まず、第１の実施
の形態と同じ工程（図１（ａ），（ｂ））により、Ｆｅ
をドープした半絶縁性ＩｎＰからなる基板１上に活性層
を含むメサ構造３を選択成長によって形成する。
２の実施の形態を示す断面図である。まず、第１の実施
の形態と同じ工程（図１（ａ），（ｂ））により、Ｆｅ
をドープした半絶縁性ＩｎＰからなる基板１上に活性層
を含むメサ構造３を選択成長によって形成する。
【００２８】次いで、図３（ｃ’）に示すように、フォ
トリソグラフィとＢＨＦを用いたエッチングとにより、
一対のマスク２のうちの片方を除去する。続いてｎ型Ｉ
ｎＰからなる電流ブロック層４（厚さ０．３μｍ、キャ
リア濃度３×１０18ｃｍ-3）、Ｆｅドープ半絶縁性Ｉｎ
Ｐからなる電流ブロック層５ａ（厚さ１．０μｍ）、ア
ンドープＩｎＰ層６ａ（厚さ０．２μｍ）を順に成長さ
せる。この際にマスクが残っている側にはＩｎＰ層は成
長しない。アンドープＩｎＰ層６ａは、電流ブロック層
５ａと後述のｐ型ＩｎＰからなる埋め込み層７との接触
を防ぐために設けられており、これにより電流ブロック
層５ａのドーパントであるＦｅと埋め込み層７のドーパ
ントであるＺｎとの相互拡散を防止することができる。
電流ブロック層５ａのドーパントとして、Ｚｎとの相互
拡散がほとんどなくかつ半絶縁性を実現するドーパント
（例えば、Ｒｕ等）を用いる場合は、アンドープＩｎＰ
層６ａは不要となる。
トリソグラフィとＢＨＦを用いたエッチングとにより、
一対のマスク２のうちの片方を除去する。続いてｎ型Ｉ
ｎＰからなる電流ブロック層４（厚さ０．３μｍ、キャ
リア濃度３×１０18ｃｍ-3）、Ｆｅドープ半絶縁性Ｉｎ
Ｐからなる電流ブロック層５ａ（厚さ１．０μｍ）、ア
ンドープＩｎＰ層６ａ（厚さ０．２μｍ）を順に成長さ
せる。この際にマスクが残っている側にはＩｎＰ層は成
長しない。アンドープＩｎＰ層６ａは、電流ブロック層
５ａと後述のｐ型ＩｎＰからなる埋め込み層７との接触
を防ぐために設けられており、これにより電流ブロック
層５ａのドーパントであるＦｅと埋め込み層７のドーパ
ントであるＺｎとの相互拡散を防止することができる。
電流ブロック層５ａのドーパントとして、Ｚｎとの相互
拡散がほとんどなくかつ半絶縁性を実現するドーパント
（例えば、Ｒｕ等）を用いる場合は、アンドープＩｎＰ
層６ａは不要となる。
【００２９】次いで、図３（ｄ’）に示すように、残っ
ている方のマスク２を除去してから、ｐ型ＩｎＰからな
る埋め込み層７（厚さ３μｍ、キャリア濃度１×１０18
ｃｍ -3）およびｐ型ＩｎＧａＡｓからなるコンタクト層
８（厚さ０．３μｍ、キャリア濃度５×１０18ｃｍ-3）
を成長させる。
ている方のマスク２を除去してから、ｐ型ＩｎＰからな
る埋め込み層７（厚さ３μｍ、キャリア濃度１×１０18
ｃｍ -3）およびｐ型ＩｎＧａＡｓからなるコンタクト層
８（厚さ０．３μｍ、キャリア濃度５×１０18ｃｍ-3）
を成長させる。
【００３０】次いで、図３（ｅ’）に示すように、第１
の実施の形態と同様にエッチングにより電流ブロック層
４に達する深さの溝１２を形成してから、ＳｉＯ2 膜９
を堆積し、エッチングによるＳｉＯ2 膜９の開口とｐ側
電極１０およびｎ側電極１１の形成とを経て、レーザ構
造が完成する。
の実施の形態と同様にエッチングにより電流ブロック層
４に達する深さの溝１２を形成してから、ＳｉＯ2 膜９
を堆積し、エッチングによるＳｉＯ2 膜９の開口とｐ側
電極１０およびｎ側電極１１の形成とを経て、レーザ構
造が完成する。
【００３１】この場合においても第１の実施の形態と同
様に、埋め込み構造形成が容易、メサ高さの影響を受け
ない、横注入型による井戸間のホール不均一注入の解消
といった利点を有する。また、本実施の形態では電流ブ
ロック層５ａに半絶縁性のＩｎＰを用いているため、電
流ブロック層の静電容量を大幅に減少させることができ
る。このため、変調の高速化やアナログ用レーザに求め
られる低歪化に非常に有利である。
様に、埋め込み構造形成が容易、メサ高さの影響を受け
ない、横注入型による井戸間のホール不均一注入の解消
といった利点を有する。また、本実施の形態では電流ブ
ロック層５ａに半絶縁性のＩｎＰを用いているため、電
流ブロック層の静電容量を大幅に減少させることができ
る。このため、変調の高速化やアナログ用レーザに求め
られる低歪化に非常に有利である。
【００３２】次に、本発明の第３の実施の形態である半
導体レーザについて説明する。
導体レーザについて説明する。
【００３３】［第３の実施の形態］図４は、本発明の第
３の実施の形態を示す断面図である。まず、第１，２の
実施の形態と同じ工程（図１（ａ），（ｂ））により、
Ｆｅドープの半絶縁性ＩｎＰからなる基板１上に活性層
を含むメサ構造３を選択成長によって形成する。
３の実施の形態を示す断面図である。まず、第１，２の
実施の形態と同じ工程（図１（ａ），（ｂ））により、
Ｆｅドープの半絶縁性ＩｎＰからなる基板１上に活性層
を含むメサ構造３を選択成長によって形成する。
【００３４】次いで、図４（ｃ”）に示すように、フォ
トリソグラフィとＢＨＦを用いたエッチングとにより、
一対のマスク２のうちの片方を除去する。続いて、ｎ型
ＩｎＰからなる電流ブロック層４（厚さ０．３μｍ、キ
ャリア濃度３×１０18ｃｍ-3）、ＩｎＡｌＡｓ層５ｂ
（厚さ０．１μｍ）、アンドープＩｎＰ層６ａ（厚さ
０．２μｍ）を順に成長させる。この際にマスク２が残
っている側にはＩｎＰ層は成長しない。アンドープＩｎ
Ｐ層６ａは、電流ブロック層の成長と後述の埋め込み層
の成長との間に行われるＳｉＯ2 （マスク２）除去のプ
ロセス時に、ＩｎＡｌＡｓ層５ｂの表面酸化を防ぐため
に設けられたものである。したがって、この層はアンド
ープＩｎＰ以外にｎ型ＩｎＰまたはｐ型ＩｎＰを用いて
もよく、またＡｌを含まない層であれば、ＩｎＰ以外の
層を用いてもよい。
トリソグラフィとＢＨＦを用いたエッチングとにより、
一対のマスク２のうちの片方を除去する。続いて、ｎ型
ＩｎＰからなる電流ブロック層４（厚さ０．３μｍ、キ
ャリア濃度３×１０18ｃｍ-3）、ＩｎＡｌＡｓ層５ｂ
（厚さ０．１μｍ）、アンドープＩｎＰ層６ａ（厚さ
０．２μｍ）を順に成長させる。この際にマスク２が残
っている側にはＩｎＰ層は成長しない。アンドープＩｎ
Ｐ層６ａは、電流ブロック層の成長と後述の埋め込み層
の成長との間に行われるＳｉＯ2 （マスク２）除去のプ
ロセス時に、ＩｎＡｌＡｓ層５ｂの表面酸化を防ぐため
に設けられたものである。したがって、この層はアンド
ープＩｎＰ以外にｎ型ＩｎＰまたはｐ型ＩｎＰを用いて
もよく、またＡｌを含まない層であれば、ＩｎＰ以外の
層を用いてもよい。
【００３５】次いで、図４（ｄ”）に示すように、残っ
ている方のマスク２を除去してから、ｐ型ＩｎＰからな
る埋め込み層７（厚さ３μｍ、キャリア濃度１×１０18
ｃｍ -3）およびｐ型ＩｎＧａＡｓからなるコンタクト層
８（厚さ０．３μｍ、キャリア濃度５×１０18ｃｍ-3）
を成長させる。
ている方のマスク２を除去してから、ｐ型ＩｎＰからな
る埋め込み層７（厚さ３μｍ、キャリア濃度１×１０18
ｃｍ -3）およびｐ型ＩｎＧａＡｓからなるコンタクト層
８（厚さ０．３μｍ、キャリア濃度５×１０18ｃｍ-3）
を成長させる。
【００３６】次いで、図４（ｅ”）に示すように、エッ
チングにより電流ブロック層４に達する深さの溝１２を
形成する。この後、水蒸気を含むＮ2 雰囲気中で６７０
℃、２０分間の酸化工程を行う。ＩｎＡｌＡｓ層５ｂは
Ａｌを含むため、溝１２の側面から内部に向かって酸化
し、酸化されたＡｌを含む電流ブロック層５ｃが形成さ
れる。一方、他の層はＡｌを含んでいないため、酸化さ
れることはない。
チングにより電流ブロック層４に達する深さの溝１２を
形成する。この後、水蒸気を含むＮ2 雰囲気中で６７０
℃、２０分間の酸化工程を行う。ＩｎＡｌＡｓ層５ｂは
Ａｌを含むため、溝１２の側面から内部に向かって酸化
し、酸化されたＡｌを含む電流ブロック層５ｃが形成さ
れる。一方、他の層はＡｌを含んでいないため、酸化さ
れることはない。
【００３７】次いで、図４（ｆ”）に示すように、第
１，２の実施の形態と同様に、ＳｉＯ 2 膜９を堆積し、
エッチングによるＳｉＯ2 膜９の開口とｐ側電極１０お
よびｎ側電極１１の形成を経て、レーザ構造が完成す
る。
１，２の実施の形態と同様に、ＳｉＯ 2 膜９を堆積し、
エッチングによるＳｉＯ2 膜９の開口とｐ側電極１０お
よびｎ側電極１１の形成を経て、レーザ構造が完成す
る。
【００３８】以上のとおり本実施の形態においても、第
１，２の実施の形態と同様に、埋め込み構造形成が容
易、メサ構造の高さの影響を受けない、横注入型による
井戸間のホール不均一注入の解消といった利点を有す
る。また、本実施の形態では電流ブロック層に酸化Ｉｎ
ＡｌＡｓ層を用いている。この膜は絶縁体であるため、
非常に耐圧が高く、高温動作時や高出力時にも優れた電
流ブロック効果を示す。
１，２の実施の形態と同様に、埋め込み構造形成が容
易、メサ構造の高さの影響を受けない、横注入型による
井戸間のホール不均一注入の解消といった利点を有す
る。また、本実施の形態では電流ブロック層に酸化Ｉｎ
ＡｌＡｓ層を用いている。この膜は絶縁体であるため、
非常に耐圧が高く、高温動作時や高出力時にも優れた電
流ブロック効果を示す。
【００３９】なお、本実施の形態は、上述の形態に限定
されるものではなく、その要旨を逸脱しない範囲で各種
の変形が可能である。例えば、上記の例では活性層成長
に用いたマスクの片方を除去した後、ｎ型ＩｎＰおよび
電流ブロック層を成長してから、残りのマスクを除去し
てｐ型ＩｎＰ埋め込み層を形成しているが、この伝導型
を反転し、ｐ型ＩｎＰ電流ブロック層を成長した後、ｎ
型ＩｎＰ埋め込み層を形成する構造としてもよい。
されるものではなく、その要旨を逸脱しない範囲で各種
の変形が可能である。例えば、上記の例では活性層成長
に用いたマスクの片方を除去した後、ｎ型ＩｎＰおよび
電流ブロック層を成長してから、残りのマスクを除去し
てｐ型ＩｎＰ埋め込み層を形成しているが、この伝導型
を反転し、ｐ型ＩｎＰ電流ブロック層を成長した後、ｎ
型ＩｎＰ埋め込み層を形成する構造としてもよい。
【００４０】また、第２，３の実施の形態を組み合わ
せ、活性層メサの片脇にＩｎＡｌＡｓ層とＦｅドープ半
絶縁性ＩｎＰ層を積層し、後にＩｎＡｌＡｓを酸化さ
せ、半絶縁性ＩｎＰ層と酸化ＡｌＩｎＡｓ層の両者を電
流ブロック層として用いることもできる。これにより、
低容量かつ耐圧、高温特性の点でも非常に優れた半導体
レーザを実現することができる。
せ、活性層メサの片脇にＩｎＡｌＡｓ層とＦｅドープ半
絶縁性ＩｎＰ層を積層し、後にＩｎＡｌＡｓを酸化さ
せ、半絶縁性ＩｎＰ層と酸化ＡｌＩｎＡｓ層の両者を電
流ブロック層として用いることもできる。これにより、
低容量かつ耐圧、高温特性の点でも非常に優れた半導体
レーザを実現することができる。
【００４１】また、上記の例ではＩｎＰ基板上のＩｎＧ
ａＡｓＰ系およびＩｎＡｌＧａＡｓ系レーザ、ＧａＡｓ
基板上のＩｎＧａＡｓＰ系レーザについて説明したが、
活性層にＩｎＧａＡｌＰ、ＩｎＧａＮＡｓその他の材料
系を用いてもよく、さらに基板もＩｎＰ、ＧａＡｓに限
定されず、ＧａＮ基板上のＡｌＩｎＧａＮ系レーザなど
にも適応可能である。また、本発明は半導体レーザのみ
でなく半導体光増幅器、半導体光変調器およびそれらを
組み合わせた光集積素子などの様々な光素子に適用可能
である。
ａＡｓＰ系およびＩｎＡｌＧａＡｓ系レーザ、ＧａＡｓ
基板上のＩｎＧａＡｓＰ系レーザについて説明したが、
活性層にＩｎＧａＡｌＰ、ＩｎＧａＮＡｓその他の材料
系を用いてもよく、さらに基板もＩｎＰ、ＧａＡｓに限
定されず、ＧａＮ基板上のＡｌＩｎＧａＮ系レーザなど
にも適応可能である。また、本発明は半導体レーザのみ
でなく半導体光増幅器、半導体光変調器およびそれらを
組み合わせた光集積素子などの様々な光素子に適用可能
である。
【００４２】
【発明の効果】以上説明したように本発明によれば、メ
サ構造の上面に誘電体膜を形成する必要がないため、厳
密なエッチングレートの管理やフォトリソグラフィ時の
位置合わせをすることなく、選択成長により形成した活
性層を含むメサ構造に対して容易に電流ブロック構造を
有する埋め込み構造を形成できる。また、高いスループ
ットで再現性、均一性良く半導体光素子を製造すること
ができる。さらに、スポットサイズ変換器集積レーザダ
イオード等のように、メサ高さの異なる部分を有するデ
バイスの作製においても従来以上の優れた均一性、再現
性を実現することができる。
サ構造の上面に誘電体膜を形成する必要がないため、厳
密なエッチングレートの管理やフォトリソグラフィ時の
位置合わせをすることなく、選択成長により形成した活
性層を含むメサ構造に対して容易に電流ブロック構造を
有する埋め込み構造を形成できる。また、高いスループ
ットで再現性、均一性良く半導体光素子を製造すること
ができる。さらに、スポットサイズ変換器集積レーザダ
イオード等のように、メサ高さの異なる部分を有するデ
バイスの作製においても従来以上の優れた均一性、再現
性を実現することができる。
【図１】 本発明の第１の実施の形態（半導体レ−ザ）
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図２】 図１の続きの工程を示す断面図である。
【図３】 本発明の第２の実施の形態（半導体レ−ザ）
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図４】 本発明の第３の実施の形態（半導体レ−ザ）
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図５】 従来例による製造工程であり、選択成長によ
って形成された活性層を含むメサ構造の上面のみに誘電
体膜を形成する工程を示す断面図である。
って形成された活性層を含むメサ構造の上面のみに誘電
体膜を形成する工程を示す断面図である。
１…基板、２…マスク、３…メサ構造、４…電流ブロッ
ク層（ｎ型ＩｎＰ）、５…電流ブロック層（ｐ型Ｉｎ
Ｐ）、５ａ…電流ブロック層（Ｆｅドープ半絶縁性Ｉｎ
Ｐ）、５ｂ…ＩｎＡｌＡｓ層、５ｃ…電流ブロック層
（酸化されたＩｎＡｌＡｓ）６…電流ブロック層（ｎ型
ＩｎＰ）、６ａ…アンドープＩｎＰ層、７…埋め込み
層、８…コンタクト層、９…ＳｉＯ2 膜、１０…ｐ側電
極、１１…ｎ側電極、１２…溝、１３…ホール注入方
向、１４…電子注入方向。
ク層（ｎ型ＩｎＰ）、５…電流ブロック層（ｐ型Ｉｎ
Ｐ）、５ａ…電流ブロック層（Ｆｅドープ半絶縁性Ｉｎ
Ｐ）、５ｂ…ＩｎＡｌＡｓ層、５ｃ…電流ブロック層
（酸化されたＩｎＡｌＡｓ）６…電流ブロック層（ｎ型
ＩｎＰ）、６ａ…アンドープＩｎＰ層、７…埋め込み
層、８…コンタクト層、９…ＳｉＯ2 膜、１０…ｐ側電
極、１１…ｎ側電極、１２…溝、１３…ホール注入方
向、１４…電子注入方向。
Claims (12)
- 【請求項１】 半絶縁性の半導体基板と、 この半導体基板上に設けられかつ選択成長によって形成
された活性層を含むメサ構造と、 このメサ構造の上面およびこのメサ構造の片側の前記半
導体基板上に設けられた第１の導電型の半導体層、この
第１の導電型の半導体層上に設けられた第２の導電型の
半導体層、および、この第２の導電型の半導体層上に設
けられた第１の導電型の半導体層からなる電流ブロック
構造と、 前記メサ構造の片側に対するその反対側に、前記メサ構
造と接して設けられた第２の導電型の半導体層とを備え
たことを特徴とする半導体光素子。 - 【請求項２】 請求項１において、 前記電流ブロック構造は、前記メサ構造の上面およびこ
のメサ構造の片側の前記半導体基板上に設けられた第１
の導電型の半導体層と、この第１の導電型の半導体層上
に設けられた半絶縁性の半導体層と、からなることを特
徴とする半導体光素子。 - 【請求項３】 請求項１において、 前記電流ブロック構造は、前記メサ構造の上面に設けら
れかつこのメサ構造の片側の前記半導体基板上に設けら
れた第１の導電型の半導体層と、この第１の導電型の半
導体層上に設けられかつ酸化されたＡｌを含む層と、か
らなることを特徴とする半導体光素子。 - 【請求項４】 請求項１ないし３の何れか一項におい
て、 前記半導体光素子は、半導体レーザ、半導体光増幅器、
または、半導体光変調器の何れかであることを特徴とす
る半導体光素子。 - 【請求項５】 請求項１ないし３の何れか一項におい
て、 前記半導体基板は、ＦｅドープのＩｎＰからなり、 前記第１の導電型の半導体層は、ｎ型ＩｎＰからなり、 前記第２の導電型の半導体層は、ｐ型ＩｎＰからなるこ
とを特徴とする半導体光素子。 - 【請求項６】 請求項１ないし３の何れか一項におい
て、 前記活性層は、多重量子井戸構造を有することを特徴と
する半導体光素子。 - 【請求項７】 半絶縁性の半導体基板上に一対のマスク
を形成してから、この一対のマスクの間に選択成長によ
り活性層を含むメサ構造を形成する第１の工程と、 前記一対のマスクの一方を除去してから第１の導電型の
半導体および第２の導電型の半導体からなる電流ブロッ
ク構造を形成する第２の工程と、 前記一対のマスクの他方を除去してから前記メサ構造と
接するように第２の導電型の半導体層を形成する第３の
工程とを有することを特徴とする半導体光素子の製造方
法。 - 【請求項８】 請求項７において、 前記第２の工程は、前記一対のマスクの一方を除去して
から第１の導電型の半導体層および半絶縁性の半導体層
からなる電流ブロック構造を形成する工程であること特
徴とする半導体光素子の製造方法。 - 【請求項９】 請求項７において、 前記第２の工程は、前記一対のマスクの一方を除去して
から第１の導電型の半導体層およびＡｌを含む層からな
る電流ブロック構造を形成する工程であり、 前記第３の工程は、前記一対のマスクの他方を除去して
から前記メサ構造と接するように第２の導電型の半導体
層を形成するとともに、前記Ａｌを含む層を酸化させる
工程であること特徴とする半導体光素子の製造方法。 - 【請求項１０】 請求項７ないし９の何れか一項におい
て、 前記半導体光素子は、半導体レーザ、半導体光増幅器、
または、半導体光変調器の何れかであることを特徴とす
る半導体光素子の製造方法。 - 【請求項１１】 請求項７ないし９の何れか一項におい
て、 前記半導体基板は、ＦｅドープのＩｎＰからなり、 前記第１の導電型の半導体層は、ｎ型ＩｎＰからなり、 前記第２の導電型の半導体層は、ｐ型ＩｎＰからなるこ
とを特徴とする半導体光素子の製造方法。 - 【請求項１２】 請求項７ないし９の何れか一項におい
て、 前記活性層は、多重量子井戸構造を有することを特徴と
する半導体光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07679199A JP3317271B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体光素子およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07679199A JP3317271B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体光素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277857A true JP2000277857A (ja) | 2000-10-06 |
| JP3317271B2 JP3317271B2 (ja) | 2002-08-26 |
Family
ID=13615460
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07679199A Expired - Fee Related JP3317271B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体光素子およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3317271B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002344087A (ja) * | 2001-05-11 | 2002-11-29 | Nippon Telegr & Teleph Corp <Ntt> | 半絶縁性ＩｎＰ基板及び半導体光素子並びに半導体薄膜形成法 |
| JP2003060310A (ja) * | 2001-08-21 | 2003-02-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体光素子及びその製造方法 |
| JP2005064512A (ja) * | 2003-08-13 | 2005-03-10 | Samsung Electronics Co Ltd | 集積光学装置及びその製造方法 |
| JP2018152436A (ja) * | 2017-03-10 | 2018-09-27 | 住友電気工業株式会社 | 半導体レーザ |
| JP2018152430A (ja) * | 2017-03-10 | 2018-09-27 | 住友電気工業株式会社 | 半導体レーザ |
Citations (3)
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1999
- 1999-03-19 JP JP07679199A patent/JP3317271B2/ja not_active Expired - Fee Related
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