JP2000277857A - 半導体光素子およびその製造方法 - Google Patents
半導体光素子およびその製造方法Info
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- JP2000277857A JP2000277857A JP11076791A JP7679199A JP2000277857A JP 2000277857 A JP2000277857 A JP 2000277857A JP 11076791 A JP11076791 A JP 11076791A JP 7679199 A JP7679199 A JP 7679199A JP 2000277857 A JP2000277857 A JP 2000277857A
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- semiconductor layer
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Abstract
(57)【要約】
【課題】 再現性、均一性およびスループットの向上を
図る。 【解決手段】 半絶縁性の半導体基板(基板1)と、こ
の半導体基板上に設けられかつ選択成長によって形成さ
れた活性層を含むメサ構造3と、このメサ構造の上面お
よびこのメサ構造の片側の上記半導体基板上に設けられ
た第1の導電型の半導体層(電流ブロック層4)、この
第1の導電型の半導体層上に設けられた第2の導電型の
半導体層(電流ブロック層5)、および、この第2の導
電型の半導体層上に設けられた第1の導電型の半導体層
(電流ブロック層6)からなる電流ブロック構造と、上
記メサ構造の片側に対するその反対側に、上記メサ構造
と接して設けられた第2の導電型の半導体層(埋め込み
層7)とを備える。
図る。 【解決手段】 半絶縁性の半導体基板(基板1)と、こ
の半導体基板上に設けられかつ選択成長によって形成さ
れた活性層を含むメサ構造3と、このメサ構造の上面お
よびこのメサ構造の片側の上記半導体基板上に設けられ
た第1の導電型の半導体層(電流ブロック層4)、この
第1の導電型の半導体層上に設けられた第2の導電型の
半導体層(電流ブロック層5)、および、この第2の導
電型の半導体層上に設けられた第1の導電型の半導体層
(電流ブロック層6)からなる電流ブロック構造と、上
記メサ構造の片側に対するその反対側に、上記メサ構造
と接して設けられた第2の導電型の半導体層(埋め込み
層7)とを備える。
Description
【0001】
【発明の属する技術分野】本発明は、半導体光素子およ
びその製造方法に関し、特に光通信システムの主構成要
素となる半導体レーザ、半導体光増幅器、半導体光変調
器およびそれらを組み合わせた光集積素子等の半導体光
素子およびその製造方法に関するものである。
びその製造方法に関し、特に光通信システムの主構成要
素となる半導体レーザ、半導体光増幅器、半導体光変調
器およびそれらを組み合わせた光集積素子等の半導体光
素子およびその製造方法に関するものである。
【0002】
【従来の技術】有機金属気相エピタキシャル成長法(以
下、MOVPE:Metal Organic Vapor Phase Epitaxy
という)等の気相エピタキシャル成長方法は、薄膜成長
時の膜厚の制御性、ウエハ面内での膜厚、電気的、光学
的特性の均一性、同一結晶成長条件下でのウエハ間の再
現性に優れている。そのため、特に化合物半導体の電子
デバイスおよび光デバイスの成長方法としてよく用いら
れている。
下、MOVPE:Metal Organic Vapor Phase Epitaxy
という)等の気相エピタキシャル成長方法は、薄膜成長
時の膜厚の制御性、ウエハ面内での膜厚、電気的、光学
的特性の均一性、同一結晶成長条件下でのウエハ間の再
現性に優れている。そのため、特に化合物半導体の電子
デバイスおよび光デバイスの成長方法としてよく用いら
れている。
【0003】MOVPEによる結晶成長では、基板の一
部に誘電体膜等でマスクを形成することにより、結晶成
長を抑制する。すなわち、マスクの幅によって選択成長
領域(マスクの開口部)での混晶半導体の組成および成
長速度を変化させる。特に多重量子井戸(以下、MQ
W:Multiple Quantum Wellという)構造では、各層の組
成のみでなく井戸層の厚さによってもバンドギャップが
変化するため、バンドギャップのマスク幅依存性が大き
い。したがって、これを利用して光の導波方向でマスク
幅を変化させることにより、レーザと光変調器を同時に
成長する光集積素子等が作製されている。
部に誘電体膜等でマスクを形成することにより、結晶成
長を抑制する。すなわち、マスクの幅によって選択成長
領域(マスクの開口部)での混晶半導体の組成および成
長速度を変化させる。特に多重量子井戸(以下、MQ
W:Multiple Quantum Wellという)構造では、各層の組
成のみでなく井戸層の厚さによってもバンドギャップが
変化するため、バンドギャップのマスク幅依存性が大き
い。したがって、これを利用して光の導波方向でマスク
幅を変化させることにより、レーザと光変調器を同時に
成長する光集積素子等が作製されている。
【0004】一方、半導体光素子の構造としては、レー
ザ光を発生、増幅または変調させる活性層領域をメサス
トライプとし、その両側を電流ブロック層で埋め込んだ
埋め込み構造が広く用いられている。また、出射するレ
ーザ光の横モードを単一化させるためには、活性層の幅
を概ね2μm以下に抑える必要がある。したがって、埋
め込み構造の光素子を作製するには、幅2μm以下のメ
サストライプを形成する工程と、その両側に電流ブロッ
ク層を形成する埋め込み工程とが必要である。
ザ光を発生、増幅または変調させる活性層領域をメサス
トライプとし、その両側を電流ブロック層で埋め込んだ
埋め込み構造が広く用いられている。また、出射するレ
ーザ光の横モードを単一化させるためには、活性層の幅
を概ね2μm以下に抑える必要がある。したがって、埋
め込み構造の光素子を作製するには、幅2μm以下のメ
サストライプを形成する工程と、その両側に電流ブロッ
ク層を形成する埋め込み工程とが必要である。
【0005】このような選択成長を用いて電流ブロック
層を有する埋め込み構造の光素子を作製する場合には、
主に次の2つの方法が用いられる。1つは、幅10μm
程度以上の比較的広い開口幅を持つマスクを用いて選択
成長を行った後、成長領域の上にフォトリソグラフィに
より、誘電体からなる幅1〜2μm程度のストライプを
形成し、これをマスクとしてエッチングによりメサ構造
を形成した後、電流ブロック層を成長するものである。
もう一つは、幅1〜2μm程度の開口幅を持つマスクを
用いて選択成長するものであり、この場合、成長によっ
て(111)B面ファセットを側面とするメサ形状の活
性層領域が形成される。
層を有する埋め込み構造の光素子を作製する場合には、
主に次の2つの方法が用いられる。1つは、幅10μm
程度以上の比較的広い開口幅を持つマスクを用いて選択
成長を行った後、成長領域の上にフォトリソグラフィに
より、誘電体からなる幅1〜2μm程度のストライプを
形成し、これをマスクとしてエッチングによりメサ構造
を形成した後、電流ブロック層を成長するものである。
もう一つは、幅1〜2μm程度の開口幅を持つマスクを
用いて選択成長するものであり、この場合、成長によっ
て(111)B面ファセットを側面とするメサ形状の活
性層領域が形成される。
【0006】後者の方法では、生成される活性層メサ構
造の形状が非常に再現性に優れたものとなる。また、成
長により概ね幅1〜2μmの活性層領域メサストライプ
が形成されているので、エッチングにより活性層幅を調
節する必要がなく、このまま電流ブロック層などの埋め
込み成長を行うことが可能となる。したがって、半導体
のエッチングによる結晶欠陥の導入がないことや、基板
内でのエッチング形状の分布による構造のばらつきがな
いといった利点を持つ。
造の形状が非常に再現性に優れたものとなる。また、成
長により概ね幅1〜2μmの活性層領域メサストライプ
が形成されているので、エッチングにより活性層幅を調
節する必要がなく、このまま電流ブロック層などの埋め
込み成長を行うことが可能となる。したがって、半導体
のエッチングによる結晶欠陥の導入がないことや、基板
内でのエッチング形状の分布による構造のばらつきがな
いといった利点を持つ。
【0007】以上の特徴により、このような従来方法を
用いることにより、均一性、再現性、信頼性に優れた光
素子の作製が可能となる。ただし、この方法で形成され
るメサ構造に埋め込み成長を施すには、幅1μm程度の
メサ上部のみに誘電体膜を形成する工程が必要となる。
しかし、通常のフォトリソグラフィの位置合わせでは、
このような誘電体膜の形成は非常に困難である。そこ
で、熱CVDにより形成されるSiO2 膜の厚さがメサ
上部と側面とで異なることを利用したセルフ・アライン
・プロセスが考案され(Sakata et al., Photon. Tech.
Lett., vol.8 No.2, 1996)、これにより幅1μm以下の
メサ上部のみにも誘電体膜を形成することが可能となっ
た。この方法では以下の工程が必要となる。
用いることにより、均一性、再現性、信頼性に優れた光
素子の作製が可能となる。ただし、この方法で形成され
るメサ構造に埋め込み成長を施すには、幅1μm程度の
メサ上部のみに誘電体膜を形成する工程が必要となる。
しかし、通常のフォトリソグラフィの位置合わせでは、
このような誘電体膜の形成は非常に困難である。そこ
で、熱CVDにより形成されるSiO2 膜の厚さがメサ
上部と側面とで異なることを利用したセルフ・アライン
・プロセスが考案され(Sakata et al., Photon. Tech.
Lett., vol.8 No.2, 1996)、これにより幅1μm以下の
メサ上部のみにも誘電体膜を形成することが可能となっ
た。この方法では以下の工程が必要となる。
【0008】図5は、上記文献に開示されたセルフ・ア
ライン・プロセスによる製造工程を示す断面図である。
各工程は以下のとおりである。 (a)熱CVDを用いてSiO2 膜102を形成する工
程(すなわち、基板101上にメサ構造103を形成し
てから、全体をSiO2 膜102で被覆する。) (b)エッチングによりメサ構造103の側面のSiO
2 膜102を除去する工程 (c)フォトリソグラフィにより、メサ構造103を覆
うようにレジスト・ストライプ104を形成する工程 (d)サイドエッチングにより、メサ構造103の両外
側のSiO2 膜102を除去する工程 (e)レジスト・ストライプ104を除去する工程
ライン・プロセスによる製造工程を示す断面図である。
各工程は以下のとおりである。 (a)熱CVDを用いてSiO2 膜102を形成する工
程(すなわち、基板101上にメサ構造103を形成し
てから、全体をSiO2 膜102で被覆する。) (b)エッチングによりメサ構造103の側面のSiO
2 膜102を除去する工程 (c)フォトリソグラフィにより、メサ構造103を覆
うようにレジスト・ストライプ104を形成する工程 (d)サイドエッチングにより、メサ構造103の両外
側のSiO2 膜102を除去する工程 (e)レジスト・ストライプ104を除去する工程
【0009】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の製造工程においては、工程(b)ではエッチ
ング速度およびエッチング時間を厳密に制御する必要が
あり、工程(c)ではレジスト・ストライプ104のほ
ぼ中央にメサ構造103が位置するように、厳密に位置
合わせをする必要がある。したがって、選択成長で形成
された幅1μm程度のメサ構造上部のみに誘電体膜を形
成するには、多くの工程が必要であり、その中には高い
精度を要求するものも含まれるためスループットの向上
が困難である。本発明はこのような背景のもとに行われ
たものであり、上記工程を大幅に簡略化することがで
き、厳密なエッチングレートの管理やフォトリソグラフ
ィ時の位置合わせを必要としないにもかかわらず、再現
性、均一性およびスループットに優れた半導体光素子お
よびその製造方法を提供することである。
うな従来の製造工程においては、工程(b)ではエッチ
ング速度およびエッチング時間を厳密に制御する必要が
あり、工程(c)ではレジスト・ストライプ104のほ
ぼ中央にメサ構造103が位置するように、厳密に位置
合わせをする必要がある。したがって、選択成長で形成
された幅1μm程度のメサ構造上部のみに誘電体膜を形
成するには、多くの工程が必要であり、その中には高い
精度を要求するものも含まれるためスループットの向上
が困難である。本発明はこのような背景のもとに行われ
たものであり、上記工程を大幅に簡略化することがで
き、厳密なエッチングレートの管理やフォトリソグラフ
ィ時の位置合わせを必要としないにもかかわらず、再現
性、均一性およびスループットに優れた半導体光素子お
よびその製造方法を提供することである。
【0010】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係る半導体光素子は、半絶縁性の半
導体基板と、この半導体基板上に設けられかつ選択成長
によって形成された活性層を含むメサ構造と、このメサ
構造の上面およびこのメサ構造の片側の上記半導体基板
上に設けられた第1の導電型の半導体層、この第1の導
電型の半導体層上に設けられた第2の導電型の半導体
層、および、この第2の導電型の半導体層上に設けられ
た第1の導電型の半導体層からなる電流ブロック構造
と、上記メサ構造の片側に対するその反対側に、上記メ
サ構造と接して設けられた第2の導電型の半導体層とを
備える。
るために、本発明に係る半導体光素子は、半絶縁性の半
導体基板と、この半導体基板上に設けられかつ選択成長
によって形成された活性層を含むメサ構造と、このメサ
構造の上面およびこのメサ構造の片側の上記半導体基板
上に設けられた第1の導電型の半導体層、この第1の導
電型の半導体層上に設けられた第2の導電型の半導体
層、および、この第2の導電型の半導体層上に設けられ
た第1の導電型の半導体層からなる電流ブロック構造
と、上記メサ構造の片側に対するその反対側に、上記メ
サ構造と接して設けられた第2の導電型の半導体層とを
備える。
【0011】また、上記電流ブロック構造は、上記メサ
構造の上面およびこのメサ構造の片側の上記半導体基板
上に設けられた第1の導電型の半導体層と、この第1の
導電型の半導体層上に設けられた半絶縁性の半導体層
と、から構成されていてもよい。また、上記電流ブロッ
ク構造は、上記メサ構造の上面に設けられかつこのメサ
構造の片側の上記半導体基板上に設けられた第1の導電
型の半導体層と、この第1の導電型の半導体層上に設け
られかつ酸化されたAlを含む層と、から構成されてい
てもよい。
構造の上面およびこのメサ構造の片側の上記半導体基板
上に設けられた第1の導電型の半導体層と、この第1の
導電型の半導体層上に設けられた半絶縁性の半導体層
と、から構成されていてもよい。また、上記電流ブロッ
ク構造は、上記メサ構造の上面に設けられかつこのメサ
構造の片側の上記半導体基板上に設けられた第1の導電
型の半導体層と、この第1の導電型の半導体層上に設け
られかつ酸化されたAlを含む層と、から構成されてい
てもよい。
【0012】また、上記半導体光素子は、半導体レー
ザ、半導体光増幅器、または、半導体光変調器の何れか
であってもよい。また、上記半導体基板は、Feドープ
のInPからなり、上記第1の導電型の半導体層は、n
型InPからなり、上記第2の導電型の半導体層は、p
型InPからなるものでもよい。また、上記活性層は、
多重量子井戸構造を有するものでもよい。
ザ、半導体光増幅器、または、半導体光変調器の何れか
であってもよい。また、上記半導体基板は、Feドープ
のInPからなり、上記第1の導電型の半導体層は、n
型InPからなり、上記第2の導電型の半導体層は、p
型InPからなるものでもよい。また、上記活性層は、
多重量子井戸構造を有するものでもよい。
【0013】一方、本発明に係る半導体光素子の製造方
法は、半絶縁性の半導体基板上に一対のマスクを形成し
てから、この一対のマスクの間に選択成長により活性層
を含むメサ構造を形成する第1の工程と、上記一対のマ
スクの一方を除去してから第1の導電型の半導体および
第2の導電型の半導体からなる電流ブロック構造を形成
する第2の工程と、上記一対のマスクの他方を除去して
から上記メサ構造と接するように第2の導電型の半導体
層を形成する第3の工程と、を有するものである。
法は、半絶縁性の半導体基板上に一対のマスクを形成し
てから、この一対のマスクの間に選択成長により活性層
を含むメサ構造を形成する第1の工程と、上記一対のマ
スクの一方を除去してから第1の導電型の半導体および
第2の導電型の半導体からなる電流ブロック構造を形成
する第2の工程と、上記一対のマスクの他方を除去して
から上記メサ構造と接するように第2の導電型の半導体
層を形成する第3の工程と、を有するものである。
【0014】また、上記第2の工程は、上記一対のマス
クの一方を除去してから第1の導電型の半導体層および
半絶縁性の半導体層からなる電流ブロック構造を形成す
る工程であってもよい。また、上記第2の工程は、上記
一対のマスクの一方を除去してから第1の導電型の半導
体層およびAlを含む層からなる電流ブロック構造を形
成する工程であり、上記第3の工程は、上記一対のマス
クの他方を除去してから上記メサ構造と接するように第
2の導電型の半導体層を形成するとともに、上記Alを
含む層を酸化させる工程であってもよい。
クの一方を除去してから第1の導電型の半導体層および
半絶縁性の半導体層からなる電流ブロック構造を形成す
る工程であってもよい。また、上記第2の工程は、上記
一対のマスクの一方を除去してから第1の導電型の半導
体層およびAlを含む層からなる電流ブロック構造を形
成する工程であり、上記第3の工程は、上記一対のマス
クの他方を除去してから上記メサ構造と接するように第
2の導電型の半導体層を形成するとともに、上記Alを
含む層を酸化させる工程であってもよい。
【0015】また、上記半導体光素子は、半導体レー
ザ、半導体光増幅器、または、半導体光変調器の何れか
であってもよい。また、上記半導体基板は、Feドープ
のInPからなり、上記第1の導電型の半導体層は、n
型InPからなり、上記第2の導電型の半導体層は、p
型InPからなるものでもよい。また、上記活性層は、
多重量子井戸構造を有するものでもよい。
ザ、半導体光増幅器、または、半導体光変調器の何れか
であってもよい。また、上記半導体基板は、Feドープ
のInPからなり、上記第1の導電型の半導体層は、n
型InPからなり、上記第2の導電型の半導体層は、p
型InPからなるものでもよい。また、上記活性層は、
多重量子井戸構造を有するものでもよい。
【0016】
【発明の実施の形態】次に、本発明の一つの実施の形態
について説明する。本実施の形態は、活性層を含むメサ
構造の成長に用いたマスクを利用し、メサ構造の上部お
よび片側に第1および第2の導電型の半導体からなるサ
イリスタ構造の電流ブロック層を形成する。または、半
絶縁性半導体からなる電流ブロック層を形成するか、上
記マスクを利用してAlを含む層を形成してからその層
を酸化することにより電流ブロック層を形成する。
について説明する。本実施の形態は、活性層を含むメサ
構造の成長に用いたマスクを利用し、メサ構造の上部お
よび片側に第1および第2の導電型の半導体からなるサ
イリスタ構造の電流ブロック層を形成する。または、半
絶縁性半導体からなる電流ブロック層を形成するか、上
記マスクを利用してAlを含む層を形成してからその層
を酸化することにより電流ブロック層を形成する。
【0017】このような本実施の形態は、従来のレーザ
に用いられている電流ブロック層構造とは大きく異な
り、活性層メサ上面にマスクを形成する必要がなくな
り、容易に埋め込み構造を形成することができる。ま
た、メサ構造の高さの影響を全く受けずに電流ブロック
構造を形成することができ、スポットサイズ変換レーザ
や変調器集積型レーザ等のメサ高さの異なる部分を有す
るデバイスの作製においても、従来以上の優れた均一性
および再現性を実現することができる。さらに、この製
造方法によって製造されるレーザは、電子およびホール
を活性層の両横から注入する、いわゆる横注入型レーザ
となるため、特に井戸層数が多い場合に問題となる各井
戸へのホールの不均一注入が起こらない利点をも有す
る。
に用いられている電流ブロック層構造とは大きく異な
り、活性層メサ上面にマスクを形成する必要がなくな
り、容易に埋め込み構造を形成することができる。ま
た、メサ構造の高さの影響を全く受けずに電流ブロック
構造を形成することができ、スポットサイズ変換レーザ
や変調器集積型レーザ等のメサ高さの異なる部分を有す
るデバイスの作製においても、従来以上の優れた均一性
および再現性を実現することができる。さらに、この製
造方法によって製造されるレーザは、電子およびホール
を活性層の両横から注入する、いわゆる横注入型レーザ
となるため、特に井戸層数が多い場合に問題となる各井
戸へのホールの不均一注入が起こらない利点をも有す
る。
【0018】以下においては、光素子として半導体レー
ザを取り上げ、その構成および製造方法について説明す
る。
ザを取り上げ、その構成および製造方法について説明す
る。
【0019】[第1の実施の形態]図1は、本発明の第
1の実施の形態を示す斜視図および断面図であり、図2
は図1の続きの工程を示す断面図である。まず、図1
(a)に示すように、表面が(100)結晶面であるF
eドープの半絶縁性InPからなる基板1上に、熱CV
Dによって厚さ100nmのSiO 2 膜を形成する。
1の実施の形態を示す斜視図および断面図であり、図2
は図1の続きの工程を示す断面図である。まず、図1
(a)に示すように、表面が(100)結晶面であるF
eドープの半絶縁性InPからなる基板1上に、熱CV
Dによって厚さ100nmのSiO 2 膜を形成する。
【0020】次いで、図1(b)に示すように、フォト
リソグラフィおよびBHFによるエッチングにより、基
板1の<011>方向に幅5μm、間隔1.5μmの2
本1組のSiO2 ストライプ・マスク(以下、マスク2
という)を300μmピッチで形成する。その後、上記
のようにパターニングされた基板1上にMOVPE法を
用い、n型InPからなるクラッド層3a(厚さ0.1
5μm、キャリア濃度1×1018cm-3)を成長させ、
その上に波長組成1.1μm、厚さ60nmのInGa
AsPからなるSCH(Separate Confinement Heteros
tructure)層3bを成長させる。
リソグラフィおよびBHFによるエッチングにより、基
板1の<011>方向に幅5μm、間隔1.5μmの2
本1組のSiO2 ストライプ・マスク(以下、マスク2
という)を300μmピッチで形成する。その後、上記
のようにパターニングされた基板1上にMOVPE法を
用い、n型InPからなるクラッド層3a(厚さ0.1
5μm、キャリア濃度1×1018cm-3)を成長させ、
その上に波長組成1.1μm、厚さ60nmのInGa
AsPからなるSCH(Separate Confinement Heteros
tructure)層3bを成長させる。
【0021】さらにその上に、波長組成1.4μm、厚
さ5nm、圧縮歪1%、InGaAsP井戸層、およ
び、波長組成1.1μm、厚さ10nm、InGaAs
P障壁層を一層として7層積層させたMQW層3c(発
光波長:1.3μm)を成長させる。その上には、波長
組成1.1μm、厚さ60nmのInGaAsPからな
るSCH層3dを成長させ、その上にはp型InPクラ
ッド層3e(厚さ0.1μm、キャリア濃度7×1017
cm-3)を成長させる。この結果、基板1上にはメサ構
造3ができあがる。その後、フォトリソグラフィとBH
Fを用いたエッチングとにより、一対のマスク2のうち
片方を除去する。
さ5nm、圧縮歪1%、InGaAsP井戸層、およ
び、波長組成1.1μm、厚さ10nm、InGaAs
P障壁層を一層として7層積層させたMQW層3c(発
光波長:1.3μm)を成長させる。その上には、波長
組成1.1μm、厚さ60nmのInGaAsPからな
るSCH層3dを成長させ、その上にはp型InPクラ
ッド層3e(厚さ0.1μm、キャリア濃度7×1017
cm-3)を成長させる。この結果、基板1上にはメサ構
造3ができあがる。その後、フォトリソグラフィとBH
Fを用いたエッチングとにより、一対のマスク2のうち
片方を除去する。
【0022】次いで、図2(c)に示すように、n型I
nPからなる電流ブロック層4(厚さ0.3μm、キャ
リア濃度3×1018cm-3)、p型InPからなる電流
ブロック層5(厚さ0.6μm、キャリア濃度6×10
17cm-3)、n型InPからなる電流ブロック層6(厚
さ0.5μm、キャリア濃度3×1018cm-3)を順に
成長させる。この際にマスク2が残っている側において
は、InP層は成長しない。
nPからなる電流ブロック層4(厚さ0.3μm、キャ
リア濃度3×1018cm-3)、p型InPからなる電流
ブロック層5(厚さ0.6μm、キャリア濃度6×10
17cm-3)、n型InPからなる電流ブロック層6(厚
さ0.5μm、キャリア濃度3×1018cm-3)を順に
成長させる。この際にマスク2が残っている側において
は、InP層は成長しない。
【0023】次いで、図2(d)に示すように、図2
(c)における成長後、残っている方のSiO2 マスク
2を除去してから、p型InPからなる埋め込み層7
(厚さ3μm、キャリア濃度1×1018cm-3)を成長
させ、その上にp型InGaAsからなるコンタクト層
8(厚さ0.3μm、キャリア濃度5×1018cm-3)
を成長させる。
(c)における成長後、残っている方のSiO2 マスク
2を除去してから、p型InPからなる埋め込み層7
(厚さ3μm、キャリア濃度1×1018cm-3)を成長
させ、その上にp型InGaAsからなるコンタクト層
8(厚さ0.3μm、キャリア濃度5×1018cm-3)
を成長させる。
【0024】次いで、図2(e)に示すように、フォト
リソグラフィおよびエッチングにより電流ブロック層4
に達する深さの溝12を形成する。そして、その上から
熱CVDによりSiO2 を堆積させ、コンタクト層8の
表面および溝12の側面をSiO2 膜9で覆う。その
後、フォトリソグラフィおよびBHFによるエッチング
によって溝12の底部におけるSiO2 膜9を除去する
とともに、コンタクト層8上の一部のSiO2 膜9を除
去する。こうしてSiO2 膜9を除去した部分にp側電
極10およびn側電極11を形成することにより、レー
ザ構造が完成する。
リソグラフィおよびエッチングにより電流ブロック層4
に達する深さの溝12を形成する。そして、その上から
熱CVDによりSiO2 を堆積させ、コンタクト層8の
表面および溝12の側面をSiO2 膜9で覆う。その
後、フォトリソグラフィおよびBHFによるエッチング
によって溝12の底部におけるSiO2 膜9を除去する
とともに、コンタクト層8上の一部のSiO2 膜9を除
去する。こうしてSiO2 膜9を除去した部分にp側電
極10およびn側電極11を形成することにより、レー
ザ構造が完成する。
【0025】以上のとおり本実施の形態に係る製造方法
は、メサ構造3の上部に誘電体膜を形成する必要がな
く、容易に埋め込み構造を形成することができる。ま
た、メサ構造3の高さの影響を全く受けずに電流ブロッ
ク構造を形成することがきる。さらに、本実施の形態の
レーザは、電子とホールが活性層の横方向から注入され
る(ホール注入方向13,電子注入方向14)、いわゆ
る横注入型レーザを構成している。そのため、各井戸へ
のホールの不均一注入が起こらないという利点がある。
は、メサ構造3の上部に誘電体膜を形成する必要がな
く、容易に埋め込み構造を形成することができる。ま
た、メサ構造3の高さの影響を全く受けずに電流ブロッ
ク構造を形成することがきる。さらに、本実施の形態の
レーザは、電子とホールが活性層の横方向から注入され
る(ホール注入方向13,電子注入方向14)、いわゆ
る横注入型レーザを構成している。そのため、各井戸へ
のホールの不均一注入が起こらないという利点がある。
【0026】次に、本発明の第2の実施の形態である半
導体レーザについて説明する。
導体レーザについて説明する。
【0027】[第2の実施の形態]図3は、本発明の第
2の実施の形態を示す断面図である。まず、第1の実施
の形態と同じ工程(図1(a),(b))により、Fe
をドープした半絶縁性InPからなる基板1上に活性層
を含むメサ構造3を選択成長によって形成する。
2の実施の形態を示す断面図である。まず、第1の実施
の形態と同じ工程(図1(a),(b))により、Fe
をドープした半絶縁性InPからなる基板1上に活性層
を含むメサ構造3を選択成長によって形成する。
【0028】次いで、図3(c’)に示すように、フォ
トリソグラフィとBHFを用いたエッチングとにより、
一対のマスク2のうちの片方を除去する。続いてn型I
nPからなる電流ブロック層4(厚さ0.3μm、キャ
リア濃度3×1018cm-3)、Feドープ半絶縁性In
Pからなる電流ブロック層5a(厚さ1.0μm)、ア
ンドープInP層6a(厚さ0.2μm)を順に成長さ
せる。この際にマスクが残っている側にはInP層は成
長しない。アンドープInP層6aは、電流ブロック層
5aと後述のp型InPからなる埋め込み層7との接触
を防ぐために設けられており、これにより電流ブロック
層5aのドーパントであるFeと埋め込み層7のドーパ
ントであるZnとの相互拡散を防止することができる。
電流ブロック層5aのドーパントとして、Znとの相互
拡散がほとんどなくかつ半絶縁性を実現するドーパント
(例えば、Ru等)を用いる場合は、アンドープInP
層6aは不要となる。
トリソグラフィとBHFを用いたエッチングとにより、
一対のマスク2のうちの片方を除去する。続いてn型I
nPからなる電流ブロック層4(厚さ0.3μm、キャ
リア濃度3×1018cm-3)、Feドープ半絶縁性In
Pからなる電流ブロック層5a(厚さ1.0μm)、ア
ンドープInP層6a(厚さ0.2μm)を順に成長さ
せる。この際にマスクが残っている側にはInP層は成
長しない。アンドープInP層6aは、電流ブロック層
5aと後述のp型InPからなる埋め込み層7との接触
を防ぐために設けられており、これにより電流ブロック
層5aのドーパントであるFeと埋め込み層7のドーパ
ントであるZnとの相互拡散を防止することができる。
電流ブロック層5aのドーパントとして、Znとの相互
拡散がほとんどなくかつ半絶縁性を実現するドーパント
(例えば、Ru等)を用いる場合は、アンドープInP
層6aは不要となる。
【0029】次いで、図3(d’)に示すように、残っ
ている方のマスク2を除去してから、p型InPからな
る埋め込み層7(厚さ3μm、キャリア濃度1×1018
cm -3)およびp型InGaAsからなるコンタクト層
8(厚さ0.3μm、キャリア濃度5×1018cm-3)
を成長させる。
ている方のマスク2を除去してから、p型InPからな
る埋め込み層7(厚さ3μm、キャリア濃度1×1018
cm -3)およびp型InGaAsからなるコンタクト層
8(厚さ0.3μm、キャリア濃度5×1018cm-3)
を成長させる。
【0030】次いで、図3(e’)に示すように、第1
の実施の形態と同様にエッチングにより電流ブロック層
4に達する深さの溝12を形成してから、SiO2 膜9
を堆積し、エッチングによるSiO2 膜9の開口とp側
電極10およびn側電極11の形成とを経て、レーザ構
造が完成する。
の実施の形態と同様にエッチングにより電流ブロック層
4に達する深さの溝12を形成してから、SiO2 膜9
を堆積し、エッチングによるSiO2 膜9の開口とp側
電極10およびn側電極11の形成とを経て、レーザ構
造が完成する。
【0031】この場合においても第1の実施の形態と同
様に、埋め込み構造形成が容易、メサ高さの影響を受け
ない、横注入型による井戸間のホール不均一注入の解消
といった利点を有する。また、本実施の形態では電流ブ
ロック層5aに半絶縁性のInPを用いているため、電
流ブロック層の静電容量を大幅に減少させることができ
る。このため、変調の高速化やアナログ用レーザに求め
られる低歪化に非常に有利である。
様に、埋め込み構造形成が容易、メサ高さの影響を受け
ない、横注入型による井戸間のホール不均一注入の解消
といった利点を有する。また、本実施の形態では電流ブ
ロック層5aに半絶縁性のInPを用いているため、電
流ブロック層の静電容量を大幅に減少させることができ
る。このため、変調の高速化やアナログ用レーザに求め
られる低歪化に非常に有利である。
【0032】次に、本発明の第3の実施の形態である半
導体レーザについて説明する。
導体レーザについて説明する。
【0033】[第3の実施の形態]図4は、本発明の第
3の実施の形態を示す断面図である。まず、第1,2の
実施の形態と同じ工程(図1(a),(b))により、
Feドープの半絶縁性InPからなる基板1上に活性層
を含むメサ構造3を選択成長によって形成する。
3の実施の形態を示す断面図である。まず、第1,2の
実施の形態と同じ工程(図1(a),(b))により、
Feドープの半絶縁性InPからなる基板1上に活性層
を含むメサ構造3を選択成長によって形成する。
【0034】次いで、図4(c”)に示すように、フォ
トリソグラフィとBHFを用いたエッチングとにより、
一対のマスク2のうちの片方を除去する。続いて、n型
InPからなる電流ブロック層4(厚さ0.3μm、キ
ャリア濃度3×1018cm-3)、InAlAs層5b
(厚さ0.1μm)、アンドープInP層6a(厚さ
0.2μm)を順に成長させる。この際にマスク2が残
っている側にはInP層は成長しない。アンドープIn
P層6aは、電流ブロック層の成長と後述の埋め込み層
の成長との間に行われるSiO2 (マスク2)除去のプ
ロセス時に、InAlAs層5bの表面酸化を防ぐため
に設けられたものである。したがって、この層はアンド
ープInP以外にn型InPまたはp型InPを用いて
もよく、またAlを含まない層であれば、InP以外の
層を用いてもよい。
トリソグラフィとBHFを用いたエッチングとにより、
一対のマスク2のうちの片方を除去する。続いて、n型
InPからなる電流ブロック層4(厚さ0.3μm、キ
ャリア濃度3×1018cm-3)、InAlAs層5b
(厚さ0.1μm)、アンドープInP層6a(厚さ
0.2μm)を順に成長させる。この際にマスク2が残
っている側にはInP層は成長しない。アンドープIn
P層6aは、電流ブロック層の成長と後述の埋め込み層
の成長との間に行われるSiO2 (マスク2)除去のプ
ロセス時に、InAlAs層5bの表面酸化を防ぐため
に設けられたものである。したがって、この層はアンド
ープInP以外にn型InPまたはp型InPを用いて
もよく、またAlを含まない層であれば、InP以外の
層を用いてもよい。
【0035】次いで、図4(d”)に示すように、残っ
ている方のマスク2を除去してから、p型InPからな
る埋め込み層7(厚さ3μm、キャリア濃度1×1018
cm -3)およびp型InGaAsからなるコンタクト層
8(厚さ0.3μm、キャリア濃度5×1018cm-3)
を成長させる。
ている方のマスク2を除去してから、p型InPからな
る埋め込み層7(厚さ3μm、キャリア濃度1×1018
cm -3)およびp型InGaAsからなるコンタクト層
8(厚さ0.3μm、キャリア濃度5×1018cm-3)
を成長させる。
【0036】次いで、図4(e”)に示すように、エッ
チングにより電流ブロック層4に達する深さの溝12を
形成する。この後、水蒸気を含むN2 雰囲気中で670
℃、20分間の酸化工程を行う。InAlAs層5bは
Alを含むため、溝12の側面から内部に向かって酸化
し、酸化されたAlを含む電流ブロック層5cが形成さ
れる。一方、他の層はAlを含んでいないため、酸化さ
れることはない。
チングにより電流ブロック層4に達する深さの溝12を
形成する。この後、水蒸気を含むN2 雰囲気中で670
℃、20分間の酸化工程を行う。InAlAs層5bは
Alを含むため、溝12の側面から内部に向かって酸化
し、酸化されたAlを含む電流ブロック層5cが形成さ
れる。一方、他の層はAlを含んでいないため、酸化さ
れることはない。
【0037】次いで、図4(f”)に示すように、第
1,2の実施の形態と同様に、SiO 2 膜9を堆積し、
エッチングによるSiO2 膜9の開口とp側電極10お
よびn側電極11の形成を経て、レーザ構造が完成す
る。
1,2の実施の形態と同様に、SiO 2 膜9を堆積し、
エッチングによるSiO2 膜9の開口とp側電極10お
よびn側電極11の形成を経て、レーザ構造が完成す
る。
【0038】以上のとおり本実施の形態においても、第
1,2の実施の形態と同様に、埋め込み構造形成が容
易、メサ構造の高さの影響を受けない、横注入型による
井戸間のホール不均一注入の解消といった利点を有す
る。また、本実施の形態では電流ブロック層に酸化In
AlAs層を用いている。この膜は絶縁体であるため、
非常に耐圧が高く、高温動作時や高出力時にも優れた電
流ブロック効果を示す。
1,2の実施の形態と同様に、埋め込み構造形成が容
易、メサ構造の高さの影響を受けない、横注入型による
井戸間のホール不均一注入の解消といった利点を有す
る。また、本実施の形態では電流ブロック層に酸化In
AlAs層を用いている。この膜は絶縁体であるため、
非常に耐圧が高く、高温動作時や高出力時にも優れた電
流ブロック効果を示す。
【0039】なお、本実施の形態は、上述の形態に限定
されるものではなく、その要旨を逸脱しない範囲で各種
の変形が可能である。例えば、上記の例では活性層成長
に用いたマスクの片方を除去した後、n型InPおよび
電流ブロック層を成長してから、残りのマスクを除去し
てp型InP埋め込み層を形成しているが、この伝導型
を反転し、p型InP電流ブロック層を成長した後、n
型InP埋め込み層を形成する構造としてもよい。
されるものではなく、その要旨を逸脱しない範囲で各種
の変形が可能である。例えば、上記の例では活性層成長
に用いたマスクの片方を除去した後、n型InPおよび
電流ブロック層を成長してから、残りのマスクを除去し
てp型InP埋め込み層を形成しているが、この伝導型
を反転し、p型InP電流ブロック層を成長した後、n
型InP埋め込み層を形成する構造としてもよい。
【0040】また、第2,3の実施の形態を組み合わ
せ、活性層メサの片脇にInAlAs層とFeドープ半
絶縁性InP層を積層し、後にInAlAsを酸化さ
せ、半絶縁性InP層と酸化AlInAs層の両者を電
流ブロック層として用いることもできる。これにより、
低容量かつ耐圧、高温特性の点でも非常に優れた半導体
レーザを実現することができる。
せ、活性層メサの片脇にInAlAs層とFeドープ半
絶縁性InP層を積層し、後にInAlAsを酸化さ
せ、半絶縁性InP層と酸化AlInAs層の両者を電
流ブロック層として用いることもできる。これにより、
低容量かつ耐圧、高温特性の点でも非常に優れた半導体
レーザを実現することができる。
【0041】また、上記の例ではInP基板上のInG
aAsP系およびInAlGaAs系レーザ、GaAs
基板上のInGaAsP系レーザについて説明したが、
活性層にInGaAlP、InGaNAsその他の材料
系を用いてもよく、さらに基板もInP、GaAsに限
定されず、GaN基板上のAlInGaN系レーザなど
にも適応可能である。また、本発明は半導体レーザのみ
でなく半導体光増幅器、半導体光変調器およびそれらを
組み合わせた光集積素子などの様々な光素子に適用可能
である。
aAsP系およびInAlGaAs系レーザ、GaAs
基板上のInGaAsP系レーザについて説明したが、
活性層にInGaAlP、InGaNAsその他の材料
系を用いてもよく、さらに基板もInP、GaAsに限
定されず、GaN基板上のAlInGaN系レーザなど
にも適応可能である。また、本発明は半導体レーザのみ
でなく半導体光増幅器、半導体光変調器およびそれらを
組み合わせた光集積素子などの様々な光素子に適用可能
である。
【0042】
【発明の効果】以上説明したように本発明によれば、メ
サ構造の上面に誘電体膜を形成する必要がないため、厳
密なエッチングレートの管理やフォトリソグラフィ時の
位置合わせをすることなく、選択成長により形成した活
性層を含むメサ構造に対して容易に電流ブロック構造を
有する埋め込み構造を形成できる。また、高いスループ
ットで再現性、均一性良く半導体光素子を製造すること
ができる。さらに、スポットサイズ変換器集積レーザダ
イオード等のように、メサ高さの異なる部分を有するデ
バイスの作製においても従来以上の優れた均一性、再現
性を実現することができる。
サ構造の上面に誘電体膜を形成する必要がないため、厳
密なエッチングレートの管理やフォトリソグラフィ時の
位置合わせをすることなく、選択成長により形成した活
性層を含むメサ構造に対して容易に電流ブロック構造を
有する埋め込み構造を形成できる。また、高いスループ
ットで再現性、均一性良く半導体光素子を製造すること
ができる。さらに、スポットサイズ変換器集積レーザダ
イオード等のように、メサ高さの異なる部分を有するデ
バイスの作製においても従来以上の優れた均一性、再現
性を実現することができる。
【図1】 本発明の第1の実施の形態(半導体レ−ザ)
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図2】 図1の続きの工程を示す断面図である。
【図3】 本発明の第2の実施の形態(半導体レ−ザ)
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図4】 本発明の第3の実施の形態(半導体レ−ザ)
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図5】 従来例による製造工程であり、選択成長によ
って形成された活性層を含むメサ構造の上面のみに誘電
体膜を形成する工程を示す断面図である。
って形成された活性層を含むメサ構造の上面のみに誘電
体膜を形成する工程を示す断面図である。
1…基板、2…マスク、3…メサ構造、4…電流ブロッ
ク層(n型InP)、5…電流ブロック層(p型In
P)、5a…電流ブロック層(Feドープ半絶縁性In
P)、5b…InAlAs層、5c…電流ブロック層
(酸化されたInAlAs)6…電流ブロック層(n型
InP)、6a…アンドープInP層、7…埋め込み
層、8…コンタクト層、9…SiO2 膜、10…p側電
極、11…n側電極、12…溝、13…ホール注入方
向、14…電子注入方向。
ク層(n型InP)、5…電流ブロック層(p型In
P)、5a…電流ブロック層(Feドープ半絶縁性In
P)、5b…InAlAs層、5c…電流ブロック層
(酸化されたInAlAs)6…電流ブロック層(n型
InP)、6a…アンドープInP層、7…埋め込み
層、8…コンタクト層、9…SiO2 膜、10…p側電
極、11…n側電極、12…溝、13…ホール注入方
向、14…電子注入方向。
Claims (12)
- 【請求項1】 半絶縁性の半導体基板と、 この半導体基板上に設けられかつ選択成長によって形成
された活性層を含むメサ構造と、 このメサ構造の上面およびこのメサ構造の片側の前記半
導体基板上に設けられた第1の導電型の半導体層、この
第1の導電型の半導体層上に設けられた第2の導電型の
半導体層、および、この第2の導電型の半導体層上に設
けられた第1の導電型の半導体層からなる電流ブロック
構造と、 前記メサ構造の片側に対するその反対側に、前記メサ構
造と接して設けられた第2の導電型の半導体層とを備え
たことを特徴とする半導体光素子。 - 【請求項2】 請求項1において、 前記電流ブロック構造は、前記メサ構造の上面およびこ
のメサ構造の片側の前記半導体基板上に設けられた第1
の導電型の半導体層と、この第1の導電型の半導体層上
に設けられた半絶縁性の半導体層と、からなることを特
徴とする半導体光素子。 - 【請求項3】 請求項1において、 前記電流ブロック構造は、前記メサ構造の上面に設けら
れかつこのメサ構造の片側の前記半導体基板上に設けら
れた第1の導電型の半導体層と、この第1の導電型の半
導体層上に設けられかつ酸化されたAlを含む層と、か
らなることを特徴とする半導体光素子。 - 【請求項4】 請求項1ないし3の何れか一項におい
て、 前記半導体光素子は、半導体レーザ、半導体光増幅器、
または、半導体光変調器の何れかであることを特徴とす
る半導体光素子。 - 【請求項5】 請求項1ないし3の何れか一項におい
て、 前記半導体基板は、FeドープのInPからなり、 前記第1の導電型の半導体層は、n型InPからなり、 前記第2の導電型の半導体層は、p型InPからなるこ
とを特徴とする半導体光素子。 - 【請求項6】 請求項1ないし3の何れか一項におい
て、 前記活性層は、多重量子井戸構造を有することを特徴と
する半導体光素子。 - 【請求項7】 半絶縁性の半導体基板上に一対のマスク
を形成してから、この一対のマスクの間に選択成長によ
り活性層を含むメサ構造を形成する第1の工程と、 前記一対のマスクの一方を除去してから第1の導電型の
半導体および第2の導電型の半導体からなる電流ブロッ
ク構造を形成する第2の工程と、 前記一対のマスクの他方を除去してから前記メサ構造と
接するように第2の導電型の半導体層を形成する第3の
工程とを有することを特徴とする半導体光素子の製造方
法。 - 【請求項8】 請求項7において、 前記第2の工程は、前記一対のマスクの一方を除去して
から第1の導電型の半導体層および半絶縁性の半導体層
からなる電流ブロック構造を形成する工程であること特
徴とする半導体光素子の製造方法。 - 【請求項9】 請求項7において、 前記第2の工程は、前記一対のマスクの一方を除去して
から第1の導電型の半導体層およびAlを含む層からな
る電流ブロック構造を形成する工程であり、 前記第3の工程は、前記一対のマスクの他方を除去して
から前記メサ構造と接するように第2の導電型の半導体
層を形成するとともに、前記Alを含む層を酸化させる
工程であること特徴とする半導体光素子の製造方法。 - 【請求項10】 請求項7ないし9の何れか一項におい
て、 前記半導体光素子は、半導体レーザ、半導体光増幅器、
または、半導体光変調器の何れかであることを特徴とす
る半導体光素子の製造方法。 - 【請求項11】 請求項7ないし9の何れか一項におい
て、 前記半導体基板は、FeドープのInPからなり、 前記第1の導電型の半導体層は、n型InPからなり、 前記第2の導電型の半導体層は、p型InPからなるこ
とを特徴とする半導体光素子の製造方法。 - 【請求項12】 請求項7ないし9の何れか一項におい
て、 前記活性層は、多重量子井戸構造を有することを特徴と
する半導体光素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07679199A JP3317271B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体光素子およびその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07679199A JP3317271B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体光素子およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000277857A true JP2000277857A (ja) | 2000-10-06 |
JP3317271B2 JP3317271B2 (ja) | 2002-08-26 |
Family
ID=13615460
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07679199A Expired - Fee Related JP3317271B2 (ja) | 1999-03-19 | 1999-03-19 | 半導体光素子およびその製造方法 |
Country Status (1)
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---|---|
JP (1) | JP3317271B2 (ja) |
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---|---|---|---|---|
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JP2003060310A (ja) * | 2001-08-21 | 2003-02-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体光素子及びその製造方法 |
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-
1999
- 1999-03-19 JP JP07679199A patent/JP3317271B2/ja not_active Expired - Fee Related
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