JP2000267927A

JP2000267927A - メモリアクセス処理装置

Info

Publication number: JP2000267927A
Application number: JP11069582A
Authority: JP
Inventors: Yasuhiro Igawa; 康宏井川
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1999-03-16
Filing date: 1999-03-16
Publication date: 2000-09-29
Anticipated expiration: 2019-03-16
Also published as: JP3425885B2

Abstract

(57)【要約】【課題】複数の要素を並列にメモリアクセスする場合
に、同一アドレスを有する複数の要素間で転送順序保証
できるメモリアクセス処理装置を提供する。【解決手段】複数のデータ要素で構成された転送デー
タを一回の転送命令でメモリアクセスするメモリアクセ
ス処理装置において、一のメモリアクセスリクエスト内
に存在し同一アドレスを有する複数の転送データ要素に
ついてのメモリアクセスを所定の順序で行うようにする
順序保証手段（４１、４２、４５）を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリアクセス装
置に関するものであり、特に、ノード間でのデータ転送
に好適に用いられるメモリアクセス装置に関する。

【０００２】

【従来の技術】複数のプロセッサと共有メモリを有する
ノードにおいては、ノード内の命令処理性能が高いた
め、ノード間のデータ転送においても高いデータ転送性
能が求められる。

【０００３】このノード間のデータ転送性能は、マシン
サイクルによる転送速度を上げることと、転送データの
データ幅を拡大して一度に転送できるデータ量を増やす
ことで向上させることができる。転送データ幅を拡大し
てノード間のデータ転送性能を向上させる場合には、ノ
ード間の転送データ幅の拡大と共にノード内のメモリ転
送性能も向上させる必要がある。

【０００４】このようなノード間におけるデータ転送方
式の一例が特開平５−１０８５８１号公報に開示されて
いる。この公報には、マルチプロセッサシステムの分散
メモリを一つのノードとした装置が記載されている。こ
こでは、プロセッサ内に設けたノード間データ転送制御
部からそのプロセッサが所有する分散メモリに対してア
クセスする際に、二次元配列データの一部であるサブア
レイデータを１回の転送命令の発行でアクセスするよう
にしている。すなわち、転送開始アドレス（Ｂ）、第１
の要素間距離（Ｄ１）および第２の要素間距離（Ｄ２）
によって規定されるサブアレイデータについて当該サブ
アレイデータを構成する要素毎に順次メモリアドレスを
生成し、メモリアクセスリクエストを発行してデータの
転送を行うようにしている。

【０００５】

【発明が解決しようとする課題】しかし、この転送方式
では、データ幅が大きい場合、例えば２ディスタンス転
送などで複数の要素を並列にメモリ転送する場合に、転
送順序が保証されないことがある。

【０００６】すなわち、一のメモリリクエスト内に同一
アドレスを持つ要素が複数存在する場合、これら要素間
でアクセス順序が保証されず先行するメモリアクセス要
素を、後に発行した要素が追い越してメモリアクセスす
る場合がある。同一アドレスを有する要素間でこのよう
な追い越しが発生すると、本来後続の要素が書き込まれ
ているはずのアドレスに先行する要素が上書きしてしま
うことになり、ソフトウエアが期待するメモリ動作がな
されないという問題がある。

【０００７】本発明は、この問題を解決して、ノード間
転送において複数の要素を並列にメモリアクセスする場
合に、同一アドレスを有する複数の要素間で転送順序を
保証して、メモリ動作が正しく行われるようにしたメモ
リアクセス処理装置を提供するものである。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明のメモリアクセス処理装置は、複数のデータ
要素で構成された転送データを一回の転送命令でメモリ
アクセスするメモリアクセス処理装置において、当該処
理装置が、一のメモリアクセスリクエスト内に存在し同
一アドレスを有する複数の転送データ要素についてのメ
モリアクセスを所定の順序で行うようにする順序保証手
段を具えることを特徴とする。

【０００９】このように、本発明のメモリアクセス処理
装置は、一のメモリアクセスリクエスト内に存在し、同
一アドレスを有する転送データ要素について順序保証を
行い、これらの要素間において後続する要素が先行する
要素に先立ってメモリアクセスすることがないようにし
て、ソフトウエアの期待するメモリ動作を正確に実現で
きるようにしている。

【００１０】また、本発明のメモリアクセス装置は、前
記転送データを複数の転送データ要素からなるデータブ
ロックに分けて、このデータブロック毎にメモリアクセ
スを行い、前記同一アドレスを有する転送データ要素の
うちの先行するデータ要素を含むデータブロックのメモ
リアクセスの終了を待ち合わせて後続のデータ要素を含
むデータブロックのメモリアクセスを行うことによって
前記順序保証を行うことを特徴とする。

【００１１】ブロック毎に転送を行うことによって、デ
ータの転送性能を高めることができ、同一アドレスを有
する転送データ要素のうちの先行する要素を含むデータ
ブロックのメモリアクセス終了を待ち合わせて、後続の
データ要素を含むデータブロックのメモリアクセスを行
うことによって、データ間の順序保証を好適に行うこと
ができる。

【００１２】更に、本発明のメモリアクセス装置は、前
記データの転送を転送データの転送開始アドレス（Ｂ）
と、第１の要素間距離（Ｄ１）と、第２の要素間距離
（Ｄ２）と、第１の要素数（Ｌ１）と、第２の要素数
（Ｌ２）とで規定される２ディスタンス転送で行い、前
記データブロックを前記第１の要素間距離と前記第１の
要素数とで決まる転送データ要素で構成したことを特徴
とする。

【００１３】転送の形式を２ディスタンス転送とするこ
とにより、より効率よくデータを転送することができ
る。

【００１４】また、本発明のメモリアクセス装置は、一
のメモリアクセスリクエスト中に同一アドレスを有する
複数のデータ転送要素が存在するか否かを検出する同一
アドレス検出手段を具え、当該同一アドレス検出手段が
一のメモリアクセス中に同一アドレスを有する複数のデ
ータ転送要素の存在を検出したときのみ前記順序保証を
行うことを特徴とする。

【００１５】すべてのメモリリクエストについて前記順
序保証を行うと、メモリ転送性能の劣化を招くため、本
発明の好適な実施形態では、一のメモリリクエスト内で
転送するデータの要素間に同一アドレスが存在するか否
かを検出して、同一アドレスの存在を検出したときのみ
前記順序保証を行うようにした。

【００１６】更に、本発明のメモリアクセス装置は、前
記同一アドレス検出手段が前記第１の要素間距離と第２
の要素間距離の絶対値を比較して、（１）前記第１の要素間距離が第２の要素間距離より小
さく（｜Ｄ１｜＜｜Ｄ２｜）、Ｄ１×（Ｌ１−１）で実
現されるエリアより前記第２の要素間距離（Ｄ２）が小
さい場合；（２）前記第１の要素間距離が第２の要素間距離より大
きく（｜Ｄ１｜＞｜Ｄ２｜）、Ｄ２×（Ｌ２−１）で実
現されるエリアより第１の要素間距離（Ｄ１）が小さい
場合；または（３）前記第１の要素間距離と第２の要素間距離とが等
しい（｜Ｄ１｜＝｜Ｄ２｜）場合；に前記順序保証を行うようにしたことを特徴とする。

【００１７】このように、同一アドレスの検出をエリア
比較により近似的に行うようにすることによって、同一
アドレス検出に必要なハードウエアの量を抑えることが
できる。

【００１８】また、前記順序保証はストア動作時のみ行
うようにして処理機能の劣化を防ぐことが好ましい。ロ
ードアクセス時には要素間で追い越しが生じても、同一
データを読み出すことになるので、順序保証を行う必要
がないためである。

【００１９】さらに、本発明のメモリアクセス処理装置
は、転送する要素についてのメモリアクセスを発行する
メモリアクセス発行管理部と、転送データのメモリアク
セス状態を監視して前記発行管理部で発行したメモリア
クセスが終了したことを検出して前記発行管理部に通知
するメモリアクセス状態管理部とを具え、前記順序保証
を行う場合に、先行する要素を含むデータブロックのメ
モリアクセスの終了を前記メモリアクセス状態管理部で
確認した後に、前記メモリアクセス発行管理部が後続の
要素を含むデータブロックのメモリアクセスを発行する
ようにした。

【００２０】このように構成することによって、要素間
の追い越しが発生することなく、かつ、メモリアクセス
機能の劣化を招くことのないアクセス処理装置を好適に
実現することができる。

【００２１】

【発明の実施の形態】図１は、本発明にかかるメモリア
クセス処理装置を好適に適用することができる情報処理
装置の構成を示す図である。情報処理装置１は、複数の
ノード２２−０〜２２−ｎと、これらのノードを互いに
接続するノード間クロスバスイッチ２１で構成されてい
る。

【００２２】各ノード２２は複数のプロセッサ２３と、
これらのノード間のデータ転送を処理するノード間制御
部（ＲＣＵ）２４と、すべてのプロセッサ２３とノード
間制御部（ＲＣＵ）２４とに接続された共有メモリ２５
とを具える。

【００２３】いずれかのノード内のいずれかのプロセッ
サ２３から、そのノード内のＲＣＵ２４にデータ転送リ
クエストが送られると、各ノード間のデータ転送が起動
される。例えば、ノード２２−０の共有メモリ２５−０
内のデータをノード２２−ｎの共有メモリ２５−０に転
送する場合は、ＲＣＵ２４−０がプロセッサ２３からデ
ータ転送リクエストを受け取り、転送するデータを共有
メモリ２５−０から読み出して、これをクロスバスイッ
チ２１に転送する。

【００２４】クロスバスイッチ２１は、転送されてきた
データの行き先ノード（ノード２２−ｎ）に応じてクロ
スバを切り替えて、転送先のノード２２−ｎにデータを
転送する。ノード２２−ｎは、クロスバスイッチ２１か
ら送られてきた転送データをＲＣＵ２４−ｎで受信し
て、これを共有メモリ２５−ｎに書き込むことによって
ノード間のデータ転送が実現する。

【００２５】図２は、ノード間制御部ＲＣＵ２４の詳細
な構成を示す図である。上述したとおり、ノード間転送
を行う場合、ノード間での転送速度と、転送データをメ
モリに書き込む速度あるいはメモリから読み出す速度が
同じでないと転送性能が劣化してしまう。このため、通
常、一度に転送するデータのデータ幅を広げることによ
ってノード間のデータ転送性能を向上させるようにして
いる。図２に示す例では、８バイトを１要素として、デ
ータ幅４要素のデータを一度にメモリアクセスするよう
にしている。

【００２６】図２に示すように、各ノードに設けられた
ＲＣＵ２４は、クロスバスイッチ２１を介して他のノー
ドから送られてきた転送要求を受け取り転送制御を行っ
ている。ＲＣＵ２４は、転送制御部３１と、メモリアク
セス制御部３２と、データ受信バッファ３３と、メモリ
アドレス／ストアデータクロスバ３４と、ロードデータ
クロスバ３５と、データ送信バッファ３６とを具えてい
る。

【００２７】ノード間転送データを受信する際には、転
送制御部３１がクロスバスイッチ２１を介して他ノード
からの転送要求を受け取って、メモリアクセスリクエス
トを発行してメモリアクセス制御部３２へ送る。メモリ
アクセス制御部３２では、これに基づいてメモリアドレ
スを生成し、これをメモリアドレス／ストアデータクロ
スバ３４に送る。

【００２８】一方、データ受信バッファ３３は、ノード
間クロスバスイッチ３１を介して他ノードから転送され
てくるデータを一時的に格納しておく。ここでは、複数
の要素を（本例では転送幅４要素分）同時に格納するこ
とができる。データ受信バッファ３３に格納されたデー
タはメモリアドレス／ストアクロスバ３４に送られる。

【００２９】メモリアドレス／ストアデータクロスバ３
４では、データ受信バッファ３３を介して他ノードから
送られてきたデータ（４要素）と、メモリアクセス制御
部３２から送られてきたこの４要素に対応するメモリア
ドレスをクロスバにより共有メモリ２５の接続ポートに
転送する。この接続ポートは、各要素が示すメモリアド
レスによってインターリーブされ、共有メモリ２５の所
定のメモリ位置と接続している。このクロスバによる転
送はメモリアクセス制御部３２によって制御されてい
る。

【００３０】共有メモリ２５では、メモリアドレス／ス
トアクロスバ３４から送られてきたアドレス位置にデー
タを書き込むことにより、ノード間受信データを格納す
る。

【００３１】また、他ノードへデータを送信する際に
は、ノード間データ転送制御部３１が、ノード２２内の
いずれかのプロセッサ２３からデータ送信リクエストを
受け取り、メモリアクセス制御部３２に対してメモリロ
ードリクエストを発行する。メモリアクセス制御部３２
は、このメモリロードリクエストから４要素分のロード
アドレスを生成してメモリアドレス／ストアクロスバ３
４に送る。メモリアドレス／ストアクロスバ３４は、こ
のアドレスを共有メモリ２５の所定の位置に接続された
ポートに送り、共有メモリ２５では送られてきたアドレ
スに従ってメモリからデータを読み出して、これをロー
ドデータクロスバ３５の接続ポートに送る。

【００３２】ロードデータクロスバ３５は、メモリアク
セス制御部３２の制御の下、このデータをデータ送信バ
ッファ３６に送り、データ送信バッファ３６は、ノード
間データ転送制御部３１の制御に基づいて、このデータ
をノード間クロスバスイッチ２１に送信する。クロスバ
スイッチ２１がこのデータを指示された転送先ノードに
転送することにより、データ送信が終了する。

【００３３】図３は、メモリアクセス制御部３２とメモ
リアドレス／ストアデータクロスバ３４の詳細な構成を
示す図である。

【００３４】図３に示すとおり、メモリアクセス制御部
３２は、同一アドレス検出部４１と、発行管理部４２
と、アドレス生成部４３ａ〜４３ｄと、メモリアクセス
状態監視部４５と、競合調停部４６とを具える。一方、
メモリアドレス／データクロスバ３４は、第１のレジス
タ５１ａ〜５１ｄと、選択回路５２ａ〜５２ｄと、第２
のレジスタ５３ａ〜５３ｄとを具える。

【００３５】同一アドレス検出部４１は、ノード間デー
タ転送制御部３１からのメモリアクセス情報６１を受け
取って、後述するエリア比較により、一のメモリリクエ
スト内に同一アドレスにアクセスする複数のデータ要素
が存在するか否かを検出する。

【００３６】メモリアクセス情報６１は、転送データの
転送開始アドレス（Ｂ）、第１の要素間距離（Ｄ１）、
第２の要素間距離（Ｄ２）、第１の要素数（Ｌ１）およ
び第２の要素数（Ｌ２）とからなる。

【００３７】同一アドレス検出部４１は、一のリクエス
ト内に同一アドレスにアクセスする要素が複数あること
を検出した場合、発行管理部４２に同一アドレス信号を
通知する。発行管理部４２は、第１の要素間距離Ｄ１及
び第１の要素数Ｌ１で表される要素群を１ブロックとし
て、このブロック単位でメモリアクセス命令を発行す
る。同一アドレス検出部４１にて複数の要素について同
一アドレスが存在することが検出されて、発行管理部４
４に通知されると、発行管理部４４では一ブロックのメ
モリアクセスが終了する毎に発行したすべての要素につ
いてのメモリアクセスが終了するまで、次のブロックの
メモリアクセスを行わず、待ち合わせを行う。

【００３８】メモリアクセス状態監視部４５では、共有
メモリ２５に発行したメモリアクセスがすべて終了した
か否かを、メモリ２５からのアクセス終了信号６２を受
け取る事によって監視しており、すべての要素について
メモリアクセスが終了するとメモリアクセス終了信号６
２を発行管理部４２に通知する。

【００３９】発行管理部４２では、一のリクエスト内に
同一アドレスにアクセスする複数の要素が存在すること
を確認した場合は、一ブロックについてのメモリアクセ
ス終了信号６２が通知されるまで、後続のブロックのメ
モリアクセスを行わないため、同一アドレスにアクセス
する複数の要素間で後続の要素が先行する要素を追い越
してアクセスすることがなく、メモリアクセスの順序が
要素順に保証される。なお、一のリクエスト内で同一ア
ドレスが検出されない場合には、要素間で追い越しがあ
っても問題がないため、先行ブロックのメモリアクセス
終了まで待ち合わせることなく、逐次メモリアクセスを
発行してメモリ転送性能の向上を図るようにしている。

【００４０】発行管理部４２は、アドレス生成回路４３
ａに各要素のベースアドレス（Ｂ’）を、４３ｂに要素
間距離（Ｄ）を、４３ｃに要素間距離×２（２Ｄ）を、
４３ｄに要素間距離×３（３Ｄ）を送り、各アドレス生
成回路４３ａ〜４３ｄはこの情報に基づいて、一度にメ
モリアクセスする４つの要素のアドレスを生成してメモ
リアドレス／ストアデータクロスバ３４に転送する。

【００４１】ここで、ストアリクエストの場合は、アド
レス生成回路４３ａ〜４３ｄからここで生成された各ア
ドレスが、および、データ受信バッファ３３から信号線
８１〜８４を介して各要素のデータがメモリアドレス／
ストアデータクロスバ３４へ送られ、これらのアドレス
及びデータが第１のレジスタ５１ａ〜５１ｂに格納され
る。格納されたアドレス及びデータは競合調停回路４６
によって調停され、ポート選択回路５２ａ〜５２ｄで選
択されたポートに転送されて第２のレジスタ５３ａ〜５
３ｄに格納される。第２のレジスタに格納されたアドレ
ス及びデータは各ポート毎に信号線９１〜９４を介して
共有メモリ２５に送られ、該当するアドレス位置にデー
タの書き込みが行われる。

【００４２】なお、ロードリクエストの場合は、データ
は送られずアドレスのみが共有メモリ２５に送られ、こ
のアドレス位置のデータが読み出されてロードデータク
ロスバ３５に送られる。

【００４３】要素間の追い越しは、メモリアドレス／ス
トアデータクロスバ３４で複数要素を並列に処理してい
るために発生する。すなわち、各要素についてクロスバ
３４の入力ポートによって、メモリアクセスする経路が
異なるため、先行するメモリアクセス要素を、後に発行
した要素が追い越してメモリアクセスする場合がある。
従って、第１ブロックと第２ブロックのメモリアクセス
を連続的に行うと、これらのブロックを構成している要
素間で後続要素が先にメモリアクセスしてしまうことが
ある。同一アドレスを持つ要素間で要素間の追い越しが
発生すると、本来後続ブロックの要素が書き込まれてい
るはずのアドレスに先行ブロックの要素が上書きされて
しまい、期待されるメモリアクセス動作が行われない。

【００４４】この問題を解決するため、本実施形態では
ブロック間で同一アドレスが存在することを確認した場
合は、先行ブロックのメモリアクセス終了をメモリアク
セス終了を待って後続ブロックのメモリアクセスを行な
うことによってメモリアクセスの順序を確実に保証する
ようにしている。なお、上述したとおり、ブロック間で
同一アドレスが検出されない場合は、この待ち合わせ動
作を行うことなく、第１のブロックのメモリアクセス命
令を発行後、連続して第２のブロックのメモリアクセス
命令を発行するようにして、処理効率を上げるようにし
ている。

【００４５】次いで、本発明の実施形態におけるメモリ
アクセスの待ち合わせ動作を２ディスタンス転送を例に
とって説明する。図４及び図５は、２ディスタンス転送
によって転送されるデータブロックの例を示す図であ
る。図４に示す例では、転送データは、転送データの転
送開始アドレス（Ｂ）と、第１の要素間距離（Ｄ１：本
例では８バイト）、第１の要素間距離により転送する要
素数（Ｌ１：本例では４要素）、第２の要素間距離（Ｄ
２：本例では６４バイト）および第２の要素間距離によ
り転送する要素数（Ｌ２：本例では４要素）で設定され
ており、これらＢ、Ｄ１、Ｄ２、Ｌ１、Ｌ２で規定され
る全要素が一括して転送される。ここで、第１の要素間
距離と第１の要素数によって示されるアドレス範囲を１
つのブロックとしており、第２の要素間距離Ｄ２は、各
ブロックの先頭要素間の距離、また、第２の要素間距離
により転送する要素数はこの第２の要素間距離で転送さ
れるブロック数である。図４において、上記Ｂ、Ｄ１、
Ｄ２、Ｌ１、Ｌ２で転送されるデータの範囲は太線で囲
まれた要素である。

【００４６】この例では、転送データはＤ１およびＬ１
で示されるブロック、すなわちｅ００、ｅ０１、ｅ０
２、ｄ０３の４つの要素でなる第１ブロック、ｅ０４、
ｅ０５、ｅ０６、ｅ０７の要素でなる第２のブロック、
ｅ０８、ｅ０９、ｅ１０、ｅ１１の要素でなる第３のブ
ロック、およびｅ１２、ｅ１３、ｅ１４、ｅ１５の要素
でなる第４のブロックの、４つのブロックで構成されて
おり、ここでＤ１が０でない限り各要素が同一アドレス
にアクセスすることはない。従って、この設定では、上
述した要素間の追い越しを意識することなくメモリアク
セスすることができる。

【００４７】一方、図５（ａ）に示す例では、第１の要
素間距離Ｄ１（８バイト）、第２の要素間距離Ｄ２（１
６バイト）、第１の要素数Ｌ１（４要素）、第２の要素
数Ｌ２（５ブロック）の設定で２ディスタンス転送が行
われる。ここでは、図５（ｂ）に示すように、要素０２
と要素０４、要素０３と要素０５、要素０４と要素０
６．．．要素１５と要素１７とがそれぞれ同一アドレス
を有している。

【００４８】このような同一アドレスを有する複数の要
素を含む転送データを、例えば４要素を同時に処理でき
るクロスバを用いてメモリに格納すると、入力の際には
同一アドレスを有する要素０２と要素０４はそれぞれ別
の信号線入力される（入力タイミングは異なる）が、出
力の際には要素０２と０４が同一の出力ポートに出力さ
れる。このとき、例えば、メモリにバンクビジーが生じ
ていると、要素０２と要素０４とが同一タイミングで同
一出力ポートへ出力しようとする。このような場合は、
通常優先順位を調停して出力する要素が決定されるが、
転送スループットを高めるためにラウンドロビン制御等
を用いて優先順位を決定している場合は、要素０４が要
素０２より先にメモリに出力されることがある。このよ
うな場合には、要素番号順にメモリアクセスが行われな
いため、本来は要素番号の大きい要素０４のデータがメ
モリに残るはずが、要素０４に追い越された要素０２の
データがメモリに残ってしまい、ソフトウエアの期待す
るメモリ動作が実行されない。

【００４９】このように、図５に示す設定（第１要素間
距離Ｄ１：８バイト、第２要素間距離Ｄ２：１６バイ
ト、第１要素数Ｌ１：４要素、第２要素数Ｌ２：５ブロ
ック）で２ディスタンス転送が行われると、一のメモリ
アクセス内に同一アドレスが存在することになり同一ア
ドレスを有する要素間で追い越しが発生する。本実施形
態ではでは、この追い越しの発生を防ぐために、先行ブ
ロックのメモリアクセスの終了を待ち合わせて後続ブロ
ックのメモリアクセスを行うようにしている。

【００５０】すなわち、図５に示す例では、要素００−
０３、要素０４−０７、要素０８−１１、要素１２−１
５、要素１６−１９と、第２要素間距離Ｄ２で区切られ
る要素グループ（ブロック）を待ち合わせを行う処理単
位として、第１のグループ（要素００−０３）を最初に
メモリアクセスして、このメモリアクセスの終了を待っ
て第２のグループ（要素０４−０７）のメモリアクセス
命令を発行するようにしている（以下、第３、第４、第
５グループについても同様）。この待ち合わせを行うこ
とにより、第１グループの要素０２のメモリアクセス処
理を第２グループの要素０４のメモリアクセス処理が追
い越すことがなくなり（以下、第３、第４、第５グルー
プについても同様）、順序保証を行うことができる。

【００５１】ただし、この待ち合わせ処理を行うと、先
行ブロックのメモリアクセス終了まで次のブロックのメ
モリアクセスが行われないため、メモリアクセスの性能
的には不利なものとなる。そこで、本発明の装置では、
一度に転送する要素のうち複数の要素に同一アドレスが
あるかどうかを検出して、上述の待ち合わせ処理を、同
一アドレスを有する要素がある場合にのみ行うようにし
ている。

【００５２】図６は、図３に示す同一アドレス検出回路
４１における同一アドレス検出動作を説明するための図
である。２ディスタンスデータ転送を行う時には、ノー
ド間データ転送制御部３１から転送開始アドレスＢ、第
１要素間距離Ｄ１、第２要素間距離Ｄ２、第１要素数Ｌ
１、第２要素数Ｌ２が設定されたメモリアクセスリクエ
スト６１が同一アドレス検出回路４１に送られてくる。
同一アドレス検出回路４１では、第１要素間距離Ｄ１と
第２要素間距離Ｄ２の絶対値の比較を行い、更に、以下
のエリア比較を行って、同一アドレスを有する要素が存
在するか否かの検出を行っている。

【００５３】ここで、｜Ｄ１｜＜｜Ｄ２｜の場合であ
って、Ｄ１×（Ｌ１−１）で実現されるエリア以上にＤ
２が大きい場合は、複数要素が同一アドレスにアクセス
することがない。この場合、同一アドレス検出部４１
は、発行管理部４２に同一アドレス無としてリクエスト
を送る。発行管理部４２では、これを受けて、データ転
送時にブロック毎の順序保証動作を行わず順次メモリア
クセスを発行する。

【００５４】なお、｜Ｄ１｜＜｜Ｄ２｜の場合であっ
て、Ｄ１×（Ｌ１−１）で実現されるエリアよりＤ２が
小さい場合は、同一アドレスに複数要素がアドレスする
可能性があるため、同一アドレス検出回路４１は発行管
理部４２に対して同一アドレス有との報告を行う。発行
管理部４２ではこの報告を受けて、ブロック毎に状態監
視部１６の処理終了信号を待ち合わせて、後続ブロック
のリクエストを発行するようにして、順序保証を行う。

【００５５】同様に、｜Ｄ１｜＜｜Ｄ２｜の場合であ
って、Ｄ２×（Ｌ２−１）で実現されるエリア以上にＤ
１が大きい場合は、複数要素が同一アドレスにアクセス
することがなく、また、｜Ｄ１｜＜｜Ｄ２｜の場合であ
って、Ｄ２×（Ｌ２−１）で実現されるエリア以上にＤ
１が小さいと同一アドレスにアクセスする可能性があ
る。従って、Ｄ２×（Ｌ２−１）で実現されるエリアに
対するＤ１の大きさに応じて発行管理部１０１２に同一
アドレス有、あるいは同一アドレス無の報告を行う。

【００５６】なお、｜Ｄ１｜＝｜Ｄ２｜の場合は、同
一アドレスへのアクセスとなるので、発行管理部４２に
同一アドレス有の報告を行う。

【００５７】このように、同一アドレスの検出をエリア
比較により近似的に行うことによって、検出に必要なハ
ードウエア量を小さく抑えることができる。

【００５８】なお、ロードアクセス時には、要素間で追
い越しがあっても同一データを読み出すことになり何ら
問題が生じないため、本例では、共有メモリへのストア
動作時にのみこの順序保証動作を行うようにしている。
発行管理部４２では、ロード動作かストア動作かを判断
して、順序保証を行うか否かの制御を行う。

【００５９】このように、メモリストア時にのみ順序保
証を行うようにすることにより、順序保証動作によるメ
モリ転送性能の劣化を最小限に抑えることができる。

【００６０】

【発明の効果】上述したとおり、本発明のメモリアクセ
ス処理装置では、必要に応じて転送データ要素について
メモリアクセスの順序保証を行うようにしているため、
一のメモリアクセスリクエスト内に同一アドレスを有す
る要素が複数存在するような場合でも、期待されるメモ
リ動作を正しく行うことができる。また、同一アドレス
を有する要素が複数存在するか否かを検出して、このよ
うな要素が存在する場合にも前記順序保証を行うように
しているので、データの転送性能を大幅に劣化させるこ
とがない。更に、同一アドレスを有する要素が複数存在
するか否かの検出をエリア比較を用いて近似的に行うよ
うにしているため、順序保証を行うために必要なハード
ウエア量を抑えることができる。

【図面の簡単な説明】

【図１】図１は、本発明のメモリアクセス処理装置を適
用する情報処理装置の構成を示す図である。

【図２】図２は、図１に示す情報処理装置のノード間制
御部の詳細な構成を示す図である。

【図３】図３は、図１に示す情報処理装置のメモリアク
セス制御部とメモリアドレス／データクロスバの詳細な
構成を示す図である。

【図４】図４は、２ディスタンス転送で転送するデータ
構成の一例を示す図である。

【図５】図５は、２ディスタンス転送で転送するデータ
構成の他の例を示す図である。

【図６】図６は、本発明の装置における同一アドレスの
検出を説明するための図である。

【符号の説明】

１情報処理装置２１クロスバスイッチ２２ノード２３プロセッサ２４ノード間制御部２５共有メモリ３１転送制御部３２メモリアクセス制御部３３データ受信バッファ３４メモリアドレス／ストアデータクロスバ３５ロードデータクロスバ３６データ送信バッファ４１同一アドレス検出部４２発行管理部４３ａ〜４３ｄアドレス生成部４５メモリアクセス状態監視部４６競合調停部５１、５３レジスタ５２選択回路６１メモリアクセス情報６２メモリアクセス終了信号

Claims

【特許請求の範囲】

【請求項１】複数のデータ要素で構成された転送デー
タを一回の転送命令でメモリアクセスするメモリアクセ
ス処理装置において、当該処理装置が、一のメモリアク
セスリクエスト内に存在し同一アドレスを有する複数の
転送データ要素についてのメモリアクセスを所定の順序
で行うようにする順序保証手段を具えることを特徴とす
るメモリアクセス装置。
【請求項２】請求項１に記載のメモリアクセス装置に
おいて、前記転送データを複数の転送データ要素からな
るデータブロックに分けて、このデータブロック毎にメ
モリアクセスを行い、前記同一アドレスを有する転送デ
ータ要素のうちの先行するデータ要素を含むデータブロ
ックのメモリアクセスの終了を待ち合わせて後続のデー
タ要素を含むデータブロックのメモリアクセスを行うこ
とによって前記順序保証を行うことを特徴とするメモリ
アクセス装置。
【請求項３】請求項２に記載のメモリアクセス装置に
おいて、前記データの転送を転送データの転送開始アド
レス（Ｂ）と、第１の要素間距離（Ｄ１）と、第２の要
素間距離（Ｄ２）と、第１の要素数（Ｌ１）と、第２の
要素数（Ｌ２）とで規定される２ディスタンス転送で行
い、前記データブロックを前記第１の要素間距離と前記
第１の要素数とで決まる転送データ要素で構成したこと
を特徴とするメモリアクセス装置。
【請求項４】請求項１ないし３のいずれかに記載のメ
モリアクセス装置において、当該処理装置が、一のメモ
リアクセスリクエスト中に同一アドレスを有する複数の
データ転送要素が存在するか否かを検出する同一アドレ
ス検出手段を具え、当該同一アドレス検出手段が一のメ
モリアクセス中に同一アドレスを有する複数のデータ転
送要素の存在を検出したときのみ前記順序保証を行うこ
とを特徴とするメモリアクセス装置。
【請求項５】請求項３または４に記載のメモリアクセ
ス装置において、前記同一アドレス検出手段が前記第１
の要素間距離と第２の要素間距離の絶対値を比較して、（１）前記第１の要素間距離が第２の要素間距離より小
さく（｜Ｄ１｜＜｜Ｄ２｜）、Ｄ１×（Ｌ１−１）で実
現されるエリアより前記第２の要素間距離（Ｄ２）が小
さい場合；（２）前記第１の要素間距離が第２の要素間距離より大
きく（｜Ｄ１｜＞｜Ｄ２｜）、Ｄ２×（Ｌ２−１）で実
現されるエリアより第１の要素間距離（Ｄ１）が小さい
場合；または（３）前記第１の要素間距離と第２の要素間距離とが等
しい（｜Ｄ１｜＝｜Ｄ２｜）場合；に、一のメモリアクセスリクエスト内に同一アドレスを有す
る複数の転送データ有として前記順序保証を行うように
したことを特徴とするメモリアクセス装置。
【請求項６】請求項１ないし５のいずれかに記載のメ
モリアクセス処理装置において、前記順序保証動作をス
トア動作の時のみ行うようにしたことを特徴とするメモ
リアクセス処理装置。
【請求項７】請求項１ないし６のいずれかに記載のメ
モリアクセス処理装置において、前記装置が、更に、転
送する要素についてのメモリアクセスを発行するメモリ
アクセス発行管理部と、転送データのメモリアクセス状
態を監視して前記発行管理部で発行したメモリアクセス
が終了したことを検出して前記発行管理部に通知するメ
モリアクセス状態管理部とを具え、前記順序保証を行う
場合に、先行する要素を含むデータブロックのメモリア
クセスの終了を前記メモリアクセス状態管理部で確認し
た後に、前記メモリアクセス発行管理部が後続の要素を
含むデータブロックのメモリアクセスを発行するように
した事を特徴とするメモリアクセス処理装置。