JP2000261438A - フレームデータ交換装置及び方法 - Google Patents
フレームデータ交換装置及び方法Info
- Publication number
- JP2000261438A JP2000261438A JP6037799A JP6037799A JP2000261438A JP 2000261438 A JP2000261438 A JP 2000261438A JP 6037799 A JP6037799 A JP 6037799A JP 6037799 A JP6037799 A JP 6037799A JP 2000261438 A JP2000261438 A JP 2000261438A
- Authority
- JP
- Japan
- Prior art keywords
- frame data
- cell
- output port
- buffer
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/10—Flow control; Congestion control
- H04L47/30—Flow control; Congestion control in combination with information about buffer occupancy at either end or at transit nodes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5647—Cell loss
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5679—Arbitration or scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5681—Buffer or queue management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 バスの動作周波数を抑え、かつ、セル損失率
を従来の入力バッファ方式を用いたＡＴＭ交換機構より
も低く抑えることのできるフレーム交換装置を提供す
る。 【解決手段】 小容量バッファBｎ-ｎが一時的なセルＣ
の格納場所を提供するので、分配回路３nは入力バッフ
ァ２nから新しいセルＣnを受け取り、処理することが出
来る。したがってＨＯＬブロッキングが生じにくい。ま
た、小容量バッファはただ一つの出力ポートにセルを転
送するので、スイッチングマトリクスＳＷＭはＮ：１の
マルチプレクサ構造であれば充分となる。これは完全な
クロスバー構造よりずっと単純である。
を従来の入力バッファ方式を用いたＡＴＭ交換機構より
も低く抑えることのできるフレーム交換装置を提供す
る。 【解決手段】 小容量バッファBｎ-ｎが一時的なセルＣ
の格納場所を提供するので、分配回路３nは入力バッフ
ァ２nから新しいセルＣnを受け取り、処理することが出
来る。したがってＨＯＬブロッキングが生じにくい。ま
た、小容量バッファはただ一つの出力ポートにセルを転
送するので、スイッチングマトリクスＳＷＭはＮ：１の
マルチプレクサ構造であれば充分となる。これは完全な
クロスバー構造よりずっと単純である。
Description
【０００１】
【発明の属する技術分野】本発明は、データを所定量の
フレーム単位で交換するフレームデータ交換装置及び方
法に関する。
フレーム単位で交換するフレームデータ交換装置及び方
法に関する。
【０００２】
【従来の技術】遠隔会議、大規模分散コンピューティン
グ、データベースなどの通信アプリケーションでは、高
速なネットワークが必要になっている。そこで、非同期
転送モード（Asynchronous Transfer Mode、ＡＴＭ）に
よる高速通信が採用されるようになった。このＡＴＭ
は、音声、データ、画像などの情報をデジタル化し、そ
れらの情報を一定の長さの短い情報単位に分割し、高速
に交換処理して相手に伝送するという技術である。
グ、データベースなどの通信アプリケーションでは、高
速なネットワークが必要になっている。そこで、非同期
転送モード（Asynchronous Transfer Mode、ＡＴＭ）に
よる高速通信が採用されるようになった。このＡＴＭ
は、音声、データ、画像などの情報をデジタル化し、そ
れらの情報を一定の長さの短い情報単位に分割し、高速
に交換処理して相手に伝送するという技術である。
【０００３】現行のＡＴＭ交換機構では、大きく３つの
方式が採用されている。それぞれ、（１）入力バッファ
方式、（２）出力バッファ方式、（３）共有バッファ方
式と呼ばれている。
方式が採用されている。それぞれ、（１）入力バッファ
方式、（２）出力バッファ方式、（３）共有バッファ方
式と呼ばれている。
【０００４】（１）入力バッファ方式では、各入力ポー
トにセルを一時的に格納するメモリを用意する。メモリ
は入力されるセルを確実に格納する必要があり、入力ポ
ートの情報伝送速度以上の速度で動作する。フレームの
転送は入力された順序に従って行われる（ＦＩＦＯ：フ
ォーストインファーストアウト方式）ため、メモリの先
頭のセルが出力ポートを他の入力ポートと取り合う（競
合状態に陥る）と、後続のセルを転送できなくなる現象
（HOL（ヘッドオブライン）Blocking現象）が生じる。
このため、セルがメモリに溜まりやすく、結果としてセ
ルがメモリから溢れてセル損失を生ずる確率が高くな
る。
トにセルを一時的に格納するメモリを用意する。メモリ
は入力されるセルを確実に格納する必要があり、入力ポ
ートの情報伝送速度以上の速度で動作する。フレームの
転送は入力された順序に従って行われる（ＦＩＦＯ：フ
ォーストインファーストアウト方式）ため、メモリの先
頭のセルが出力ポートを他の入力ポートと取り合う（競
合状態に陥る）と、後続のセルを転送できなくなる現象
（HOL（ヘッドオブライン）Blocking現象）が生じる。
このため、セルがメモリに溜まりやすく、結果としてセ
ルがメモリから溢れてセル損失を生ずる確率が高くな
る。
【０００５】（２）出力バッファ方式では、各出力ポー
トにセルを一時的に格納するメモリを用意する。入力ポ
ートにセルが到着すると、ただちに出力ポートのメモリ
に転送される必要があり、そのため入力ポートと出力ポ
ートのメモリを繋ぐバスは入力ポートの情報伝送速度に
入力ポート数を乗じた速度以上で動作する必要がある。
トにセルを一時的に格納するメモリを用意する。入力ポ
ートにセルが到着すると、ただちに出力ポートのメモリ
に転送される必要があり、そのため入力ポートと出力ポ
ートのメモリを繋ぐバスは入力ポートの情報伝送速度に
入力ポート数を乗じた速度以上で動作する必要がある。
【０００６】（３）共有バッファ方式では、ただ一つの
バッファを用意する。すべての入力ポートに到着したセ
ルがバッファに直ちに転送され、その後、バッファ内部
に蓄積されたセルが出力ポートにより読み出される。全
ての入力ポートと出力ポートが一つのバッファとやりと
りを行うため、バッファと入力ポート及び出力ポートの
間を繋ぐバスは、入力ポートの情報伝送速度に入力ポー
ト数を乗じた数と、出力ポートの情報伝送速度に出力ポ
ート数を乗じた数を加えた速度以上で動作する必要があ
る。
バッファを用意する。すべての入力ポートに到着したセ
ルがバッファに直ちに転送され、その後、バッファ内部
に蓄積されたセルが出力ポートにより読み出される。全
ての入力ポートと出力ポートが一つのバッファとやりと
りを行うため、バッファと入力ポート及び出力ポートの
間を繋ぐバスは、入力ポートの情報伝送速度に入力ポー
ト数を乗じた数と、出力ポートの情報伝送速度に出力ポ
ート数を乗じた数を加えた速度以上で動作する必要があ
る。
【０００７】
【発明が解決しようとする課題】ところで、上記（１）
入力バッファ方式はバスの動作速度が（２）出力バッフ
ァ方式と（３）共有バッファ方式よりも小さいが、フレ
ーム損失率は（２）出力バッファ方式と（３）共有バッ
ファ方式よりも大きい。（２）出力バッファ方式と
（３）共有バッファ方式ではフレーム損失率が（１）入
力バッファ方式よりも小さいが、バスの動作速度が
（１）入力バッファ方式よりも大きい。
入力バッファ方式はバスの動作速度が（２）出力バッフ
ァ方式と（３）共有バッファ方式よりも小さいが、フレ
ーム損失率は（２）出力バッファ方式と（３）共有バッ
ファ方式よりも大きい。（２）出力バッファ方式と
（３）共有バッファ方式ではフレーム損失率が（１）入
力バッファ方式よりも小さいが、バスの動作速度が
（１）入力バッファ方式よりも大きい。
【０００８】以上の理由により、従来のＡＴＭ交換機構
は、セル損失率を低く抑えつつセル交換速度をある値以
上に向上させることが困難だった。
は、セル損失率を低く抑えつつセル交換速度をある値以
上に向上させることが困難だった。
【０００９】本発明は、上記実情に鑑みてなされたもの
であり、バスの動作周波数を抑え、かつ、セル（フレー
ム）損失率を従来の入力バッファ方式を用いたＡＴＭ交
換機構よりも低く抑えることのできるフレーム交換装置
及び方法の提供を目的とする。
であり、バスの動作周波数を抑え、かつ、セル（フレー
ム）損失率を従来の入力バッファ方式を用いたＡＴＭ交
換機構よりも低く抑えることのできるフレーム交換装置
及び方法の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明に係るフレームデ
ータ交換装置は、上記課題を解決するために、データを
所定量のフレーム単位で交換するフレームデータ交換装
置において、入力ポート側に外部から到着したフレーム
データを格納する入力バッファ手段と、上記入力バッフ
ァ手段に格納された各フレームデータの宛先を見て各フ
レームデータを出力ポートに対応させて分配する分配手
段と、上記分配手段で出力ポートに対応させて振り分け
られたフレームデータを一時的に蓄積するために上記出
力ポートに対応するように上記分配手段の先に接続され
る、メモリ手段と、上記メモリ手段と上記出力ポートと
の間を繋ぐスイッチング手段と、上記スイッチング手段
を制御する調停手段とを備える。
ータ交換装置は、上記課題を解決するために、データを
所定量のフレーム単位で交換するフレームデータ交換装
置において、入力ポート側に外部から到着したフレーム
データを格納する入力バッファ手段と、上記入力バッフ
ァ手段に格納された各フレームデータの宛先を見て各フ
レームデータを出力ポートに対応させて分配する分配手
段と、上記分配手段で出力ポートに対応させて振り分け
られたフレームデータを一時的に蓄積するために上記出
力ポートに対応するように上記分配手段の先に接続され
る、メモリ手段と、上記メモリ手段と上記出力ポートと
の間を繋ぐスイッチング手段と、上記スイッチング手段
を制御する調停手段とを備える。
【００１１】また、本発明に係るフレームデータ交換方
法は、上記課題を解決するために、データを所定量のフ
レーム単位で交換するためのフレーム交換方法におい
て、入力ポート側に外部から到着したフレームデータを
入力バッファに格納するフレームデータ格納工程と、上
記フレームデータ格納工程により格納された各フレーム
データの宛先を見て各フレームデータを出力ポートに対
応させて分配する分配工程と、上記分配工程で出力ポー
トに対応させて分配されたフレームデータをメモリ部に
一時的に蓄積するフレームデータ蓄積工程と、上記メモ
リ部と上記出力ポートとの間のスイッチング部を制御す
る調停工程と、上記調停工程で調停されたスイッチング
部の使用許可に応じてフレーム蓄積工程で蓄積されたフ
レームデータを出力ポートに転送する転送工程とを備え
る。
法は、上記課題を解決するために、データを所定量のフ
レーム単位で交換するためのフレーム交換方法におい
て、入力ポート側に外部から到着したフレームデータを
入力バッファに格納するフレームデータ格納工程と、上
記フレームデータ格納工程により格納された各フレーム
データの宛先を見て各フレームデータを出力ポートに対
応させて分配する分配工程と、上記分配工程で出力ポー
トに対応させて分配されたフレームデータをメモリ部に
一時的に蓄積するフレームデータ蓄積工程と、上記メモ
リ部と上記出力ポートとの間のスイッチング部を制御す
る調停工程と、上記調停工程で調停されたスイッチング
部の使用許可に応じてフレーム蓄積工程で蓄積されたフ
レームデータを出力ポートに転送する転送工程とを備え
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１３】この実施の形態は、例えばＭＰＥＧデータ
を記録している複数のハードディスクドライブ（ＨＤ
Ｄ）から入力ポートに送られてくる所定量のフレーム単
位のフレームデータを非同期転送モード（Asynchronous
Transter Mode：ＡＴＭ）で出力ポートに転送するＡＴ
Ｍ交換装置である。通常、ＡＴＭ交換装置は、５３バイ
トを１セルデータとして扱う。以下、ＡＴＭセル交換装
置と記す。
を記録している複数のハードディスクドライブ（ＨＤ
Ｄ）から入力ポートに送られてくる所定量のフレーム単
位のフレームデータを非同期転送モード（Asynchronous
Transter Mode：ＡＴＭ）で出力ポートに転送するＡＴ
Ｍ交換装置である。通常、ＡＴＭ交換装置は、５３バイ
トを１セルデータとして扱う。以下、ＡＴＭセル交換装
置と記す。
【００１４】このＡＴＭセル交換装置は、図１に示すよ
うに、４つの入力ポート１1，１2，１3，１4と４つの出
力ポート６1，６2，６3，６4を持つ。実際には入出力ポ
ートの数は４以下でも４以上でも構わない。
うに、４つの入力ポート１1，１2，１3，１4と４つの出
力ポート６1，６2，６3，６4を持つ。実際には入出力ポ
ートの数は４以下でも４以上でも構わない。
【００１５】この図１に示すＡＴＭセル交換装置は大き
く分けて５つの部分から構成される。先ず、外部から入
力ポート１1，１2，１3，１4に到着したセルデータＣn
を格納する入力バッファ２1，２2，２3，２4と、入力バ
ッファ２1，２2，２3，２4から出てきたセルデータＣn
の宛先を見ながら別の出口に振り分ける分配回路３1，
３2，３3，３4と、分配回路３1，３2，３3，３4の各出
口の先に繋がる小容量メモリ群４1，４2，４3，４4と、
小容量メモリ群４1，４2，４3，４4と出力ポート６1，
６2，６3，６4の間を繋ぐスイッチングマトリクスＳＷ
Ｍと、そのスイッチングマトリクスＳＷＭを制御する調
停回路５1，５2，５3，５4である。
く分けて５つの部分から構成される。先ず、外部から入
力ポート１1，１2，１3，１4に到着したセルデータＣn
を格納する入力バッファ２1，２2，２3，２4と、入力バ
ッファ２1，２2，２3，２4から出てきたセルデータＣn
の宛先を見ながら別の出口に振り分ける分配回路３1，
３2，３3，３4と、分配回路３1，３2，３3，３4の各出
口の先に繋がる小容量メモリ群４1，４2，４3，４4と、
小容量メモリ群４1，４2，４3，４4と出力ポート６1，
６2，６3，６4の間を繋ぐスイッチングマトリクスＳＷ
Ｍと、そのスイッチングマトリクスＳＷＭを制御する調
停回路５1，５2，５3，５4である。
【００１６】入力バッファ２ｎは５３バイトの１セルを
３２個分蓄えることができる。
３２個分蓄えることができる。
【００１７】小容量メモリ群４1，４2，４3，４4は、各
入力ポートについて出力ポートの数だけ小容量メモリを
備える。例えば、小容量メモリ群４1は、４つの小容量
メモリB1-1，B1-2，B1-3及びB1-4を備える。また、小容
量メモリ群４2は、４つの小容量メモリB2-1，B2-2，B2-
3及びB2-4を備える。また、小容量メモリ群４3は、４つ
の小容量メモリB3-1，B3-2，B3-3及びB3-4を備える。ま
た、小容量メモリ群４4は、４つの小容量メモリB4-1，B
4-2，B4-3及びB4-4を備える。ここで、一つの小容量メ
モリBn-nは、５つに分割されており、５つのセルを蓄え
る。
入力ポートについて出力ポートの数だけ小容量メモリを
備える。例えば、小容量メモリ群４1は、４つの小容量
メモリB1-1，B1-2，B1-3及びB1-4を備える。また、小容
量メモリ群４2は、４つの小容量メモリB2-1，B2-2，B2-
3及びB2-4を備える。また、小容量メモリ群４3は、４つ
の小容量メモリB3-1，B3-2，B3-3及びB3-4を備える。ま
た、小容量メモリ群４4は、４つの小容量メモリB4-1，B
4-2，B4-3及びB4-4を備える。ここで、一つの小容量メ
モリBn-nは、５つに分割されており、５つのセルを蓄え
る。
【００１８】分配回路３1，３2，３3，３4は、ＡＴＭセ
ルデータの内の、ＡＴＭヘッダから宛先を見、４つの出
力ポートに対応させた、小容量メモリ群４ｎの内の、一
つの小容量メモリBn-nに分配する。
ルデータの内の、ＡＴＭヘッダから宛先を見、４つの出
力ポートに対応させた、小容量メモリ群４ｎの内の、一
つの小容量メモリBn-nに分配する。
【００１９】具体的には図２に示す構成である。ヘッダ
検出部１０はＡＴＭセルデータの内、ＡＴＭヘッダを検
出する。このヘッダ検出部１０で検出されたＡＴＭヘッ
ダはアドレス判断部１１に送られる。アドレス判断部１
１は上記ＡＴＭヘッダの内の所定ビット数からなるアド
レスを解読する。そして、切換スイッチ１２を被選択端
子ａ，ｂ，ｃ，ｄの内の一つに切り換え、ＡＴＭセルデ
ータを４つの出力ポートに対応させた、小容量メモリ群
４ｎの内の、一つの小容量メモリBn-nに送る。
検出部１０はＡＴＭセルデータの内、ＡＴＭヘッダを検
出する。このヘッダ検出部１０で検出されたＡＴＭヘッ
ダはアドレス判断部１１に送られる。アドレス判断部１
１は上記ＡＴＭヘッダの内の所定ビット数からなるアド
レスを解読する。そして、切換スイッチ１２を被選択端
子ａ，ｂ，ｃ，ｄの内の一つに切り換え、ＡＴＭセルデ
ータを４つの出力ポートに対応させた、小容量メモリ群
４ｎの内の、一つの小容量メモリBn-nに送る。
【００２０】ＡＴＭヘッダには図３の（ａ）に示すよう
に、５バイト（byte）が割り当てられている。先頭か
ら、ジェネリックフローコントロール（Generic Flow C
ontrol:ＧＦＣ）に４ビット。続いてバーチャルパスア
イデンティファイア（Virtual Path Identifier:ＶＰ
Ｉ）に８ビット。さらに続いてバーチャルチャネルアイ
デンティファイア（Vertual Channel Identifier:ＶＣ
Ｉ）に１６ビット。以下、ペイロードタイプ（Pyload T
ype:ＰＴ）に３ビット。セルロスプライオリティ（Cell
Loss Priority:ＣＬＰ）に１ビット。ヘッダエラーコ
ントロール（HeaderError Control:ＨＥＣ）に８ビット
が割り当てられる。
に、５バイト（byte）が割り当てられている。先頭か
ら、ジェネリックフローコントロール（Generic Flow C
ontrol:ＧＦＣ）に４ビット。続いてバーチャルパスア
イデンティファイア（Virtual Path Identifier:ＶＰ
Ｉ）に８ビット。さらに続いてバーチャルチャネルアイ
デンティファイア（Vertual Channel Identifier:ＶＣ
Ｉ）に１６ビット。以下、ペイロードタイプ（Pyload T
ype:ＰＴ）に３ビット。セルロスプライオリティ（Cell
Loss Priority:ＣＬＰ）に１ビット。ヘッダエラーコ
ントロール（HeaderError Control:ＨＥＣ）に８ビット
が割り当てられる。
【００２１】ＧＦＣはシェアドメディアでのアクセス制
御に用いる。ＶＰＩは仮想パスの識別子として用い、Ｖ
ＣＩは仮想チャネルの識別子として用いる。ＰＴ、ＣＬ
Ｐ、ＨＥＣは本発明における交換機能には無関係な制御
用情報として用いる。
御に用いる。ＶＰＩは仮想パスの識別子として用い、Ｖ
ＣＩは仮想チャネルの識別子として用いる。ＰＴ、ＣＬ
Ｐ、ＨＥＣは本発明における交換機能には無関係な制御
用情報として用いる。
【００２２】通常、アドレスとして用いるのは、図３の
（ｂ）に示すように、ＶＰＩとＶＣＩの合わせて２４ビ
ットからである。ただし、大規模な事業者はＧＦＣの４
ビットも併せ、２８ビットをアドレスとして用いること
もある。
（ｂ）に示すように、ＶＰＩとＶＣＩの合わせて２４ビ
ットからである。ただし、大規模な事業者はＧＦＣの４
ビットも併せ、２８ビットをアドレスとして用いること
もある。
【００２３】実際には、図３の（ｃ）に示すように、Ｖ
ＰＩのＬＳＢから３ビットとＶＣＩのＬＳＢから５ビッ
トを併せた８ビットからアドレスが生成されているの
で、このアドレスをアドレス判断部１１で判断する。
ＰＩのＬＳＢから３ビットとＶＣＩのＬＳＢから５ビッ
トを併せた８ビットからアドレスが生成されているの
で、このアドレスをアドレス判断部１１で判断する。
【００２４】スイッチングマトリクスＳＷＭは出力ポー
ト一つに対してバスを一つ用意する形で実現されてい
る。したがってバスの本数は出力ポートの数（＝４）に
等しい。これらのバスはそれぞれの先に繋がる出力ポー
ト６1，６2，６3，６4に属する調停回路５1，５2，
５3，５4により制御される。
ト一つに対してバスを一つ用意する形で実現されてい
る。したがってバスの本数は出力ポートの数（＝４）に
等しい。これらのバスはそれぞれの先に繋がる出力ポー
ト６1，６2，６3，６4に属する調停回路５1，５2，
５3，５4により制御される。
【００２５】調停回路５1，５2，５3，５4が制御する内
容は複数の入力ポート１1，１2，１3，１4から小容量メ
モリ群４1，４2，４3，４4を通して送られてくるセルＣ
nがバスを使用する権利を調停することである。
容は複数の入力ポート１1，１2，１3，１4から小容量メ
モリ群４1，４2，４3，４4を通して送られてくるセルＣ
nがバスを使用する権利を調停することである。
【００２６】調停回路５1の内部の構成を図４に示す。
この調停回路５1には、上記４つの小容量メモリ群４1，
４2，４3，４4の内の、一番上の小容量メモリB1-1，B2-
1，B3-1，B4-1からのデータバスがスイッチングマトリ
クスＳＷＭを通して接続されている。また、それぞれの
小容量メモリB1-1，B2-1，B3-1，B4-1と調停回路５1間
には、小容量メモリB1-1，B2-1，B3-1，B4-1から調停回
路５1に送られるセル転送要求ＲＱ＃用の信号線と、調
停回路５1から小容量メモリB1-1，B2-1，B3-1，B4-1に
送られるセル転送許可ＡＫ＃用の信号線が接続されてい
る。調停回路５1は複数、例えば二つの小容量メモリか
ら競合状態で上記転送要求を受け取ると何らかの適切な
手段によりセル転送要求を一つ選択する。例えば、上記
転送要求＃中に優先度を示す信号が含まれているときに
は優先度判定部１３を使って優先度を判定し、優先度の
高い転送要求を選択する。そして、その優先度の高い転
送要求を出してきた小容量メモリBn-nにセル転送許可Ａ
Ｋ＃を返す。
この調停回路５1には、上記４つの小容量メモリ群４1，
４2，４3，４4の内の、一番上の小容量メモリB1-1，B2-
1，B3-1，B4-1からのデータバスがスイッチングマトリ
クスＳＷＭを通して接続されている。また、それぞれの
小容量メモリB1-1，B2-1，B3-1，B4-1と調停回路５1間
には、小容量メモリB1-1，B2-1，B3-1，B4-1から調停回
路５1に送られるセル転送要求ＲＱ＃用の信号線と、調
停回路５1から小容量メモリB1-1，B2-1，B3-1，B4-1に
送られるセル転送許可ＡＫ＃用の信号線が接続されてい
る。調停回路５1は複数、例えば二つの小容量メモリか
ら競合状態で上記転送要求を受け取ると何らかの適切な
手段によりセル転送要求を一つ選択する。例えば、上記
転送要求＃中に優先度を示す信号が含まれているときに
は優先度判定部１３を使って優先度を判定し、優先度の
高い転送要求を選択する。そして、その優先度の高い転
送要求を出してきた小容量メモリBn-nにセル転送許可Ａ
Ｋ＃を返す。
【００２７】以下、典型的な動作を図５〜図１０を用い
て説明する。
て説明する。
【００２８】先ず、図５に示すように、入力ポート１1
にセルＣ1が入ってくる。セルＣ1は入力ポート１1の入
力バッファ２1に貯えられる。
にセルＣ1が入ってくる。セルＣ1は入力ポート１1の入
力バッファ２1に貯えられる。
【００２９】次に、図６に示すように、入力バッファ２
1からセルＣ1が出力され、分配回路３1により宛先とな
る出力ポート（この場合出力ポート６1）を決定され
る。それに応じてセルＣ1は適当な小容量バッファ（こ
の場合、入力ポート１1から入ってきた出力ポート６1行
きのセルＣ1のための小容量バッファB1-1）に格納され
る。
1からセルＣ1が出力され、分配回路３1により宛先とな
る出力ポート（この場合出力ポート６1）を決定され
る。それに応じてセルＣ1は適当な小容量バッファ（こ
の場合、入力ポート１1から入ってきた出力ポート６1行
きのセルＣ1のための小容量バッファB1-1）に格納され
る。
【００３０】次に、図７に示すように、小容量バッファ
B1-1にセルＣ1が入ると、小容量バッファB1-1は調停回
路（この場合、出力ポート６1の調停回路５1）にセル転
送要求ＲＱ１を送る。
B1-1にセルＣ1が入ると、小容量バッファB1-1は調停回
路（この場合、出力ポート６1の調停回路５1）にセル転
送要求ＲＱ１を送る。
【００３１】次に、図８に示すように、調停回路５1が
小容量バッファB1-1にセル転送の許可を返す。
小容量バッファB1-1にセル転送の許可を返す。
【００３２】すると、図９に示すように、小容量バッフ
ァB1-1はスイッチングマトリクスＳＷＭを介してセルＣ
１を出力ポート６1に送り、セル転送要求ＲＱ１を止め
る。そして、図１０に示すように、出力ポート６1から
セルＣ1が出力される。
ァB1-1はスイッチングマトリクスＳＷＭを介してセルＣ
１を出力ポート６1に送り、セル転送要求ＲＱ１を止め
る。そして、図１０に示すように、出力ポート６1から
セルＣ1が出力される。
【００３３】次に、二つの小容量バッファが同一の出力
ポートに対してセル転送要求を送る場合（競合状態）の
動作を、図１１〜図１７を用いて説明する。
ポートに対してセル転送要求を送る場合（競合状態）の
動作を、図１１〜図１７を用いて説明する。
【００３４】先ず、図１１に示すように、入力ポート１
1にセルＣ1が入ってくる。セルＣ1は入力ポート１1の入
力バッファ２1に貯えられる。同時に入力ポート１4にセ
ルＣ4が入ってくる。セルＣ4は入力ポート１4の入力バ
ッファ２4に貯えられる。
1にセルＣ1が入ってくる。セルＣ1は入力ポート１1の入
力バッファ２1に貯えられる。同時に入力ポート１4にセ
ルＣ4が入ってくる。セルＣ4は入力ポート１4の入力バ
ッファ２4に貯えられる。
【００３５】次に、図１２に示すように、セルＣ1は分
配回路３1により小容量バッファB1-1に格納される。同
時にセルＣ4は分配回路３4により小容量バッファB4-1に
格納される。
配回路３1により小容量バッファB1-1に格納される。同
時にセルＣ4は分配回路３4により小容量バッファB4-1に
格納される。
【００３６】次に、図１３に示すように、小容量バッフ
ァB1-1は調停回路５1にセル転送要求ＲＱ１を送る。同
時に小容量バッファB4-1も調停回路５1にセル転送要求
ＲＱ４を送る。
ァB1-1は調停回路５1にセル転送要求ＲＱ１を送る。同
時に小容量バッファB4-1も調停回路５1にセル転送要求
ＲＱ４を送る。
【００３７】次に、図１４に示すように、調停回路５1
は何からの適切な手段、例えば上記図４に示したような
優先度判定部１３を用いてセル転送要求ＲＱ＃の一つを
選択する。この場合、小容量バッファB1-1からのセル転
送要求を選択する。調停回路５1は小容量バッファB1-1
にセル転送の許可ＡＫ１を返す。
は何からの適切な手段、例えば上記図４に示したような
優先度判定部１３を用いてセル転送要求ＲＱ＃の一つを
選択する。この場合、小容量バッファB1-1からのセル転
送要求を選択する。調停回路５1は小容量バッファB1-1
にセル転送の許可ＡＫ１を返す。
【００３８】次に、図１５に示すように、小容量バッフ
ァB1-1はスイッチングマトリクスＳＷＭを介してセルＣ
1を出力ポート６1に送り、セル転送要求ＲＱ１を止め
る。次に調停回路５1は小容量バッファB4-1からのセル
転送要求ＲＱ４を受け付け、セル転送許可ＡＫ４を小容
量バッファB4-1に返す。
ァB1-1はスイッチングマトリクスＳＷＭを介してセルＣ
1を出力ポート６1に送り、セル転送要求ＲＱ１を止め
る。次に調停回路５1は小容量バッファB4-1からのセル
転送要求ＲＱ４を受け付け、セル転送許可ＡＫ４を小容
量バッファB4-1に返す。
【００３９】すると、図１６に示すように、出力ポート
６1からセルＣ1が出ていく。同時に小容量バッファB4-1
はスイッチングマトリクスＳＷＭを介してセルＣ4を出
力ポート６1に送り、セル転送要求ＲＱ４を止める。そ
して、図１７に示すように、出力ポート６1からセルＣ4
が出ていく。
６1からセルＣ1が出ていく。同時に小容量バッファB4-1
はスイッチングマトリクスＳＷＭを介してセルＣ4を出
力ポート６1に送り、セル転送要求ＲＱ４を止める。そ
して、図１７に示すように、出力ポート６1からセルＣ4
が出ていく。
【００４０】特に、本発明においては小容量バッファB1
-1が図１２に示すように一時的なセルの格納場所を提供
するので、分配回路３1は入力バッファ２1から新しいセ
ルＣnを受け取り、処理することが出来る。したがって
ＨＯＬブロッキングが生じにくい。
-1が図１２に示すように一時的なセルの格納場所を提供
するので、分配回路３1は入力バッファ２1から新しいセ
ルＣnを受け取り、処理することが出来る。したがって
ＨＯＬブロッキングが生じにくい。
【００４１】また、小容量バッファはただ一つの出力ポ
ートにセルを転送するので、スイッチングマトリクスＳ
ＷＭはＮ：１のマルチプレクサ構造であれば充分とな
る。これは完全なクロスバー構造よりずっと単純であ
る。
ートにセルを転送するので、スイッチングマトリクスＳ
ＷＭはＮ：１のマルチプレクサ構造であれば充分とな
る。これは完全なクロスバー構造よりずっと単純であ
る。
【００４２】さらに小容量バッファは、そのメモリ内容
をスイッチンマトリクスＳＷＭにＦＩＦＯ順に出力すれ
ばよく、このような回路は高速に構成することが可能で
ある。
をスイッチンマトリクスＳＷＭにＦＩＦＯ順に出力すれ
ばよく、このような回路は高速に構成することが可能で
ある。
【００４３】以上のように上記実施例形態となるＡＴＭ
セル交換装置によれば、小容量バッファを設けること
で、ＡＴＭセル交換機構の内部のバスを低く抑えられる
入力バッファ方式の欠点であるＨＯＬブロッキング現象
の発生頻度を低く抑えることができる。
セル交換装置によれば、小容量バッファを設けること
で、ＡＴＭセル交換機構の内部のバスを低く抑えられる
入力バッファ方式の欠点であるＨＯＬブロッキング現象
の発生頻度を低く抑えることができる。
【００４４】上記ＡＴＭセル交換装置を用いた場合の入
力バッファ方式のセル損失率（CellLoss Ratio：ＣＬ
Ｒ）の改善の様子を図１８に示す。
力バッファ方式のセル損失率（CellLoss Ratio：ＣＬ
Ｒ）の改善の様子を図１８に示す。
【００４５】縦軸はセル損失率、すなわちどのくらいの
確率で情報を損失してしまうのかを示す。下にいくほど
情報が捨てられないことを意味する。また、横軸はユー
ティリィゼーション（utilization）あるいはネットワ
ーク負荷（network load）であり、回線の何％を使って
いるか、すなわち入力がどのくらい入っているかを示
す。
確率で情報を損失してしまうのかを示す。下にいくほど
情報が捨てられないことを意味する。また、横軸はユー
ティリィゼーション（utilization）あるいはネットワ
ーク負荷（network load）であり、回線の何％を使って
いるか、すなわち入力がどのくらい入っているかを示
す。
【００４６】具体的には、入力バッファの大きさが３２
セル分の場合に、出力ポートの情報伝送速度を１００％
として入力ポートに入力する情報量を６５％から９５％
まで変化させたときのセル損失率（１０を底とする対数
表示）を示している。５つのグラフが描かれているが、
これらは小容量バッファの大きさを１セル〜５セルまで
変化させた場合に対応したもので、上から順に小容量バ
ッファの大きさＢが、１，２，３，４，５の場合に対応
している。小容量バッファの分割数Ｂを大きくして行く
ほどセル損失率が小さくなる。
セル分の場合に、出力ポートの情報伝送速度を１００％
として入力ポートに入力する情報量を６５％から９５％
まで変化させたときのセル損失率（１０を底とする対数
表示）を示している。５つのグラフが描かれているが、
これらは小容量バッファの大きさを１セル〜５セルまで
変化させた場合に対応したもので、上から順に小容量バ
ッファの大きさＢが、１，２，３，４，５の場合に対応
している。小容量バッファの分割数Ｂを大きくして行く
ほどセル損失率が小さくなる。
【００４７】比較のために、入力バッファ方式における
セル損失率の簡易計算特性を図１９に、また、出力バッ
ファ方式におけるセル損失率の簡易計算特性を図２０に
示す。共に、バッファ数を８、１６、２４、３２、４
０、４８というように増やして計算している。
セル損失率の簡易計算特性を図１９に、また、出力バッ
ファ方式におけるセル損失率の簡易計算特性を図２０に
示す。共に、バッファ数を８、１６、２４、３２、４
０、４８というように増やして計算している。
【００４８】図１９においては、バッファ数が多くなる
ほど、セル損失率が小さくなるが、その効果が顕著に現
れるのは、ネットワーク負荷（network load）が８０％
を下回る付近である。
ほど、セル損失率が小さくなるが、その効果が顕著に現
れるのは、ネットワーク負荷（network load）が８０％
を下回る付近である。
【００４９】また、図２０においても、バッファ数が多
くなるほどセル損失率が小さくなることが分かる。この
効果はあらゆるネットワーク負荷にわたって現れてい
る。
くなるほどセル損失率が小さくなることが分かる。この
効果はあらゆるネットワーク負荷にわたって現れてい
る。
【００５０】上記図１８に示した上記ＡＴＭセル交換装
置の効果では、バッファ数が少ない間は上記図１９に示
した入力バッファ方式と同じ特性であり、バッファ数が
増えるにしたがって上記図２０に示した出力バッファ方
式に近い特性へとなだらかに変化する。
置の効果では、バッファ数が少ない間は上記図１９に示
した入力バッファ方式と同じ特性であり、バッファ数が
増えるにしたがって上記図２０に示した出力バッファ方
式に近い特性へとなだらかに変化する。
【００５１】図２１にはバッファ数を４８としたとき
の、出力バッファ方式と入力バッファ方式のセル損失率
を示す。上側が入力バッファ方式の特性であり、下側が
出力バッファ方式の特性である。ネットワーク負荷が高
い場合に入力バッファ方式の性能が急激に劣化する状況
が示されている。
の、出力バッファ方式と入力バッファ方式のセル損失率
を示す。上側が入力バッファ方式の特性であり、下側が
出力バッファ方式の特性である。ネットワーク負荷が高
い場合に入力バッファ方式の性能が急激に劣化する状況
が示されている。
【００５２】本発明の実施の形態のＡＴＭセル交換装置
では、十分な段数の小容量メモリを備えることで、出力
バッファ方式に近い特性を持たせられるため、下側のグ
ラム（出力バッファ方式）に近い性能が得られる。
では、十分な段数の小容量メモリを備えることで、出力
バッファ方式に近い特性を持たせられるため、下側のグ
ラム（出力バッファ方式）に近い性能が得られる。
【００５３】また、上記ＡＴＭセル交換装置では、宛先
ごとにセルを蓄積するため、バースト転送や複数セルを
一括して転送する手段を採用しやすい。これは、バスの
動作周波数を抑える働きを持つ。
ごとにセルを蓄積するため、バースト転送や複数セルを
一括して転送する手段を採用しやすい。これは、バスの
動作周波数を抑える働きを持つ。
【００５４】
【発明の効果】本発明によれば、バスの動作周波数を抑
え、かつ、セル損失率を従来の入力バッファ方式を用い
たＡＴＭセル交換機構よりも低く抑えることのできるフ
レーム交換装置及び方法を提供できる。
え、かつ、セル損失率を従来の入力バッファ方式を用い
たＡＴＭセル交換機構よりも低く抑えることのできるフ
レーム交換装置及び方法を提供できる。
【図１】本発明の実施の形態となるＡＴＭセル交換装置
の構成を示す図である。
の構成を示す図である。
【図２】上記図１に示したＡＴＭセル交換装置中の分配
回路の具体例を示す図である。
回路の具体例を示す図である。
【図３】上記分配回路で検出するＡＴＭヘッダのフォー
マット図である。
マット図である。
【図４】上記ＡＴＭセル交換装置中の調停回路の動作を
説明するための図である。
説明するための図である。
【図５】上記ＡＴＭセル交換装置の典型的な動作の内、
入力ポートにセルが入ってくる様子を示す図である。
入力ポートにセルが入ってくる様子を示す図である。
【図６】上記ＡＴＭセル交換装置の典型的な動作の内、
入力バッファからセルが出力され、分配回路により宛先
となる出力ポートが決定される様子を示す図である。
入力バッファからセルが出力され、分配回路により宛先
となる出力ポートが決定される様子を示す図である。
【図７】上記ＡＴＭセル交換装置の典型的な動作の内、
小容量バッファにセルが入り、小容量バッファが調停回
路にセル転送要求ＲＱ１を送る様子を示す図である。
小容量バッファにセルが入り、小容量バッファが調停回
路にセル転送要求ＲＱ１を送る様子を示す図である。
【図８】上記ＡＴＭセル交換装置の典型的な動作の内、
調停回路が小容量バッファにセル転送の許可を返す様子
を示す図である。
調停回路が小容量バッファにセル転送の許可を返す様子
を示す図である。
【図９】上記ＡＴＭセル交換装置の典型的な動作の内、
小容量バッファがスイッチングマトリクスを介してセル
を出力ポートに送り、セル転送要求を止める様子を示す
図である。
小容量バッファがスイッチングマトリクスを介してセル
を出力ポートに送り、セル転送要求を止める様子を示す
図である。
【図１０】上記ＡＴＭセル交換装置の典型的な動作の
内、出力ポートからセルが出力される様子を示す図であ
る。
内、出力ポートからセルが出力される様子を示す図であ
る。
【図１１】上記ＡＴＭセル交換装置において二つの小容
量バッファが同一の出力ポートに対してセル転送要求を
送る場合（競合状態）の動作の内、二つの入力ポートに
それぞれセルが入ってくる様子を示す図である。
量バッファが同一の出力ポートに対してセル転送要求を
送る場合（競合状態）の動作の内、二つの入力ポートに
それぞれセルが入ってくる様子を示す図である。
【図１２】上記競合状態で、二つのセルが各分配回路に
より二つの小容量バッファに格納される様子を示す図で
ある。
より二つの小容量バッファに格納される様子を示す図で
ある。
【図１３】上記競合状態で、二つの小容量バッファが調
停回路にそれぞれセル転送要求を送る様子を示す図であ
る。
停回路にそれぞれセル転送要求を送る様子を示す図であ
る。
【図１４】上記競合状態で、調停回路が二つのセル転送
要求の内の一つを選択し、一方にセル転送許可を返す様
子を示す図である。
要求の内の一つを選択し、一方にセル転送許可を返す様
子を示す図である。
【図１５】上記競合状態で、上記セル転送許可を受けた
小容量バッファがセルを出力ポートに送り、かつ、調停
回路が他の小容量バッファからのセル転送要求を受け付
け、セル転送許可を他の小容量バッファに返す様子を示
す図である。
小容量バッファがセルを出力ポートに送り、かつ、調停
回路が他の小容量バッファからのセル転送要求を受け付
け、セル転送許可を他の小容量バッファに返す様子を示
す図である。
【図１６】上記競合状態で、出力ポートから一のセルが
出ていき、同時に他の小容量バッファから他のセルが出
力ポートに送られる様子を示す図である。
出ていき、同時に他の小容量バッファから他のセルが出
力ポートに送られる様子を示す図である。
【図１７】上記競合状態で、出力ポートから他のセルが
出ていく様子を示す図である。
出ていく様子を示す図である。
【図１８】上記ＡＴＭセル交換装置を用いた場合の入力
バッファ方式のセル損失率（CellLoss Ratio：ＣＬＲ）
の改善の様子を示す特性図である。
バッファ方式のセル損失率（CellLoss Ratio：ＣＬＲ）
の改善の様子を示す特性図である。
【図１９】比較のために用いる、入力バッファ方式にお
けるセル損失率の簡易計算特性図である。
けるセル損失率の簡易計算特性図である。
【図２０】比較のために用いる、出力バッファ方式にお
けるセル損失率の簡易計算特性図である。
けるセル損失率の簡易計算特性図である。
【図２１】バッファ数を４８としたときの、出力バッフ
ァ方式と入力バッファ方式のセル損失率の簡易計算特性
図である。
ァ方式と入力バッファ方式のセル損失率の簡易計算特性
図である。
１1，１2，１3，１4 入力ポート、２1，２2，２3，２4
入力バッファ、３1，３2，３3，３4 分配回路、
４1，４2，４3，４4 小容量メモリ群、５1，５2，
５3，５4 調停回路、６1，６2，６3，６4 出力ポート
入力バッファ、３1，３2，３3，３4 分配回路、
４1，４2，４3，４4 小容量メモリ群、５1，５2，
５3，５4 調停回路、６1，６2，６3，６4 出力ポート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 國頭 義之 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5K030 GA11 HA10 HB00 HB17 KX12 KX18 KX29 LA03 LE05 9A001 BB04
Claims (6)
- 【請求項１】 データを所定量のフレーム単位で交換す
るフレームデータ交換装置において、 入力ポート側に外部から到着したフレームデータを格納
する入力バッファ手段と、 上記入力バッファ手段に格納された各フレームデータの
宛先を見て各フレームデータを出力ポートに対応させて
分配する分配手段と、 上記分配手段で出力ポートに対応させて振り分けられた
フレームデータを一時的に蓄積するために上記出力ポー
トに対応するように上記分配手段の先に接続される、メ
モリ手段と、 上記メモリ手段と上記出力ポートとの間を繋ぐスイッチ
ング手段と、 上記スイッチング手段を制御する調停手段とを備えるこ
とを特徴とするフレームデータ交換装置。 - 【請求項２】 非同期転送モードにより上記フレーム単
位のデータを交換することを特徴とする請求項１記載の
フレームデータ交換装置。 - 【請求項３】 上記メモリ手段は、上記フレームデータ
が貯まったら上記調停手段に転送要求を出すことを特徴
とする請求項１記載のフレームデータ交換装置。 - 【請求項４】 上記調停手段は、複数のメモリ手段から
競合状態のうちに、上記転送要求を受け取ると、優先度
に応じて転送許可を出すことを特徴とする請求項１記載
のフレームデータ交換装置。 - 【請求項５】 データを所定量のフレーム単位で交換す
るためのフレームデータ交換方法において、 入力ポート側に外部から到着したフレームデータを入力
バッファに格納するフレームデータ格納工程と、 上記フレームデータ格納工程により格納された各フレー
ムデータの宛先を見て各フレームデータを出力ポートに
対応させて分配する分配工程と、 上記分配工程で出力ポートに対応させて分配されたフレ
ームデータをメモリ部に一時的に蓄積するフレームデー
タ蓄積工程と、 上記メモリ部と上記出力ポートとの間のスイッチング部
を制御する調停工程と、 上記調停工程で調停されたスイッチング部の使用許可に
応じてフレーム蓄積工程で蓄積されたフレームデータを
出力ポートに転送する転送工程とを備えることを特徴と
するフレームデータ交換方法。 - 【請求項６】 非同期転送モードにより上記フレーム単
位のデータを交換することを特徴とする請求項５記載の
フレームデータ交換方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6037799A JP2000261438A (ja) | 1999-03-08 | 1999-03-08 | フレームデータ交換装置及び方法 |
| US09/520,274 US6636507B1 (en) | 1999-03-08 | 2000-03-07 | Frame data exchanging method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6037799A JP2000261438A (ja) | 1999-03-08 | 1999-03-08 | フレームデータ交換装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000261438A true JP2000261438A (ja) | 2000-09-22 |
Family
ID=13140399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6037799A Withdrawn JP2000261438A (ja) | 1999-03-08 | 1999-03-08 | フレームデータ交換装置及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6636507B1 (ja) |
| JP (1) | JP2000261438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003103234A1 (ja) * | 2002-05-30 | 2003-12-11 | 松下電器産業株式会社 | パケット転送回路及びパケット転送方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185203B1 (en) | 1997-02-18 | 2001-02-06 | Vixel Corporation | Fibre channel switching fabric |
| US6118776A (en) | 1997-02-18 | 2000-09-12 | Vixel Corporation | Methods and apparatus for fiber channel interconnection of private loop devices |
| CN1330154C (zh) * | 2004-05-24 | 2007-08-01 | 中兴通讯股份有限公司 | 一种交换***中接续消息的处理方法 |
| CN104102473B (zh) * | 2013-04-12 | 2017-08-11 | 杭州迪普科技股份有限公司 | 一种实现数据高速分发的装置 |
| CN106569727B (zh) * | 2015-10-08 | 2019-04-16 | 福州瑞芯微电子股份有限公司 | 一种多控制器间多存储器共享并行数据读写装置及其写入、读取方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3123447B2 (ja) * | 1996-11-13 | 2001-01-09 | 日本電気株式会社 | Ａｔｍ交換機のスイッチ制御回路 |
| US6563837B2 (en) * | 1998-02-10 | 2003-05-13 | Enterasys Networks, Inc. | Method and apparatus for providing work-conserving properties in a non-blocking switch with limited speedup independent of switch size |
| US6449283B1 (en) * | 1998-05-15 | 2002-09-10 | Polytechnic University | Methods and apparatus for providing a fast ring reservation arbitration |
-
1999
- 1999-03-08 JP JP6037799A patent/JP2000261438A/ja not_active Withdrawn
-
2000
- 2000-03-07 US US09/520,274 patent/US6636507B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003103234A1 (ja) * | 2002-05-30 | 2003-12-11 | 松下電器産業株式会社 | パケット転送回路及びパケット転送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6636507B1 (en) | 2003-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4334760B2 (ja) | ネットワーキングシステム | |
| JP3109591B2 (ja) | Ａｔｍ交換機 | |
| US5664116A (en) | Buffering of data for transmission in a computer communication system interface | |
| US7400638B2 (en) | Apparatus and methods for managing packets in a broadband data stream | |
| US6625121B1 (en) | Dynamically delisting and relisting multicast destinations in a network switching node | |
| US7324509B2 (en) | Efficient optimization algorithm in memory utilization for network applications | |
| US7782849B2 (en) | Data switch and switch fabric | |
| JP3473262B2 (ja) | パケット通信装置 | |
| JPH08251233A (ja) | メモリ割り付けを改善したパケット通信システム及び方法 | |
| JPH07226770A (ja) | パケット交換装置およびその制御方法 | |
| US6046982A (en) | Method and apparatus for reducing data loss in data transfer devices | |
| US6310875B1 (en) | Method and apparatus for port memory multicast common memory switches | |
| JPH0969842A (ja) | スイッチング装置 | |
| JPH10243000A (ja) | スイッチングフロー制御 | |
| JP2000261438A (ja) | フレームデータ交換装置及び方法 | |
| US6185206B1 (en) | ATM switch which counts multicast cell copies and uses a second memory for a decremented cell count value | |
| US6314489B1 (en) | Methods and systems for storing cell data using a bank of cell buffers | |
| US7142515B2 (en) | Expandable self-route multi-memory packet switch with a configurable multicast mechanism | |
| JPH11122257A (ja) | 共通バッファ型スイッチ | |
| JP2001024661A (ja) | マルチキャスト方式とその交換方法 | |
| JPH08237274A (ja) | Ａｔｍセルスイッチ及び共通バッファ型ａｔｍスイッチ | |
| JP2000295235A (ja) | フレームデータ交換装置及び方法 | |
| JPH06284453A (ja) | Ａｔｍセルスイッチ | |
| KR100301168B1 (ko) | 공유 버퍼형 비동기 전송 모드 교환기 | |
| JPH1084361A (ja) | Ａｔｍラインカードおよび接続メモリのデータを転送する方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060509 |