JP3500561B2 - 共有データバッファ - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は共有データバッファ
に関し、特に複数のノードを相互に結合するノード間接
続装置においてデータをバッファリングする共有データ
バッファに関する。 【０００２】 【従来の技術】一般に、スーパコンピュータを１つのノ
ードと定義し、複数のノードを相互に結合してクラスタ
システムを構築することがある。このシステムでは、ノ
ード間の通信・大量データの転送を行うためにノード間
接続装置を用いる。 【０００３】そのノード間接続装置において、クロスポ
イントで入力データバッファを持たない場合、１つの入
力データバッファに複数の行き先のデータがバッファリ
ングされることになる。すなわち、図２に示されている
ように、データ送信側ノードＮ２及びＮ３並びにデータ
受信側ノードＮ０及びＮ１に対応してノード間接続装置
１００が設けられ、このノード間接続装置１００を介し
て転送データの授受が行われる。 【０００４】同図において、データ送信側ノードＮ２及
びＮ３から送出される転送データ及び制御コードは、ノ
ード間接続装置１００に送られる。ノード間接続装置１
００は、ノードＮ２に対応して設けられノードＮ２から
の転送データをバッファリングする入力データバッファ
部Ｎ２１と、ノードＮ３に対応して設けられノードＮ３
からの転送データをバッファリングする入力データバッ
ファ部Ｎ３１とを含んで構成されている。 【０００５】また、ノード間接続装置１００は、データ
受信側ノードＮ０に対応して設けられバッファ部Ｎ２１
の出力とバッファ部Ｎ３１の出力とを選択し転送データ
としてノードＮ０に出力する出力データ選択回路Ｎ０１
と、データ受信側ノードＮ１に対応して設けられバッフ
ァ部Ｎ２１の出力とバッファ部Ｎ３１の出力とを選択し
転送データとしてノードＮ１に出力する出力データ選択
回路Ｎ１１と、ノード間接続装置１００は、バッファ部
Ｎ２１及びＮ３１からのデータ転送要求を調停する調停
回路Ｎ０２及びＮ１２とを含んで構成されている。 【０００６】ここで、同図に示されている従来のシステ
ムにおいては、データ受信ノードの１つに障害が発生
し、システムから切離し、その修復後再組込みを行う際
に、正常動作中のデータ送信側ノード、ノード間接続装
置、他のデータ受信側ノードの動作を止め、入力データ
バッファ部を空にする必要があった。したがって、この
システムでは、システムの一部であるデータ受信側ノー
ドの１つに障害が発生しただけで、システム全体の性能
が大きく低下するという問題がある。 【０００７】さらに、図２中の入力データバッファ部の
内部構成について、図３を参照して説明する。同図にお
いて、入力制御コードレジスタ２はデータ送信側ノード
から出力された制御コードを格納するレジスタである。
入力データレジスタ３はデータ送信側ノードから出力さ
れた転送データを格納するレジスタである。入力データ
Ｖａｌｉｄレジスタ１は上記の入力制御コードレジスタ
２の内容及び入力データレジスタ３の内容の有効・無効
を示すレジスタである。ＲＡＭ７はデータ送信側ノード
から出力され、入力制御コードレジスタ２及び入力デー
タレジスタ３に格納された制御コードなど転送データを
格納するＲＡＭである。出力制御コードレジスタ５はＲ
ＡＭ７から読出された制御コードを格納するレジスタで
ある。出力データレジスタ６はＲＡＭ７から読出された
データを格納するレジスタである。出力データＶａｌｉ
ｄレジスタ４は上記の出力制御コードレジスタ５の内容
及び出力データレジスタ６の内容の有効・無効を示すレ
ジスタである。 【０００８】以下、２ノードスイッチングシステムの場
合を例に説明する。この場合、受信側ノードが２つなの
で制御コードは４ビットである。その内容は左から、受
信側ノードＮ０行きデータスタートラインビット、受信
側ノードＮ０行きデータエンドラインビット、受信側ノ
ードＮ１行きデータスタートラインビット、受信側ノー
ドＮ１行きデータエンドラインビットである。スタート
ラインビットとエンドラインビットとが必要なのは、転
送データ長が可変長であるためである。 【０００９】論理積回路８〜１１は出力制御コードレジ
スタ５に格納されている制御コードが有効な場合、調停
回路Ｎ０２又は調停回路Ｎ１２に転送要求を出力する回
路である。ノードＮ０行きデータ転送中フラグ１４は論
理積回路１２及び論理和回路１６により、ノードＮ０行
きデータのスタートライン検出からエンドライン検出ま
で、すなわちノードＮ０行きデータ転送中を示すフラグ
である。ノードＮ１行きデータ転送中フラグ１５は論理
積回路１３及び論理和回路１７により、ノードＮ１行き
データのスタートライン検出からエンドライン検出ま
で、すなわちノードＮ１行きデータ転送中を示すフラグ
である。論理積回路１８，１９及び論理和回路２０は、
比較回路２４の出力及び出力データＶａｌｉｄレジスタ
４の出力並びに論理和回路２３の出力からＲＡＭ７のリ
ードストローブ信号及び出力データＶａｌｉｄレジスタ
４のセット信号並びにリードポインタレジスタ２５のス
トローブ信号を生成する回路である。インバータ回路２
９，３０は夫々ノードＮ０障害通知信号、ノードＮ１障
害通知信号を反転する回路である。選択回路２１及び２
２は正常動作時の転送許可信号（ＲＡＭ７のリードスト
ローブ）とノード障害時の転送許可信号（ＲＡＭ７のリ
ードストローブ）とをノード障害通知信号によって切替
える選択回路である。リードポインタレジスタ（ＲＰ）
２５はＲＡＭ７のリードアドレスを示すレジスタであ
る。ライトポインタレジスタ２６（ＷＰ）はＲＡＭ７の
ライトアドレスを示すレジスタである。比較回路２４は
上記リードポインタレジスタ２５の示すアドレスとライ
トポインタレジスタ２６の示すアドレスとを比較する回
路である。加算回路２７，２８は、上記リードポインタ
レジスタ２５、ライトポインタレジスタ２６の夫々の値
を更新する回路である。 【００１０】かかる構成において、まずＲＡＭ７へのデ
ータ書込み制御について説明する。データ送信側ノード
から出力された制御コード・転送データ・入力データＶ
ａｌｉｄ信号を、夫々入力制御コードレジスタ２・入力
データレジスタ３・入力データＶａｌｉｄレジスタ１に
出力する。入力データＶａｌｉｄレジスタ１の出力によ
り、ＲＡＭのライトストローブをアサートし、ライトポ
インタレジスタ２６の値を加算回路２８によって更新
し、入力制御コードレジスタ２・入力コードレジスタ３
の内容をＲＡＭ７に格納する。 【００１１】次に、ＲＡＭ７からのデータ読出し制御に
ついて説明する。ライトポインタレジスタ２６の値とリ
ードポインタレジスタ２５の値とを比較回路２４で比較
し、ＲＡＭ７内の未読データの有無を判定する。ＲＡＭ
７からデータ読出すのは次の３通りの場合である。すな
わち、 比較回路２４での比較の結果未読データがあり、出力
データＶａｌｉｄレジスタ４が出力制御コードレジスタ
５及び出力データレジスタ６が無効であることを示して
いる場合 比較回路２４での比較の結果未読データがあり、出力
データＶａｌｉｄレジスタ４が有効であることを示して
いて、通常動作状態で調停回路から転送許可信号が出力
されている場合 比較回路２４での比較の結果未読データがあり、出力
データＶａｌｉｄレジスタ４が有効であることを示して
いて、転送先のノード障害通知信号がアサートされてい
る場合である。 【００１２】ＲＡＭ７からデータが読出される時、論理
積回路１８，１９及び論理和回路２０により、出力デー
タＶａｌｉｄレジスタ４のセット信号及びリードポイン
タレジスタ２５のストローブ信号並びにＲＡＭ７のリー
ドストローブ信号がアサートされる。 【００１３】次に、受信側ノードの１つで障害が発生し
た場合の制御について説明する。ここでは、分かりやす
いように、ノードＮ０で障害が発生したものとする。ノ
ードＮ０の障害通知信号がアサートされ、選択回路２１
が切替わり、以後出力制御コードレジスタ５及び出力デ
ータレジスタ６にノードＮ０行きのデータが読出される
と転送許可信号に関係なく順次ＲＡＭ７から読出され、
出力制御コードレジスタ５及び出力データレジスタ６の
内容は上書きされて読捨てられる。こうしてＲＡＭ７内
にあるノードＮ１行きのデータが読出せなくなるのを防
ぐ。 【００１４】次に、ノードＮ０が復旧し、再びシステム
に組込む場合の制御について説明する。ＲＡＭ７内には
ノードＮ０の障害中に転送された無効な読捨てられるべ
きはずのノード行きデータが残っている可能性がある。
このため、送信側ノードからの転送を止め、ＲＡＭ７に
未読データがなくなってから、ノードＮ０障害通知信号
をネゲートし、選択回路２１を正常動作時の転送許可信
号を選択するように切替える。その後、復旧したノード
Ｎ０を再組込みし、送信側ノードからのデータ転送を再
開する。 【００１５】 【発明が解決しようとする課題】上述した従来のシステ
ムにおいては、データ受信側ノードの１つに障害が発生
し、システムから切離し、修復後再組込みを行う際に、
正常動作中のデータ送信側ノード，ノード間接続装置及
び他のデータ受信側ノードの動作を止め、入力データバ
ッファを空にする必要があった。この方法ではシステム
の一部であるデータ受信側ノードの１つに障害が発生し
ただけで、システム全体の性能が大きく低下するという
欠点がある。 【００１６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はシステムの一
部である１つのノードに障害が発生しそのノード復旧後
の再組込み時においてシステム全体に与える影響を少な
くすることのできる共有データバッファを提供すること
である。 【００１７】 【課題を解決するための手段】本発明による共有データ
バッファは、コンピュータであるノード夫々に対応して
設けられ対応するノードがシステムに組込まれて正常に
動作できる状態であるかどうかを示す情報を保持するノ
ードコンフィグレジスタと、前記ノードから出力された
データを格納する入力データフィールドと、前記入力デ
ータフィールド内に設けられ、該入力データフィールド
に格納されたデータが無効であるかどうかを示す情報を
保持する入力コンフィグフィールドと、前記入力データ
フィールドに格納されたデータを取り出して格納するメ
モリと、前記メモリに格納されたデータを取り出して格
納する出力データフィールドと、前記出力データフィー
ルド内に設けられ、該出力データフィールドに格納され
たデータが無効であるかどうかを示す情報を保持する出
力コンフィグフィールドと、前記ノードコンフィグレジ
スタが正常動作できる状態であることを示している場合
において該レジスタに対応するノードに障害が発生した
ときデータが格納される入力データフィールドに対応す
る入力コンフィグフィールドを無効状態にする制御手段
とを含むことを特徴とする。 【００１８】 【００１９】こうすることにより、システムの一部であ
る１つのノードで障害が発生し、システムから切離後に
復旧したとき、他のノードの動作を止めずにそのノード
をシステムに再組込むことができるのである。 【００２０】 【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。 【００２１】図１は本発明による共有データバッファの
実施の一形態を示すブロック図である。同図において、
図３と同等部分は同一符号により示されており、その部
分の詳細な説明は省略する。同図に示されている共有デ
ータバッファが図３のものと異なる点は、各ノードがシ
ステムに組込まれ、正常動作できる状態か否かを示すノ
ードコンフィグレジスタ３３及び３４と、上記ノードコ
ンフィグレジスタと対応するノード障害通知信号との論
理積をとる論理積回路３５及び３６と、データバッファ
入力制御コードレジスタのノードコンフィグフィールド
３７と、データバッファ出力制御コードレジスタのノー
ドコンフィグフィールド３８と、ＲＡＭ７内に設けられ
たノードコンフィグフィールド（図示せず）と、上記デ
ータバッファ出力制御コードレジスタのノードコンフィ
グフィールド３８と対応するノード障害通知信号との論
理積をとるＡＮＤ回路３１及び３２とが追加されている
点である。つまり、本システムでは、従来のシステム
（図３）に大幅にハードウェアを増加することなく、以
下のように従来技術の欠点を解決しているのである。 【００２２】かかる構成において、ノードＮ０で障害が
発生した場合は、ノードＮ０障害通知信号がアサートさ
れ、論理積回路３５（ノードＮ１で障害が発生した場合
には論理積回路３６）により、入力制御コードレジスタ
２内に設けたノードＮ０コンフィグフィールド３７を無
効にし、ＲＡＭ７へ格納する。また、ノードＮ０コンフ
ィグレジスタ３３でノードＮ０がシステムから切離され
たことを示し、以後送信側ノードから転送されたデータ
はノードＮ０コンフィグフィールド３７を無効にしたま
まＲＡＭ７に格納する。ノードＮ０障害通知信号がアサ
ートされたことにより、選択回路２１が切替わり、従来
技術と同様に以後出力制御コードレジスタ５及び出力デ
ータレジスタ６にノードＮ０行きのデータが読出され
る。すると、転送許可信号に関係なく順次ＲＡＭ７から
読出され、出力制御コードレジスタ５及び出力データレ
ジスタ６の内容は上書きされ読捨てられる。このとき、
ノードＮ１行きの転送データは正常に転送される。 【００２３】次に、ノードＮ０が復旧し、再びシステム
に組込む場合の制御について説明する。ＲＡＭ７内に
は、ノードＮ０障害中に転送された無効な読捨てられる
べきノードＮ０行きデータが残っている可能性はある。
しかし、それらのデータはノードＮ０コンフィグフィー
ルド３７が無効になっているので、出力制御コードレジ
スタ５及び出力データレジスタ６に読出された時に捨て
られる。つまり、転送許可信号に関係なくＲＡＭ７に読
出され、上書きされる。よって、ノードＮ０の復旧後は
タイミングを気にすることなくノードＮ０障害通知信号
をネゲートすることができる。 【００２４】また、その後、復旧したノードＮ０を再組
込みした場合、ノードＮ０コンフィグレジスタ３３を有
効にする。こうすることにより、以後送信側ノードから
転送されたノードＮ０行きのデータは、ノードＮ０コン
フィグフィールド３７が有効の状態でＲＡＭ７に書込ま
れ、読捨てられることなく正常に扱われる。 【００２５】 【発明の効果】以上説明したように本発明は、ノード夫
々に対応して設けられ対応ノードが正常に動作できる状
態であるかどうかを示す情報を保持しておき、その情報
が正常動作できる状態であることを示している場合に、
対応ノードに障害が発生したときデータが格納されるデ
ータフィールドに対応するコンフィグフィールドを無効
状態にすることにより、システムの一部である１つのノ
ードに障害が発生してシステムから切り離され、その障
害復旧後に他のノード等の動作を止めずに再組込みを行
うことができ、システム全体に与える影響を少なくする
ことができるという効果がある。
に関し、特に複数のノードを相互に結合するノード間接
続装置においてデータをバッファリングする共有データ
バッファに関する。 【０００２】 【従来の技術】一般に、スーパコンピュータを１つのノ
ードと定義し、複数のノードを相互に結合してクラスタ
システムを構築することがある。このシステムでは、ノ
ード間の通信・大量データの転送を行うためにノード間
接続装置を用いる。 【０００３】そのノード間接続装置において、クロスポ
イントで入力データバッファを持たない場合、１つの入
力データバッファに複数の行き先のデータがバッファリ
ングされることになる。すなわち、図２に示されている
ように、データ送信側ノードＮ２及びＮ３並びにデータ
受信側ノードＮ０及びＮ１に対応してノード間接続装置
１００が設けられ、このノード間接続装置１００を介し
て転送データの授受が行われる。 【０００４】同図において、データ送信側ノードＮ２及
びＮ３から送出される転送データ及び制御コードは、ノ
ード間接続装置１００に送られる。ノード間接続装置１
００は、ノードＮ２に対応して設けられノードＮ２から
の転送データをバッファリングする入力データバッファ
部Ｎ２１と、ノードＮ３に対応して設けられノードＮ３
からの転送データをバッファリングする入力データバッ
ファ部Ｎ３１とを含んで構成されている。 【０００５】また、ノード間接続装置１００は、データ
受信側ノードＮ０に対応して設けられバッファ部Ｎ２１
の出力とバッファ部Ｎ３１の出力とを選択し転送データ
としてノードＮ０に出力する出力データ選択回路Ｎ０１
と、データ受信側ノードＮ１に対応して設けられバッフ
ァ部Ｎ２１の出力とバッファ部Ｎ３１の出力とを選択し
転送データとしてノードＮ１に出力する出力データ選択
回路Ｎ１１と、ノード間接続装置１００は、バッファ部
Ｎ２１及びＮ３１からのデータ転送要求を調停する調停
回路Ｎ０２及びＮ１２とを含んで構成されている。 【０００６】ここで、同図に示されている従来のシステ
ムにおいては、データ受信ノードの１つに障害が発生
し、システムから切離し、その修復後再組込みを行う際
に、正常動作中のデータ送信側ノード、ノード間接続装
置、他のデータ受信側ノードの動作を止め、入力データ
バッファ部を空にする必要があった。したがって、この
システムでは、システムの一部であるデータ受信側ノー
ドの１つに障害が発生しただけで、システム全体の性能
が大きく低下するという問題がある。 【０００７】さらに、図２中の入力データバッファ部の
内部構成について、図３を参照して説明する。同図にお
いて、入力制御コードレジスタ２はデータ送信側ノード
から出力された制御コードを格納するレジスタである。
入力データレジスタ３はデータ送信側ノードから出力さ
れた転送データを格納するレジスタである。入力データ
Ｖａｌｉｄレジスタ１は上記の入力制御コードレジスタ
２の内容及び入力データレジスタ３の内容の有効・無効
を示すレジスタである。ＲＡＭ７はデータ送信側ノード
から出力され、入力制御コードレジスタ２及び入力デー
タレジスタ３に格納された制御コードなど転送データを
格納するＲＡＭである。出力制御コードレジスタ５はＲ
ＡＭ７から読出された制御コードを格納するレジスタで
ある。出力データレジスタ６はＲＡＭ７から読出された
データを格納するレジスタである。出力データＶａｌｉ
ｄレジスタ４は上記の出力制御コードレジスタ５の内容
及び出力データレジスタ６の内容の有効・無効を示すレ
ジスタである。 【０００８】以下、２ノードスイッチングシステムの場
合を例に説明する。この場合、受信側ノードが２つなの
で制御コードは４ビットである。その内容は左から、受
信側ノードＮ０行きデータスタートラインビット、受信
側ノードＮ０行きデータエンドラインビット、受信側ノ
ードＮ１行きデータスタートラインビット、受信側ノー
ドＮ１行きデータエンドラインビットである。スタート
ラインビットとエンドラインビットとが必要なのは、転
送データ長が可変長であるためである。 【０００９】論理積回路８〜１１は出力制御コードレジ
スタ５に格納されている制御コードが有効な場合、調停
回路Ｎ０２又は調停回路Ｎ１２に転送要求を出力する回
路である。ノードＮ０行きデータ転送中フラグ１４は論
理積回路１２及び論理和回路１６により、ノードＮ０行
きデータのスタートライン検出からエンドライン検出ま
で、すなわちノードＮ０行きデータ転送中を示すフラグ
である。ノードＮ１行きデータ転送中フラグ１５は論理
積回路１３及び論理和回路１７により、ノードＮ１行き
データのスタートライン検出からエンドライン検出ま
で、すなわちノードＮ１行きデータ転送中を示すフラグ
である。論理積回路１８，１９及び論理和回路２０は、
比較回路２４の出力及び出力データＶａｌｉｄレジスタ
４の出力並びに論理和回路２３の出力からＲＡＭ７のリ
ードストローブ信号及び出力データＶａｌｉｄレジスタ
４のセット信号並びにリードポインタレジスタ２５のス
トローブ信号を生成する回路である。インバータ回路２
９，３０は夫々ノードＮ０障害通知信号、ノードＮ１障
害通知信号を反転する回路である。選択回路２１及び２
２は正常動作時の転送許可信号（ＲＡＭ７のリードスト
ローブ）とノード障害時の転送許可信号（ＲＡＭ７のリ
ードストローブ）とをノード障害通知信号によって切替
える選択回路である。リードポインタレジスタ（ＲＰ）
２５はＲＡＭ７のリードアドレスを示すレジスタであ
る。ライトポインタレジスタ２６（ＷＰ）はＲＡＭ７の
ライトアドレスを示すレジスタである。比較回路２４は
上記リードポインタレジスタ２５の示すアドレスとライ
トポインタレジスタ２６の示すアドレスとを比較する回
路である。加算回路２７，２８は、上記リードポインタ
レジスタ２５、ライトポインタレジスタ２６の夫々の値
を更新する回路である。 【００１０】かかる構成において、まずＲＡＭ７へのデ
ータ書込み制御について説明する。データ送信側ノード
から出力された制御コード・転送データ・入力データＶ
ａｌｉｄ信号を、夫々入力制御コードレジスタ２・入力
データレジスタ３・入力データＶａｌｉｄレジスタ１に
出力する。入力データＶａｌｉｄレジスタ１の出力によ
り、ＲＡＭのライトストローブをアサートし、ライトポ
インタレジスタ２６の値を加算回路２８によって更新
し、入力制御コードレジスタ２・入力コードレジスタ３
の内容をＲＡＭ７に格納する。 【００１１】次に、ＲＡＭ７からのデータ読出し制御に
ついて説明する。ライトポインタレジスタ２６の値とリ
ードポインタレジスタ２５の値とを比較回路２４で比較
し、ＲＡＭ７内の未読データの有無を判定する。ＲＡＭ
７からデータ読出すのは次の３通りの場合である。すな
わち、 比較回路２４での比較の結果未読データがあり、出力
データＶａｌｉｄレジスタ４が出力制御コードレジスタ
５及び出力データレジスタ６が無効であることを示して
いる場合 比較回路２４での比較の結果未読データがあり、出力
データＶａｌｉｄレジスタ４が有効であることを示して
いて、通常動作状態で調停回路から転送許可信号が出力
されている場合 比較回路２４での比較の結果未読データがあり、出力
データＶａｌｉｄレジスタ４が有効であることを示して
いて、転送先のノード障害通知信号がアサートされてい
る場合である。 【００１２】ＲＡＭ７からデータが読出される時、論理
積回路１８，１９及び論理和回路２０により、出力デー
タＶａｌｉｄレジスタ４のセット信号及びリードポイン
タレジスタ２５のストローブ信号並びにＲＡＭ７のリー
ドストローブ信号がアサートされる。 【００１３】次に、受信側ノードの１つで障害が発生し
た場合の制御について説明する。ここでは、分かりやす
いように、ノードＮ０で障害が発生したものとする。ノ
ードＮ０の障害通知信号がアサートされ、選択回路２１
が切替わり、以後出力制御コードレジスタ５及び出力デ
ータレジスタ６にノードＮ０行きのデータが読出される
と転送許可信号に関係なく順次ＲＡＭ７から読出され、
出力制御コードレジスタ５及び出力データレジスタ６の
内容は上書きされて読捨てられる。こうしてＲＡＭ７内
にあるノードＮ１行きのデータが読出せなくなるのを防
ぐ。 【００１４】次に、ノードＮ０が復旧し、再びシステム
に組込む場合の制御について説明する。ＲＡＭ７内には
ノードＮ０の障害中に転送された無効な読捨てられるべ
きはずのノード行きデータが残っている可能性がある。
このため、送信側ノードからの転送を止め、ＲＡＭ７に
未読データがなくなってから、ノードＮ０障害通知信号
をネゲートし、選択回路２１を正常動作時の転送許可信
号を選択するように切替える。その後、復旧したノード
Ｎ０を再組込みし、送信側ノードからのデータ転送を再
開する。 【００１５】 【発明が解決しようとする課題】上述した従来のシステ
ムにおいては、データ受信側ノードの１つに障害が発生
し、システムから切離し、修復後再組込みを行う際に、
正常動作中のデータ送信側ノード，ノード間接続装置及
び他のデータ受信側ノードの動作を止め、入力データバ
ッファを空にする必要があった。この方法ではシステム
の一部であるデータ受信側ノードの１つに障害が発生し
ただけで、システム全体の性能が大きく低下するという
欠点がある。 【００１６】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はシステムの一
部である１つのノードに障害が発生しそのノード復旧後
の再組込み時においてシステム全体に与える影響を少な
くすることのできる共有データバッファを提供すること
である。 【００１７】 【課題を解決するための手段】本発明による共有データ
バッファは、コンピュータであるノード夫々に対応して
設けられ対応するノードがシステムに組込まれて正常に
動作できる状態であるかどうかを示す情報を保持するノ
ードコンフィグレジスタと、前記ノードから出力された
データを格納する入力データフィールドと、前記入力デ
ータフィールド内に設けられ、該入力データフィールド
に格納されたデータが無効であるかどうかを示す情報を
保持する入力コンフィグフィールドと、前記入力データ
フィールドに格納されたデータを取り出して格納するメ
モリと、前記メモリに格納されたデータを取り出して格
納する出力データフィールドと、前記出力データフィー
ルド内に設けられ、該出力データフィールドに格納され
たデータが無効であるかどうかを示す情報を保持する出
力コンフィグフィールドと、前記ノードコンフィグレジ
スタが正常動作できる状態であることを示している場合
において該レジスタに対応するノードに障害が発生した
ときデータが格納される入力データフィールドに対応す
る入力コンフィグフィールドを無効状態にする制御手段
とを含むことを特徴とする。 【００１８】 【００１９】こうすることにより、システムの一部であ
る１つのノードで障害が発生し、システムから切離後に
復旧したとき、他のノードの動作を止めずにそのノード
をシステムに再組込むことができるのである。 【００２０】 【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。 【００２１】図１は本発明による共有データバッファの
実施の一形態を示すブロック図である。同図において、
図３と同等部分は同一符号により示されており、その部
分の詳細な説明は省略する。同図に示されている共有デ
ータバッファが図３のものと異なる点は、各ノードがシ
ステムに組込まれ、正常動作できる状態か否かを示すノ
ードコンフィグレジスタ３３及び３４と、上記ノードコ
ンフィグレジスタと対応するノード障害通知信号との論
理積をとる論理積回路３５及び３６と、データバッファ
入力制御コードレジスタのノードコンフィグフィールド
３７と、データバッファ出力制御コードレジスタのノー
ドコンフィグフィールド３８と、ＲＡＭ７内に設けられ
たノードコンフィグフィールド（図示せず）と、上記デ
ータバッファ出力制御コードレジスタのノードコンフィ
グフィールド３８と対応するノード障害通知信号との論
理積をとるＡＮＤ回路３１及び３２とが追加されている
点である。つまり、本システムでは、従来のシステム
（図３）に大幅にハードウェアを増加することなく、以
下のように従来技術の欠点を解決しているのである。 【００２２】かかる構成において、ノードＮ０で障害が
発生した場合は、ノードＮ０障害通知信号がアサートさ
れ、論理積回路３５（ノードＮ１で障害が発生した場合
には論理積回路３６）により、入力制御コードレジスタ
２内に設けたノードＮ０コンフィグフィールド３７を無
効にし、ＲＡＭ７へ格納する。また、ノードＮ０コンフ
ィグレジスタ３３でノードＮ０がシステムから切離され
たことを示し、以後送信側ノードから転送されたデータ
はノードＮ０コンフィグフィールド３７を無効にしたま
まＲＡＭ７に格納する。ノードＮ０障害通知信号がアサ
ートされたことにより、選択回路２１が切替わり、従来
技術と同様に以後出力制御コードレジスタ５及び出力デ
ータレジスタ６にノードＮ０行きのデータが読出され
る。すると、転送許可信号に関係なく順次ＲＡＭ７から
読出され、出力制御コードレジスタ５及び出力データレ
ジスタ６の内容は上書きされ読捨てられる。このとき、
ノードＮ１行きの転送データは正常に転送される。 【００２３】次に、ノードＮ０が復旧し、再びシステム
に組込む場合の制御について説明する。ＲＡＭ７内に
は、ノードＮ０障害中に転送された無効な読捨てられる
べきノードＮ０行きデータが残っている可能性はある。
しかし、それらのデータはノードＮ０コンフィグフィー
ルド３７が無効になっているので、出力制御コードレジ
スタ５及び出力データレジスタ６に読出された時に捨て
られる。つまり、転送許可信号に関係なくＲＡＭ７に読
出され、上書きされる。よって、ノードＮ０の復旧後は
タイミングを気にすることなくノードＮ０障害通知信号
をネゲートすることができる。 【００２４】また、その後、復旧したノードＮ０を再組
込みした場合、ノードＮ０コンフィグレジスタ３３を有
効にする。こうすることにより、以後送信側ノードから
転送されたノードＮ０行きのデータは、ノードＮ０コン
フィグフィールド３７が有効の状態でＲＡＭ７に書込ま
れ、読捨てられることなく正常に扱われる。 【００２５】 【発明の効果】以上説明したように本発明は、ノード夫
々に対応して設けられ対応ノードが正常に動作できる状
態であるかどうかを示す情報を保持しておき、その情報
が正常動作できる状態であることを示している場合に、
対応ノードに障害が発生したときデータが格納されるデ
ータフィールドに対応するコンフィグフィールドを無効
状態にすることにより、システムの一部である１つのノ
ードに障害が発生してシステムから切り離され、その障
害復旧後に他のノード等の動作を止めずに再組込みを行
うことができ、システム全体に与える影響を少なくする
ことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態による共有データバッフ
ァの内部構成を示すブロック図である。 【図２】一般的な共有データバッファを用いたコンピュ
ータシステムの構成を示すブロック図である。 【図３】図２中の共有データバッファの内部構成を示す
ブロック図である。 【符号の説明】 １ 入力データＶａｌｉｄレジスタ ２ 入力制御コードレジスタ ３ 入力データレジスタ ４ 出力データＶａｌｉｄレジスタ ５ 出力制御コードレジスタ ６ 出力データレジスタ ７ ＲＡＭ １４，１５ データ転送中フラグ ２１，２２ 選択回路 ３３，３４ コンフィグレジスタ ３７，３８ コンフィグフィールド Ｎ０〜Ｎ３ ノード
ァの内部構成を示すブロック図である。 【図２】一般的な共有データバッファを用いたコンピュ
ータシステムの構成を示すブロック図である。 【図３】図２中の共有データバッファの内部構成を示す
ブロック図である。 【符号の説明】 １ 入力データＶａｌｉｄレジスタ ２ 入力制御コードレジスタ ３ 入力データレジスタ ４ 出力データＶａｌｉｄレジスタ ５ 出力制御コードレジスタ ６ 出力データレジスタ ７ ＲＡＭ １４，１５ データ転送中フラグ ２１，２２ 選択回路 ３３，３４ コンフィグレジスタ ３７，３８ コンフィグフィールド Ｎ０〜Ｎ３ ノード
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(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 11/16 - 11/20
G06F 12/08
G06F 13/00
G06F 15/16 - 15/177
ＪＳＴＰＬＵＳファイル（ＪＯＩＳ)
Claims (1)
- (57)【特許請求の範囲】 【請求項１】コンピュータであるノード夫々に対応して
設けられ対応するノードがシステムに組込まれて正常に
動作できる状態であるかどうかを示す情報を保持するノ
ードコンフィグレジスタと、前記ノードから出力された
データを格納する入力データフィールドと、前記入力デ
ータフィールド内に設けられ、該入力データフィールド
に格納されたデータが無効であるかどうかを示す情報を
保持する入力コンフィグフィールドと、前記入力データ
フィールドに格納されたデータを取り出して格納するメ
モリと、前記メモリに格納されたデータを取り出して格
納する出力データフィールドと、前記出力データフィー
ルド内に設けられ、該出力データフィールドに格納され
たデータが無効であるかどうかを示す情報を保持する出
力コンフィグフィールドと、前記ノードコンフィグレジ
スタが正常動作できる状態であることを示している場合
において該レジスタに対応するノードに障害が発生した
ときデータが格納される入力データフィールドに対応す
る入力コンフィグフィールドを無効状態にする制御手段
とを含むことを特徴とする共有データバッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25463697A JP3500561B2 (ja) | 1997-09-19 | 1997-09-19 | 共有データバッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25463697A JP3500561B2 (ja) | 1997-09-19 | 1997-09-19 | 共有データバッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196035A JPH1196035A (ja) | 1999-04-09 |
| JP3500561B2 true JP3500561B2 (ja) | 2004-02-23 |
Family
ID=17267779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25463697A Expired - Fee Related JP3500561B2 (ja) | 1997-09-19 | 1997-09-19 | 共有データバッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3500561B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4863095B2 (ja) * | 2009-02-13 | 2012-01-25 | 日本電気株式会社 | マルチノードコンピュータシステム及びノード間接続装置 |
-
1997
- 1997-09-19 JP JP25463697A patent/JP3500561B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1196035A (ja) | 1999-04-09 |
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