JP2000243860A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 同一基板に２層ポリシリコン縦型バイポーラ
トランジスタとＭＩＳＦＥＴとを有する半導体装置の多
結晶シリコン膜の低抵抗化、工程数および材料費の増加
を抑制する。 【解決手段】 ベース引き出し電極８Ｂ、エミッタ引き
出し電極８Ｅが２層構造で形成されたバイポーラトラン
ジスタと、ゲート電極１２を有するＭＩＳＦＥＴと、抵
抗体１６およびその引き出し電極１７を有する抵抗素子
とが同一基板に形成された半導体装置において、バイポ
ーラトランジスタ、ＭＩＳＦＥＴおよび抵抗素子を形成
後、ベース引き出し電極８Ｂ、エミッタ引き出し電極８
Ｅ、ゲート電極１２および引き出し電極１７上の絶縁膜
をエッチバックして除去し、その後、チタン膜の堆積、
熱処理および未反応チタンの選択的除去の各工程からな
るサリサイド技術を適用してシリサイド層２０を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、バイポーラトランジスタお
よびＭＩＳＦＥＴ（Metal Insulator Semiconductor Fi
eld Effect Transistor ）を同一基板に有する半導体装
置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】高性能な中央演算処理装置（ＣＰＵ；Ce
ntral Processing Unit ）等のロジックデバイスには、
スイッチング速度の高いバイポーラトランジスタ、ある
いは、バイポーラトランジスタの消費電力を改善したＢ
ｉ−ＣＭＯＳ（Bipolar-Complementary Metal Oxide Se
miconductor ）トランジスタ等バイポーラ系の半導体装
置が用いられる。このようなバイポーラ系のトランジス
タでは、高速応答に優れた縦型構造のバイポーラトラン
ジスタが多く用いられ、たとえば特開平７−２３１０４
３号公報あるいは特開平７−２８３４２１号公報に記載
された縦型バイポーラトランジスタの技術が知られてい
る。前記文献に記載の縦型バイポーラトランジスタで
は、ベース引き出し電極およびエミッタ引き出し電極が
２層の多結晶シリコン膜で構成され、下層の多結晶シリ
コン膜がベース引き出し電極に上層の多結晶シリコン膜
がエミッタ引き出し電極に対応する。

【０００３】一方、ＭＩＳ構造の電界効果トランジスタ
（ＭＩＳＦＥＴ）は、メモリ素子等に多用され、たとえ
ばＤＲＡＭ（Dynamic Random Access Memory）のメモリ
セル選択用トランジスタあるいは周辺回路であるセンス
アンプ、駆動回路等に利用される。

【０００４】近年、半導体装置の高性能化、多機能化の
要求が高く、これらバイポーラ系トランジスタとＭＩＳ
ＦＥＴとを同一基板に形成したシステムＬＳＩの要請が
高まっている。

【０００５】

【発明が解決しようとする課題】バイポーラ系トランジ
スタとＭＩＳＦＥＴとを同一基板に形成したシステムＬ
ＳＩにおいても他の半導体装置と同様に、高性能化、高
集積化の観点から微細化の要求は強い。微細化を図る
と、半導体装置を構成する導電性部材の寄生抵抗が増大
し、素子性能を低下させる問題がある。特に、半導体基
板の直上あるいは近傍に形成されるＭＩＳＦＥＴのゲー
ト電極あるいはバイポーラトランジスタのベースおよび
エミッタ引き出し電極においては微細化の影響による寄
生抵抗の増大が問題となる。一般的にこれら電極は多結
晶シリコン膜で形成されるため、多結晶シリコン膜の低
抵抗化については多結晶シリコン膜上に金属シリサイド
層を設けるいわゆるポリサイド技術がある。

【０００６】しかし、バイポーラ系トランジスタとＭＩ
ＳＦＥＴとを同一基板に形成する半導体装置において
は、単純にポリサイド技術を適用すると以下の問題があ
る。

【０００７】すなわち、前記各電極（ＭＩＳＦＥＴのゲ
ート電極、バイポーラトランジスタのベースおよびエミ
ッタ引き出し電極）は同時に形成できない場合があり、
各々の電極形成時に多結晶シリコン膜だけでなくシリサ
イド層をも形成すると、前電極をシリサイド化するため
には工程が増加して好ましくない。また、シリサイド化
に要する材料費も高くなりコストの上昇を招いて好まし
くない。

【０００８】また、各電極形成時のポリサイド技術を適
用すると、各々の電極加工時にシリサイド層をも加工し
なければならない。シリサイド層を構成する各シリサイ
ド結晶は、多結晶シリコン膜のシリコン結晶と比較して
大きな粒径を有するのが一般的である。また、シリサイ
ド結晶の粒径は一般に均一でなく、結晶粒間の間隔も大
きい特性を有する。このため、ポリサイド膜の加工後
に、この不均一なシリサイド結晶の粒径と大きな粒界の
パターンが下地に転写される問題がある。この粒界転写
の問題は、素子性能の不安定性の要因、歩留まり低下の
要因となり、その他の種々の問題を生じる。

【０００９】さらに、シリサイド層はその堆積段階では
ボロン、リン、ヒ素等の不純物を含まない。また、前記
したようにシリサイド層の粒界は一般に大きい。これら
に起因して、本来多結晶シリコン膜の低抵抗化に必要な
不純物がシリサイド層側に吸い込まれてしまう問題があ
る。このような吸い込みはポリサイド技術を適用した後
のあらゆる熱処理で発生する。このような不純物の吸い
込み現象により、多結晶シリコン膜の不純物プロファイ
ルが変化することはもちろん、その下部に存在する活性
層領域の不純物プロファイルにばらつきを発生させる要
因となる。特にバイポーラトランジスタの場合、ベース
あるいはエミッタ引き出し電極はベース領域あるいはエ
ミッタ領域に直接接しているため、その影響は大きい。
活性層領域の不純物プロファイルが素子性能を低下させ
るであろうことは容易に予測できる。

【００１０】本発明の目的は、２層ポリシリコン電極を
有する縦型バイポーラトランジスタとＭＩＳＦＥＴとが
同一基板に形成される場合であっても、多結晶シリコン
膜の低抵抗化を実現するとともに、工程数および材料費
の増加を抑制することができる技術を提供することにあ
る。

【００１１】また、本発明の目的は、シリサイド層加工
に伴う粒界転写の問題を回避する技術を提供することに
ある。

【００１２】また、本発明の目的は、多結晶シリコン膜
下部の半導体領域の不純物プロファイルに影響せず、多
結晶シリコン膜の低抵抗化を実現することができる技術
を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】すなわち、本発明の半導体装置は、２層ポ
リシリコン構造（ベース引き出し電極とエミッタ引き出
し電極とが２層で構成された構造）を有する縦型バイポ
ーラトランジスタとＭＩＳＦＥＴとを有し、ＭＩＳＦＥ
Ｔおよびバイポーラトランジスタの加工終了後、層間絶
縁膜を全てエッチバックにより除去し、ＭＩＳＦＥＴの
ゲート電極、バイポーラトランジスタのベース引き出し
電極、エミッタ引き出し電極を露出し、この状態でいわ
ゆるサリサイド技術を適用するものである。これによ
り、ＭＩＳＦＥＴのゲート電極、バイポーラトランジス
タのベース引き出し電極およびバイポーラトランジスタ
のエミッタ引き出し電極の各露出部、ＭＩＳＦＥＴのソ
ース・ドレイン領域、バイポーラトランジスタのコレク
タ引き出し領域にシリサイド層が形成される。

【００１６】本発明によれば、各部材のシリサイド層を
個別に形成する必要はなく、一度に形成できるため工程
を簡略化できる。また、各素子の形成後にシリサイド化
を行うため、前記した粒界転写の問題が発生せず、部材
の加工精度を向上できる。さらに、各素子形成後にシリ
サイド化するため、シリサイド層は素子形成工程の最終
段階で行われることとなる。シリサイド層形成後の高い
温度での熱工程はほとんど存在せず、前記した不純物の
吸い込み現象が問題となることもない。

【００１７】なお、層間絶縁膜のエッチバックは、バイ
ポーラ領域ではバイポーラトランジスタのエミッタ引き
出し電極をマスクとした全面エッチングで行うことがで
き、ＭＩＳ領域では、異方性エッチングを行ってゲート
電極側壁のサイドウォールを残すことができる。

【００１８】また、ＭＩＳＦＥＴ、バイポーラトランジ
スタだけでなく、同一基板内に抵抗素子を有する場合に
は、抵抗素子の一部あるいは抵抗引き出し電極の表面も
同時にシリサイド化できる。抵抗素子の一部にのみシリ
サイド化を施し全部をシリサイド化しない場合は、抵抗
素子の一部に層間絶縁膜を残存させてサリサイド技術を
適用することにより実現できる。また、抵抗素子以外に
もシリサイド化したくない領域が存在する場合にはこの
領域に絶縁膜を残存させてサリサイド技術を適用でき
る。絶縁膜（層間絶縁膜）の残存はフォトリソグラフィ
技術を適用して行える。絶縁膜にかえてフォトレジスト
膜を用いてもよい。

【００１９】また、本発明の概要を列記すれば以下の通
りである。

【００２０】１．本発明の半導体装置は、同一基板にバ
イポーラトランジスタおよびＭＩＳＦＥＴを含み、バイ
ポーラトランジスタのエミッタに接続されたエミッタ引
き出し電極がバイポーラトランジスタのベースに接続さ
れたベース引き出し電極上に形成された半導体装置であ
って、エミッタ引き出し電極、ベース引き出し電極およ
びＭＩＳＦＥＴのゲート電極がシリコンを主成分とする
膜からなり、エミッタ引き出し電極、ベース引き出し電
極、ゲート電極、バイポーラトランジスタのコレクタ引
き出し部、および、ＭＩＳＦＥＴのソース・ドレインを
構成する活性領域、の各表面に、同時に形成された金属
シリサイド層を有する。

【００２１】２．項１記載の半導体装置であって、ベー
ス引き出し電極表面の金属シリサイド層は、エミッタ引
き出し電極の下部領域には形成されていない。

【００２２】３．項１または２記載の半導体装置であっ
て、さらに、基板の主面上に抵抗素子を有し、抵抗素子
または抵抗素子の引き出し電極がシリコンを主成分とす
る薄膜からなり、抵抗素子の一部表面または抵抗素子の
引き出し電極表面に金属シリサイド層と同時に形成され
た金属シリサイド層を有する。

【００２３】４．本発明の半導体装置の製造方法は、同
一基板上に、ベース引き出し電極とエミッタ引き出し電
極とが２層に構成されるバイポーラトランジスタ、およ
びＭＩＳＦＥＴを含む半導体装置の製造方法であって、
（ａ）バイポーラトランジスタのベース引き出し電極と
なる第１多結晶シリコン膜を形成する工程、（ｂ）第１
多結晶シリコン膜上に第１絶縁膜を形成する工程、
（ｃ）バイポーラトランジスタのエミッタ引き出し電極
となる第２多結晶シリコン膜を第１絶縁膜上に形成する
工程、（ｄ）第２多結晶シリコン膜をパターニングして
エミッタ引き出し電極を形成し、エミッタ引き出し電極
以外の領域の第１絶縁膜を除去する工程、（ｅ）第１多
結晶シリコン膜をパターニングしてベース引き出し電極
を形成する工程、を有し、ＭＩＳＦＥＴのゲート電極
が、第３多結晶シリコン膜の形成およびパターニングに
より形成される第１の方法または、第１または第２多結
晶シリコン膜のパターニングと同時に形成される第２の
方法、の何れかの方法で形成され、さらに、（ｆ）ゲー
ト電極、エミッタ引き出し電極およびベース引き出し電
極の各電極表面の全部または一部を露出する工程、およ
び、（ｇ）金属膜の形成後、熱処理によって金属膜とシ
リコンとを反応させ、未反応の金属膜を選択的に除去す
ることにより、ゲート電極、エミッタ引き出し電極およ
びベース引き出し電極の各電極表面の全部または一部に
金属シリサイド層を形成する工程、を有する。

【００２４】５．項４記載の半導体装置の製造方法であ
って、（ｄ）工程において、第１絶縁膜の除去をエミッ
タ引き出し電極をマスクとするエッチングにより行う。

【００２５】６．項４または５記載の半導体装置の製造
方法であって、（ｆ）工程の各電極表面の露出は、異方
性エッチング法を用いて行われる。

【００２６】７．項４〜６の何れか一項に記載の半導体
装置の製造方法であって、第１、第２または第３多結晶
シリコン膜の何れかのパターニングの際に、同時に抵抗
素子を構成する抵抗体または抵抗体に接続される抵抗体
引き出し電極がパターニングされ、金属シリサイド層の
形成と同時に、抵抗体の一部表面または抵抗体引き出し
電極の表面に金属シリサイド層を形成する。

【００２７】８．本発明の半導体装置の製造方法は、同
一基板上に、ベース引き出し電極とエミッタ引き出し電
極とが２層に構成されるバイポーラトランジスタ、およ
びＭＩＳＦＥＴを含み、ベース引き出し電極、エミッタ
引き出し電極、およびＭＩＳＦＥＴのゲート電極が多結
晶シリコン膜のパターニングで形成される半導体装置の
製造方法であって、ベース引き出し電極、エミッタ引き
出し電極およびゲート電極の各電極表面を露出する単一
または複数の工程を有し、各電極表面の全部または一部
が露出された後に、各電極の表面を同時にシリサイド化
する。

【００２８】９．本発明の半導体装置の製造方法は、同
一基板上に、ベース引き出し電極とエミッタ引き出し電
極とが２層に構成されるバイポーラトランジスタ、およ
びＭＩＳＦＥＴを含む半導体装置の製造方法であって、
ＭＩＳＦＥＴのゲート電極をパターニングする工程、エ
ミッタ引き出し電極をパターニングする工程、およびベ
ース引き出し電極をパターニングする工程を有し、各パ
ターニング工程の後に、各電極を同時にシリサイド化す
る工程を有する。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００３０】図１は、本発明の一実施の形態である半導
体装置の一例を示した断面図である。

【００３１】本実施の形態の半導体装置は、ＳＯＩ（Si
licon On Insulator）基板１を有し、ＳＯＩ基板１に
は、たとえばｐ形のシリコン（Ｓｉ）単結晶からなる支
持基板１ａ、埋め込み酸化膜（シリコン酸化膜）１ｂお
よび埋め込み酸化膜１ｂ上のシリコン層（ＳＯＩ層）１
ｃが含まれる。シリコン層１ｃ上にはエピタキシャル成
長法で形成された単結晶のシリコン層（エピタキシャル
層１ｄ）が形成されている。エピタキシャル層１ｄの主
面には、たとえばシリコン酸化膜からなるフィールド絶
縁膜２が形成され、バイポーラトランジスタが形成され
る領域Ａの周辺には深い溝分離構造３が形成されてい
る。溝分離構造３は、深い溝にたとえばシリコン酸化膜
が埋め込まれたものであり、埋め込み酸化膜１ｂに達す
る深さで形成される。埋め込み酸化膜１ｂと溝分離構造
３とで、バイポーラトランジスタが基板から電気的に分
離される。

【００３２】本実施の形態のＳＯＩ基板１は、バイポー
ラトランジスタが形成される領域Ａ、ＭＩＳＦＥＴが形
成される領域Ｂおよび抵抗素子が形成される領域Ｃを有
する。

【００３３】領域Ａには、たとえば縦形のｎｐｎバイポ
ーラトランジスタ４が形成されている。ただし、図１に
は図示しないが、他の縦形ｎｐｎバイポーラトランジス
タ、縦形ｐｎｐバイポーラトランジスタが形成されてい
てもよい。

【００３４】ｎｐｎトランジスタ４は、コレクタ領域４
Ｃ、ベース領域４Ｂおよびエミッタ領域４Ｅを有してい
る。

【００３５】コレクタ領域４Ｃは、コレクタ埋め込み層
４Ｃ₁ と、その上層に形成された真性コレクタ領域４Ｃ
₂ と、コレクタ埋め込み層４Ｃ₁ の上層に形成されたコ
レクタ引き出し層４Ｃ₃ とから構成されている。

【００３６】コレクタ埋め込み層４Ｃ₁ は、シリコン層
１ｃに、たとえばｎ形不純物のアンチモン（Ｓｂ）が導
入されてなる。真性コレクタ領域４Ｃ₂ およびコレクタ
引き出し層４Ｃ₃ は、エピタキシャル層１ｄに、たとえ
ばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されてな
る。ただし、真性コレクタ領域４Ｃ₂ の不純物濃度は、
たとえば１×１０¹⁶atom/cc 程度、コレクタ引き出し層
４Ｃ₃ の不純物濃度は、たとえば１×１０¹⁹atom/cc 程
度である。

【００３７】コレクタ引き出し層４Ｃ₃ の表面には、シ
リサイド層２０が形成されている。シリサイド層２０は
たとえばチタンシリサイド（ＴｉＳｉ₂ ）とすることが
できるがこれに限られず、タングステン、コバルト等の
シリサイド膜でも良い。このようにコレクタ引き出し層
４Ｃ₃ の表面にシリサイド層２０が形成されるため、コ
レクタ引き出し層４Ｃ₃ の抵抗値を低減でき、シート抵
抗あるいはコンタクト抵抗を低減できる。

【００３８】なお、ベース領域４Ｂの直下の真性コレク
タ領域４Ｃ₂ に、真性コレクタ領域４Ｃ₂ よりも高濃度
のｎ形不純物のＡｓまたはリンが導入された不純物領域
を形成しても良い。

【００３９】ベース領域４Ｂは、真性ベース領域４Ｂ₁
と、その外周に形成された外部ベース領域４Ｂ₂ とから
構成されている。真性ベース領域４Ｂ₁ および外部ベー
ス領域４Ｂ₂ は、エピタキシャル層１ｄの上部に、たと
えばｐ形不純物のホウ素が導入されてなる。ただし、外
部ベース領域４Ｂ₂ の不純物濃度の方が真性ベース領域
４Ｂ₁ よりも高く設定されている。

【００４０】外部ベース領域４Ｂ₂ は、ベース引き出し
電極８Ｂと電気的に接続されている。ベース引き出し電
極８Ｂは多結晶シリコンを主成分とする薄膜からなる。
また、ベース引き出し電極８Ｂの上層にはシリサイド層
２０が形成されている。シリサイド層２０はたとえばチ
タンシリサイド（ＴｉＳｉ₂ ）とすることができるがこ
れに限られず、タングステン、コバルト等のシリサイド
膜でも良い。このように上層にシリサイド層２０が形成
されるため、ベース引き出し電極８Ｂの抵抗値は低く、
ｎｐｎトランジスタ４のベース抵抗を低減できる。この
結果、ｎｐｎトランジスタ４の動作速度を向上して半導
体装置の性能を向上できる。特に、微細化が進展し、ベ
ース引き出し電極８Ｂの寄生抵抗が問題となるような領
域ではシリサイド層２０を設ける効果は大きい。

【００４１】なお、図示するようにベース引き出し電極
８Ｂの全上面にシリサイド層２０を設けるわけではな
く、外部ベース領域４Ｂ₂ の上層のベース引き出し電極
８Ｂにはシリサイド層２０が形成されていない。この結
果、仮にシリサイド層２０が形成された後に熱工程が存
在しても、外部ベース領域４Ｂ₂ の上層のベース引き出
し電極８Ｂにおいては多結晶シリコン膜内の不純物プロ
ファイルに大きな影響を受けない。すなわち、熱工程を
経ることにより、不純物濃度が低いあるいは不純物を含
有しないシリサイド層側に多結晶シリコン膜側から不純
物が拡散移動し、多結晶シリコン膜内の不純物プロファ
イルおよびその下層の不純物半導体領域（たとえば外部
ベース領域４Ｂ₂ ）の不純物プロファイルが影響を受け
ることは前記したとおりである。しかし、本実施の形態
では外部ベース領域４Ｂ₂ の上層のベース引き出し電極
８Ｂにシリサイド層２０が形成されておらず、外部ベー
ス領域４Ｂ₂ の不純物プロファイルが影響を受けること
は少ない。バイポーラトランジスタ４の特性がベース抵
抗により大きく左右されることを考慮すれば、外部ベー
ス領域４Ｂ₂ の高抵抗化を抑制する効果は大きい。

【００４２】但し、後に説明するように、シリサイド層
２０は工程のほぼ最終段階で形成されるため、その後に
問題となるような熱工程は存在せず、前記の問題が顕在
化することはあまりない。

【００４３】なお、ベース引き出し電極８Ｂには、高濃
度の、たとえば５×１０¹⁹〜１×１０²¹atom/cc 程度の
ボロン（Ｂ）が導入されている。

【００４４】また、外部ベース領域４Ｂ₂ とベース引き
出し電極８Ｂとの境界領域の不純物の濃度は、１×１０
¹⁹atom/cc 以上となっている。このように、外部ベース
領域４Ｂ₂ とベース引き出し電極８Ｂの不純物濃度が十
分高いことにより、この領域の抵抗率が低下し、ベース
抵抗を低減して、ｎｐｎトランジスタ４の動作速度を向
上することができる。

【００４５】シリサイド層２０が形成されてないベース
引き出し電極８Ｂの上層にはキャップ絶縁膜９ａが堆積
され、ベース引き出し電極８Ｂの側面にはサイドウォー
ルスペーサ９ｂが形成されている。キャップ絶縁膜９ａ
およびサイドウォールスペーサ９ｂはたとえばシリコン
酸化膜からなる。

【００４６】エミッタ領域４Ｅは、真性ベース領域４Ｂ
₁ の上部に、たとえばｎ形不純物のリンまたはＡｓが導
入されてなる。その不純物濃度は、たとえば１×１０²⁰
〜１０²¹atom/cc 程度である。エミッタ領域４Ｅは、キ
ャップ絶縁膜９ａ、サイドウォールスペーサ９ｂおよび
エミッタ領域４Ｅ上に形成されたエミッタ引き出し電極
８Ｅと電気的に接続されている。エミッタ引き出し電極
８Ｅは、たとえばｎ形の多結晶シリコン膜からなる。ま
た、エミッタ引き出し電極８Ｅの上層には、シリサイド
層２０が形成される。シリサイド層２０が形成されるた
め、エミッタ引き出し電極８Ｅの抵抗値は低く、ｎｐｎ
トランジスタ４の動作速度を向上して半導体装置の性能
を向上できる。特に、微細化が進展し、エミッタ引き出
し電極８Ｅの寄生抵抗が問題となるような領域ではシリ
サイド層２０を設ける効果は大きい。

【００４７】領域Ｂには、たとえばＭＩＳＦＥＴが形成
される。このＭＩＳＦＥＴは、エピタキシャル層１ｄに
不純物が導入されて形成されたウェル１０に形成され
る。ウェル１０に導入される不純物は、ＭＩＳＦＥＴが
ｐチャネル型である場合にはｎ型不純物たとえばリンま
たはヒ素、ＭＩＳＦＥＴがｎチャネル型である場合には
ｐ型不純物たとえばボロンである。

【００４８】ＭＩＳＦＥＴは、ゲート絶縁膜１１を介し
てウェル１０上に形成されたゲート電極１２と、ゲート
電極１２の両側のウェル１０に形成された一対の半導体
領域１３とを有する。

【００４９】ゲート絶縁膜１１は、たとえば熱酸化法で
形成されたシリコン酸化膜であり、ゲート電極１２は、
たとえば不純物が導入された多結晶シリコン膜からな
る。ゲート電極１２の側壁にはサイドウォール１４が形
成される。サイドウォール１４は、たとえばシリコン酸
化膜からなる。半導体領域１３は、ウェル１０に不純物
が導入されて形成され、ＭＩＳＦＥＴがｐチャネル型で
ある場合にはｐ型不純物たとえばボロンが、ＭＩＳＦＥ
Ｔがｎチャネル型である場合にはｎ型不純物たとえばリ
ンまたはヒ素が導入される。半導体領域１３は、いわゆ
るＬＤＤ（Lightly Doped Drain ）構造とすることがで
き、またいわゆるポケット領域を備えることもできる。

【００５０】また、本実施の形態においては、ゲート電
極１２および半導体領域１３の上面にシリサイド層２０
が形成されている。このようにシリサイド層２０が形成
されているため、ゲート電極１２および半導体領域１３
の抵抗を低減することができ、ゲート電極１２および半
導体領域１３の微細化による寄生抵抗の増大を抑制でき
る。

【００５１】領域Ｃには、抵抗素子が形成される。抵抗
素子はフィールド絶縁膜２上に形成された抵抗体１６と
その上層の引き出し電極１７とからなる。抵抗体１６は
たとえば多結晶シリコン膜からなり、導入される不純物
濃度と、膜厚およびパターニング形状で抵抗値が制御さ
れる。引き出し電極１７は、抵抗体１６を覆う絶縁膜１
８上に形成され、絶縁膜１８に開口された接続孔を介し
て抵抗体１６に接続される。絶縁膜１８は、たとえばシ
リコン酸化膜からなる。

【００５２】引き出し電極１７は、たとえば不純物が導
入された多結晶シリコン膜からなり、その上層にはシリ
サイド層２０が形成されている。このようにシリサイド
層２０が形成されているため、引き出し電極１７の抵抗
値を低減できる。引き出し電極１７は、パターニングさ
れて配線として機能する場合もあり、このような場合に
抵抗値の低い配線を構成できる。特に微細化が進展して
配線寸法が小さくなり、寄生抵抗が問題となる領域でそ
の効果が大きい。

【００５３】なお、本実施の形態では図示しないが、バ
イポーラトランジスタ、ＭＩＳＦＥＴ、抵抗素子の各素
子は、たとえばシリコン酸化膜からなる絶縁膜で覆わ
れ、その絶縁膜上に形成された配線と接続される。配線
は前記絶縁膜に形成された接続孔を介して接続される。
配線には、たとえばアルミニウム（Ａｌ）またはＡｌ−
Ｓｉ−Ｃｕ合金を用いることができる。さらに、前記配
線を覆う層間絶縁膜と、前記層間絶縁膜上の配線を形成
し、多層配線とすることができることは勿論である。

【００５４】次に、本実施の形態の半導体装置の製造方
法を図２〜図１６によって説明する。図２〜図１６は、
本発明の一実施の形態である半導体装置の製造工程の一
例を工程順に示した断面図である。

【００５５】まず、支持基板１ａ上に埋め込み酸化膜１
ｂを介して表面に単結晶のシリコン層１ｃを有するＳＯ
Ｉ基板１を用意する（図２（ａ））。

【００５６】次に、コレクタ埋め込み層４Ｃ₁ が形成さ
れる領域以外のＳＯＩ基板１上にフォトリソグラフィ技
術を用いてフォトレジスト膜を形成し、これをマスクと
してたとえばイオン注入法によりアンチモンを注入し、
シリコン層１ｃにコレクタ埋め込み層４Ｃ₁ を形成す
る。その後、フォトレジスト膜を除去する（図２
（ｂ））。なお、コレクタ埋め込み層４Ｃ₁ は、コレク
タ抵抗低減のために形成される。

【００５７】次に、エピタキシャル成長法を用いてシリ
コン層１ｃ上にエピタキシャル層１ｄを形成する（図３
（ａ））。エピタキシャル層１ｄにはｎ型不純物が低濃
度にドープされる。エピタキシャル層１ｄは、バイポー
ラトランジスタが形成される領域Ａでは、バイポーラト
ランジスタの真性コレクタ領域４Ｃ₂ 、コレクタ引き出
し層４Ｃ₃ 、ベース領域４Ｂおよびエミッタ領域４Ｅと
なるものであり、ＭＩＳＦＥＴが形成される領域Ｂで
は、ＭＩＳＦＥＴのウェル１０となるものである。

【００５８】次に、エピタキシャル層１ｄ上にシリコン
窒化膜（図示せず）を形成し、前記シリコン窒化膜のフ
ィールド絶縁膜２が形成される領域を除去するようにフ
ォトリソグラフィ技術を用いてパターニングする。パタ
ーニングされたシリコン窒化膜をマスクとしてＬＯＣＯ
Ｓ法を適用し、フィールド絶縁膜２を形成する。さら
に、フォトレジスト膜をマスクとしたイオン注入法によ
りリンまたはヒ素を注入する。さらに熱拡散を施してコ
レクタ引き出し層４Ｃ₃ を形成する（図３（ｂ））。な
お、イオン注入前に薄い犠牲酸化膜を形成することがで
きる。

【００５９】次に、溝分離構造３が形成される領域に開
口を有するフォトレジスト膜を形成し、これをマスクと
して異方性エッチングを施す。これにより、フィールド
絶縁膜２、エピタキシャル層１ｄ、シリコン層１ｃ（コ
レクタ埋め込み層４Ｃ₁ ）に溝を形成する。この溝を埋
め込む絶縁膜たとえばシリコン酸化膜を、たとえばＴＥ
ＯＳ（テトラエトキシシラン）ガスを原料とするＣＶＤ
（Chemical Vapor Deposition ）法により形成し、溝以
外の領域の絶縁膜をたとえばエッチバック法により除去
して溝分離構造３を形成する（図４）。なお、溝分離構
造３はバイポーラトランジスタの単位素子毎に形成でき
る。この溝分離構造３により区切られたエピタキシャル
層１ｄはバイポーラトランジスタの真性コレクタ領域４
Ｃ₂ となる。

【００６０】次に、ＭＩＳＦＥＴが形成される領域Ｂに
イオン注入法によりｐ型またはｎ型の不純物を注入し、
ウェル１０を形成する。イオン注入マスクにはフォトレ
ジスト膜を用いる。ウェル１０に導入される不純物は、
ＭＩＳＦＥＴがｐチャネル型の場合ｎ型不純物たとえば
リンまたはヒ素であり、ＭＩＳＦＥＴがｎチャネル型の
場合ｐ型不純物たとえばボロンである。勿論、ｐチャネ
ル型とｎチャネル型の両方のＭＩＳＦＥＴを形成してＣ
ＭＩＳＦＥＴ（Complementary-MISFET）としてもよい。
なお、ウェル１０形成用のイオン注入後に、しきい値
（Ｖｔｈ）調整用のイオン注入を行うことができる。

【００６１】さらに、ウェル１０の表面を含むＳＯＩ基
板１の全面にゲート絶縁膜１１をたとえば熱ＣＶＤ法に
より、ゲート電極１２となる多結晶シリコン膜をたとえ
ばＣＶＤ法により形成し、多結晶シリコン膜をパターニ
ングしてゲート電極１２を形成する（図５）。なお、ゲ
ート電極用多結晶シリコン膜には、たとえばイオン注入
法により不純物が導入されるが、ＭＩＳＦＥＴのチャネ
ル型に応じて多結晶シリコン膜に導入される不純物の導
電型を対応させるいわゆるデュアルゲート構造を採用で
きる。すなわち、ｎＭＩＳＦＥＴを構成する場合にはｎ
型多結晶シリコンゲートを、ｐＭＩＳＦＥＴを構成する
場合にはｐ型多結晶シリコンゲートを採用できる。

【００６２】このように、多結晶シリコン膜の段階でこ
れをパターニングしゲート電極１２を形成するため、前
記したシリサイド結晶粒界形状の転写の問題を回避でき
る。つまり、ゲート電極１２の低抵抗化のために多結晶
シリコン膜表面にあらかじめシリサイド層を形成する場
合には、シリサイド結晶の粒径の大きなことに起因し
て、パターン端部の形状がこの大きなシリサイド結晶の
結晶粒パターンを反映して精密に加工できない問題（粒
界転写）が生じる。しかし、本実施の形態では、シリサ
イド層を有さない状態で多結晶シリコン膜をパターニン
グするため、この粒界転写の問題が発生しない。これに
より、パターニングの加工精度を向上して微細化を図る
と伴に、ＭＩＳＦＥＴの素子性能を安定化し、半導体装
置の歩留まりの低下を抑制できる。

【００６３】次に、ＳＯＩ基板の全面に絶縁膜たとえば
シリコン酸化膜を堆積し、これを異方性エッチングする
ことによりゲート電極１２の側壁にサイドウォール１４
を形成する。その後、領域ＢにＭＩＳＦＥＴのチャネル
型に応じた不純物をイオン注入し、高不純物濃度の半導
体領域１３を形成する（図６）。すなわち、ｐＭＩＳＦ
ＥＴの場合にはｐ型不純物たとえばボロンを、ｎＭＩＳ
ＦＥＴの場合にはｎ型不純物たとえばヒ素またはリンを
高濃度にイオン注入する。イオン注入の打ち分けはフォ
トレジストマスクを用いて行うことができ、ゲート電極
１２に対しては自己整合的に半導体領域１３が形成され
る。

【００６４】なお、サイドウォール１４の形成前に低不
純物濃度の半導体領域を形成し、いわゆるＬＤＤ構造を
形成することができる。また、半導体領域１３を形成
後、ＳＯＩ基板１の斜め方向からのイオン注入によりい
わゆるポケット領域を形成できる。

【００６５】次に、ＣＶＤ法を用いてＳＯＩ基板１の全
面に多結晶シリコン膜を形成する。その後、イオン注入
法を用いて多結晶シリコン膜に不純物たとえばボロンを
導入する。この多結晶シリコン膜は次に説明するように
抵抗体１６となるものであり、抵抗率は注入されるイオ
ンの濃度で制御できる。さらに、抵抗体１６のパターン
にパターニングされたフォトレジスト膜をマスクとして
多結晶シリコン膜にエッチングを施し、抵抗体１６を形
成する（図７）。

【００６６】次に、ＳＯＩ基板１の全面に絶縁膜１８を
形成する（図８）。絶縁膜１８は、たとえばシリコン酸
化膜であり、たとえばＣＶＤ法により堆積できる。

【００６７】次に、フォトリソグラフィおよびエッチン
グ技術を適用して、真性コレクタ領域４Ｃ₂ （ベース領
域４Ｂあるいはエミッタ領域４Ｅが形成される領域でも
ある）および抵抗体１６のコンタクト領域に開口を形成
する。その後、たとえばＣＶＤ法を用いて多結晶シリコ
ン膜２１を形成する（図９）。多結晶シリコン膜２１は
前記開口の底部でエピタキシャル層１ｄ（真性コレクタ
領域４Ｃ₂ ）および抵抗体１６に接続される。次に、多
結晶シリコン膜２１に不純物たとえばボロンがイオン注
入される。不純物のドープ量は、多結晶シリコン膜２１
の抵抗値が十分低くなる量とされる。多結晶シリコン膜
２１は、後に説明するように、バイポーラトランジスタ
のベース引き出し電極８Ｂ、抵抗素子の引き出し電極１
７となるものである。

【００６８】本実施の形態では、ベース引き出し電極８
Ｂ、抵抗素子の引き出し電極１７の低抵抗化のためのシ
リサイド層をこの段階では形成しない。これにより、こ
れ以降の工程で熱工程が存在しても、ベース引き出し電
極８Ｂ、抵抗素子の引き出し電極１７、およびその下層
の半導体層（外部ベース領域４Ｂ₂ 、抵抗体１６）の不
純物プロファイルに好ましくない影響を及ぼすことがな
い。つまり、不純物が導入された多結晶シリコン膜上に
シリサイド層を形成すれば、不純物濃度の低いシリサイ
ド層側に不純物が吸い込まれ（加熱下の濃度拡散）、多
結晶シリコン膜およびその下層の半導体領域中の不純物
プロファイルが影響を受ける。しかし、本実施の形態で
は、以降に説明するように、シリサイド層２０はほぼ最
終工程で形成され、問題となる熱工程を施す段階では多
結晶シリコン膜上のシリサイド層は存在しない。このた
め、前記不純物の吸い込みの問題は生ぜず、その結果、
不純物プロファイルのばらつき等の発生を抑制して素子
（特にバイポーラトランジスタ）の性能および信頼性を
高めることができる。

【００６９】なお、多結晶シリコン膜２１は、まずアモ
ルファスシリコン膜を堆積後、不純物をドープし、その
後熱処理（結晶化）を行って形成しても良い。

【００７０】次に、多結晶シリコン膜２１上に絶縁膜２
２を形成する（図１０）。絶縁膜２２は、たとえばシリ
コン酸化膜であり、ＣＶＤ法により形成できる。

【００７１】次に、バイポーラトランジスタの真性ベー
ス領域４Ｂ₁ が形成される領域の絶縁膜２２および多結
晶シリコン膜２１に開口２３を形成する（図１１）。開
口２３は、フォトリソグラフィとドライエッチング技術
を用いて形成できる。なお、開口２３を形成するための
エッチングでは、フォトレジスト膜をマスクに絶縁膜２
２をエッチングし、フォトレジスト膜を除去後にパター
ニングされた絶縁膜２２をマスクとして多結晶シリコン
膜２１をエッチングできる。

【００７２】次に、パターニングされた絶縁膜２２をマ
スクとしてｐ型不純物たとえばボロンをイオン注入す
る。不純物がエピタキシャル層１ｄに達するのは開口２
３の領域に限られ、不純物は開口２３に自己整合的に形
成される。その後、ＳＯＩ基板１に熱処理を施す。これ
により、開口２３の領域のエピタキシャル層１ｄに注入
された不純物が下方に拡散して主に真性ベース領域４Ｂ
₁ を形成し、多結晶シリコン膜２１にドープされた不純
物（たとえばボロン）がエピタキシャル層１ｄに拡散し
て主に外部ベース領域４Ｂ₂ を形成する（図１２）。真
性ベース領域４Ｂ₁ および外部ベース領域４Ｂ₂ の不純
物（たとえばボロン）はその境界部で互いに拡散しあ
い、相互に電気的に接続される。

【００７３】次に、開口２３の内壁を覆う絶縁膜たとえ
ばシリコン酸化膜をＳＯＩ基板１の全面に形成し、これ
を異方性エッチングすることにより開口２３の側壁にサ
イドウォール９ｂを形成する（図１３）。

【００７４】次に、ＳＯＩ基板１の全面にｎ形不純物た
とえばリンを含有する低抵抗多結晶シリコン膜をＣＶＤ
法等によって堆積した後、その低抵抗多結晶シリコン膜
上に、エミッタ電極形成用のフォトレジスト膜をフォト
リソグラフィ技術によってパターニングし、続いて、そ
のフォトレジスト膜をエッチングマスクとして、低抵抗
多結晶シリコン膜をパターニングする。これにより、エ
ミッタ引き出し電極８Ｅを形成する。

【００７５】このとき、低抵抗多結晶シリコン膜の下層
の絶縁膜２２をエッチバックして、多結晶シリコン膜２
１の表面を露出させる。この絶縁膜２２のエッチバック
によりキャップ絶縁膜９ａが形成されることとなる。絶
縁膜２２のエッチバックは、フォトレジスト膜をマスク
に低抵抗多結晶シリコン膜と同時にエッチングする方
法、あるいは、フォトレジスト膜の除去後にパターニン
グされた低抵抗多結晶シリコン膜（エミッタ引き出し電
極８Ｅ）をマスクにエッチングする方法のいずれであっ
てもよい。

【００７６】このように絶縁膜２２をエッチングして多
結晶シリコン膜２１表面を露出することにより、露出さ
れた部分について一度にシリサイド化を行うことが可能
となる。つまり単一のサイリサイド工程で、バイポーラ
トランジスタのエミッタ引き出し電極８Ｅ、ベース引き
出し電極８Ｂおよび抵抗素子の引き出し電極１７のシリ
サイド化が可能となる。サリサイド工程については後に
説明する。

【００７７】なお、エミッタ引き出し電極８Ｅの形成の
際の低抵抗多結晶シリコン膜のエッチングにおいて、こ
の低抵抗多結晶シリコン膜表面にはシリサイド層が形成
されていない。これにより、粒界転写の問題が回避でき
ることは、前記したゲート電極１２の場合と同様であ
る。また、エミッタ引き出し電極８Ｅ（低抵抗多結晶シ
リコン膜）上にシリサイド層を有しないことから、不純
物の吸い込み現象が発生しないことも前記と同様であ
る。

【００７８】さらに、ＳＯＩ基板１に熱処理を施し、エ
ミッタ引き出し電極８Ｅからの不純物（たとえばリン）
の拡散によりエピタキシャル層１ｄ（真性ベース領域４
Ｂ_１）にエッミタ領域４Ｅを形成する（図１４）。

【００７９】次に、フォトリソグラフィおよびエッチン
グ技術を用いて多結晶シリコン膜２１をパターニングす
る。これによりバイポーラトランジスタのベース引き出
し電極８Ｂおよび抵抗素子の引き出し電極１７を形成す
る。さらに、領域Ｂの絶縁膜１８をパターニングしてＭ
ＩＳＦＥＴのゲート電極１２を露出させる（図１５）。

【００８０】このように、多結晶シリコン膜２１の段階
でこれをパターニングするため、前記ゲート電極１２あ
るいはエミッタ引き出し電極８Ｅの場合と同様に、シリ
サイド結晶粒界形状の転写の問題を回避できる。これに
より、ベース引き出し電極８Ｂおよび抵抗素子の引き出
し電極１７の加工精度を向上し、微細加工を図ると伴に
素子性能の向上と高集積化を図ることができる。

【００８１】また、領域Ｂの絶縁膜１８をパターニング
してＭＩＳＦＥＴのゲート電極１２を露出させることに
より、次に説明する１つのサリサイド工程でＭＩＳＦＥ
Ｔのゲート電極１２表面にも同時にシリサイド層２０を
形成することが可能になる。

【００８２】次に、ＳＯＩ基板１の全面に、たとえばス
パッタ法によりチタン膜２４を形成する（図１６）。こ
こではチタン膜２４を例示しているが、シリコンと化合
してシリサイド物を形成し、それによって低抵抗化を図
ることができ、また加工可能なものであればチタンには
限られない。たとえば、タングステン、コバルト等他の
高融点金属に代えてもよい。

【００８３】次に、ＳＯＩ基板１に熱処理を施し、シリ
コンとチタン膜２４とが接触している領域においてシリ
サイド化反応を生じさせ、その後、未反応のチタン膜２
４をたとえばウェットエッチングにより選択的に除去し
てシリサイド層２０を形成する（サリサイド工程）。こ
のようにして図１の半導体装置がほぼ完成する。

【００８４】本実施の形態では、前記したとおり、チタ
ン膜２４の形成前に、シリサイド層２０が形成される部
材上の絶縁膜１８、２２が除去される。このため、一度
のサイリサイド工程で領域Ａ〜Ｃの全領域で必要なシリ
サイド化が行われる。これにより各多結晶シリコン膜に
各々シリサイド層を設ける必要はなく、工程が簡略化さ
れる。また、各多結晶シリコン膜に各々シリサイド層を
設ける場合よりシリサイド層形成のための材料を節約で
き、材料費を低減できる。

【００８５】また、シリサイド層２０が形成された後に
は、層間絶縁膜が堆積され金属配線が形成されるが、高
いプロセス温度を必要とする熱工程は存在せず、シリサ
イド層２０への不純物の吸い込み現象は問題とならず、
各素子を構成する半導体領域の不純物プロファイルに好
ましくない影響を及ぼすこともない。

【００８６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００８７】たとえば、前記実施の形態ではバイポーラ
トランジスタについてｎｐｎ型を説明しているが、ｐｎ
ｐ型でもよい。この場合各部材の導電型を適当に変更す
べきことは言うまでもない。

【００８８】また、前記実施の形態ではＭＩＳＦＥＴの
形成後にバイポーラトランジスタを形成する例を説明し
たが、その順序を逆にしても構わない。

【００８９】また、ＭＩＳＦＥＴのゲート電極１２を個
別に形成する例を説明したが、バイポーラトランジスタ
のベース引き出し電極８Ｂ、エミッタ引き出し電極８
Ｅ、あるいは抵抗体１６となる多結晶シリコン膜をゲー
ト電極１２に適用してもよい。つまり、ゲート電極１２
を他の部材と同時に形成されるものとしてもよい。ある
いは同様に、抵抗素子の抵抗体１６を他の部材（バイポ
ーラトランジスタのベース引き出し電極８Ｂ、ＭＩＳＦ
ＥＴのゲート電極１２）と同時に形成してもよい。これ
らの場合、工程を大幅に低減することが可能となる。

【００９０】また、抵抗体１６のようにシリサイド化し
たくない部材は、実施の形態では絶縁膜１８で覆う例を
示したが、絶縁膜１８でなくレジスト膜で覆ってもよ
い。この場合、抵抗体１６の一部をレジスト膜のパター
ンに応じて選択的にシリサイド化することが可能とな
る。

【００９１】また、フィールド絶縁膜２を浅溝素子分離
構造にすることも可能である。

【００９２】また、実施の形態ではＳＯＩ基板を用いた
がバルクシリコン結晶からなる半導体基板を用いてもよ
い。あるいは、ガラス、セラミックス等の絶縁材基板上
に形成された単結晶シリコン層（エピタキシャル層）を
有する基板を用いてもよい。

【００９３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００９４】２層ポリシリコン電極を有する縦型バイポ
ーラトランジスタとＭＩＳＦＥＴとが同一基板に形成さ
れる場合であっても、多結晶シリコン膜の低抵抗化を実
現するとともに、工程数および材料費の増加を抑制する
ことができる。

【００９５】シリサイド層加工に伴う粒界転写の問題を
回避できる。

【００９６】多結晶シリコン膜下部の半導体領域の不純
物プロファイルに影響せず、多結晶シリコン膜の低抵抗
化を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の一例
を示した断面図である。

【図２】（ａ）、（ｂ）は本発明の一実施の形態である
半導体装置の製造工程の一例を工程順に示した断面図で
ある。

【図３】（ａ）、（ｂ）は本発明の一実施の形態である
半導体装置の製造工程の一例を工程順に示した断面図で
ある。

【図４】本発明の一実施の形態である半導体装置の製造
工程の一例を工程順に示した断面図である。

【図５】本発明の一実施の形態である半導体装置の製造
工程の一例を工程順に示した断面図である。

【図６】本発明の一実施の形態である半導体装置の製造
工程の一例を工程順に示した断面図である。

【図７】本発明の一実施の形態である半導体装置の製造
工程の一例を工程順に示した断面図である。

【図８】本発明の一実施の形態である半導体装置の製造
工程の一例を工程順に示した断面図である。

【図９】本発明の一実施の形態である半導体装置の製造
工程の一例を工程順に示した断面図である。

【図１０】本発明の一実施の形態である半導体装置の製
造工程の一例を工程順に示した断面図である。

【図１１】本発明の一実施の形態である半導体装置の製
造工程の一例を工程順に示した断面図である。

【図１２】本発明の一実施の形態である半導体装置の製
造工程の一例を工程順に示した断面図である。

【図１３】本発明の一実施の形態である半導体装置の製
造工程の一例を工程順に示した断面図である。

【図１４】本発明の一実施の形態である半導体装置の製
造工程の一例を工程順に示した断面図である。

【図１５】本発明の一実施の形態である半導体装置の製
造工程の一例を工程順に示した断面図である。

【図１６】本発明の一実施の形態である半導体装置の製
造工程の一例を工程順に示した断面図である。

【符号の説明】

１ ＳＯＩ基板 １ａ 支持基板 １ｂ 埋め込み酸化膜 １ｃ シリコン層 １ｄ エピタキシャル層 ２ フィールド絶縁膜 ３ 溝分離構造 ４ ｎｐｎトランジスタ ４Ｂ ベース領域 ４Ｂ₁ 真性ベース領域 ４Ｂ₂ 外部ベース領域 ４Ｃ コレクタ領域 ４Ｃ₁ コレクタ埋め込み層 ４Ｃ₂ 真性コレクタ領域 ４Ｃ₃ コレクタ引き出し層 ４Ｅ エミッタ領域 ８Ｂ ベース引き出し電極 ８Ｃ コレクタ電極 ８Ｅ エミッタ引き出し電極 ９ａ キャップ絶縁膜 ９ｂ サイドウォールスペーサ １０ ウェル １１ ゲート絶縁膜 １２ ゲート電極 １３ 半導体領域 １４ サイドウォール １６ 抵抗体 １７ 抵抗体の引き出し電極 １８ 絶縁膜 ２０ シリサイド層 ２１ 多結晶シリコン膜 ２２ 絶縁膜 ２３ 開口 ２４ チタン膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 29/72 29/43 21/331 29/73 (72)発明者 渡辺 邦彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA09 BB01 BB02 BB03 BB20 BB25 BB28 DD04 DD43 DD66 DD84 DD89 EE08 FF14 5F003 AZ03 BA27 BA96 BB01 BB05 BB06 BB07 BB08 BC01 BC08 BH07 BH18 BJ15 BJ20 BP08 BP23 BP31 BP41 BP93 BS06 BS08 5F038 AR08 AR09 EZ06 EZ14 EZ17 5F048 AA09 AC07 AC10 BA01 BA17 BB05 BB06 BB07 BB08 BC06 BG01 BG05 CA03 CA04 CA07 CA14 CA15 DA25 5F082 AA38 BA05 BA06 BA10 BA13 BA16 BA22 BA28 BA47 BC04 BC09 BC18 EA10 EA15 EA22 EA32 EA45 GA03

Claims (9)

【特許請求の範囲】
1. 【請求項１】 同一基板にバイポーラトランジスタおよ
   びＭＩＳＦＥＴを含み、前記バイポーラトランジスタの
   エミッタに接続されたエミッタ引き出し電極が前記バイ
   ポーラトランジスタのベースに接続されたベース引き出
   し電極上に形成された半導体装置であって、 前記エミッタ引き出し電極、前記ベース引き出し電極お
   よび前記ＭＩＳＦＥＴのゲート電極がシリコンを主成分
   とする膜からなり、 前記エミッタ引き出し電極、前記ベース引き出し電極、
   前記ゲート電極、前記バイポーラトランジスタのコレク
   タ引き出し部、および、前記ＭＩＳＦＥＴのソース・ド
   レインを構成する活性領域、の各表面に、同時に形成さ
   れた金属シリサイド層を有することを特徴とする半導体
   装置。
2. 【請求項２】 請求項１記載の半導体装置であって、 前記ベース引き出し電極表面の前記金属シリサイド層
   は、前記エミッタ引き出し電極の下部領域には形成され
   ていないことを特徴とする半導体装置。
3. 【請求項３】 請求項１または２記載の半導体装置であ
   って、 さらに、前記基板の主面上に抵抗素子を有し、 前記抵抗素子または前記抵抗素子の引き出し電極がシリ
   コンを主成分とする薄膜からなり、前記抵抗素子の一部
   表面または前記抵抗素子の引き出し電極表面に前記金属
   シリサイド層と同時に形成された金属シリサイド層を有
   することを特徴とする半導体装置。
4. 【請求項４】 同一基板上に、ベース引き出し電極とエ
   ミッタ引き出し電極とが２層に構成されるバイポーラト
   ランジスタ、およびＭＩＳＦＥＴを含む半導体装置の製
   造方法であって、（ａ）前記バイポーラトランジスタの
   ベース引き出し電極となる第１多結晶シリコン膜を形成
   する工程、（ｂ）前記第１多結晶シリコン膜上に第１絶
   縁膜を形成する工程、（ｃ）前記バイポーラトランジス
   タのエミッタ引き出し電極となる第２多結晶シリコン膜
   を前記第１絶縁膜上に形成する工程、（ｄ）前記第２多
   結晶シリコン膜をパターニングして前記エミッタ引き出
   し電極を形成し、前記エミッタ引き出し電極以外の領域
   の前記第１絶縁膜を除去する工程、（ｅ）前記第１多結
   晶シリコン膜をパターニングして前記ベース引き出し電
   極を形成する工程、を有し、前記ＭＩＳＦＥＴのゲート
   電極が、第３多結晶シリコン膜の形成およびパターニン
   グにより形成される第１の方法または、前記第１または
   第２多結晶シリコン膜のパターニングと同時に形成され
   る第２の方法、の何れかの方法で形成され、さらに、
   （ｆ）前記ゲート電極、エミッタ引き出し電極およびベ
   ース引き出し電極の各電極表面の全部または一部を露出
   する工程、および、（ｇ）金属膜の形成後、熱処理によ
   って前記金属膜とシリコンとを反応させ、未反応の金属
   膜を選択的に除去することにより、前記ゲート電極、エ
   ミッタ引き出し電極およびベース引き出し電極の各電極
   表面の全部または一部に金属シリサイド層を形成する工
   程、 を有することを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項４記載の半導体装置の製造方法で
   あって、 前記（ｄ）工程において、前記第１絶縁膜の除去を前記
   エミッタ引き出し電極をマスクとするエッチングにより
   行うことを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項４または５記載の半導体装置の製
   造方法であって、 前記（ｆ）工程の各電極表面の露出は、異方性エッチン
   グ法を用いて行われることを特徴とする半導体装置の製
   造方法。
7. 【請求項７】 請求項４〜６の何れか一項に記載の半導
   体装置の製造方法であって、 前記第１、第２または第３多結晶シリコン膜の何れかの
   パターニングの際に、同時に抵抗素子を構成する抵抗体
   または前記抵抗体に接続される抵抗体引き出し電極がパ
   ターニングされ、前記金属シリサイド層の形成と同時
   に、前記抵抗体の一部表面または前記抵抗体引き出し電
   極の表面に金属シリサイド層を形成することを特徴とす
   る半導体装置の製造方法。
8. 【請求項８】 同一基板上に、ベース引き出し電極とエ
   ミッタ引き出し電極とが２層に構成されるバイポーラト
   ランジスタ、およびＭＩＳＦＥＴを含み、 前記ベース引き出し電極、エミッタ引き出し電極、およ
   び前記ＭＩＳＦＥＴのゲート電極が多結晶シリコン膜の
   パターニングで形成される半導体装置の製造方法であっ
   て、 前記ベース引き出し電極、エミッタ引き出し電極および
   ゲート電極の各電極表面を露出する単一または複数の工
   程を有し、前記各電極表面の全部または一部が露出され
   た後に、前記各電極の表面を同時にシリサイド化するこ
   とを特徴とする半導体装置の製造方法。
9. 【請求項９】 同一基板上に、ベース引き出し電極とエ
   ミッタ引き出し電極とが２層に構成されるバイポーラト
   ランジスタ、およびＭＩＳＦＥＴを含む半導体装置の製
   造方法であって、 前記ＭＩＳＦＥＴのゲート電極をパターニングする工
   程、前記エミッタ引き出し電極をパターニングする工
   程、および前記ベース引き出し電極をパターニングする
   工程を有し、前記各パターニング工程の後に、前記各電
   極を同時にシリサイド化する工程を有することを特徴と
   する半導体装置の製造方法。