JP2000223635A - 半導体素子パッケ―ジ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000003780 insertion Methods 0.000 claims description 5
- 230000037431 insertion Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
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Abstract
ジに対する要求がある。 【解決手段】 ハイパワーの半導体素子パッケージ30
は、半導体ダイを搭載する大容量の平坦な導電性端子3
1を有する。薄い導電性のタブ34は、大容量の平坦な
端子31に対して絶縁した状態で、この端子31の上方
の平面上に配置される。半導体ダイの上面電極はタブ3
4に接続され、絶縁ハウジング33は、タブの隣接する
両端部と、端子31と、半導体ダイおよびそのコネクタ
導線とを封入する。タブ34の自由端は、プリント回路
接続フィンガ37a,37b,37cを有することができ
る。薄いタブが貫通して延在する絶縁ハウジング33の
表面からわずかに隙間を隔てた当該タブ34の両側に2
つの切欠40,41が刻設され、タブ34が貫通して延
在する絶縁ハウジング33に対する応力緩和をもたら
す。
Description
ージに関し、より詳細にはプラスチックハウジングと導
電性タブとを有する新奇なパッケージに関する。
12326号を基礎とする優先権主張を伴うものであ
り、その開示内容の全体がこれを参照することによっ
て、本明細書に組み入れられる。
高電流用途に対して種々のパッケージスタイルで利用可
能である。例えば、T0−247パッケージとして知ら
れている標準パッケージは、高電流用途に対して低コス
トで利用可能であるが、高電流素子はより高価な金属ケ
ースや電源モジュール内に概ね収納されている。
モジュールよりも低コストな高電流用パッケージおよび
T0−247パッケージよりも高電流容量の低コストな
パッケージに対する要求がある。特に、およそ45ボル
トの定格電圧と100から175のアンペアの定格電流
を有するショットキーダイオードのための低コストのパ
ッケージに対する要求がある。同様に、およそ1200
ボルトまでか、あるいはそれ以上の逆電圧と、70から
85アンペアの順方向電流とを有する高速回復ダイオー
ドおよび標準整流器のためのこのようなパッケージに対
する要求がある。
導体ダイ−フットプリント比を有し、頑丈で低コストな
高電流用途に適した半導体素子パッケージを提供するこ
とにある。
パッケージは、第1の平面上に配された厚みがほぼ均一
な導電性の下部端子と、この下部端子の上面に支持され
て電気的に接続する下面を有する少なくとも1つの半導
体ダイと、前記下部端子よりも厚みが薄く、前記下部端
子の前記第1の平面の上方のこれと平行な平面上に配さ
れると共に下部端子から電気的に絶縁され、当該下部端
子の幅とほぼ等しい幅を有すると共に該下部端子の本体
の少なくとも一部からその長手方向に延在する平坦なタ
ブと、導電性の前記タブに対して前記半導体ダイの上面
を接続する接続手段と、前記半導体ダイの上面および前
記接続手段および前記半導体タブの前記下部端子に隣接
する第1の部分のみおよび前記下部導電性端子の少なく
とも一部を取り囲んで成形されてこれらを封入する絶縁
ハウジングとを具え、前記下部端子および前記タブが前
記半導体ダイの外部端子を形成することを特徴とするも
のである。
あるいはそれ以上の半導体ダイを受容するヒートシンク
部と、このヒートシンク部の反対側に延在してヒートシ
ンク部の平面から変位した平面上の薄く平坦なタブとを
有するリードフレームに設けられる。ヒートシンク部お
よびその上に設けられる半導体ダイは、プラスチックハ
ウジングの一つの壁面を貫通する延在部およびこれと反
対側の絶縁ハウジングの壁面から突出する薄く平坦なタ
ブとを持ったヒートシンクと共にプラスチックにより封
入される。絶縁ハウジングから露出状態で突出する薄い
タブは、高電流能力の最適な接続と効率的な熱の引き込
みとをもたらす。
ジにおいて、タブの第1の部分を覆って成形される絶縁
ハウジングの側面に隣接する位置の両側に第1および第
2の応力緩和用切欠を設け、タブから絶縁ハウジングへ
の応力の伝達を減少させるようにしてもよい。
ら突出させ、この下部端子の一部の中央部分および絶縁
ハウジング空突出するタブの中央部にこれらを貫通する
開口をそれぞれ設けるようにしてもよい。
ラグ−イン差し込みフィンガを設けるようにしてもよ
い。
子とサイリスタとからなるグループから選択される素子
であってよい。
下部端子から絶縁された接続フィンガをその側方に有
し、半導体ダイがその上面にゲート電極を有するMOS
ゲート素子と、ゲート電極に接続フィンガを電気的に接
続する絶縁ハウジング内に配置された第2の接続手段と
を設けるようにしてもよい。
もよい。
について、図1〜図17を参照しながら詳細に説明する
が、本発明はこのような実施例に限らず、これらをさら
に組み合わせたり、この明細書の特許請求の範囲に記載
された本発明の概念に包含されるべき他の技術にも応用
することができる。
例における半導体素子パッケージ30が示されており、
これはトランスファー成形による絶縁ハウジング(以
下、プラスチックハウジングともいう)33の側面32
を超えて延在する大容量の導電性下部端子(以下、電極
ともいう)31を有する。平坦なタブ形式の第2の電極
(以下、タブともいう)34は、側面32の反対側にあ
って、これと平行な絶縁ハウジング33の側面35から
延在している。タブ34は、絶縁ハウジング33の側面
35とほぼ同じ幅を持ち、そこに取り付け開口部36
と、その外側の自由端にプリント回路板差し込みフィン
ガ(以下、プラグ−インフィンガともいう)37a,3
7b,37cとを有する。後述するように、電極31,3
4は、絶縁ハウジング33内に収容される半導体ダイの
上面および下面にそれぞれ連結される。この半導体ダイ
は、任意の希望する半導体素子、例えばショットキーダ
イオード、あるいは別な任意の2つの端末素子であって
もよい。しかしながら、後述するように、この半導体ダ
イはコントロール電極、例えば絶縁ハウジング33から
同様に突出するコントロール電極を覆うパワーMOSF
ETダイを有することも可能である。端子31は、そこ
に取り付け開口部39を有する。
クハウジング33に接近して隣接する2つの応力緩和用
切欠40,41があり、これらはタブ34からプラスチ
ックハウジング33への応力の伝達を減少させる。
ージ30は、図3,図4,図5に示すように、その形状を
変更することが可能である。図3〜図5において、先の
実施例と同一機能の要素には、これと対応する参照符号
が記される。それで、図3の半導体素子パッケージ30
においては、タブ34が短くされ、図4におけるタブ3
4は細長いプラグ−インフィンガ37a,37b,37c
を有する。図5の半導体素子パッケージ30は、絶縁ハ
ウジング33内のMOSFETダイのゲート電極に内部
結合可能なコントロール電極フィンガ60を有するもの
であり、タブ部61はプラグ−インフィンガ62,63
を有するソース電極である。図5におけるタブ31は、
絶縁ハウジング33内のMOSFETダイの下部ドレン
電極に接続される。
の実施例に対するリードフレームおよび半導体ダイの詳
細を示している。それで、図6および図8のリードフレ
ーム70は、下部端子31およびタブ34をもたらす。
リードフレーム70のより頑丈な部分は、一体的に延在
するダイ受容部71を有し、これらは図6および図7に
示すように、はんだ付け、あるいは他の方法でそれに電
気的に接続されることにより、半導体ダイ72の下部電
極を受容する。半導体ダイ72は、ショットキーダイオ
ードダイであってもよい。その上側の電極は、タブ34
に対して6本のワイヤボンド73により結合される。そ
れで、プラスチックハウジング33が図7中の破線で示
されるように形成され、リードフレームが直線80〜8
4の部分で切断されて厚みのある部分31〜71および
タブ34が切り離される。
プラグ−イン接続ではなく、開口部36を介してボルト
により接続される半導体素子パッケージ30におけるさ
らに他の実施例のそれぞれ平面図,側面図および底面図
を示す。
パッケージのための多くの選択が考えられる。いくつか
の選択が図12〜図17に示される。それで、図14〜
図17は、タブ37から絶縁される中央コントロール電
極50を持った半導体素子パッケージ30を示してい
る。図15は、ボルト51によって接続可能なタブ34
のための最適な構造を示している。
例と同一機能の要素には、これと同一の符号を記してあ
る。
ず、優れた半導体ダイ−フットプリント比を持った頑丈
で低コストな高電流用途に適した半導体素子パッケージ
を提供することができる。また、絶縁ハウジングから露
出状態で突出する薄いタブは、高電流能力の最適な接続
と効率的な熱の引き込みとをもたらす。さらに、大きな
沿面距離および低い内部抵抗および低い迷走インダクタ
ンスによって、低電圧用途において最適な性能が保証さ
れる。
場合には、使用中の回路の電力密度をプリント回路板の
わずかな交換で、あるいはプリント回路板の交換を行わ
ずに増大させることが容易となる。
隔てた一対のスロットをタブに設けた場合には、タブか
ら絶縁ハウジングへの応力の伝達を制限して絶縁ハウジ
ングの欠損や亀裂が発生しないようにすることができ
る。
の外観を表す斜視図である。
ある。
例の概略構造を表す平面図である。
例の概略構造を表す平面図である。
の実施例の概略構造を表す平面図である。
平面図であり、ショットキーダイオードダイをリードフ
レームに接合した状態を示す。
分離前の図5および図6に示したリードフレームの側面
図である。
な実施例の外観を表す平面図である。
である。
視図である。
視図である。
ある。
図である。
斜視図である。
ガ 39 取り付け開口部 40,41 応力緩和用切欠 50 中央コントロール電極 51 ボルト 60 コントロール電極フィンガ 61 タブ部 62,63 プラグ−インフィンガ 70 リードフレーム 71 ダイ受容部 72 半導体ダイ 73 ワイヤボンド 80〜84 切断線
Claims (7)
- 【請求項1】 第1の平面上に配された厚みがほぼ均一
な導電性の下部端子と、 この下部端子の上面に支持されて電気的に接続する下面
を有する少なくとも1つの半導体ダイと、 前記下部端子よりも厚みが薄く、前記下部端子の前記第
1の平面の上方のこれと平行な平面上に配されると共に
下部端子から電気的に絶縁され、当該下部端子の幅とほ
ぼ等しい幅を有すると共に該下部端子の本体の少なくと
も一部からその長手方向に延在する平坦なタブと、 導電性の前記タブに対して前記半導体ダイの上面を接続
する接続手段と、 前記半導体ダイの上面および前記接続手段および前記半
導体タブの前記下部端子に隣接する第1の部分のみおよ
び前記下部導電性端子の少なくとも一部を取り囲んで成
形されてこれらを封入する絶縁ハウジングとを具え、前
記下部端子および前記タブが前記半導体ダイの外部端子
を形成することを特徴とする半導体素子パッケージ。 - 【請求項2】 前記タブの前記第1の部分を取り囲んで
成形される前記絶縁ハウジングの側面に隣接して前記タ
ブの両側に第1および第2の応力緩和用切欠を有し、前
記タブから前記絶縁ハウジングへの応力の伝達を減少さ
せるようにしたことを特徴とする請求項1に記載の半導
体素子パッケージ。 - 【請求項3】 前記下部端子の一部が前記絶縁ハウジン
グから突出し、この下部端子の前記一部の中央部分およ
び前記絶縁ハウジングから突出する前記タブの中央部
は、それぞれこれらを貫通する開口部を個々に有するこ
とを特徴とする請求項1または請求項2に記載の半導体
素子パッケージ。 - 【請求項4】 前記タブの自由端は、ここから延在する
複数のプラグ−イン差し込みフィンガを有することを特
徴とする請求項1から請求項3の何れかに記載の半導体
素子パッケージ。 - 【請求項5】 前記半導体ダイは、ダイオードとMOS
ゲート素子とサイリスタとからなるグループから選択さ
れる素子であることを特徴とする請求項1から請求項4
の何れかに記載の半導体素子パッケージ。 - 【請求項6】 前記タブは、これと同一平面上で当該タ
ブおよび前記下部端子から絶縁された接続フィンガをそ
の側方に有し、前記半導体ダイは、その上面にゲート電
極を有するMOSゲート素子と、前記ゲート電極に前記
接続フィンガを電気的に接続する前記絶縁ハウジング内
に配置された第2の接続手段とを具えていることを特徴
とする請求項1から請求項3の何れかに記載の半導体素
子パッケージ。 - 【請求項7】 前記半導体ダイがダイオードであること
を特徴とする請求項1から請求項4の何れかに記載の半
導体素子パッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11232698P | 1998-12-15 | 1998-12-15 | |
US60/112,326 | 1998-12-15 |
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Publication Number | Publication Date |
---|---|
JP2000223635A true JP2000223635A (ja) | 2000-08-11 |
JP4616954B2 JP4616954B2 (ja) | 2011-01-19 |
Family
ID=22343296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35643899A Expired - Fee Related JP4616954B2 (ja) | 1998-12-15 | 1999-12-15 | 半導体素子パッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6348727B1 (ja) |
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Publication number | Publication date |
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DE19960013A1 (de) | 2000-06-29 |
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JP4616954B2 (ja) | 2011-01-19 |
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RD04 | Notification of resignation of power of attorney |
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