JP2000201141A

JP2000201141A - パラレル信号伝送システム

Info

Publication number: JP2000201141A
Application number: JP11002146A
Authority: JP
Inventors: Osamu Matsuda; 修松田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-01-07
Filing date: 1999-01-07
Publication date: 2000-07-18

Abstract

(57)【要約】【課題】複数のプラグインユニットを接続したパラレ
ル信号伝送システムにおいて、ユニット数を制限するこ
となく、伝送速度を向上させる。【解決手段】Ｎビットパラレル信号の信号線と、前記
信号線に接続した２以上のプラグインユニットとからな
るパラレル信号伝送システムにおいて、プラグインユニ
ットは、ユニット内クロック生成回路と、Ｍ分周回路と
を備え、前記Ｎビットパラレル信号の各ビットを（Ｍ＋
１）段の遅延回路１１１で遅延させるとともに、遅延回
路１１１の隣接段の出力同士の差分信号を生成し、各ビ
ットごとに生成した差分信号の排他的論理和を生成し、
排他的論理和に基いて、前記Ｎビットパラレル信号のサ
ンプリングタイミングを選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パラレル信号伝送
システムに関し、特に、複数のプラグインユニットを接
続した場合に伝送速度を向上させることができるパラレ
ル信号伝送システムに関する。

【０００２】

【従来の技術】従来の通信装置の構成図を図１１に示
す。図１１に示す通信装置は、全てのユニットにおいて
共通に使用される基準クロックを生成し複数のユニット
に基準クロックを伝達するユニット１１０１と、受信し
た基準クロックを使用して動作するユニット１１０２お
よび１１０３と、ユニット１１０１からユニット１１０
２および１１０３に基準クロックを伝送する信号線１１
１１と、通信信号を伝送するＮ本からなる信号線１１０
４から構成される。

【０００３】ユニット１１０１内には、基準クロック生
成回路１１１４があり、水晶発振器等を使用して当該装
置に必要な精度のクロック信号を生成する。生成された
クロック信号は、ユニット１１０１内において通信対象
となる信号を処理する信号処理部１１１５に供給され
る。信号処理部１１１５では供給された基準クロックを
使用して所望の信号処理を実施し、他のユニットに伝送
すべき信号をフリップフロップ（Ｆ／Ｆ）１１１２に出
力する。フリップフロップ１１１２は、基準クロックを
使用して出力タイミングを基準クロックに整合した後、
信号線１１０５を使用して信号線１１０４に出力する。

【０００４】一方、ユニット１１０１が他のユニットか
ら信号を受信する場合には、フリップフロップ１１１３
が信号線１１０４上の信号を信号線１１０６から受信
し、基準クロック１１１１を使用して保持し、その保持
された信号を信号処理部１１１５が読み出す動作が行わ
れる。

【０００５】ユニット１１０２は、ユニット１１０１か
ら受信する基準クロックを使用して動作するため、基準
クロック生成回路は持たず、信号線１１１１から受信し
たクロック信号を信号処理部１１１８に供給する。信号
処理部１１１８では供給されたクロック信号を使用して
所望の信号処理を実施し、他のユニットに伝送すべき信
号をフリップフロップ（Ｆ／Ｆ）１１１７に出力する。
フリップフロップ１１１７は、クロック信号を使用して
出力タイミングを基準クロックと同じタイミングに整合
した後、信号線１１０７を使用して信号線１１０４に出
力する。一方、ユニット１１０２が他のユニットから信
号を受信する場合には、フリップフロップ１１１６が信
号線１１０４上の信号を信号線１１０８から受信し、ク
ロック信号を使用して保持し、その保持された信号を信
号処理部１１１８が読み出す動作が行われる。

【０００６】ユニット１１０３の構成はユニット１１０
２の構成と同様である。

【０００７】図１２はユニット１１０１からユニット１
１０２への信号伝送を説明するためのタイムチャートで
ある。（ａ）は基準クロック信号を示す。（ｂ）は
（ａ）の基準クロックを使用したフリップフロップ１１
１２の出力信号である。基準クロックの立上りから、フ
リップフロップの遅延時間（Ｔ０）を経過した時点に出
力信号の変化点が現れる。（ｃ）はユニット１１０１の
近傍に置かれたユニットの動作を説明するために、仮に
ユニット１１０１の出力をユニット１１０１自身が受信
する場合を想定した波形である。（ｂ）の波形から伝送
遅延時間（Ｔ１）後にフリップフロップ１１１３の入力
信号の変化点が現れる。一方、フリップフロップ１１１
３の入力クロック信号もデータ信号と同様の遅延を受け
るため、フリップフロップ１１１３の入力クロック信号
は（ｄ）に示すタイミングとなり、必ず（ｃ）の変化点
の前にリタイミングできるので、正常な信号伝送が可能
である。（ｅ）にはユニット１１０１から距離が離れた
ユニット１１０２内のフリップフロップ１１１６の受信
信号を示す。遅延時間（Ｔ２）は前記のＴ１よりも長く
なっている。（ｆ）に示すようにフリップフロップ１１
１６のクロック入力も同じ遅延時間（Ｔ２）を受けるた
め、（ｅ）と（ｆ）の位相差は（ｃ）と（ｄ）と同様で
ある。

【０００８】以上説明したように、基準クロックを生成
するユニット１１０１から他のユニットへの信号伝送
は、伝送距離および信号速度に依存せず、信号速度を増
加させた場合およびユニット数を増やして伝送距離を増
大させた場合にも支障はない。

【０００９】図１２（ｇ）は（ａ）と同じ基準クロック
を示す。（ｈ）は信号を送信するフリップフロップ１１
１７の入力クロック信号を示す。基準クロックがユニッ
ト間の伝送遅延時間（Ｔ２）を経過してフリップフロッ
プ１１１７に到達することを示す。（ｉ）はフリップフ
ロップ１１１７の出力信号を示す。（ｈ）のクロック信
号の後、フリップフロップの遅延時間（Ｔ０）後に信号
の変化点が現れる。（ｊ）はユニット１１０１内のフリ
ップフロップ１１１３の入力データ信号を示す。（ｉ）
の信号が伝送遅延時間（Ｔ２）後にフリップフロップ１
１１３に到達することを示す。フリップフロップ１１１
３の入力クロック信号は、（ａ）の基準クロック信号で
あるから（ｊ）に示した部分で、リタイミングが可能で
ある。

【００１０】

【発明が解決しようとする課題】しかし、図１２（ｊ）
は遅延時間がＴ２の場合の波形であるが、一般に装置内
部におけるユニット間の遅延時間は装置の大きさとユニ
ットの数に依存し、さまざまに変化する。ユニット間の
遅延時間に違いがある場合のフリップフロップ１１１３
の入力信号を（ｋ）に示す。（ｋ）には、伝送距離の違
いによる到達時間の時間範囲をＴ３として示した。この
Ｔ３の範囲に基準クロックの立上りが入ると正常な信号
伝送が不可能になる。

【００１１】さらに、図１２（ｌ）には伝送周波数が約
２倍になった例を示す。（ｌ）は基準クロックを示す。
（ｍ）は（ｋ）に相当する波形である。基準クロックの
周期よりも伝送距離の違いによる到達時間の時間範囲
（Ｔ３）が長いために、フリップフロップ１１１３では
リタイミングが不可能である。

【００１２】このように、従来の技術では、装置内で使
用するユニット数を増やすと伝送距離の違いによる到達
時間の時間範囲が広がるため、使用できるユニット数が
制限される。そのため、伝送速度を高くする場合に、伝
送距離の違いによる到達時間よりも周期を長くする必要
があるため、伝送速度が制限される。

【００１３】例えば、信号線１１０４上の信号速度を１
メートルあたり１０ナノ秒と仮定し、信号線１１０４の
長さを５０センチメートルと仮定すると、１１０１を装
置の末端に設置した場合の遅延時間の差は約１０ナノ秒
である。フリップフロップでリタイミングするための余
裕を１０ナノ秒、ユニット入出力部でのバッファの遅延
時間のバラツキを５ナノ秒と見込むと、最短の周期は
（１０＋１０＋５＝）２５ナノ秒となる。すなわち、上
記の仮定における伝送周波数の上限は４０ＭＨｚとな
る。

【００１４】そこで、本発明は、複数のプラグインユニ
ットを接続したパラレル信号伝送システムにおいて、ユ
ニット数を制限することなく、伝送速度を向上させるこ
とを課題としている。

【００１５】

【課題を解決するための手段】上記の課題を解決するた
めの本発明は、Ｎビットパラレル信号の信号線と、前記
信号線に接続した２以上のプラグインユニットとからな
るパラレル信号伝送システムであって、前記プラグイン
ユニットは、ユニット内クロック生成回路と、Ｍ分周回
路とを備え、前記Ｎビットパラレル信号の各ビットを
（Ｍ＋１）段の遅延回路で遅延させるとともに、前記遅
延回路の隣接段の出力同士の差分信号を生成し、前記各
ビットごとに生成した前記差分信号の排他的論理和を生
成し、前記排他的論理和に基いて、前記Ｎビットパラレ
ル信号のサンプリングタイミングを選択する。

【００１６】又、本発明における差分信号は、遅延回路
の初段出力と次段出力との差分信号のみであってもよ
い。

【００１７】すなわち、本発明においては、複数のユニ
ット間において信号伝送を行う場合に、信号伝送の基準
として単一クロック信号を使用せず、伝送されるデータ
を使用してリタイミングすべきタイミングを決定するこ
とにより、装置内における信号伝送の周波数を向上する
ことおよび装置内で使用できるユニット数を増やしてい
る。

【００１８】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。

【００１９】図１は、本発明の第１の実施形態のパラレ
ル伝送システムのブロック図である。図１に示すよう
に、本発明の第一の実施形態のパラレル伝送システム
は、各々所定の信号処理を行うユニット１０１と１０２
と１０３と、通信信号を伝送するＮ本からなる信号線１
０４から構成される。

【００２０】全てのユニットは同一の内部構成となって
おり、図１ではユニット１０１を使用してその内部構成
を説明する。ユニット１０１内には、ユニット内部で基
準とするクロック信号を生成するユニット内クロック生
成回路１１４があり、水晶発振器等を使用して当該装置
に必要な精度のクロック信号を生成する。生成されたク
ロック信号は、遅延回路１１１とＭ分周回路１１５に供
給される。遅延回路１１１の動作は後述する。Ｍ分周回
路１１１は、受信したクロックをＭ分の１の周波数に分
周し、信号処理部１１７およびユニット１０１からの信
号を出力するフリップフロップ１１６にクロック信号を
供給する。

【００２１】以下の説明では簡単のため分周比Ｍを４と
仮定する。信号処理部１１７では供給されたクロック信
号を使用して所望の信号処理を実施し、他のユニットに
伝送すべき信号をフリップフロップ（Ｆ／Ｆ）１１６に
出力する。フリップフロップ１１６は、分周されたクロ
ック信号を使用して出力タイミングを整合した後、信号
線１０５を使用して信号線１０４に出力する。一方、ユ
ニット１０１が他のユニットから信号を受信する場合に
は、遅延回路１１１が信号線１０４上の信号を信号線１
０６から受信し、ユニット内基準クロックを使用して、
あらかじめ定められた複数の遅延を与える。異なる遅延
時間を与えられた信号は選択回路１１３で最適な信号を
選択され、信号処理部１１７に入力される。判定部１１
２は、選択部１１３により選択すべき信号を指示する。
判定部には遅延回路１１１から判定に使用する情報を伝
達する。ユニット１０２および１０３の内部構成もユニ
ット１０１と同様である。ユニットへの信号入力には信
号線１０８および１１０を使用し、ユニットからの信号
出力には信号線１０７と１０９を使用する。

【００２２】図２には、図１における遅延回路１１１と
選択回路１１３および判定回路１１２の構成例を示す。
本図は信号線１０４が４本で構成される場合の例であ
る。信号線１０４から受信した４本の信号（０），
（１），（２），（３）は各々対応する遅延回路２０
１，２０２，２０３，２０４に入力される。また、ユニ
ット内基準クロック生成回路から受信するクロック信号
も遅延回路２０１，２０２，２０３，２０４に入力され
る。

【００２３】図３は、各々の遅延回路の内部構成を示す
ブロック図である。図３に示すように、フリップフロッ
プ３０１〜３０５によって遅延信号が生成される。一般
には分周比Ｍに対して少なくとも（Ｍ＋１）本の遅延回
路が必要である。また、排他的論理和３０６〜３０９に
よって差分信号、すなわち遅延信号１と遅延信号２の差
分信号１−２、遅延信号２と遅延信号３の差分信号２−
３、遅延信号３と遅延信号４の差分信号３−４、遅延信
号４と遅延信号５の差分信号４−５、が生成される。差
分信号は、二つの隣り合ったタイミングでサンプリング
した結果の排他的論理和であるから、データの変化点が
この二つのタイミングの間にあった場合に論理”１”と
なり、隣り合った二つのタイミングで同じ値が得れらた
場合には論理”０”となる。

【００２４】図４に示すように差分信号によって、ユニ
ット内基準クロックに対する入力データ位相を調べるこ
とができる。位相を調べ最適な遅延信号を選択するため
に、４本の差分出力は判定回路１１２に入力される。判
定回路１１２では、論理和回路２０９を用いて差分信号
１−２の排他的論理和、論理和回路２１０を用いて差分
信号２−３の排他的論理和、論理和回路２１１を用いて
差分信号３−４の排他的論理和、論理和回路２１２を用
いて差分信号４−５の排他的論理和を生成する。判定回
路２１３内では以下の表に示す論理にしたがって選択す
べき遅延信号を決定する。

【００２５】

【表１】一方、遅延回路１１１内の２０１〜２０４から各々出力
された遅延信号は、図２に示すように選択回路１１３内
の対応するセレクタ２０５〜２０８にそれぞれ入力され
る。セレクタ２０５〜２０８は判定回路２１１の判定に
したがって遅延信号を選択し、信号処理部に信号を送出
する。

【００２６】図５はユニット１０１内の動作を示すタイ
ミング図である。（ａ）は１１４が生成するユニット内
基準クロックである。フリップフロップ１１６に入力さ
れるクロックを（ｂ）に示す。本実施形態ではＭ分周回
路１１５における分周比を４と仮定しているため、
（ａ）のユニット内基準クロックの４倍の周期を持つ波
形となる。信号処理部１１７からフリップフロップ１１
６に入力される信号を（ｃ）に示す。受信するユニット
を例えばユニット１０２と仮定した場合に、ユニット１
０２内の基準クロックを（ｄ）とする。周波数はユニッ
ト１０１と同一である。（ｃ）の信号を（ｄ）のクロッ
クでサンプリングすると、（ｅ）の波形が得られる。
（ｅ）の波形に○で示した部分が遅延信号に相当する。
隣り合う遅延信号の排他的論理和を作ることによって、
（ｆ）に示す変化点検出信号が得られる。（ｆ）の波形
が論理”１”になっている部分がデータの変化点を示す
ため、変化点の中央のサンプリングタイミングを選択す
ることにより安定したデータの受信が可能となる。

【００２７】次に、差分信号からサンプリングタイミン
グを決める際に、複数のパラレル信号間の排他的論理和
２０９，２１０，２１１，２１２を使用する理由を説明
する。

【００２８】図６には４本のパラレル信号を伝送する例
において、パラレル信号（０），（１），（２），
（３）間の変化点が一致していない場合、すなわち、パ
ラレル信号間のタイミングが一様ではない場合を示す。
この場合、単一の信号、例えばパラレル信号（３）のみ
を使用してタイミングを定めると、図６の場合にはパラ
レル信号（２）の余裕が十分ではなく、最適のタイミン
グではないことがわかる。

【００２９】図７に示すように、本実施形態において
は、排他的論理和２０９，２１０，２１１，２１２を使
用するため、パラレル信号を構成する複数の信号間にお
いて変化点が異なる場合があっても、排他的論理和によ
って全ての変化点を判定回路２１３に伝えることができ
る。判定回路２１３は全ての信号の変化点情報を使用し
てタイミングを定めることができ、最適な位相を得るこ
とができる。

【００３０】以上、本発明の実施の形態について説明し
たが、本発明は、これに限らず、図８に示す第２の実施
形態のように、遅延回路８０１，８０２，８０３，８０
４として図９に示す回路を使用してもよい。

【００３１】図９に示す遅延回路８０１においては、遅
延信号１〜５を作成する部分は図３に示す遅延回路と同
じであるが、差分信号に関しては遅延信号１と遅延信号
２の差分信号のみを生成するところに特徴がある。図８
内の判定回路１１２においては、論理和回路８０５によ
り４本のパラレル信号の差分信号の排他的論理和を生成
する。生成された排他的論理和信号をシフトレジスタ８
０６により展開することにより、判定回路２１３を動作
させることができる。

【００３２】図１０には、本発明の第３の実施形態を示
す。本発明の第１および第２の実施形態においては、ユ
ニット間で信号を伝送する信号線へのユニットからの接
続は送受で別個の信号線を使用していたが、第３の実施
形態では共通の信号線には単一の信号線を使用するとこ
ろに特徴がある。

【００３３】第４の実施形態は、伝送信号の変化点を必
ず識別できるように、本来伝送すべき信号処理部からの
信号に、変化点識別用の信号線を追加する方法である。
追加する信号は、例えば”０１０１０１”という信号が
適する。

【００３４】以上説明したすべての実施形態において
は、パラレル信号のビット数を４ビットと仮定して説明
したが、本発明は４ビット信号に限定するものではな
く、複数ビットの信号に適用できる。また、パラレル信
号の本数が多くなった場合には、全ての信号線を使用し
てタイミングを定める必要はなく、複数の信号を選択す
る方法でもよい。

【００３５】

【発明の効果】以上説明した本発明によれば、第１の効
果は、装置内の全てのユニットに共通に使用される基準
クロックを使用していないので、ユニット間の伝送遅延
時間の差による信号伝送の制限がないため、装置に実装
できるユニットの数を多くできることである。

【００３６】第２の効果は、装置内の全てのユニットに
共通に使用される基準クロックを使用していないので、
伝送信号の周波数による制限を受けないため、伝送周波
数を高くすることができることである。

【００３７】第３の効果は、装置内の全てのユニットに
共通に使用される基準クロックを使用していないので、
装置内の配線が簡略化されることである。

【００３８】第４の効果は、装置内の全てのユニットに
共通に使用される基準クロックを使用していないので、
基準クロックを生成する特別なユニットを使用する必要
がなくなり、装置構成が簡略化されることである。

【００３９】第５の効果は、パラレル信号の複数の信号
の変化点情報を使用してタイミングを定めるため、安定
した信号伝送が可能になることである。

【図面の簡単な説明】

【図１】本発明のパラレル信号伝送システムのブロック
図

【図２】遅延回路、選択回路及び判定回路のブロック図

【図３】遅延回路のブロック図

【図４】差分信号と入力データ位相との関係を示すタイ
ムチャート

【図５】信号伝送ユニットの動作を説明するためのタイ
ムチャート

【図６】変化点が一致していないパラレル信号を説明す
るためのタイムチャート

【図７】すべての辺加点情報を使用して定めるサンプリ
ングタイミングを説明するためのタイムチャート

【図８】本発明の第２実施形態

【図９】第２実施形態において用いる遅延回路のブロッ
ク図

【図１０】本発明の第３実施形態

【図１１】従来のパラレル信号伝送システムのブロック
図

【図１２】従来の伝送ユニット間の信号伝送を説明する
ためのタイムチャート

【符号の説明】

１０１、１０２、１０３伝送ユニット１０４、１０５、１０６信号線１１１遅延回路１１２判定部１１３選択回路１１４ユニット内クロック生成回路１１５Ｍ分周回路１１６フリップフロップ（Ｆ／Ｆ）１１７信号処理部

Claims

【特許請求の範囲】

【請求項１】Ｎビットパラレル信号の信号線と、前記
信号線に接続した２以上のプラグインユニットとからな
るパラレル信号伝送システムであって、前記プラグインユニットは、ユニット内クロック生成回
路と、Ｍ分周回路とを備え、前記Ｎビットパラレル信号の各ビットを（Ｍ＋１）段の
遅延回路で遅延させるとともに、前記遅延回路の隣接段
の出力同士の差分信号を生成し、前記各ビットごとに生成した前記差分信号の排他的論理
和を生成し、前記排他的論理和に基いて、前記Ｎビットパラレル信号
のサンプリングタイミングを選択することを特徴とする
パラレル信号伝送システム。
【請求項２】Ｎビットパラレル信号の信号線と、前記
信号線に接続した２以上のプラグインユニットとからな
るパラレル信号伝送システムであって、前記プラグインユニットは、ユニット内クロック生成回
路と、Ｍ分周回路とを備え、前記Ｎビットパラレル信号の各ビットを（Ｍ＋１）段の
遅延回路で遅延させるとともに、前記遅延回路の初段出
力と次段出力との差分信号を生成し、前記各ビットごとに生成した前記差分信号の排他的論理
和を生成し、前記排他的論理和に基いて、前記Ｎビットパラレル信号
のサンプリングタイミングを選択することを特徴とする
パラレル信号伝送システム。
【請求項３】前記プラグインユニットにおけるデータ
送信線とデータ受信線とを共用することを特徴とする請
求項１、２のいずれか一つに記載されたパラレル信号伝
送システム。
【請求項４】前記プラグインユニットにデータ変化点
識別用の信号のための識別信号線を設けることを特徴と
する請求項１、２のいずれか一つに記載されたパラレル
信号伝送システム。
【請求項５】前記データ変化点識別用の信号は、前記
プラグインユニットの各々のサンプリング周期ごとに論
理値が「１」から「０」に変化する信号であることを特
徴とする請求項１、２のいずれか一つに記載されたパラ
レル信号伝送システム。