JP2000195968A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 １つの基板上にゲート酸化膜の厚さが異なる
ＭＯＳトランジスタを形成する際に、製造工程数の増加
を招かず、また、ゲート酸化膜の信頼性および、最終的
に得られるＭＯＳトランジスタの信頼性を損なうことの
ない半導体装置の製造方法を提供する。 【解決手段】 メモリセル部のシリコン基板１０の表面
にＡｒイオンを注入してイオン注入領域２１を形成す
る。ここで、Ａｒイオンの注入エネルギーは１５ｋｅＶ
程度であり、この値は犠牲酸化膜２０を貫通してシリコ
ン基板１０の表面に達するように設定されている。な
お、ロジック部においてはレジストマスク１３が形成さ
れているので、Ａｒイオンがシリコン基板１０表面に注
入されず、後の工程において１回の熱酸化工程により、
ロジック部およびメモリセル部のシリコン基板１０の表
面には、それぞれ厚さの異なる酸化膜が同時に形成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に１つの基板上にゲート酸化膜の厚さが異
なるＭＯＳトランジスタを有した半導体装置の製造方法
に関する。

【０００２】

【従来の技術】近年、１つの基板上にメモリセル部とロ
ジック部とを備えたシステムＬＳＩが開発され、使用さ
れつつある。このようなシステムＬＳＩにおいては、Ｍ
ＯＳトランジスタを例に採れば、メモリセル部とロジッ
ク部とでは、そのスペックが異なっている。

【０００３】すなわち、メモリセル部においては信頼性
を確保するためＭＯＳトランジスタのゲート酸化膜は比
較的厚く形成され、ロジック部においては高速動作を可
能にするためＭＯＳトランジスタのゲート酸化膜は比較
的薄く形成される。

【０００４】また、ＤＲＡＭにおいても、その入出力部
では５Ｖ系の電源が用いられ、メモリセル部においては
３．３Ｖ系の電源が用いられるなど、１つのチップで異
なる電源系を使用する構成が多用され、１つの基板上に
ゲート絶縁膜の厚さが異なるＭＯＳトランジスタを形成
する場合が多くなっている。

【０００５】以下、このような、１つの基板上にゲート
絶縁膜の厚さが異なるＭＯＳトランジスタを備えた半導
体装置の製造方法の一例を、製造工程を順に示した断面
図である図８〜図１２を用いて説明する。なお、以下の
説明においてはシステムＬＳＩのロジック部とメモリセ
ル部を例に採り、ゲート絶縁膜の厚さが異なる２種類の
ＭＯＳトランジスタの製造を前提として説明する。ここ
で、図８〜図１２における（ａ）はシステムＬＳＩのロ
ジック部を示す部分断面図であり、図８〜図１２におけ
る（ｂ）はシステムＬＳＩのメモリセル部を示す部分断
面図である。

【０００６】まず、図８（ａ）、（ｂ）に示すように、
シリコン基板１０の主面表面にＬＯＣＯＳ酸化膜１１
（フィールド酸化膜）を選択的に形成してロジック部お
よびメモリセル部にそれぞれ素子形成領域（活性領域）
を規定する。

【０００７】その後、ロジック部およびメモリセル部に
おいて第１回目の酸化を行って、厚さ５０オングストロ
ーム程度の酸化膜１２を形成する。

【０００８】次に、図９（ａ）、（ｂ）に示すように、
写真製版によりメモリセル部上をレジストマスク１３で
覆う。なお、ロジック部にはレジストマスク１３は形成
しない。

【０００９】次に、図１０（ａ）、（ｂ）に示すよう
に、ロジック部における酸化膜１２をウエットエッチン
グにより除去し、シリコン基板１０の表面を露出させ
る。なお、メモリセル部の酸化膜はレジストマスク１３
で覆われているので除去されない。

【００１０】次に、図１１（ａ）、（ｂ）に示すよう
に、メモリセル部上のレジストマスク１３をウエット処
理により化学的に除去して酸化膜１２を露出させた後、
シリコン基板１０全体に、酸化前処理としてＲＣＡ洗浄
などの洗浄処理を施す。この際、メモリセル部の酸化膜
１２は数オングストローム程度除去される。

【００１１】次に、図１２（ａ）、（ｂ）に示すよう
に、ロジック部およびメモリセル部において第２回目の
酸化を行って、ロジック部のシリコン基板１０上に厚さ
５０オングストローム程度の酸化膜１２０を形成し、メ
モリセル部においては酸化膜１２の厚さを増して、厚さ
８０〜１００オングストローム程度の酸化膜１２１を形
成する。

【００１２】この後は、ロジック部およびメモリセル部
において、酸化膜１２０および１２１をゲート酸化膜と
してそれぞれＭＯＳトランジスタを形成する工程を経
て、最終的にシステムＬＳＩを得る。

【００１３】

【発明が解決しようとする課題】従来の半導体装置の製
造方法は以上のように工程を有していたので、以下のよ
うな問題点を有していた。

【００１４】すなわち、厚さの異なる２種類の酸化膜１
２０および１２１を形成するため、図８および図１２に
示すように２回の酸化工程を行うので、工程数が増加
し、生産性が低下するという問題があった。

【００１５】また、ロジック部においては図１０（ａ）
に示すように、酸化膜１２を除去してシリコン基板１０
を露出させるので、図１１（ｂ）において説明したよう
にメモリセル部上のレジストマスク１３を除去する際
に、ロジック部のシリコン基板１０がレジスト除去液に
曝されるため、図１２（ａ）に示す工程で形成される酸
化膜１２０の信頼性が低下するという問題があった。

【００１６】また、ロジック部においては図１０（ａ）
に示すように、酸化膜１２を除去するが、その際にＬＯ
ＣＯＳ酸化膜１１の端部のバーズビークも併せて除去さ
れ、それに起因して最終的に得られるＭＯＳトランジス
タに不良が発生する可能性が高まるという問題があっ
た。この問題を図１３〜図１４を用いて詳細に説明す
る。

【００１７】図１３は図９（ａ）に示すロジック部のＬ
ＯＣＯＳ酸化膜１１部分を示す詳細図である。図１３に
示すようにＬＯＣＯＳ酸化膜１１の端部からは酸化膜１
２が延在している。そして、図１０（ａ）に示す酸化膜
１２を除去した状態の詳細図が図１４および図１５であ
る。

【００１８】図１４は、ＬＯＣＯＳ酸化膜１１の端部の
バーズビークが除去され過ぎることなく、良好な状態を
保っている場合を示しているが、図１４は、ＬＯＣＯＳ
酸化膜１１の端部のバーズビークが除去され過ぎて後退
し、シリコン基板１０との境界に窪み部ＤＰが形成され
た場合を示している。このような状態が発生する理由と
しては、酸化膜１２の除去に際しては、酸化膜１２を完
全に除去するため、酸化膜１２の厚さのばらつきを考慮
して、例えば、除去液に浸漬する時間を長くするなど、
除去処理に余分の時間をかけるので、ＬＯＣＯＳ酸化膜
１１の形成状態によってはバーズビークが除去され過ぎ
るということが考えられる。

【００１９】そして、例えば、窪み部ＤＰ上にかかるよ
うにゲート酸化膜、ゲート電極が形成され、装置動作時
に当該ゲート電極にバイアスが印加された場合には、窪
み部ＤＰ上のゲート酸化膜において電界集中が発生し、
ゲート酸化膜が絶縁破壊することになる。

【００２０】また、メモリセル部においては図１０
（ｂ）に示すように、酸化膜１２の上部に直接にレジス
トマスク１３を形成し、さらにそれを除去した後、図１
２（ｂ）に示すように酸化膜１２の厚さを厚くすること
になるので、種々の物質に曝され、最終的に得られた酸
化膜１２１、すなわちゲート酸化膜の信頼性が低いとい
う問題があった。

【００２１】また、図８〜図１２を用いて説明した以外
の方法としては、特開平１０−６４８９８号公報に開示
されるように、基板上の異なる領域において、同じ厚さ
で形成されたゲート酸化膜上にゲート電極を形成した
後、一方の領域においてはゲート電極とゲート酸化膜の
接合界面近傍にフッ素イオン、あるいはフッ素を含む分
子イオンを注入して、Ｓｉ−Ｏ結合を破壊し、フッ素置
換および遊離酸素の拡散によってゲート酸化膜の厚さを
増大させるという方法が存在するが、この方法ではゲー
ト酸化膜直下の基板中にもフッ素イオンが注入され、余
分なキャリアが発生して、しきい値電圧の制御が困難に
なるという可能性が推測される。

【００２２】本発明は上記のような問題点を解消するた
めになされたもので、１つの基板上にゲート酸化膜の厚
さが異なるＭＯＳトランジスタを形成する際に、製造工
程数の増加を招かず、また、ゲート酸化膜の信頼性およ
び、最終的に得られるＭＯＳトランジスタの信頼性を損
なうことのない半導体装置の製造方法を提供することを
目的とする。

【００２３】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置の製造方法は、半導体基板上に形成さ
れ、それぞれ構成の異なる第１および第２の回路部を備
えた半導体装置の製造方法であって、前記半導体基板上
の前記第１および第２の回路部となる部分に対応させ
て、犠牲酸化膜の第１および第２の部分を形成する工程
(ａ)と、前記犠牲酸化膜の第１の部分上にレジストマス
クを形成する工程(ｂ)と、半導体層中でキャリアとなら
ず、また前記半導体装置の動作を阻害しない性質のイオ
ンを、前記犠牲酸化膜の第２の部分の下部の前記半導体
基板の表面内に注入する工程(ｃ)と、前記レジストマス
クの除去後、前記犠牲酸化膜の第１および第２の部分を
除去する工程(ｄ)と、前記第１および第２の回路部とな
る前記半導体基板上に、熱酸化により第１の厚さの第１
の酸化膜および前記第１の厚さよりも厚い第２の厚さの
第２の酸化膜を同時に形成する工程(ｅ)とを備えてい
る。

【００２４】本発明に係る請求項２記載の半導体装置の
製造方法は、前記工程(ｃ)が、不活性元素のイオン、あ
るいは４族元素のイオンを、前記犠牲酸化膜を貫通して
前記半導体基板の表面近傍に達する程度のエネルギーで
注入する工程を含んでいる。

【００２５】本発明に係る請求項３記載の半導体装置の
製造方法は、前記工程(ｃ)が、アルゴンイオンを１５ｋ
ｅＶのエネルギーで注入する工程を含んでいる。

【００２６】本発明に係る請求項４記載の半導体装置の
製造方法は、前記工程(ｅ)が、前記第１の酸化膜を形成
する熱酸化条件下で、前記第１および第２の酸化膜を形
成する工程を含んでいる。

【００２７】本発明に係る請求項５記載の半導体装置の
製造方法は、前記工程(ａ)に先だって、前記半導体基板
上の前記第１および第２の回路部となる領域を規定する
ように、前記半導体基板上にフィールド酸化膜を選択的
に形成する工程をさらに含み、前記フィールド酸化膜
が、前記工程(ｄ)に際して、前記犠牲酸化膜とともに除
去される厚さ分だけ、予め厚く形成される。

【００２８】本発明に係る請求項６記載の半導体装置の
製造方法は、半導体基板上に形成され、第１の厚さの第
１の酸化膜および前記第１の厚さよりも厚い第２の厚さ
の第２の酸化膜を有した、第１および第２の半導体素子
を備えた半導体装置の製造方法であって、前記第２の酸
化膜の形成に先だって、前記第２の酸化膜を形成する部
分の前記半導体基板の表面の結晶性を破壊する工程と、
熱酸化により前記第１および第２の酸化膜を同時に形成
する工程とを備えている。

【００２９】本発明に係る請求項７記載の半導体装置の
製造方法は、前記半導体基板の表面の結晶性を破壊する
工程が、半導体層中でキャリアとならず、また前記半導
体装置の動作を阻害しない性質のイオンを、前記第２の
酸化膜を形成する部分の前記半導体基板の表面に注入す
る工程(ａ)を含んでいる。

【００３０】本発明に係る請求項８記載の半導体装置の
製造方法は、前記工程(ａ)が、不活性元素のイオン、あ
るいは４族元素のイオンを、前記第２の酸化膜を形成す
る部分の前記半導体基板の表面に注入する工程を含んで
いる。

【００３１】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法の実施の形態について、製造工程を順に示した
断面図である図１〜図７を用いて説明する。なお、以下
の説明においてはシステムＬＳＩのロジック部とメモリ
セル部を例に採り、ゲート絶縁膜の厚さが異なる２種類
のＭＯＳトランジスタの製造を前提として説明する。こ
こで、図１〜図７における（ａ）はシステムＬＳＩのロ
ジック部を示す部分断面図であり、図１〜図７における
（ｂ）はシステムＬＳＩのメモリセル部を示す部分断面
図である。

【００３２】まず、図１（ａ）、（ｂ）に示すように、
シリコン基板１０の主面表面にＬＯＣＯＳ（Local Oxid
e of Silicon）酸化膜１１（フィールド酸化膜）を選択
的に形成してロジック部およびメモリセル部にそれぞれ
素子形成領域（活性領域）を規定する。なお、シリコン
基板１０の表面内には所定の不純物が導入されている。

【００３３】その後、ロジック部およびメモリセル部に
おいて熱酸化を行って、厚さ１５０オングストローム程
度の犠牲酸化膜２０を形成する。犠牲酸化膜２０は、後
に、ゲート酸化膜の形成に先だって除去されるのでこの
ように呼称される。なお、ロジック部およびメモリセル
部上の犠牲酸化膜２０は区別のため、犠牲酸化膜の第１
および第２の部分と呼称する。

【００３４】次に、図２（ａ）、（ｂ）に示すように、
写真製版によりロジック部上をレジストマスク１３で覆
う。なお、メモリセル部にはレジストマスク１３は形成
しない。

【００３５】次に、図３（ａ）、（ｂ）に示すように、
基板全面に渡ってＡｒイオンを照射し、メモリセル部の
シリコン基板１０の表面にＡｒイオンを注入してイオン
注入領域２１を形成する。ここで、Ａｒイオンの注入エ
ネルギーは１５ｋｅＶ程度であり、この値は犠牲酸化膜
２０を貫通してシリコン基板１０の表面に達するように
設定されている。従って、犠牲酸化膜２０の厚さによっ
て変更される値である。

【００３６】なお、ロジック部においてはレジストマス
ク１３が形成されているので、Ａｒイオンがシリコン基
板１０表面に注入されることはない。

【００３７】また、ここで注入するイオンはＡｒイオン
に限定されるものではなく、不活性元素のイオン、ある
いはＳｉなどの４族元素のイオンなど、半導体層中でキ
ャリアとならず、また半導体装置の動作を阻害しない性
質のイオンであれば良い。

【００３８】なお、犠牲酸化膜２０はシリコン基板１０
表面に直接レジストマスク１３を接触させないためと、
注入したイオンの濃度分布が深さ方向に広がりを持つこ
とを防止して、シリコン基板１０の表面近傍だけの結晶
性を破壊することを目的として設けられる。従って、イ
オン注入領域２１はシリコン基板１０の表面近傍だけに
限定される。

【００３９】次に、図４（ａ）、（ｂ）に示すように、
ロジック部上のレジストマスク１３をウエット処理によ
り化学的に除去して犠牲酸化膜２０を露出させる。

【００４０】次に、図５（ａ）、（ｂ）に示すように、
ロジック部およびメモリセル部の犠牲酸化膜２０をフッ
酸処理で除去する。そして露出したシリコン基板１０の
表面に、酸化前処理としてＲＣＡ洗浄などの洗浄処理を
施す。

【００４１】なお、犠牲酸化膜２０の厚さは１５０オン
グストローム程度であるが、犠牲酸化膜２０を完全に除
去するため、犠牲酸化膜２０の厚さのばらつきを考慮し
て３００オングストローム程度の酸化膜を除去するよう
な条件を設定する。従って、犠牲酸化膜２０を除去して
もＬＯＣＯＳ酸化膜１１のバーズビークが後退しないよ
うに、予め、ＬＯＣＯＳ酸化膜１１を厚めに形成してお
くなどの措置を講じておく。

【００４２】次に、図６（ａ）、（ｂ）に示すように、
ロジック部およびメモリセル部において露出したシリコ
ン基板１０の表面を酸化して、それぞれ酸化膜２２（第
１の酸化膜）および酸化膜２３（第２の酸化膜）を同時
に形成する。ここで、メモリセル部においては、Ａｒイ
オンの注入によりシリコン基板１０の表面の結晶性が破
壊され、Ｓｉどうしの結合が破壊されているので、酸化
膜が成長しやすい表面状態となっており、ロジック部に
おいて５０オングストローム程度の厚さの酸化膜２２が
形成される条件で熱酸化を行うと、メモリセル部におい
ては８０〜１００オングストロームの厚さの酸化膜２３
が形成されることになる。このように、酸化膜の成長が
通常のシリコン基板上での成長に比べて増進しているこ
とを増速酸化と呼称する。なお、イオン注入領域２１中
のイオンは酸化膜２３の形成に伴って拡散するので、図
６中においてはイオン注入領域２１を省略している。

【００４３】この後、ロジック部およびメモリセル部に
おいて、酸化膜２２および２３をゲート酸化膜とし、そ
れぞれの上にポリシリコン等のゲート電極１６および１
６１を形成し、酸化膜２２およびゲート電極１６の側面
をサイドウォール酸化膜１７で、酸化膜２３およびゲー
ト電極１６１の側面をサイドウォール酸化膜１７１で覆
い、シリコン基板１０の表面内に、酸化膜２２、ゲート
電極１６、サイドウォール酸化膜１７をマスクとして自
己整合的にソース・ドレイン領域１８を、酸化膜２３、
ゲート電極１６１、サイドウォール酸化膜１７１をマス
クとして自己整合的にソース・ドレイン領域１８１を形
成し、全体を層間絶縁膜１５で覆った後、層間絶縁膜１
５を貫通してソース・ドレイン領域１８および１８１に
電気的に接続されるコンタクト電極１９および１９１を
形成することで、図８（ａ）、（ｂ）に示すように、ロ
ジック部およびメモリセル部にそれぞれＭＯＳトランジ
スタＭ１およびＭ２が形成されることになる。

【００４４】なお、増速酸化のためにイオン注入を行っ
てシリコン基板１０の表面の結晶性を破壊するが、ＭＯ
ＳトランジスタＭ１およびＭ２のソース・ドレイン領域
１８および１８１の形成に際して、不純物イオンの注入
後にアニール処理を行うので、結晶性は回復する。

【００４５】なお、増速酸化を行った後、ソース・ドレ
イン領域１８および１８１の形成の際のアニール処理と
は別に、窒素ガス中でアニール処理を行うようにしても
良い。

【００４６】＜変形例＞以上の説明においては、ロジッ
ク部において５０オングストローム程度の厚さの酸化膜
２２が形成される条件で熱酸化を行うことで、メモリセ
ル部において８０〜１００オングストロームの厚さの酸
化膜２３を形成する例を示したが、換言すれば、メモリ
セル部において８０〜１００オングストロームの厚さの
酸化膜２３が形成される条件で熱酸化を行うことで、ロ
ジック部において５０オングストローム程度の厚さの酸
化膜２２を形成するようにしても良いことは言うまでも
ない。ただし、イオン注入がされていないロジック部の
酸化膜の厚さを指標とする場合には、酸化膜の成長速度
等のデータが確立されており、厚さの制御が容易という
利点がある。

【００４７】また、以上の説明においては、システムＬ
ＳＩのロジック部およびメモリセル部を例に採り、２種
類の厚さの酸化膜を形成する場合について説明したが、
本発明の適用はこれに限定されるものではなく、構成が
異なる、より具体的にはスペックの異なるＭＯＳトラン
ジスタを備えた半導体装置であれば適用可能であり、ま
た、ＭＯＳトランジスタの種類も２種類に限定されるも
のではない。

【００４８】例えば、第１の領域にはＡｒイオンを全く
注入しないように第１のレジストマスクを最初から形成
しておき、第２、第３の領域には第１の注入量でＡｒイ
オンを注入し、その後、第２の領域に第２のレジストマ
スクを形成し、第３の領域には第２の注入量となるよう
にさらにＡｒイオンを注入することで、領域ごとにＡｒ
イオンの注入量を変更して増速酸化の程度の異なる領域
を形成することで、２種類以上の厚さの酸化膜を形成す
ることも可能である。

【００４９】また、以上の説明においては、ＭＯＳトラ
ンジスタのゲート酸化膜の形成を例に採って説明した
が、Ａｒイオン等の注入によりシリコン基板の表面の結
晶性を破壊することで、酸化が促進されることを利用す
るという観点に立てば、本発明はＭＯＳトランジスタの
ゲート酸化膜の形成に限定されるものではなく、１つの
シリコン基板上に異なる厚さの酸化膜が形成される半導
体装置であれば本発明を適用可能である。

【００５０】＜特徴的作用効果＞以上説明した本発明に
係る半導体装置の製造方法によれば、１の半導体基板上
で、イオン注入により結晶性を破壊して増速酸化を行う
領域と、通常の酸化を行う領域を作り分けることで、犠
牲酸化膜除去後は１回の酸化工程だけで厚さの異なるゲ
ート酸化膜が形成されるので、工程数が少なくて済み、
また、１回目の酸化と２回目の酸化の間の工程が省略で
きるので、酸化膜が長時間大気に曝されたり、薬品に曝
されることがないので、生産性が向上し、ゲート酸化膜
の信頼性が向上する。

【００５１】また、露出したシリコン基板がレジスト除
去液に曝されることがないので、最終的に得られる酸化
膜、すなわちゲート酸化膜の信頼性が低下するというこ
とがない。

【００５２】また、犠牲酸化膜はロジック部およびメモ
リセル部に形成するので、犠牲酸化膜を除去してもＬＯ
ＣＯＳ酸化膜のバーズビークが後退しないように、予
め、ＬＯＣＯＳ酸化膜を厚めに形成しておくことで、Ｌ
ＯＣＯＳ酸化膜のバーズビークの後退に起因するＭＯＳ
トランジスタの不良発生を防止することができる。

【００５３】また、犠牲酸化膜除去後に形成される酸化
膜上にはレジストマスクを形成することがないので、最
終的にゲート酸化膜となる酸化膜が種々の物質に曝され
ることがなく、ゲート酸化膜の信頼性が低下することは
ない。

【００５４】また、増速酸化のためにシリコン基板に注
入されるイオンは、Ａｒなどの不活性元素イオン、ある
いはＳｉなどの４族元素のイオンなど、半導体層中でキ
ャリアとならず、また半導体装置の動作を阻害しない性
質のイオンであるので、半導体層中に余分なキャリアが
発生し、しきい値電圧の制御が困難になるという問題も
発生しない。

【００５５】

【発明の効果】本発明に係る請求項１記載の半導体装置
の製造方法によれば、１の半導体基板上で、イオン注入
により結晶性を破壊して増速酸化を行う領域と、通常の
酸化を行う領域を作り分けることで、犠牲酸化膜除去後
に１回の酸化工程だけで、例えばゲート酸化膜となる厚
さの異なる第１および第２の酸化膜が形成されるので、
ゲート酸化膜の形成工程数が少なくて済み、また、１回
目の酸化と２回目の酸化の間の工程が省略できるので、
酸化膜が長時間大気に曝されたり、薬品に曝されること
がないので、生産性が向上し、ゲート酸化膜の信頼性が
向上する。また、レジストマスクの除去の際には半導体
基板上の第２の回路部となる部分には犠牲酸化膜の第２
の部分が形成されているので、シリコン基板がレジスト
除去液に曝されることがなく、最終的に得られる酸化
膜、すなわちゲート酸化膜の信頼性が低下するというこ
とがない。また、犠牲酸化膜除去後に形成される第１お
よび第２の酸化膜上にはレジストマスクを形成すること
がないので、最終的にゲート酸化膜となる第１および第
２の酸化膜が種々の物質に曝されることがなく、ゲート
酸化膜の信頼性が低下することはない。また、半導体基
板に注入されるイオンは、半導体層中でキャリアとなら
ず、また半導体装置の動作を阻害しない性質のイオンで
あるので、半導体層中に余分なキャリアが発生し、しき
い値電圧の制御が困難になるという問題が発生しない。

【００５６】本発明に係る請求項２記載の半導体装置の
製造方法によれば、半導体基板の表面近傍の結晶性を破
壊して、酸化膜が成長しやすい表面状態を形成すること
ができる。

【００５７】本発明に係る請求項３記載の半導体装置の
製造方法によれば、アルゴンイオンを１５ｋｅＶのエネ
ルギーで注入することで、犠牲酸化膜の厚さが例えば１
５０オングストローム程度である場合に、アルゴンイオ
ンが犠牲酸化膜を貫通して半導体基板の表面近傍に達
し、イオンの濃度分布が深さ方向に広がりを持つことな
く表面の結晶性を破壊することができる。

【００５８】本発明に係る請求項４記載の半導体装置の
製造方法によれば、イオン注入による表面の結晶性が破
壊されていない半導体基板上に形成される第１の酸化膜
の形成条件下で第２の酸化膜を形成するので、第１およ
び第２の酸化膜の厚さ制御が容易となる。

【００５９】本発明に係る請求項５記載の半導体装置の
製造方法によれば、フィールド酸化膜を犠牲酸化膜とと
もに除去される厚さ分だけ、予め厚く形成しておくこと
で、フィールド酸化膜のバーズビークの後退に起因する
半導体装置の不良発生を防止することができる。

【００６０】本発明に係る請求項６記載の半導体装置の
製造方法によれば、１の半導体基板上で部分的に結晶性
を破壊して増速酸化を行う領域と、通常の酸化を行う領
域を作り分けることができ、１回の酸化工程だけで、例
えばゲート酸化膜となる厚さの異なる第１および第２の
酸化膜が形成されるので、ゲート酸化膜の形成工程数が
少なくて済み、また、基板を酸化炉から取り出す必要が
なく、酸化膜が長時間大気に曝されたり、薬品に曝され
ることがないので、生産性が向上し、ゲート酸化膜の信
頼性が向上する。

【００６１】本発明に係る請求項７記載の半導体装置の
製造方法によれば、イオン注入により半導体基板の結晶
性を破壊するので、増速酸化を行う領域の設定が容易に
できる。また、半導体基板に注入されるイオンは、半導
体層中でキャリアとならず、また半導体装置の動作を阻
害しない性質のイオンであるので、半導体層中に余分な
キャリアが発生し、しきい値電圧の制御が困難になると
いう問題が発生しない。

【００６２】本発明に係る請求項８記載の半導体装置の
製造方法によれば、半導体基板の表面近傍の結晶性を破
壊して、酸化膜が成長しやすい表面状態を形成すること
ができる。

【図面の簡単な説明】

【図１】 本発明に係る半導体装置の製造方法の実施の
形態の製造工程を説明する断面図である。

【図２】 本発明に係る半導体装置の製造方法の実施の
形態の製造工程を説明する断面図である。

【図３】 本発明に係る半導体装置の製造方法の実施の
形態の製造工程を説明する断面図である。

【図４】 本発明に係る半導体装置の製造方法の実施の
形態の製造工程を説明する断面図である。

【図５】 本発明に係る半導体装置の製造方法の実施の
形態の製造工程を説明する断面図である。

【図６】 本発明に係る半導体装置の製造方法の実施の
形態の製造工程を説明する断面図である。

【図７】 本発明に係る半導体装置の製造方法の実施の
形態の製造工程を説明する断面図である。

【図８】 従来の半導体装置の製造方法の製造工程を説
明する断面図である。

【図９】 従来の半導体装置の製造方法の製造工程を説
明する断面図である。

【図１０】 従来の半導体装置の製造方法の製造工程を
説明する断面図である。

【図１１】 従来の半導体装置の製造方法の製造工程を
説明する断面図である。

【図１２】 従来の半導体装置の製造方法の製造工程を
説明する断面図である。

【図１３】 従来の半導体装置の製造方法の問題点を説
明する図である。

【図１４】 従来の半導体装置の製造方法の問題点を説
明する図である。

【図１５】 従来の半導体装置の製造方法の問題点を説
明する図である。

【符号の説明】

１０ シリコン基板、１１ ＬＯＣＯＳ酸化膜、２０
犠牲酸化膜、２２，２３ 酸化膜、２１ イオン注入領
域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 21/265 ６０２Ａ 27/08 １０２Ｈ 27/10 ６８１Ｆ Ｆターム(参考） 5F048 AB01 AB03 AC01 BB16 BG12 DA24 5F058 BA20 BC01 BC02 BE07 BF52 BJ01 5F083 GA24 GA27 NA02 PR14 PR36 PR43 PR44 PR45 PR53 PR54 PR55 ZA07 ZA08 ZA12 ZA13

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、それぞれ構成
   の異なる第１および第２の回路部を備えた半導体装置の
   製造方法であって、 (ａ)前記半導体基板上の前記第１および第２の回路部と
   なる部分に対応させて、犠牲酸化膜の第１および第２の
   部分を形成する工程と、 (ｂ)前記犠牲酸化膜の第１の部分上にレジストマスクを
   形成する工程と、 (ｃ)半導体層中でキャリアとならず、また前記半導体装
   置の動作を阻害しない性質のイオンを、前記犠牲酸化膜
   の第２の部分の下部の前記半導体基板の表面内に注入す
   る工程と、 (ｄ)前記レジストマスクの除去後、前記犠牲酸化膜の第
   １および第２の部分を除去する工程と、 (ｅ)前記第１および第２の回路部となる前記半導体基板
   上に、熱酸化により第１の厚さの第１の酸化膜および前
   記第１の厚さよりも厚い第２の厚さの第２の酸化膜を同
   時に形成する工程とを備える、半導体装置の製造方法。
2. 【請求項２】 前記工程(ｃ)は、 不活性元素のイオン、あるいは４族元素のイオンを、前
   記犠牲酸化膜を貫通して前記半導体基板の表面近傍に達
   する程度のエネルギーで注入する工程を含む、請求項１
   記載の半導体装置の製造方法。
3. 【請求項３】 前記工程(ｃ)は、 アルゴンイオンを１５ｋｅＶのエネルギーで注入する工
   程を含む、請求項２記載の半導体装置の製造方法。
4. 【請求項４】 前記工程(ｅ)は、 前記第１の酸化膜を形成する熱酸化条件下で、前記第１
   および第２の酸化膜を形成する工程を含む、請求項１記
   載の半導体装置の製造方法。
5. 【請求項５】 前記工程(ａ)に先だって、 前記半導体基板上の前記第１および第２の回路部となる
   領域を規定するように、前記半導体基板上にフィールド
   酸化膜を選択的に形成する工程をさらに含み、 前記フィールド酸化膜は、 前記工程(ｄ)に際して、前記犠牲酸化膜とともに除去さ
   れる厚さ分だけ、予め厚く形成される、請求項１記載の
   半導体装置の製造方法。
6. 【請求項６】 半導体基板上に形成され、第１の厚さの
   第１の酸化膜および前記第１の厚さよりも厚い第２の厚
   さの第２の酸化膜を有した、第１および第２の半導体素
   子を備えた半導体装置の製造方法であって、 前記第２の酸化膜の形成に先だって、前記第２の酸化膜
   を形成する部分の前記半導体基板の表面の結晶性を破壊
   する工程と、 熱酸化により前記第１および第２の酸化膜を同時に形成
   する工程と、を備える半導体装置の製造方法。
7. 【請求項７】 前記半導体基板の表面の結晶性を破壊す
   る工程は、 (ａ)半導体層中でキャリアとならず、また前記半導体装
   置の動作を阻害しない性質のイオンを、前記第２の酸化
   膜を形成する部分の前記半導体基板の表面に注入する工
   程を含む、請求項６記載の半導体装置の製造方法。
8. 【請求項８】 前記工程(ａ)は、 不活性元素のイオン、あるいは４族元素のイオンを、前
   記第２の酸化膜を形成する部分の前記半導体基板の表面
   に注入する工程を含む、請求項７記載の半導体装置の製
   造方法。