JP2000194320A

JP2000194320A - プラズマディスプレイパネル装置

Info

Publication number: JP2000194320A
Application number: JP36789598A
Authority: JP
Inventors: Takahiro Takamori; 孝宏高森; Tomokatsu Kishi; 智勝岸; Shigetoshi Tomio; 重寿冨尾; Tetsuya Sakamoto; 哲也坂本; Atsushi Machida; 淳町田; Akihiro Takagi; 彰浩高木; Masashi Kawai; 正志河合
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-24
Filing date: 1998-12-24
Publication date: 2000-07-14
Anticipated expiration: 2018-12-24
Also published as: JP3628195B2

Abstract

(57)【要約】【課題】アドレス期間を短縮し、１サブフレームに要す
る時間を短縮する。【解決手段】本発明は、アドレス電極を表示データに従
って駆動しながら、走査電極に走査パルスを印加し、両
電極の交差位置のセルを点灯させる時に、連続する走査
パルスを、一部オーバーラップさせることを特徴とす
る。その結果、複数の走査電極を駆動するアドレス期間
を短くすることができ、サブフレームに要する時間を短
くし、１フレーム内のサブフレーム数を増やすことがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プラズマディスプ
レイパネル装置に関し、特に、アドレス放電期間を短く
して、１フレーム内のサブフレーム数を増やすことで、
輝度の階調数を増加させることができるプラズマディス
プレイパネル装置及びその駆動方法に関する。

【０００２】

【従来の技術】プラズマディスプレイパネル装置（以下
ＰＤＰ装置）は、大画面で広い視野角を有するフラット
ディスプレイとして注目されている。特に、最近開発さ
れた３電極、面放電、交流駆動型のＰＤＰ装置は、フル
カラー表示が可能であり、テレビ受像機やコンピュータ
表示装置等の普及が見込まれている。

【０００３】図１２は、従来のＰＤＰの駆動波形を示す
図である。３電極・面放電・交流型のＰＤＰは、一方の
基板にアドレス電極Ａを有し、もう一方の基板にアドレ
ス電極とは垂直方向に配置されたＸ電極及びＹ電極を有
する。Ｙ電極は、走査パルスが印加されることから、走
査電極とも称される。ＰＤＰの駆動方法は、概略的に
は、図示される通り、全面書込と全面消去を行うリセッ
ト期間ＲＳＴと、表示データに従って選択的に放電を行
うアドレス期間ＡＤＤと、アドレス期間で点灯したセル
について維持放電を行う維持放電期間ＳＵＳとからな
る。

【０００４】リセット期間ＲＳＴでは、全てのＹ電極を
グランド電位に保ち、全てのＸ電極に高い電圧の書込パ
ルスＶｓ＋Ｖｗを印加する。この書込パルスの印加によ
り、全てのセルが点灯する。そして、書込パルスの印加
が終了する立ち下がり時に、全面放電で蓄積された電荷
による電界により再度全面放電が発生し、全てのセルの
壁電荷の蓄積をなくす。

【０００５】続くアドレス期間ＡＤＤにおいて、Ｙ電極
にマイナスのスキャンパルス−Ｖｙが順次印加され、そ
れに同期して表示データに従ってアドレス電極Ａにプラ
スのアドレスパルスＶａが選択的に印加される。その結
果、両パルス−Ｖｙ，Ｖａの合成電圧が、アドレス電極
とＹ電極との間に印加されて、アドレス放電が発生す
る。その結果、点灯したセルには壁電荷が蓄積される。
そして、維持放電期間ＳＵＳにおいて、Ｘ電極とＹ電極
に交互に維持放電パルスＶｓを印加することにより、上
記の壁電荷を蓄積したセルについて、複数回の維持放電
を発生させる。この維持放電回数により、セルの輝度が
制御される。

【０００６】図１２には、リセット期間とアドレス期間
とサステイン期間とが示され、これらの期間によって１
つのサブフィールドが構成される。１フレーム内は、上
記の維持放電期間が所定の割合に重み付けされた複数の
サブフィールドで構成され、サブフィールドを選択的に
点灯することで、表示データに従う輝度を表示すること
ができる。従って、１フレーム期間内に存在するサブフ
ィールドの数が多いほど、輝度の階調数を大きくするこ
とができ、明るさの変化をより高品質に表示することが
できる。

【０００７】

【発明が解決しようとする課題】１フレーム期間は、例
えば６０Ｈｚの場合、約１６．５msと限られているの
で、その１フレーム期間内に実行できるサブフレームの
数も限定される。図１２に示される通り、サブフレーム
期間は、リセット期間、アドレス期間、維持放電期間か
らなるが、維持放電期間は、１フレーム期間内の維持放
電回数の合計数は、最大輝度値に対応して決められてい
る。また、リセット期間は、各サブフィールドの最初ま
たは最後に１回行わなければならない。そして、アドレ
ス期間では、走査電極であるＹ電極に順次、またはラン
ダムに走査パルス−Ｖｙを印加し、それに同期して各表
示ライン毎のアドレスパルスＶａを印加することで、所
定のセルを点灯する。

【０００８】そして、従来例では、走査パルス−Ｖｙは
オーバーラップすることなく時分割でＹ電極に印加され
るので、４８０本の走査線を有する場合は、１つのサブ
フレーム内のアドレス期間は、走査パルスの期間（３μ
ｓ）×４８０の時間を要する。従って、１フレーム内に
８サブフレームが存在する場合は、アドレス期間の合計
は、１１．５２ｍｓにも及ぶことになる。

【０００９】上記の様に、従来の駆動方法では、アドレ
ス期間が比較的長く、１フレーム内に実行できるサブフ
レームの数に限界があり、輝度の階調数を上げることが
困難であった。

【００１０】そこで、本発明の目的は、サブフレーム内
のアドレス期間を短くして、１フレーム内のサブフレー
ム数を増加したプラズマディスプレイパネル装置を提供
することにある。

【００１１】更に、本発明の目的は、サブフレーム内の
アドレス期間を短くすると共に、アドレス放電時の放電
の干渉を少なくしたプラズマディスプレイパネル装置を
提供することにある。

【００１２】

【課題を解決するための手段】本発明は、アドレス電極
を表示データに従って駆動しながら、走査電極に走査パ
ルスを印加し、両電極の交差位置のセルを点灯させる時
に、連続する走査パルスを、一部オーバーラップさせる
ことを特徴とする。その結果、複数の走査電極を駆動す
るアドレス期間を短くすることができ、サブフレームに
要する時間を短くし、１フレーム内のサブフレーム数を
増やすことができる。

【００１３】更に、本発明は、一部オーバラップさせる
走査パルスを、放電可能な電圧を有する第１の期間と、
それより低い電圧を有するか或いは高いインピーダンス
状態の第２の期間とで構成し、連続する走査パルスにつ
いて、少なくとも第１の期間どうしの時間的重なりをな
くし、第２の期間と後続の走査パルスとをオーバーラッ
プさせる。第１の期間内で放電を完了させ、第２の期間
において走査電極上に壁電荷を引き寄せることで、アド
レス期間の動作に支障を与えることはない。

【００１４】上記の目的を達成するために、本発明は、
平行に設けられた複数のアドレス電極と、前記アドレス
電極と交差する方向に平行に設けられた複数の走査電極
と、前記アドレス電極と走査電極との間に放電空間を有
するプラズマディスプレイパネル装置において、前記ア
ドレス電極を表示データに従って駆動するアドレスドラ
イバと、前記複数の走査電極に、所定の順番で、かつ連
続する前記走査パルスを互いに重なりあうタイミングで
印加する走査用ドライバとを有することを特徴とする。

【００１５】上記の発明によれば、アドレス期間を短縮
することができ、サブフレーム期間を短縮し、１フレー
ム内のサブフレーム数を増やして輝度の階調数を増やす
ことができる。

【００１６】更に、上記の発明において、前記走査パル
スは、前記アドレス電極との間に第１の電圧を印加する
第１の期間と、当該第１の期間の後であって、前記アド
レス電極との間に前記第１の電圧より低い第２の電圧を
印加する第２の期間とを有し、前記連続する走査パルス
は、少なくとも前記第１の期間は重なり合わないことを
特徴とする。

【００１７】更に、上記の発明において、前記走査パル
スは、前記アドレス電極との間に第１の電圧を印加する
第１の期間と、当該第１の期間の後であって、前記走査
電極を高いインピーダンス状態にする第２の期間とを有
し、前記連続する走査パルスは、少なくとも前記第１の
期間は重なり合わないことを特徴とする。

【００１８】上記の発明において、前記走査パルスは、
配列された前記走査電極に対して順次印加される単相駆
動方式、或いは、奇数番目または偶数番目に配列された
前記走査電極に対して、順次印加され、その後偶数番目
または奇数番目に配列された前記走査電極に対して、順
次印加される２相駆動方式で印加される。或いは、ラン
ダム駆動方式で印加される。特に２相駆動方式やランダ
ム駆動方式の場合は、連続する走査対象の走査電極どう
しの干渉を防止することができる。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
以下の実施の形態例では、３電極面放電ＡＣ型のＰＤＰ
装置を例にして説明するが、本発明は種々の構成のＰＤ
Ｐ装置に適用できる。

【００２０】図１は、実施の形態例における３電極・面
放電・ＡＣ型のＰＤＰパネルの平面図である。図１に示
されたＰＤＰは、背面ガラス基板１０に垂直方向に配列
された複数のアドレス電極１２が設けられ、アドレス電
極１２の間にリブ（隔壁）２０が設けられ、前面ガラス
基板１４に水平方向に交互に配置されたＸ電極１６とＹ
電極１８が設けられる。Ｘ電極１６は、通常複数の電極
が共通に接続され、後述するＸ共通ドライバによって駆
動される。Ｙ電極は、アドレス期間において次々にスキ
ャンパルス（走査パルス）が印加される走査電極の機能
と、維持放電期間において共通に維持放電パルスが印加
される表示電極又は維持放電電極の機能とを有する。

【００２１】図２、３は、図１のＰＤＰの断面図であ
る。図２には、Ｘ電極またはＹ電極に沿った断面構造が
示され、図３には、アドレス電極に沿った断面構造が示
される。背面ガラス基板１０上にはアドレス電極１２が
設けられ、その上に誘電体層２２、リブ（隔壁）２０が
設けられる。誘電体層２２上であってリブ２０の間には
蛍光体２４が設けられる。前面ガラス基板１４は、背面
ガラス基板１０と放電空間を隔てて設けられる。前面ガ
ラス基板１４上には、Ｘ電極１６とＹ電極１８が設けら
れ、その上に誘電体層２２が設けられる。また、前面ガ
ラス基板の誘電体層２２の上にはＭｇＯからなる保護層
が設けられる。図２に示される通り、アドレス電極１２
とＹ電極１８との間には対向電極間容量Ｃｇが寄生的に
形成され、また、Ｘ電極１６とＹ電極１８との間にも、
アドレス電極間と同様の隣接電極間容量Ｃaが寄生的に
形成される。

【００２２】図４は、図１，２，３のＰＤＰの駆動回路
のブロック図である。パネル１に設けられたアドレス電
極はアドレスドライバ２により駆動され、Ｘ電極はＸ電
極共通ドライバ４により駆動され、Ｙ電極はアドレス期
間中に走査ドライバ６により駆動され、維持放電期間中
にＹ電極共通ドライバ８により駆動される。各ドライバ
は、制御回路３０から制御信号を供給されてその駆動動
作を制御される。

【００２３】制御回路３０には、表示データ制御部３
２、走査ドライバ制御部３４、及び共通ドライバ制御部
３６等を有し、コンピュータやチューナ等からクロック
ＣＬＫ、表示データＤＡＴＡ、垂直同期信号Ｖsync、水
平同期信号Ｈsync等を供給される。表示データ制御部３
２は、表示データＤＡＴＡを受信して必要なＡ／Ｄ変
換、階調調整、データ変換等を行って、アドレスドライ
バ２に表示用のデータ信号を供給する。また、走査ドラ
イバ制御部３４は、同期信号に同期して走査ドライバ６
に走査制御信号を供給する。更に、共通ドライバ制御部
３６は、リセット期間時の書込パルスや消去パルスの印
加、及び維持放電期間での維持パルス印加の為の制御信
号を生成し、各ドライバ４，８に供給する。

【００２４】図５は、放電現象を説明するための図であ
る。図５の例には、走査電極Ｙ１，Ｙ２に走査パルス−
Ｖｙが連続して印加された時の放電と壁電荷の形成が示
される。アドレス電極ＡにアドレスパルスＶａを印加し
ながら、走査電極であるＹ電極に走査パルス−Ｖｙを印
加する。その時、Ｘ電極には高い電位Ｖａが印加され
る。その結果、時刻ｔ１において、アドレス電極とＹ電
極との間に電圧Ｖａ＋Ｖｙが印加される。駆動回路から
のパルスの印加に応答して、電極の寄生容量が充電さ
れ、ある程度の遅延時間後の時刻ｔ２で、セルのアドレ
ス電極とＹ電極との間が放電開始電圧を超え、放電が開
始する。時刻ｔ３にて、放電によって発生した放電空間
内の電荷が、それぞれアドレス電極、Ｘ電極、Ｙ電極に
それぞれ引き寄せ開始される。そして、時刻ｔ４にて各
極性の壁電荷がそれぞれの電極の電位に応じて引き寄せ
られ、吸着される。その時点で、引き寄せられた壁電荷
によりパネル内の電極間の電位差が生じなくなり、放電
が終了する。そして、時刻ｔ５で走査パルス−Ｖｙの印
加が終了する。

【００２５】図５中に示される通り、Ｙ電極に印加する
走査パルスを破線の如く低いパルスにすると、アドレス
電極とＹ電極間に印加される電圧が低くなり、放電と壁
電荷の生成は、破線の如く遅くなる。このことは、裏を
返せば、走査パルス−Ｖｙとアドレス電極のアドレスパ
ルスＶａを適切に選択すれば、走査パルスが印加される
時刻ｔ１からｔ５の期間のうちの、前半で放電を終了
し、後半でその放電によって発生した電荷を電極に引き
寄せて終了することができることを意味する。本発明は
かかる知見に基づいてなされている。

【００２６】図６は、本発明の放電現象を説明するため
の図である。図５に示した通り、走査パルスの印加期間
中の前半は放電が発生し、後半は放電により発生したプ
ラスとマイナスの電荷が、それぞれの電極に引き寄せら
れることから、実施の形態例では、Ｙ電極Ｙ１，Ｙ２に
示される様に、走査パルスを、放電に必要な電圧−Ｖｙ
１を有する第１の期間Ｔ１と、発生した電荷の引き寄せ
に必要な少し低い電圧−Ｖｙ２を有する第２の期間とで
構成する。そして、第１の期間Ｔ１については、前後す
る走査パルス間で重ならないようにし、走査パルスの第
２の期間Ｔ２と、それに続く走査パルスの第１の期間Ｔ
１とを重ねるようにする。

【００２７】そのように走査パルスをＹ電極Ｙ１，Ｙ２
に印加すると、Ｙ電極Ｙ１に対する走査パルスの印加に
対して、期間Ｔ１において放電が発生し、期間Ｔ２にお
いて発生したプラスの電荷がＹ電極Ｙ１上の誘電体層ま
たはＭｇＯ層の表面に引き寄せられ、壁電荷として残さ
れる。そして、期間Ｔ２において、Ｙ電極Ｙ１に電圧−
Ｖｙ２が印加されて電荷の引き寄せが行われている間
に、Ｙ電極Ｙ２に電圧−Ｖｙ１の電圧が印加されてアド
レス電極とＹ電極Ｙ２との間で、放電が発生する。更
に、図示しないが、後続する走査パルスにより次の放電
が発生している間に、期間Ｔ２において、電圧−Ｖｙ２
によりＹ電極Ｙ２にプラスの電荷が引き寄せられる。

【００２８】上記の如く、走査パルスの放電を発生する
第１の期間と発生した電荷を引き寄せる第２の期間のう
ち、先行する走査パルスの第２の期間と後続する走査パ
ルスとを時間的に重ねることにより、各走査電極での放
電現象を重ねることなく、１本の走査電極に対するアド
レスパルスＶａの印加期間を短くすることができる。但
し、それぞれの第１の期間については、互いに重ならな
いようにして、誤放電を防止する。

【００２９】図６のＹ電極Ｙ３，Ｙ４には、別の走査パ
ルスの例が示される。この走査パルスは、前半の期間Ｔ
１においては、上記と同様に、放電に必要な電圧−Ｖｙ
１を有するパルスであり、後半の期間Ｔ２において、Ｙ
電極Ｙ３，Ｙ４はハイインピーダンス或いは開放状態に
される。この後半期Ｔ２においては、Ｙ電極がハイイン
ピーダンス状態にあるので放電電流が流れることはな
く、前半の放電で発生したプラスの電荷がＹ電極に引き
寄せられ、その電位は徐々にグランド電位ＧＮＤに近づ
く。

【００３０】そして、Ｙ電極Ｙ１，Ｙ２の場合と同様
に、Ｙ電極Ｙ３への走査パルスの期間Ｔ２と後続するＹ
電極Ｙ４への走査パルスの期間Ｔ１とを重ねることで、
１本の走査電極に対するアドレスパルスＶａの印加期間
を短くすることができる。

【００３１】図６に示した方法では、先に発生した放電
による電荷が放電空間に存在する間に、次の走査電極と
アドレス電極との間に放電を発生させることが必要であ
る。従って、前後する走査パルスが印加される走査電極
の位置が、できるだけ離間していることが望まれる。そ
のためには、例えば、奇数番目のＹ電極について順次走
査パルスを印加した後に、偶数番目のＹ電極について順
次走査パルスを印加する２相走査方式、或いはランダム
な順番でＹ電極に走査パルスを印加するランダム走査方
式が、好ましい。連続する放電セルの位置が距離的に十
分離間しておれば、互いに干渉しあうことはなくなり、
走査パルスを一部時間的に重ねても、誤動作を起こすこ
とはない。

【００３２】図７は、第１の実施の形態例の駆動波形を
示す図である。この実施の形態例では、Ｙ電極に印加す
る走査パルスは、放電が発生する程度に大きい電圧−Ｖ
ｙ１を有する期間と、その後放電により発生した電荷を
引き寄せるためのより低い電圧−Ｖｙ２を有する期間と
を有し、電圧−Ｖｙ２の期間と次の走査パルスとを、時
間的にオーバーラップさせる。但し、電圧−Ｖｙ１の期
間は、互いに重なり合わないようにする。また、走査パ
ルスは、Ｙ電極に対して順番に印加される単相駆動方式
で印加される。

【００３３】この実施の形態例のリセット期間ＲＳＴと
サステイン期間ＳＵＳは、図１２の従来例と同じ駆動波
形を有する。そして、アドレス期間ＡＤＤにおいて、走
査パルスの一部の期間を前後する走査パルス同士で時間
的にオーバーラップさせることで、１つの走査に対する
アドレスパルスＶａの期間を短くする。

【００３４】図７の例では、放電を行うための電圧−Ｖ
ｙ１の印加期間が３／２μｓ＝１．５μｓになっている
ので、４８０ラインの場合は、８サブフレームで、アド
レス期間の合計が、１．５μｓ×４８０×８＝５．７６
ｍｓと、従来例に比較して短くなる。即ち、サステイン
期間ＳＵＳが、１フレームで４００回維持放電を必要と
すると、その時間は６μｓ×４００＝２．４ｍｓ、リセ
ット期間ＲＳＴが、０．３ｍｓ×８＝２．４ｍｓを必要
とすると、１フレームのトータルの時間は、１０．５６
ｍｓに短縮される。６０Ｈｚの場合、１フレームの時間
は約１６．５ｍｓであるので、図７の駆動方法によれ
ば、更にサブフレームの数を増やすことができる。サブ
フレームの数を増やすことにより、輝度の階調数を増や
すことができ、画質を上げることができる。即ち、従来
例と本発明とを比較するサブフレーム数を示す図８に示
される通り、１フレームを、従来の８サブフレームから
例えば１０のサブフレームにすることができる。

【００３５】図９は、本実施の形態例の駆動回路を示す
図である。図９には、Ｙ走査ドライバ６、Ｙ共通ドライ
バ８、そしてＸ共通ドライバ４が示される。図７に示し
た駆動波形を実現するために、Ｙドライバ側には、走査
用のＣＭＯＳトランジスタＱ１，Ｑ２と、ダイオードＤ
１，Ｄ２と、維持放電用の電圧Ｖｓを印加するためのト
ランジスタＱ３と、走査パルス用の電圧−Ｖｙ１，−Ｖ
ｙ２を印加するためのトランジスタＱ４，Ｑ５と、更
に、グランド電位ＧＮＤを印加するためのトランジスタ
Ｑ６とを有する。走査用トランジスタＱ１，Ｑ２、及び
走査パルス用の電圧−Ｖｙ１，−Ｖｙ２を印加するため
のトランジスタＱ４，Ｑ５は、各Ｙ電極毎に設けられ、
それ以外のトランジスタはＹ電極に共通に設けられる。

【００３６】また、Ｘドライバ４には、アドレス期間の
電圧Ｖaxを印加するトランジスタＱ７、サステイン期間
の維持放電用の電圧Ｖｓを印加するトランジスタＱ８、
及びグランド電位に接続するトランジスタＱ９、全面書
込電圧Ｖｓ＋Ｖｗを印加するトランジスタＱ１０とを有
する。これらのトランジスタは、制御回路３０からの制
御信号によって、その導通、非導通が制御される。

【００３７】リセット期間ＲＳＴにおいて、トランジス
タＱ１０を導通させて、全てのＸ電極に全面書込電圧Ｖ
ｓ＋Ｖｗを印加し、トランジスタＱ６を導通させて、ダ
イオードＤ２を介して全てのＹ電極をグランド電位にす
る。

【００３８】アドレス期間ＡＤＤにおいて、トランジス
タＱ７を導通させて、Ｘ電極に電圧Ｖａを印加する。一
方、Ｙ電極側は、トランジスタＱ６を導通させてトラン
ジスタＱ１にグランド電位を供給し、走査用のドライバ
トランジスタＱ１を導通させて、Ｙ電極をグランド電位
にする。そして、走査対象のＹ電極に対しては、トラン
ジスタＱ１の代わりにトランジスタＱ２を導通させ、ト
ランジスタＱ５を導通しながら、Ｙ電極に最初の走査パ
ルスの電圧−Ｖｙ１を印加する。そして、トランジスタ
Ｑ２の導通中に、トランジスタＱ５を非導通にしてから
トランジスタＱ４を導通させ、Ｙ電極に後半の走査パル
スの電圧−Ｖｙ２を供給する。この時、ダイオードＤ
１、Ｄ２は逆バイアスになる。

【００３９】次に、サステイン期間においては、Ｙ共通
ドライバ回路８内のトランジスタＱ３の導通と、Ｘ共通
ドライバ回路４内のトランジスタＱ９の導通を同時に行
う。それにより、全てのＹ電極にはダイオードＤ１を介
して、維持放電パルスＶｓが印加される。その後、Ｘ共
通ドライバ回路４内のトランジスタＱ８とＹ共通ドライ
バ回路８内のトランジスタＱ６とを同時に導通する。そ
れにより、全てのＸ電極には維持放電パルスＶｓが印加
される。上記の動作を交互に行うことにより、Ｙ電極と
Ｘ電極に交互に維持放電パルスＶｓが印加される。

【００４０】図１０は、第２の実施の形態例の駆動波形
を示す図である。この例の場合も、Ｙ電極に印加する走
査パルスは、放電用の電圧−Ｖｙ１と電荷引き寄せ用の
電圧−Ｖｙ２とを有し、第１の実施の形態例と同様に一
部が時間的にオーバーラップする。但し、この例は、ア
ドレス期間ＡＤＤにおいて、奇数番目のＹ電極に走査パ
ルスを順次印加し、その後、偶数番目のＹ電極に走査パ
ルスを順次印加する。従って、アドレス期間ＡＤＤにお
いて、前半は奇数番目のＸ電極に電圧Ｖａが印加され、
後半に偶数番目のＸ電極に電圧Ｖａが印加される。上記
の奇数、偶数の順番は逆でも良い。

【００４１】走査パルスの一部を時間的に重ねてアドレ
ス期間の短縮を図っているので、後続するアドレス放電
時に、その前の走査電極（Ｙ電極）とアドレス電極との
間のセル領域では、放電空間内の電荷の引き寄せが行わ
れている。従って、この未だ引き寄せられていない電荷
が、誤って次に走査されたＹ電極に引き寄せられること
を防止する必要がある。第２の実施の形態例の如く、２
相駆動方式を取ると、前後する走査電極（Ｙ電極）は、
空間的に十分離れた位置にあり、お互いの干渉はなくな
り、上記のような問題を防止することができる。

【００４２】第２の実施の形態例の場合は、奇数Ｘ電極
と偶数Ｙ電極とがそれぞれ共通に接続され、それぞれの
共通ドライバによって駆動される。また、Ｙ電極の走査
は、制御回路３０からの制御信号により、とびとびに供
給される。尚、３ｎ＋１番目のＹ電極、３ｎ＋２番目の
Ｙ電極、３ｎ＋３番目のＹ電極をそれぞれ順次走査する
３相駆動式であっても、同様の効果を期待できる。更
に、ランダムにＹ電極を駆動するランダム駆動方式であ
っても良い。

【００４３】図１１は、第３の実施の形態例の駆動波形
を示す図である。この例は、図６のＹ電極Ｙ３，Ｙ４に
与えた走査パルスを、単相駆動方式で与えた例である。
この例では、図６で説明した通り、走査パルスの前半は
放電に必要な電圧−Ｖｙ１をＹ電極に供給し、後半はＹ
電極をハイインピーダンス状態或いは開放状態にする。
連続する走査パルスの後半と前半とが時間的に重なりあ
う。そのためには、図９で示した駆動回路において、ト
ランジスタＱ２を導通させる走査期間の前半はトランジ
スタＱ４を導通し、後半はトランジスタＱ４を非導通に
して、Ｙ電極をハイインピーダンス状態にする。Ｙ電極
はどこにも接続されないオープンの状態になり、ガス空
間内のプラスの電荷を引き寄せながら、徐々にその電位
がグランドレベルに近づく。そして、走査期間終了時
に、トランジスタＱ２を非導通、トランジスタＱ１を導
通させて、Ｙ電極をグランド電位に引き上げる。

【００４４】第３の実施の形態例の走査パルスを、第２
の実施の形態例の如く２相駆動方式でＹ電極に印加する
こともできる。かかる場合は、連続する走査パルスが、
距離的に離間したＹ電極に印加されるので、お互いの干
渉を少なくすることができる。もちろん、３相駆動方
式、ランダム駆動方式でも良い。

【００４５】

【発明の効果】以上、本発明によれば、アドレス期間に
おいて、走査パルスの一部を時間的に重ねて走査電極に
印加するので、全体のアドレス期間を短縮することがで
きる。そのため、１つのサブフレームに要する時間を短
くし、１つのフレーム期間内のサブフレーム数を増やす
ことができ、輝度の階調数を増やすことができる。

【図面の簡単な説明】

【図１】実施の形態例における３電極・面放電・ＡＣ型
のＰＤＰパネルの平面図である。

【図２】図１のＰＤＰの断面図である。

【図３】図１のＰＤＰの断面図である。

【図４】図１，２，３のＰＤＰの駆動回路のブロック図
である。

【図５】放電現象を説明するための図である。

【図６】本発明の放電現象を説明するための図である。

【図７】第１の実施の形態例の駆動波形を示す図であ
る。

【図８】従来例と本発明とを比較するサブフレーム数を
示す図である。

【図９】本実施の形態例の駆動回路を示す図である。

【図１０】第２の実施の形態例の駆動波形を示す図であ
る。

【図１１】第３の実施の形態例の駆動波形を示す図であ
る。

【図１２】従来のＰＤＰの駆動波形を示す図である。

【符号の説明】

１２アドレス電極１６Ｘ電極１８Ｙ電極、走査電極４、６、８電極ドライバ３０制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者冨尾重寿神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者坂本哲也神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者町田淳神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者高木彰浩神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者河合正志神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5C080 AA05 BB05 CC03 DD01 DD08 EE29 EE30 FF12 GG12 HH02 HH04 JJ01 JJ02 JJ04 JJ06

Claims

【特許請求の範囲】

【請求項１】平行に設けられた複数のアドレス電極と、
前記アドレス電極と交差する方向に平行に設けられた複
数の走査電極と、前記アドレス電極と走査電極との間に
放電空間を有するプラズマディスプレイパネル装置にお
いて、前記アドレス電極を表示データに従って駆動するアドレ
スドライバと、前記複数の走査電極に、所定の順番で、かつ連続する前
記走査パルスを互いに重なりあうタイミングで印加する
走査用ドライバとを有することを特徴とするプラズマデ
ィスプレイパネル装置。
【請求項２】請求項１において、前記走査パルスは、前記アドレス電極との間に第１の電
圧を印加する第１の期間と、当該第１の期間の後であっ
て、前記アドレス電極との間に前記第１の電圧より低い
第２の電圧を印加する第２の期間とを有し、前記連続する走査パルスは、少なくとも前記第１の期間
は重なり合わないことを特徴とするプラズマディスプレ
イパネル装置。
【請求項３】請求項２において、前記第１の電圧は、前記アドレス電極と前記走査電極と
の間に放電が発生する程度の電圧であり、前記第２の電
圧は、前記アドレス電極と前記走査電極との間に放電が
発生しない程度の電圧であることを特徴とするプラズマ
ディスプレイパネル装置。
【請求項４】請求項１において、前記走査パルスは、前記アドレス電極との間に第１の電
圧を印加する第１の期間と、当該第１の期間の後であっ
て、前記走査電極を高いインピーダンス状態にする第２
の期間とを有し、前記連続する走査パルスは、少なくとも前記第１の期間
は重なり合わないことを特徴とするプラズマディスプレ
イパネル装置。
【請求項５】請求項４において、前記第１の電圧は、前記アドレス電極と前記走査電極と
の間に放電が発生する程度の電圧であることを特徴とす
るプラズマディスプレイパネル装置。
【請求項６】請求項１乃至５のいずれかにおいて、前記走査パルスは、配列された前記走査電極に対して順
次印加されることを特徴とするプラズマディスプレイパ
ネル装置。
【請求項７】請求項１乃至５のいずれかにおいて、前記走査パルスは、奇数番目または偶数番目に配列され
た前記走査電極に対して、順次印加され、その後偶数番
目または奇数番目に配列された前記走査電極に対して、
順次印加されることを特徴とするプラズマディスプレイ
パネル装置。
【請求項８】請求項１乃至５のいずれかにおいて、前記走査パルスは、配列された前記走査電極に対してラ
ンダムに印加されることを特徴とするプラズマディスプ
レイパネル装置。
【請求項９】請求項１乃至８のいずれかにおいて、前記走査パルスが前記走査電極に印加されて、前記表示
データに従って放電を発生させるアドレス期間と、前記
アドレス期間中に放電したセルに対して所定の期間維持
放電を発生させる維持放電期間とを有するサブフレーム
を、複数回繰り返して、前記維持放電期間に基づく輝度
の階調表示を行うことを特徴とするプラズマディスプレ
イパネル装置。
【請求項１０】平行に設けられた複数のアドレス電極
と、前記アドレス電極と交差する方向に平行に設けられ
た複数の走査電極と、前記アドレス電極と走査電極との
間に放電空間を有するプラズマディスプレイパネルの駆
動方法において、前記アドレス電極を表示データに従って駆動し、前記複数の走査電極に、所定の順番で、かつ連続する前
記走査パルスを互いに重なりあうタイミングで印加する
ことを特徴とするプラズマディスプレイパネルの駆動方
法。