JP2000188381A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】チップ面積の増大なしにメモリデータ伝搬時間
の対称性と高速性を確保し、書き込み・読み出し動作マ
ージンの大きい半導体記憶装置を提供する。 【解決手段】横方向に長い周辺回路をチップ縦方向の中
央部に置き、これと直交するようにチップ上下に縦方向
に長いシフトレジスタ部を配置し、メモリコア部とシフ
トレジスタ部をセットとして左右対称となるように分割
配置することでチップ面積を増加することなくメモリコ
ア部とシフトレジスタ部をつなぐデータ線・信号線を短
くし、配線の対称性を維持することにより動作マージン
の大きい高速動作半導体記憶装置を実現することができ
る。またシフトレジスタ部にデータ対応のブロック構造
を与え、その重ね順を周辺回路とシフトレジスタ部のシ
リアルデータ入出力端との配線長が最短となるようにす
れば、さらに高速動作の半導体記憶装置を得ることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に高周波クロック同期型メモリの回路構成に関す
るものである。

【０００２】

【従来の技術】従来の高周波クロック同期型メモリの回
路構成を図２６に示す。メモリ回路１００は大別してメ
モリ・コア部１０１とその他のＩ／Ｆ回路から構成され
る。

【０００３】Ｉ／Ｆ回路はメモリ・コア部１０１に隣り
合う左右のシフトレジスタ部１０２と、これに対応して
外部信号線との間に配置された左右のＩ／Ｏ回路（入出
力回路）１０６と、ＤＬＬ（Delayed Locked Loop ）回
路１１１と、コントロールロジック１１２とを備えてい
る。

【０００４】ここで、ＤＬＬ回路１１１は、外部から入
力する書き込み用クロックＲＸＣＬＫに同期して、内部
ライトデータを制御するクロックｒｃｌｋを生成し、ま
た、外部から入力する読み出し用クロックＴＸＣＬＫに
同期して、内部リードデータを制御するクロックｔｃｌ
ｋを生成する回路である。

【０００５】また、コントロールロジック１１２は、外
部コマンド信号ＣＯＭＭＡＮＤにより入力されたプロト
コルを論理演算して、メモリ回路のコントロール信号を
生成する回路である。

【０００６】左右のＩ／Ｏ回路１０６は、内部ライトデ
ータ制御クロックｒｃｌｋを用いて、外部入出力データ
線からシリアル・ライトデータＤＱ＜０：７＞、ＤＱ＜
８：１５＞をそれぞれ取り込み、複数のシフトレジスタ
からなる左右のシフトレジスタ部１０２に入力する内部
シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを
出力する。

【０００７】また、内部リードデータ制御クロックｔｃ
ｌｋを用いて、左右のシフトレジスタ部１０２から内部
シリアル・リードデータｅＲｅａｄ、ｏＲｅａｄをそれ
ぞれ取り込み、外部入出力データ線にシリアル・リード
データＤＱ＜０：７＞、ＤＱ＜８：１５＞をそれぞれ出
力する。

【０００８】ここで＜０：７＞、＜８：１５＞は、全部
で１６ビットのデータの内、前半の８ビットのデータと
後半の８ビットのデータを示している。なお、Ｒｅａ
ｄ、Ｗｒｉｔｅに付記したｅ、ｏの文字は、それぞれ偶
数番（ｅｖｅｎ）及び奇数番（ｏｄｄ）のデータを示し
ている。

【０００９】左右のシフトレジスタ部１０２は、読み出
し動作時にコントロール信号によりメモリ・コア部１０
１から読み出された内部パラレル・リードデータＲＤ＜
０：７＞をそれぞれ取り込み、書き込み動作時にコント
ロール信号により内部パラレル・ライトデ−タＷＤ＜
０：７＞をそれぞれ出力して、メモリ・コア部１０１に
書き込む。

【００１０】このように、左右のシフトレジスタ部１０
２は、左右のＩ／Ｏ回路１０６とメモリ・コア部１０１
との間で、読み出し動作時に内部パラレル・リードデー
タＲＤ＜０：７＞を内部シリアル・リードデータｅＲｅ
ａｄ、ｏＲｅａｄに変換し、また書き込み動作時に内部
シリアル・ライトデータｅＷｒｉｔｅ、ｏＷｒｉｔｅを
内部パラレル・ライトデータＷＤ＜０：７＞に変換する
メモリコア部１０１は、ローデコーダ、カラムデコー
ダ、メモリセルアレイ、センスアンプ、リダンダンシ・
フューズ、ＤＱバッファからなる通常のＤＲＡＭ回路で
構成される。

【００１１】上記したように、従来の高周波クロック同
期型メモリのレイアウト構成において、メモリ・コア部
１０１から読み出されたパラレル・リードデータが、シ
フトレジスタ１０２によりシリアル・リードデータに変
換され、Ｉ／Ｏ回路１０６に到達するまでの経路を図２
７に示す。ここで、点線で囲まれた周辺回路部１０５の
内部に含まれる左右のＩ／Ｏ回路１０６には、一連番号
０〜７及び８〜１５が付されている。

【００１２】メモリ・コア部１０１にデータを書き込む
場合には、Ｉ／Ｏ回路１０６から入力したシリアル・ラ
イトデータがシフトレジスタ部１０２に入力され、シフ
トレジスタ部１０２でパラレル・ライトデータに変換さ
れた後、メモリコア部１０１に書き込まれる。

【００１３】このように、書き込み動作におけるデータ
の流れは、読み出し動作におけるデータの流れを逆にす
れば求められるので、図２７では読み出し動作の場合を
例としてリードデータの経路を示している。

【００１４】図２７において、周辺回路部１０５の上下
に配置されたメモリ・コア部１０１は、一連番号０〜７
が付された左側の各８ビットのＩ／Ｏ回路１０６に対応
して、左側のメモリ・コア部１０１に前記各８ビット分
の領域がそれぞれ割り付けられ、同様に、一連番号８〜
１５が付された右側の各８ビットのＩ／Ｏ回路１０６に
対応して、右側のメモリコア部１０１に前記各８ビット
分の領域がそれぞれ割り付けられ、全体で１６ビット構
成の高周波クロック同期型メモリを構成している。

【００１５】このようにして、図２７のメモリ・コア部
１０１に示されるように、セルアレイには（Ｉ／Ｏ）０
＜０：７＞から（Ｉ／Ｏ）１５＜０：７＞までの各８ビ
ットの領域がそれぞれ割り付けられる。高周波クロック
同期型メモリのアクティブ動作時には、アドレス信号に
より左上、右下、又は左下、右上のどちらかの組み合わ
せで、上記４つのメモリ・コア部１０１が選択される。

【００１６】メモリ・コア部１０１から８ビットごと
に、パラレルに読み出されたリードデータは、シフトレ
ジスタ部１０２で各８ビットのシリアル・リードデータ
に変換される。シフトレジスタ部１０２の詳細を図２８
に示す。

【００１７】図２８（ａ）はシフトレジスタ部１０２の
拡大図である。シフトレジスタ部１０２には（Ｉ／Ｏ）
０〜（Ｉ／Ｏ）７までの各Ｉ／Ｏ回路に対応してシフト
レジスタ１０２ａが配置され、内部リードデータ制御ク
ロックｔｃｌｋの立ち上がり、立ち下がりエッジに同期
して、それぞれ奇数データ、偶数データのシフト動作が
行われる。

【００１８】すなわち、各シフトレジスタ１０２ａには
メモリ・コア部から読み出されたＲＤ０＜０：７＞から
ＲＤ７＜０：７＞までの各８ビットのパラレル・リード
データが入力され、前記各シフトレジスタ１０２ａか
ら、ｏＲｅａｄ０〜ｏＲｅａｄ７の奇数番、及びｅＲｅ
ａｄ０〜ｅＲｅａｄ７の偶数番のシリアル・リードデー
タが読み出される。

【００１９】また、ｏＷｒｉｔｅ０〜ｏＷｒｉｔｅ７の
奇数番、及びｅＷｒｉｔｅ０〜ｅＷｒｉｔｅ７の偶数番
のシリアル・ライトデータが、前記各シフトレジスタ１
０２ａに入力され、ＷＤ０＜０：７＞からＷＤ７＜０：
７＞までの、各８ビットのパラレル・ライトデータが出
力される。

【００２０】図２８（ｂ）に各シフトレジスタ１０２ａ
の回路構成を示す。シフトレジスタ１０２ａは読み出し
用のリードレジスタ１０７と、書き込み用のライトレジ
スタ１０８から構成される。

【００２１】リードレジスタ１０７は、奇数番のパラレ
ル・リードデータＲＤ＜１＞、ＲＤ＜３＞、ＲＤ＜５
＞、ＲＤ＜７＞を入力し、シリアル・リードデータｏＲ
ｅａｄを出力する直列接続の４段のフリップ・フロップ
（以下ＦＦと呼ぶ）１０９からなるシフトレジスタと、
偶数番のパラレル・リードデータＲＤ＜０＞、ＲＤ＜２
＞、ＲＤ＜４＞、ＲＤ＜６＞を入力し、シリアル・リー
ドデータｅＲｅａｄを出力する直列接続の４段のＦＦ１
１０からなるシフトレジスタで構成される。

【００２２】ライトレジスタ１０８は、奇数番のシリア
ル・ライトデータｏＷｒｉｔｅを入力し、奇数番のパラ
レル・ライトデータＷＤ＜１＞、ＷＤ＜３＞、ＷＤ＜５
＞、ＷＤ＜７＞を出力する直列接続の４段のＦＦからな
るシフトレジスタ１０９と、偶数番のシリアル・ライト
データｅＷｒｉｔｅを入力し、偶数番のパラレル・ライ
トデータＷＤ＜０＞、ＷＤ＜２＞、ＷＤ＜４＞、ＷＤ＜
８＞を出力する直列接続の４段のＦＦ１１０からなるシ
フトレジスタで構成される。

【００２３】このように、シフトレジスタの両端からシ
リアルデータを入出力し、シフトレジスタを構成するＦ
Ｆ１０９、１１０の各出力段からパラレルデータを入出
力することによりパラレル・シリアル変換を実現してい
る。

【００２４】以下、図２７のメモリ・コア部１０１のひ
とつと、対応するシフトレジスタ１０２及びＩ／Ｏ回路
１０６のひとつに着目し、図２９乃至図３２に示すタイ
ミング波形図を用いて高周波クロック同期型メモリの書
き込み・読み出し動作の１例を説明する。

【００２５】はじめに、図２９を用いて読み出し動作に
ついて説明する。リードコマンド信号ＣＯＭＭＡＮＤが
入力されると、一定時間後にメモリ、コア部１０１のひ
とつからパラレルに８ビットのリードデータＲＤ＜０：
７＞が出力される。

【００２６】８ビットのパラレル・リードデータＲＤ＜
０：７＞は、内部リードデータを制御するｔｃｌｋの立
ち上がりに同期して、図２８に示す対応するシフトレジ
スタ１０２ａに含まれるリードレジスタ１０７のｏｄｄ
側で、奇数番の１、３、５、７からなる４ビットのシリ
アルリードデータｏＲｅａｄに変換される。

【００２７】また、前記ＲＤ＜０：７＞は、クロックｔ
ｃｌｋの立ち下がりに同期して、対応するシフトレジス
タ１０２ａに含まれるリードレジスタ１０７のｅｖｅｎ
側で、偶数番の０、２、４、６からなる４ビットのシリ
アルリードデータｅＲｅａｄに変換される。

【００２８】これらを合成して、０〜７と番号付けされ
た計８ビットのシリアル・リードデータが対応するＩ／
Ｏ回路１０６を介して外部に出力される。このようにし
て、４サイクルのｔｃｌｋで８ビットのシリアル・リー
ドデータが出力される。すなわち、ｔｃｌｋの立ち上が
り、立ち下がりエッジを用いることにより、各４ビット
のｏＲｅａｄ、ｅＲｅａｄを交互に出力することができ
る。

【００２９】次に、図３０を用いて読み出し動作の他の
例について説明する。図３０は、内部リードデータを制
御するクロックｔｃｌｋの立ち上がりエッジのみを用い
て、パラレル・シリアル変換を行う場合のタイミング波
形図である。図２９で説明したｔｃｌｋの立上がり、立
下がりエッジを使用する場合に比べて、８ビットのパラ
レル・シリアル変換を行うのに８サイクルのｔｃｌｋが
必要となる。

【００３０】次に、図３１を用いて書き込み動作の１例
について説明する。ライトコマンド信号ＣＯＭＭＡＮＤ
が入力されると、一定時間後にＩ／Ｏ回路のひとつから
８ビットのシリアル・ライトデータが出力される。

【００３１】Ｉ／Ｏ回路から出力された８ビットのシリ
アル・ライトデータは、内部ライトデータを制御するｒ
ｃｌｋの立ち上がりに同期して、対応する図２８（ｂ）
のシフトレジスタ１０２ａに含まれるライトレジスタ１
０８のｅｖｅｎ側で偶数番の０、２、４、６からなる４
ビットのシリアル・リードデータｅＲｅａｄに変換され
保持される。

【００３２】また、前記ＲＤ＜０：７＞は、クロックｒ
ｃｌｋの立ち下がりに同期して、同じく対応する図２８
（ｂ）のシフトレジスタ１０２ａに含まれるライトレジ
スタ１０８のｏｄｄ側で奇数番の１、３、５、７からな
る４ビットのシリアル・リードデータｏＲｅａｄに変換
され保持される。

【００３３】これら偶数番及び奇数番のシリアル・ライ
トデータが保持された図２８（ｂ）のライトレジスタ１
０８ａに含まれるｅｖｅｎ側及びｏｄｄ側の各ＦＦ１０
９、１１０の出力を合成することにより、シリアル・パ
ラレル変換され０〜７と番号付けられたパラレル・ライ
トデータＷＤ＜０：７＞が出力される。

【００３４】次に、図３２を用いて書き込み動作の他の
例について説明する。図３２は、内部ライトデータを制
御するクロックｒｃｌｋの立ち上がりエッジのみを用い
て、シリアル・パラレル変換を行う場合のタイミング波
形図である。図３１で説明したｒｃｌｋの立上がり、立
下がりエッジを使用する場合に比べて、８ビットのシリ
アル・パラレル変換を行うのに８サイクルのｒｃｌｋが
必要となる。

【００３５】次に、図３３を用いて従来の高周波クロッ
ク同期型メモリの構成について説明する。図３３（ａ）
にその主要回路のパターンレイアウトを示す。入出力ピ
ンに接続されるパッド（図示せず）はチップの中央部に
配置される。

【００３６】ＤＬＬ回路１１１の左右に１列のＩ／０回
路１０６が配置され、その上部に隣接してコントロール
・ロジック１１２を設け、コントロールロジック１１２
と、ＤＬＬ回路１１１及び１列のＩ／Ｏ回路１０６の上
下に、シフトレジスタ部１０２が配置され、上下のメモ
リ・コア部１０１との間で矢示したようにデータ転送が
行われる。

【００３７】メモリ・コア部１０１内のＤＱバッファ１
０３と、メモリ・コア部１０１に冗長性を付与し不良ビ
ットを切り離すことにより製造歩留まりの向上を図るリ
ダンダンシ・フューズ回路１０４とが、シフトレジスタ
１０２に隣接するように配置される。

【００３８】メモリ・コア部１０１と、シフトレジスタ
部１０２とをセットにして上下対称に配置することによ
り、メモリ・コア部１０１とシフトレジスタ１０２との
間をつなぐデータ線や信号線の配置を上下対称にし、伝
播時間を等しくして書き込み・読み出し動作マージンを
向上することができる。しかし、この配置では上下２段
のシフトレジスタ部１０２が必要となりチップ面積が増
加する。

【００３９】図３３（ｂ）はメモリ・コア部１０１の構
成を示すブロック図である。メモリ・コア部１０１は、
通常の半導体記憶装置と同様にＤＱバッファ１０３と、
フューズ回路１０４と、メモリセルアレイ１１３と、セ
ンスアンプ１１４と、カラムデコーダ１１５と、ローデ
コーダ１１６とから構成される。ＡＤＤはアドレス信
号、ＲＤ、ＷＤはそれぞれリードデータ、ライトデータ
を示す。

【００４０】前記のパターンレイアウトにおいて、シフ
トレジスタ部１０２をｌ段にして上下のメモリ・コア部
１０１で共用するようにした従来例を図３４に示す。前
記レイアウトと比較してチップ面積の削減は期待できる
が、シフトレジスタ部１０２の入出力データ線や信号線
の上下の配線長が異なるため、上下のメモリコア部への
データや信号の伝播時間の対称性が崩れて、配線長が長
いメモリ・コア部の書き込み・読み出し動作のマージン
が小さくなる欠点がある。

【００４１】

【発明が解決しようとする課題】上記したように従来の
高周波クロック同期型メモリは、メモリ・コア部とシフ
トレジスタ部との間でデータや信号の授受を行うデータ
線、信号線の伝播時間を上下対称にするため、メモリ・
コア部とシフトレジスタ部とをセットにして上下対称と
なるように配置すれば、上下２段のシフトレジスタ部が
必要になり、チップ面積が増加するという問題があっ
た。

【００４２】また、シフトレジスタ部をｌ段にして、上
下のメモリ・コア部１０１で共用すればチップ面積の削
減は期待できるが、シフトレジスタ部の入出力データ
線、信号線の上下の配線長が異なるため、データや信号
の伝播時間の対称性が崩れ、配線長が長いメモリ・コア
部の書き込み・読み出し動作マージンが小さくなるとい
う問題があった。

【００４３】本発明は上記の問題点を解決すべくなされ
たもので、メモリ・コア部とシフトレジスタ部をセット
として上下対称に配置するばかりでなく、さらに左右対
称になるように分割配置し、チップ面積の増大を生じる
ことなくメモリ・コア部とシフトレジスタとの間でデー
タ線、信号線の伝播時間の対称性を確保することによ
り、書き込み・読み出し動作マージンの大きい高周波ク
ロック同期型メモリの回路を提供することを目的とす
る。

【００４４】

【課題を解決するための手段】本発明の半導体記憶装置
は、方形の半導体チップ上に形成された高周波クロック
同期型メモリ回路からなり、Ｉ／Ｏ回路を含む左右に長
い周辺回路部を前記半導体チップの中央部に置き、この
周辺回路部に対して上下対称となるように、メモリ・コ
ア部とシフトレジスタ部とをセットにして配置し、さら
にこのシフトレジスタ部の長さ方向と前記周辺回路部の
長さ方向とが互いに直交するように配置することを特徴
とする。

【００４５】このように上下の対称性を備えたパターン
・レイアウトを有する本発明の高周波クロック同期型メ
モリ回路は、前記方形の半導体チップ上で、さらに左右
の対称性を具備することを特徴とする。

【００４６】また、Ｉ／Ｏ回路を含む左右に長い周辺回
路部と、これに直交する上下に長いシフトレジスタ部と
の間を接続するデータ線、信号線の長さを短縮するため
に、前記シフトレジスタ部で転送される書き込み・読み
出しデータの流れの方向を最適化することを特徴とす
る。

【００４７】以下の請求項の説明において、方形の半導
体チップの任意の１辺に沿う前記左右の方向を横方向と
呼び、前記方形の半導体チップの他の１辺に沿う前記上
下の方向を縦方向と呼ぶことにする。なお、前記方形の
半導体チップは正方形でも矩形でもよい。

【００４８】具体的には本発明の半導体記憶装置は、少
なくともメモリセルアレイを含むメモリ・コア部とシフ
トレジスタ部とＩ／Ｏ回路を含む周辺回路部とを有し、
縦横の２辺を備える方形の半導体チップ上に形成され、
前記半導体チップの縦方向の中央部に周辺回路部の長手
方向が前記半導体チップの横の辺と平行になるように配
置された前記周辺回路部と、前記周辺回路部の長手方向
の中心線に対して対称の位置に、シフトレジスタ部の長
手方向がこの周辺回路部の長手方向と直交するように配
置された前記シフトレジスタ部と、このシフトレジスタ
部の長手方向に沿って隣接するように配置されたメモリ
・コア部とを具備することを特徴とする。

【００４９】好ましくは本発明の半導体記憶装置は、前
記メモリ・コア部と前記シフトレジスタ部とが前記半導
体チップの縦の中心線に対して対称となるように配置さ
れることを特徴とする。

【００５０】また、好ましくは本発明の半導体記憶装置
は、前記メモリ・コア部が前記シフトレジスタ部の長手
方向に沿って片側に隣接するように配置されることを特
徴とする。

【００５１】また、さらに好ましくは本発明の半導体記
憶装置は、前記メモリ・コア部が前記シフトレジスタ部
の長手方向に沿って両側に隣接するように配置されるこ
とを特徴とする。

【００５２】また、好ましくは本発明の半導体記憶装置
は、前記メモリ・コア部が前記シフトレジスタ部の長手
方向に沿って両側に隣接するように配置された第１、第
２のメモリ・コア部からなり、前記シフトレジスタ部
は、前記第１のメモリ・コア部と組み合わせて動作する
第１のシフトレジスタと、前記第２のメモリ・コア部と
組み合わせて動作する第２のシフトレジスタとからなる
ことを特徴とする。

【００５３】また、さらに好ましくは本発明の半導体記
憶装置は、前記メモリ・コア部が前記シフトレジスタ部
の長手方向に沿って両側に隣接するように配置された第
１、第２のメモリ・コア部からなり、前記シフトレジス
タ部は、前記第１、第２のメモリ・コア部と共通に組み
合わされて動作することを特徴とする。

【００５４】本発明の半導体記憶装置は、少なくともメ
モリセルアレイを含むメモリ・コア部とシフトレジスタ
部と複数のＩ／Ｏ回路を含む周辺回路部とを有し、縦横
の２辺を備える方形の半導体チップ上に形成され、前記
半導体チップの縦方向の中央部に、周辺回路部の長手方
向が前記半導体チップの横の辺と平行になるように配置
された前記周辺回路部と、前記周辺回路部の長手方向に
平行な中心線に対して対称の位置に、シフトレジスタ部
の長手方向がこの周辺回路部の長手方向と直交するよう
に配置された前記シフトレジスタ部と、このシフトレジ
スタ部の長手方向に沿って隣接するように配置されたメ
モリ・コア部とを具備し、前記シフトレジスタ部が前記
複数のＩ／Ｏ回路ごとにまとめられたシフトレジスタか
らなる複数のブロックを、前記半導体チップの縦方向に
沿って順に配置することにより構成されることを特徴と
する。ここで、複数のＩ／Ｏ回路ごとにまとめられたシ
フトレジスタについては第１６の実施の形態で詳細に説
明する。

【００５５】また、本発明の半導体記憶装置は、前記シ
フトレジスタ部が書き込み・読み出し用シリアルデータ
のビットごとにまとめられたシフトレジスタからなる複
数のブロックを、前記半導体チップの縦方向に沿って順
に配置することにより構成されることを特徴とする。こ
こで、シフトレジスタ部が書き込み・読み出し用シリア
ルデータのビットごとにまとめることについては、第１
７の実施の形態で詳細に説明する。

【００５６】好ましくは、本発明の半導体記憶装置は、
前記シフトレジスタ部が前記シリアルデータの偶数ビッ
トごとにまとめられたシフトレジスタからなる複数のブ
ロックを順に配置した偶数側のシフトレジスタ部と、前
記シリアルデータの奇数ビットごとにまとめられたシフ
トレジスタからなる複数のブロックを順に配置した奇数
側のシフトレジスタ部とが、互いに独立に構成されるこ
とを特徴とする。

【００５７】さらに好ましくは、本発明の半導体記憶装
置は、前記複数のブロックにおける書き込み・読み出し
用のデータの転送モードには、書き込み動作時におい
て、前記シフトレジスタ部の前記周辺回路部に近いブロ
ックに入力されたシリアルデータが、前記周辺回路部か
ら遠いブロックに向かう転送モードと、読み出し動作時
において、前記メモリコア部から読み出されたパラレル
データが、前記周辺回路部に近いブロックに向かう転送
モードと、書き込み動作時において、前記シフトレジス
タ部の前記周辺回路部に近いブロックに入力されたシリ
アルデータが、前記周辺回路部から遠いブロックに向か
った後に、反転して前記周辺回路部に近いブロックに向
かう転送モードと、読み出し動作時において、前記メモ
リ・コア部から読み出されたパラレルデータが、前記周
辺回路部から遠いブロックに向かった後に、反転して前
記周辺回路部に近いブロックに向かう転送モードとのい
ずれか１つが含まれることを特徴とする。

【００５８】このようにすれば、シフトレジスタ部とメ
モリ・コア部とを接続するデータ線及び信号線の対称性
が確保され、さらにメモリ・コア部の分割配置とシフト
レジスタ部におけるデータ転送モードを最適化すること
により、前記データ線及び信号線が短縮されるので、書
き込み・読み出し動作マージンが確保されると同時に、
高周波クロック動作型半導体メモリの高速化と低消費電
力化、及びチップサイズの縮小化を図ることができる。

【００５９】また好ましくは、本発明の半導体記憶装置
は、前記シフトレジスタ部の一部をなす書き込み動作用
のライトレジスタが、複数のラッチ回路のラッチ制御信
号（図３５の信号ＷＲＴＬＡＴ）を内部クロック信号に
同期して転送することにより、前記内部クロック信号に
同期して前記ライトレジスタに入力されたシリアル・ラ
イトデータが、所定の順序で前記複数のラッチ回路に取
り込まれ、パラレル・ライトデータとして出力するよう
に構成され、前記複数のブロックにおける書き込み用の
データの転送モードは、前記シフトレジスタ部の前記周
辺回路部に近いブロックに入力されたラッチ制御信号
が、前記周辺回路部から遠いブロックに向かって転送さ
れることにより、前記シフトレジスタ部の前記周辺回路
部に近いブロックに入力されたシリアル・ライトデータ
が、前記周辺回路部に近いブロックのラッチ回路から遠
いブロックのラッチ回路に順に取り込まれるようにした
ことを特徴とする。

【００６０】通常シフトレジスタを用いてシリアル・パ
ラレル変換を行う場合に、入力されたシリアル・データ
は順次先送りされて、入力部から遠いブロックから近い
ブロックに向けて順に取り込まれるが、前記ライトレジ
スタに入力されたシリアル・ライトデータは、入力部に
近いブロックから遠いブロックのラッチ回路に向けて、
通常と逆の順序に取り込まれる。

【００６１】この機能を利用して、書き込み動作におい
てライトレジスタへのシリアル・ライトデータの入力
を、周辺回路部の最近傍におけるライトレジスタのブロ
ックに対して行い、同時に読み出し動作において、メモ
リ・コア部から読みだされたパアラレル・リードデータ
を、リード・レジスタで転送してシリアル・リードデー
タとし、周辺回路部の最近傍におけるライトレジスタの
ブロックから出力することによりデータ線及び信号線を
短縮することができる。

【００６２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。以下の説明において、ＤＱ
バッファ及びフューズ回路を含むメモリ・コア部を単に
コアと呼び、入出力ピンに接続されるパッド含むＩ／Ｏ
回路、ＤＬＬ回路、コントロールロジック回路の３つの
回路を周辺回路部と呼ぶことにする。

【００６３】本発明の第１の実施の形態に係る高周波ク
ロック同期型メモリの主要回路のレイアウトを図１に示
す。以下図１のレイアウトにおいて左右方向をＸ方向又
は単にＸ、上下方向をＹ方向又は単にＹと呼ぶことにす
る。

【００６４】従来のレイアウトでは、図３３（ａ）に示
すように、Ｘ方向に長い周辺回路部をＹの中央に配置
し、これに隣接してコア及びシフトレジスタがＹ方向に
２分割されるように配置されていたが、第１の実施の形
態ではこれを４分割することに特徴がある。

【００６５】図１に示すように、第１の実施の形態のレ
イアウトでは、長手方向がＸに平行な周辺回路部５がチ
ップのＹ方向の中央部に配置され、前記周辺回路部５の
長手方向の中心線がチップ上下の対称軸となる。また、
第１の実施の形態のレイアウトでは、このほか、チップ
のＸ方向の中央に位置しＹに平行な直線からなるチップ
左右の対称軸を備える。

【００６６】第１の実施の形態では、パッド６ａを含む
シフトレジスタ部２、ＤＱバッファ３及びフューズ回路
４の長手方向がＹに平行で、チップのＸ方向の中央に位
置しＹに平行な直線を対称軸として左右対称に配置され
る。

【００６７】すなわち、前記シフトレジスタ２とＤＱバ
ッファ３とフューズ回路４、及びこのＤＱバッファ３と
フューズ回路４とを含むコア１が、チップの上下左右の
対称軸により４分割され、従ってシフトレジスタ２とＤ
Ｑバッファ３とフューズ回路４の長手方向が、周辺回路
部５の長手方向と直交するように配置される。

【００６８】このように４分割されたシフトレジスタ２
は、ＤＱバッファ３とフューズ回路４とを含めて４分割
されたコア１の対応する領域にそれぞれ接続される。従
ってコア１とシフトレジスタ２との間の書き込み・読み
出しデータの流れは、従来と異なり、図１に矢示すよう
にＸ方向に行われる。

【００６９】図３３（ａ）に示す従来のレイアウトで
は、長手方向がＸに平行で、チップの左右両端に達する
長大なシフトレジスタを、Ｙの中央部に上下対称となる
ように２段に配置する。このようにすれば、シフトレジ
スタへの入出力データ線、信号線のＹ方向の配線長が等
しくなり、書き込み・読み出し動作マージンが確保され
るが、一方、レイアウト上の制約が大きくなり、結果的
にチップ面積が増加するという問題があった。

【００７０】図３４に示すように、シフトレジスタ部１
０２をｌ段にして、上下のメモリコア部で共用すれば、
２段の場合に比較してチップ面積は削減されるが、シフ
トレジスタへの入出力データ線、信号線の上下の配線長
が異なるため、配線長が長いコアの書き込み・読み出し
動作マージンが小さくなるという欠点があった。

【００７１】また、高周波クロック同期型メモリの書き
込み・読み出しの際、シフトレジスタはパラレル・シリ
アル又はシリアル・パラレル変換回路として用いられる
が、ＦＦを直列に接続したシフトレジスタの接続段数が
大きくなれば、シリアル・シフトの動作時間が長くなる
ため、書き込み・読み出し速度が低下するという欠点が
あった。

【００７２】図１に示す第１の実施の形態の高周波クロ
ック同期型メモリのレイアウトでは、図３３（ａ）に比
べてシフトレジスタ部２の長さが１／２となり、かつ、
コア１との間の入出力データ線、信号線の左右の対称性
が確保されるので、従来に比べて書き込み・読み出し速
度が向上すると同時に、書き込み・読み出し動作マージ
ンを向上することができる。

【００７３】また、図１に示すように、周辺回路部５の
長手方向とシフトレジスタ部２の長手方向とが直交する
レイアウトでは、長大なシフトレジスタ部をＹ方向の中
央部に上下２段に配置する場合に比べて、レイアウト上
の制約が緩和され、チップ面積の削減を図ることができ
る。

【００７４】次に図２を用いて、第２の実施の形態の高
周波クロック同期型メモリのレイアウトについて説明す
る。第２の実施の形態では、長手方向がＸに平行な周辺
回路部５がチップのＹ方向の中央部に配置され、周辺回
路部５の長手方向の中心線がチップ上下の対称軸とな
り、またチップのＸ方向の中央部に位置し、Ｙに平行な
直線がチップの左右の対称軸となることは第１の実施の
形態と同様である。

【００７５】第２の実施の形態では、シフトレジスタ部
２、及びコア１に含まれるＤＱバッファ３とフューズ回
路４とが、チップのＸ方向の両端部に位置することが第
１の実施の形態と異なっている。図２のレイアウトを用
いれば、第１の実施の形態と同様な理由で同じ利点が得
られることはいうまでもない。

【００７６】次に図３を用いて、第３の実施の形態の高
周波クロック同期型メモリのレイアウトについて説明す
る。第３の実施の形態では、長手方向がＸに平行な周辺
回路部５がチップのＹ方向の中央部に配置され、周辺回
路部５の長手方向の中心線がチップ上下の対称軸とな
り、また、チップのＸ方向の中央部に位置しＹに平行な
直線がチップの左右の対称軸となることは、第１の実施
の形態と同様である。

【００７７】第３の実施の形態では、図１において左右
の対称軸により縦に２分割されていたシフトレジスタ部
２が、左右のコア１に共通な対称軸上の１個のシフトレ
ジスタ部２に変化したことが第１の実施の形態と異な
る。第３の実施の形態では、このような共通のシフトレ
ジスタ部２が周辺回路部５の上下に配置される。

【００７８】図３４に示す従来のレイアウトでは、周辺
回路部５の片側のみに１個のシフトレジスタ部２が配置
されているので、シフトレジスタ部２と上下のコア１と
の間でレイアウトの対称性が保たれないが、第３の実施
の形態では、周辺回路部５と関係なく左右の対称軸上に
シフトレジスタ部２を配置することができる。

【００７９】このためコア１との間の入出力データ線、
信号線の左右の対称性が維持され、書き込み・読み出し
動作マージンを確保することができる。このようにすれ
ば、第１の実施の形態に比べて、シフトレジスタ部２の
専有面積が１／２に削減されるので、チップサイズの削
減に寄与することができる。

【００８０】次に図４を用いて、第４の実施の形態の高
周波クロック同期型メモリのレイアウトについて説明す
る。第４の実施の形態では、長手方向がＸに平行な周辺
回路部５がチップのＹ方向の中央部に配置され、周辺回
路部５の長手方向の中心線がチップ上下の対称軸となる
が、チップ左右の対称軸が存在しないことが前記第３の
実施の形態と異なる。

【００８１】すなわち、第４の実施の形態では、シフト
レジスタ部２が左右のコア１で共用されるばかりでな
く、ＤＱバッファ３も左右のコア１で共用される点が第
３の実施の形態と異なる。

【００８２】ＤＱバッファ３はシフトレジスタ２に比べ
て構成が簡単であり幅も狭いので、チップ左右の対称性
が失われても、図４に矢示したコア１との間の入出力デ
ータ線、信号線の左右の対称性は略維持されるので、書
き込み・読み出し動作マージンを確保することができ
る。また、第３の実施の形態に比べてＤＱバッファ３が
１／２に削減されるので、チップサイズをさらに削減す
ることができる。

【００８３】次に図５を用いて、第５の実施の形態の高
周波クロック同期型メモリのレイアウトについて説明す
る。第５の実施の形態ではシフトレジスタ２及びＤＱバ
ッファ３が左右のコアで共用されるばかりでなく、フュ
ーズ回路４も左右のコアで共用されることが第４の実施
の形態と異なる。

【００８４】フューズ回路４の幅はシフトレジスタ２の
幅に比べて小さいので、チップ左右の対称性が失われて
も、図５に矢示したコア１との間の入出力データ線、信
号線の左右の対称性は略維持され、書き込み・読み出し
動作マージンを確保することができる。このようにすれ
ば、第４の実施の形態に比べてフューズ回路４が１／２
に削減されるのでチップサイズがさらに削減されること
はいうまでもない。

【００８５】次に図６を用いて、第６の実施の形態の高
周波クロック同期型メモリのレイアウトについて説明す
る。第６の実施の形態は第５の実施の形態の変形例であ
り、図５のコア１をそれぞれ縦に２分割して、図６のよ
うに計８個のコア１とすることに特徴がある。

【００８６】第６の実施の形態のレイアウトにおいて、
長手方向がＸに平行な周辺回路部５がチップのＹ方向の
中央部に配置され、周辺回路部５の長手方向の中心線が
チップ上下の対称軸となる。また、チップのＸ方向の中
央部におけるＹに平行な直線がチップ左右の対称軸とな
ることは、前記第１乃至第３の実施の形態と同様であ
る。また、上下左右のコア１をそれぞれ縦に２分割する
シフトレジスタ２とＤＱバッファ３とフューズ回路４の
構成は、第５の実施の形態と同様である。

【００８７】このようにすれば、フューズ回路４の幅が
シフトレジスタ部２の幅に比べて小さいので、図６に矢
示したコア１との間の入出力データ線、信号線の左右の
対称性が略維持され、書き込み・読み出し動作マージン
を確保することができる。また、入出力データ線、信号
線の長さが短くなるので、第５の実施の形態に比べて書
き込み・読み出し速度が向上する利点がある。

【００８８】また、図５の共有化されたシフトレジスタ
２、ＤＱバッファ３、フューズ回路４を、図６に示すよ
うに、それぞれ２系統に分割すれば、コア１の分割に際
してビット容量が増加し、単位の大きさに制限がある場
合に、チップサイズの増加を最小限に抑制することがで
き同時にコア１とシフトレジスタ部２との間の対称性も
略確保することができる。

【００８９】以上、主としてコア１とシフトレジスタ部
２との間をつなぐデータ線、信号線の配置に着目し、書
き込み・読み出し動作マージンと高速性を中心にレイア
ウト上の利点を説明したが、次に高周波クロック同期型
メモリにおける入出力データの流れと、シフトレジスタ
部２から周辺回路部５を通ってＩ／Ｏ回路６に至る入出
力データ線、信号線の配線長に着目し、さらに高速動作
を実現する手段について説明する。

【００９０】ここでは、このような高速動作の実現手段
についてのべる前に、高周波クロック同期型メモリにお
ける入出力データの流れについて詳細に説明する。図
７、図８に、Ｉ／Ｏ回路とコア１との間で、書き込み・
読み出し動作に応じて内部信号のデータ変換を行うシフ
トレジスタ部２の構成が示されている。ここでデータ変
換とは、先にのべたように、書き込み動作におけるシリ
アル・パラレル変換、読み出し動作におけるパラレル・
シリアル変換のことである。

【００９１】図７（ａ）のシフトレジスタ部２を構成す
る各シフトレジスタ２ａは、（Ｉ／Ｏ）０、（Ｉ／Ｏ）
１、…、（Ｉ／Ｏ）７と表示されているように、Ｉ／Ｏ
ごとのブロックにまとめられ、制御クロックに同期し
て、ブロック単位で内部信号のデータ変換を行う。図７
（ｂ）に各シフトレジスタ２ａの回路構成が示されてい
る。

【００９２】すなわち、Ｉ／Ｏごとにまとめられた前記
シフトレジスタ２ａは、内部シリアル・ライトデータＷ
ｒｉｔｅ０、Ｗｒｉｔｅ１、…、Ｗｒｉｔｅ７を、パラ
レル・ライトデータＷＤ０＜０：７＞、ＷＤ１＜０：７
＞、…、ＷＤ７＜０：７＞に変換するライトレジスタ７
と、コア１から読み出された内部パラレル・リードデー
タＲＤ０＜Ｏ：７＞、ＲＤ１（０：７＞、…、ＲＤ７＜
Ｏ：７＞を、シリアル・リードデータＲｅａｄ０、Ｒｅ
ａｄ１、…、Ｒｅａｄ７に変換するリードレジスタ８と
で構成される。

【００９３】図７（ｂ）に示すように、ライトレジスタ
７とリードレジスタ８は、各８段のＦＦ（フリップ・フ
ロップ）回路９で構成される。ライトレジスタ７では、
内部ライトデータ制御クロックに同期して、８ビット単
位のシリアル・ライトデータＷｒｉｔｅがＦＦに送ら
れ、各ＦＦの出力段から８ビットのパラレル・ライトデ
ータＷＤ＜０＞、ＷＤ１＜１＞、…、ＷＤ＜７＞が出力
される。また、リードレジスタ８では、８ビットの内部
読み出しパラレル・リードデータＲＤ＜０＞、ＲＤ＜１
＞、…ＲＤ＜７＞が各ＦＦに入力され、内部リードデー
タ制御クロックに同期して、リードレジスタ８の出力部
から、８ビットのシリアル・リードデータＲｅａｄが出
力される。

【００９４】ここで、シフトレジスタを構成するＦＦ回
路の個数は、そのシステムによりシフトレジスタが何ビ
ットのパラレル・データをシリアル・データに変換する
か、又はシリアル・データを何ビットのパラレル・デー
タに変化するかにより異なる。

【００９５】データの転送効率を上げるために、ライト
レジスタ７とリードレジスタ８は内部クロックの立ち上
がりエッジ（奇数データ用）及び立ち下がりエッジ（偶
数データ用）の両エッジを用いるタイプか、クロックの
片側エッジのみを用いるタイプかのいずれかを使用す
る。

【００９６】奇数データ（ｏｄｄ）に対して内部クロッ
クの立ち上がりエッジを用い、偶数データ（ｅｖｅｎ）
に対して内部クロックの立ち下がりエッジを用いるシフ
トレジスタの１例を図８に示す。

【００９７】図８（ａ）に、各８ビットのシフトレジス
タ２ａからなるシフトレジスタ部２が示されている。８
ビットのシリアル・ライトデータは、各４ビットの偶数
番、奇数番のシリアル・ライトデータｅＷｒｉｔｅ０、
ｏＷｒｉｔｅ０、ｅＷｒｉｔｅ１、ｏＷｒｉｔｅ１、
…、ｅＷｒｉｔｅ７、ｏＷｒｉｔｅ７に分けられ、これ
を８ビットのパラレル・ライトデータＷＤ０＜０：７
＞、ＷＤ１＜０：７＞、…、ＷＤ７＜０：７＞に変換し
て出力する。

【００９８】また８ビットのパラレル・リードデータＲ
Ｄ０＜０：７＞、ＲＤ１＜０：７＞、…、ＲＤ７＜０：
７＞は、各４ビットの偶数番、奇数番のシリアル・リー
ドデータｅＲｅａｄ０、ｏＲｅａｄ０、ｅＲｅａｄ１、
ｏＲｅａｄ１、…、ｅＲｅａｄ７、ｏＲｅａｄ７に変換
して出力される。

【００９９】図８（ｂ）に示すように、ライトレジスタ
７とリードレジスタ８は、それぞれ奇数データ、偶数デ
ータに対応して、各４段のＦＦ回路９及び１０からなる
２系列のシフトレジスタで構成される。ここでＦＦ回路
９は内部制御クロックの立上がりエッジでデータを出力
し、ＦＦ回路１０は内部制御クロックの立下がりエッジ
でデータを出力する。

【０１００】ライトレジスタ７では、ライトデータ制御
クロックに同期して、各４ビットの内部シリアル・ライ
トデータｅＷｒｉｔｅ、ｏＷｒｉｔｅがそれぞれｅｖｅ
ｎ側、ｏｄｄ側のシフトレジスタに入力され、各ＦＦ回
路９の出力段から４ビットの奇数番のパラレル・ライト
データＷＤ＜１＞、ＷＤ＜３＞、ＷＤ＜５＞、ＷＤ＜７
＞が出力され、各ＦＦ回路１０の出力段から４ビットの
偶数番のパラレル・ライトデータＷＤ＜０＞、ＷＤ＜２
＞、ＷＤ＜４＞、ＷＤ＜６＞が出力される。

【０１０１】また、リードレジスタ８では、４ビットの
奇数番の内部パラレル・リードデータＲＤ＜１＞、ＲＤ
＜３＞、ＲＤ＜５＞、ＲＤ＜７＞がｏｄｄ側の各ＦＦ回
路９に入力され、また４ビットの偶数番の内部パラレル
・リードデータＲＤ＜０＞、ＲＤ＜２＞、ＲＤ＜４＞、
ＲＤ＜６＞がｅｖｅｎ側の各ＦＦ回路１０に入力され、
リードデータ制御クロックに同期して、リードレジスタ
８のｏｄｄ側及びｅｖｅｎ側の出力部から８ビットのシ
リアル・リードデータｏＲｅａｄ、ｅＲｅａｄがそれぞ
れ出力される。

【０１０２】次に図９乃至図１２を用いて、ライトレジ
スタ７及びリードレジスタ８の回路構成と動作について
具体的に説明する。図９に４ビットのシリアル・パラレ
ルデータ変換を行うライトレジスタ７の回路構成を示
す。

【０１０３】ライトレジスタ７は、ＦＦ１からＦＦ４ま
での４個のＦＦ回路１１と、ラッチ１からラッチ４まで
の４個のラッチ回路１２から構成される。ＦＦ回路１１
は、内部ライトデータ制御クロックｒｃｌｋの立ち下が
りエッジで入力されたシリアル・ライトデータＷＲＩＴ
Ｅを取り込み、立ち上がりでそのデータを出力するＤ型
ＦＦ回路である。

【０１０４】これら４個のＦＦ回路１１は直列接続さ
れ、その出力Ｆ１、Ｆ２、Ｆ３、Ｆ４が４個のラッチ回
路１２に入力される。ラッチ回路１２は、先に図２６で
説明したコントロールロジック１１２から出力される制
御信号ＷＲＴＯＰＥＮの立ち下がりで入力データをラッ
チし、立ち上がりでラッチしたデータを出力する。この
４個のラッチ回路１２の出力が、パラレル・ライトデー
タＷＤ＜０＞、ＷＤ＜１＞、ＷＤ＜２＞、ＷＤ＜３＞と
なる。

【０１０５】図９（ｂ）にＦＦ回路１１の回路構成を示
す。ライトデータ制御クロックｒｃｌｋは、インバータ
Ｉ５、Ｉ６によりクロックＣＬＫとその反転クロックＣ
ＬＫｂに変換される。

【０１０６】ＦＦ回路１１の入力データＤは、ｐ型トラ
ンジスタＱ１、ｎ型トランジスタＱ２からなる転送ゲー
トとＣＬＫ及びＣＬＫｂにより、ｒｃｌｋが“Ｌ”（以
下低レベルを“Ｌ”、高レベルを“Ｈ”とする）の時イ
ンバータＩ１、Ｉ２からなる初段のＦＦに取り込まれ、
ｒｃｌｋが“Ｈ”に反転した時、入力データＤは、ｐ型
トランジスタＱ３、ｎ型トランジスタＱ４からなる転送
ゲートとＣＬＫ及びＣＬＫｂにより、インバータＩ３、
Ｉ４からなる次段のＦＦに送られ出力Ｑとして取り出さ
れる。

【０１０７】図９（ｃ）にラッチ回路１２の回路構成を
示す。制御信号ＷＲＴＯＰＥＮはインバータＩ１０、Ｉ
１１により信号ＥＮとその反転信号ＥＮｂに変換され
る。ラッチ回路１２の入力データＤは、制御信号ＷＲＴ
ＯＰＥＮが“Ｈ”の時ｐ型トランジスタＱ５、ｎ型トラ
ンジスタＱ６からなる転送ゲートとＥＮ及びＥＮｂによ
り、インバータＩ７、Ｉ８からなるラッチに送られ、イ
ンバータＩ９を介して出力Ｑが取り出される。

【０１０８】次に図１０に示すタイミング波形を用い
て、４ビットのシリアル・パラレルデータ変換を行うラ
イトレジスタ７の動作を説明する。０から３まで番号を
付された４ビットの内部シリアル・データＷＲＩＴＥ
は、時刻Ｔ０におけるｒｃｌｋの立ち下がりエッジで、
１ビット目のデータ０がＦＦ１に取り込まれ、時刻Ｔ１
におけるｒｃｌｋの立ち上がりエッジで、データ０がＦ
ｌとしてＦＦ１から出力される。

【０１０９】次の時刻Ｔ２におけるｒｃｌｋの立ち下が
りエッジで、ＦＦ１から出力された信号Ｆ１はＦＦ２に
取り込まれ、同時にＦＦ１にはＷＲＩＴＥ信号の２ビッ
ト目のデータ１が取り込まれる。時刻Ｔ３におけるｒｃ
ｌｋの立ち上がりエッジで、データ１がＦｌとしてＦＦ
１から出力され、データ０がＦ２としてＦＦ２から出力
される。

【０１１０】このようにｒｃｌｋの立ち下がりエッジで
データを取り込み、立ち上がりエッジで次のＦＦへ順に
データを出力すれば、時刻Ｔ０で最初のデータを取り込
んでから４サイクル目の時刻Ｔ７のｒｃｌｋの立ち上が
りエッジで、４個のＦＦの出力Ｆ１〜Ｆ４に４ビットの
データがそれぞれ出力される。

【０１１１】このとき、ラッチ１乃至ラッチ４の転送ゲ
ートの信号ＷＲＴＯＰＥＮを立ち上げれば、４ビットの
内部シリアル・データＷＲＩＴＥは、ＷＤ＜０：３＞の
パラレル・データに変換される。

【０１１２】ライトレジスタ７の構成が、内部クロック
ｒｃｌｋの立ち上がり、立ち下がりの両エッジを用いる
タイプの場合には、ＦＦがｒｃｌｋの立ち上がりでデー
タを取り込み、立ち下がりでデータを出力する構成にな
ったシフトレジスタを追加すればよい。

【０１１３】図９に示すライトレジスタの変形例とし
て、図３５の回路構成を備えるライトレジスタについて
説明する。図３５に示すライトレジスタは、ＦＦ１から
ＦＦ３までの３個のＦＦ回路１１と、ラッチ１からラッ
チ７までの７個のラッチ回路１２から構成される。

【０１１４】図９に示すライトレジスタでは、ＦＦ回路
１１は内部ライトデータ制御クロックｒｃｌｋによりラ
イトデータを転送したが、図３５に示す回路では、ライ
トデータではなくＦＦ２、ＦＦ３を用いてラッチ制御信
号ＷＲＴＬＡＴを、内部ライトデータ制御クロックｒｃ
ｌｋで転送することにより、ライトデータのシリアル・
パラレル変換を実現する。

【０１１５】図３６に示すタイミング波形を用いて、図
３５のライトレジスタの動作を説明する。０〜３と番号
付けしたシリアル・ライトデータＷＲＩＴＥを、ｒｃｌ
ｋに同期してＦＦ１（図３５）に入力し、１サイクル遅
れで０〜３と番号付けした出力信号Ｆ４を発生させ、順
次ラッチ４乃至ラッチ７に入力する。

【０１１６】一方、ラッチ制御信号ＷＲＴＬＡＴがｒｃ
ｌｋに同期してＦＦ２、ＦＦ３に転送され、それぞれラ
ッチ５乃至ラッチ７のラッチの制御信号端子にＷＲＴＬ
ＡＴ、Ｌ１、Ｌ２として入力される。これらのラッチ制
御信号を受けてラッチ５乃至ラッチ７の出力部Ｆ１、Ｆ
２、Ｆ３には、０〜２と番号付けしたライトデータＷＲ
ＩＴＥが出力し、またラッチ４の入力部には、先にＦＦ
１から入力したシリアル・ライトデータＷＲＩＴＥの最
後のデータ３がＦ４として出力している。

【０１１７】この状態で制御信号ＷＲＴＯＰＥＮを加え
れば、ラッチ１乃至ラッチ４からパラレル・ライトデー
タＷＤ＜０＞乃至ＷＤ＜３＞が出力され、ライトデータ
のシリアル・パラレル変換を実現することができる。

【０１１８】先に図９を用いて説明したライトレジスタ
の回路構成では、シリアル・ライトデータを内部ライト
データ制御クロックｒｃｌｋにより順次先送りするよう
にシフトレジスタを構成したが、図３５に示すライトレ
ジスタでは、シリアル・ライトデータをラッチに取り込
むタイミングを定めるラッチ制御信号ＷＲＴＬＡＴを、
ｒｃｌｋに同期してＦＦ回路で転送することにより、必
要なサイクル時に必要な順序でシリアル・ライトデータ
をラッチ回路に取り込むことができる。

【０１１９】すなわち、図９と図３５において、ラッチ
１乃至ラッチ４から出力されるパラレル・ライトデータ
ＷＤ＜０＞乃至ＷＤ＜３＞の出力の順序を比較すれば、
同一順序のシリアル・ライトデータの入力に対して、図
９においてラッチ１乃至ラッチ４から出力されるパラレ
ル・ライトデータは、ＷＤ＜３＞、ＷＤ＜２＞、ＷＤ＜
１＞、ＷＤ＜０＞と逆順であるのに対し、図３５におい
てラッチ１乃至ラッチ４から出力されるパラレル・ライ
トデータは、ＷＤ＜０＞、ＷＤ＜１＞、Ｄ＜２＞、ＷＤ
＜３＞と順方向に並び替えられることに特徴がある。図
９及び図３５のライトレジスタの応用については、後に
第１２の実施の形態で説明する。

【０１２０】次に、４ビットのパラレル・シリアルデー
タ変換を行うリードレジスタ８の回路構成の概要を図１
１（ａ）に示す。リードレジスタ８はライトレジスタ７
と異なり、直列接続された４個のＦＦ回路１３から構成
される。ただし、リードレジスタ８のＦＦ回路１３は、
ライトレジスタ７のＦＦ回路１１と回路構成が異なる。

【０１２１】ＦＦ回路１３は、内部リードデータ制御ク
ロックｔｃｌｋの立ち下がりエッジで入力データを取り
込み、立ち上がりエッジでデータを出力するＤ型ＦＦで
あるが、図２６のコントロールロジック１１２から出力
されるＲＤｉｎ信号の立ち上がりエッジによって、ＦＦ
回路１３の内部に４ビットの内部パラレル・データＲＤ
＜０＞からＲＤ＜３＞までを取り込むことができるよう
になっている。直列接続された４個のＦＦ回路１３の終
段から、４ビットの内部シリアル・リードデータＲｅａ
ｄが出力される。

【０１２２】リードレジスタ８の回路構成の詳細を図１
１（ｂ）に示す。ｔｃｌｋとＲＤｉｎが共に“Ｌ”なら
ば、ｔｃｌｋはインバータＩ１７を介して転送ゲートＱ
９、Ｑ１０をオフ、Ｑ１３、Ｑ１４をオン、またＲＤｉ
ｎはインバータＩ１２を介して転送ゲートＱ７、Ｑ８を
オフ、転送ゲートＱ１１、Ｑ１２をオンとする。

【０１２３】従って初段の状態Ａ（図１１（ａ）に示す
ように接地される）は転送ゲートＱ１１、Ｑ１２及びＱ
１３、Ｑ１４を介してインバータＩ１３、Ｉ１４からな
るＦＦの入力側のＡに転送されこれを“Ｌ”とする。

【０１２４】ＲＤｉｎの“Ｌ”を維持して、ｔｃｌｋを
“Ｈ”とすれば、転送ゲートＱ９、Ｑ１０がオン、転送
ゲートＱ１３、Ｑ１４をオフとなるので、ＦＦの入力側
の状態Ａは転送ゲートＱ９、Ｑ１０を介してインバータ
Ｉ１５、Ｉ１６からなるＦＦの出力側のＢに転送されこ
れを“Ｌ”とする。このようにして、ｔｃｌｋを用いて
データＲＤが入力されない場合の、リードレジスタ８を
構成するＦＦ１３の初段のから終段までの状態を定め
る。

【０１２５】その時点でＲＤｉｎを“Ｈ”とすれば、Ｒ
ＤｉｎはインバータＩ１２を介して転送ゲートＱ７、Ｑ
８をオン、転送ゲートＱ１１、Ｑ１２をオフとし、図１
１（ａ）に示すＲＤ＜０＞からＲＤ＜３＞までの内部パ
ラレル・リードデータが、図１１（ｂ）のＲＤからそれ
ぞれインバータＩ１３、Ｉ１４からなるＦＦに取り込ま
れる。

【０１２６】次にＲＤｉｎを“Ｌ”とし、ｔｃｌｋを用
いてリードレジスタ８に取り込まれたパラレル・リード
データをシリアル・リードデータＲＥＡＤとして転送
し、出力することができる。

【０１２７】図１２に示すタイミング波形を用いて、４
ビットのリードレジスタ８の動作をさらに具体的に説明
する。時刻Ｔ０においてコア１から内部パラレル・リー
ドデータＲＤ＜０：３＞が読み出される。コア１からパ
ラレル・リードデータが読み出された時、図２６のコン
トロールロジック１１２からＲＤｉｎ信号が出力され
る。このＲＤｉｎ信号の立ち上がりエッジで、パラレル
・リードデータＲＤ＜０：３＞は、それぞれＦＦ回路１
３の内部ノ一ドＡに取り込まれ、ＲＤｉｎ信号の立ち下
がりエッジで取り込まれデータはノ一ドＡにラッチされ
る。

【０１２８】時間Ｔ４におけるｔｃｌｋの立ち下がりエ
ッジで４段目のＦＦに取り込まれたパラレル・リードデ
ータＲＤ＜０＞が、まず内部シリアル・データＲｅａｄ
として出力される。この時、初段のＦＦに取り込まれた
ＲＤ＜３＞はＦＦ１として、２段目のＦＦに取り込まれ
たＲＤ＜２＞はＦＦ２として、３段目のＦＦに取り込ま
れたＲＤ＜２＞はＦＦ３として、各ＦＦ回路１３の出力
部に出力される。

【０１２９】時刻Ｔ５におけるｔｃｌｋの立ち上がりエ
ッジで、出力ＦＦ１、ＦＦ２、ＦＦ３はそれぞれ次段の
ＦＦ回路１３に取り込まれ、時間Ｔ６におけるｔｃｌｋ
の立ち下がりエッジで順に次のＦＦ回路１３へと転送さ
れる。つまり、時間Ｔ４における立ち下がりエッジでパ
ラレル・リードデータＲＤ＜０＞が最初の内部シリアル
・リードデータＲｅａｄとして出力されてから、４サイ
クル目の時刻Ｔ１０の立ち下がりエッジでパラレル・リ
ードデータＲＤ＜３＞が最後の内部シリアル・リードデ
ータＲｅａｄとして出力され、パラレル・シリアル変換
が終了する。

【０１３０】リードレジスタ８の構成が、内部クロック
ｔｃｌｋの立上がり、立下がりの両エッジを用いるタイ
プの場合には、ＦＦがｔｃｌｋの立ち上がりでデータを
取り込み、立ち下がりでデータを出力する構成になった
シフトレジスタを追加すればよい。

【０１３１】以上、高周波クロック同期型メモリの書き
込み・読み出し動作におけるメモリデータの流れを説明
したが、次の第７乃至第２２の実施の形態では、このメ
モリデータの流れに基づき、例えば図１のシフトレジス
タ部２から周辺回路部５を通ってＩ／Ｏ回路６に含まれ
るパッド６ａに至るシリアル・リード及びシリアル・ラ
イトデータ線の配線長、及び配線に含まれる直列抵抗に
着目して、さらに高速動作を実現する手段について説明
する。

【０１３２】図１３を用いて本発明の第７の実施の形態
について説明する。第７の実施の形態におけるシフトレ
ジスタ部２の構成とコア１及び周辺回路５に対する配置
を図１３に示す。

【０１３３】図１３（ａ）に示すように、第７の実施の
形態のライトレジスタ７は、４ビットの奇数のシリアル
・ライトデータｏＷｒｉｔｅを入力し、４ビットの奇数
のパラレル・ライトデータＷＤ＜１，３，５，７＞を出
力する奇数側のライトレジスタ１４と、４ビットの偶数
のシリアル・ライトデータｅＷｒｉｔｅを入力し、４ビ
ットの偶数のパラレル・ライトデータＷＤ＜０，２，
４，６＞を出力する偶数側のライトレジスタ１５から構
成される。

【０１３４】また、第７の実施の形態のリードレジスタ
８は、４ビットの奇数のパラレル・リードデータＲＤ＜
１，３，５，７＞を取り込み、４ビットの奇数のシリア
ル・リードデータｏＲｅａｄを出力する奇数側のリード
レジスタ１６と、４ビットの偶数のパラレル・リードデ
ータＲＤ＜０，２，４，６＞を取り込み、４ビットの偶
数のシリアル・リードデータｅＲｅａｄを出力する偶数
側のリードレジスタ１７から構成される。

【０１３５】前記ライトレジスタ７とリードレジスタ８
は、書き込み及び読み出し制御クロック、ｒｃｌｋ、ｔ
ｃｌｋの両エッジを用いて４サイクルのクロックで８ビ
ットのデータ転送を行う。

【０１３６】図１３（ｂ）に示すように、ライトレジス
タ７とリードレジスタ８からなるシフトレジスタ部２は
（Ｉ／Ｏ）０から（Ｉ／Ｏ）７までの８個のＩ／Ｏ回路
６に対応してＩ／Ｏ単位にまとめられ、８個のＩ／Ｏ単
位のブロックがＹ方向に積み重なる形で１組のシフトレ
ジスタ部２が構成される。

【０１３７】図１３（ｃ）のパターン・レイアウトに示
すように、このような８個のＩ／０回路５に対応する２
組のシフトレジスタ部２が、チップのＹ方向中央部の周
辺回路部５と直交するようにチップのＸ方向中央部に配
置される。すなわち、Ｘ方向の中央部に１６個のＩ／Ｏ
回路６に対応する２組のシフトレジスタ部２が配置され
る。

【０１３８】Ｉ／Ｏ回路６からは、偶数データｅＷｒｉ
ｔｅ及び奇数データｏＷｒｉｔｅ用の２本の内部シリア
ル・ライトデータ線が、Ｉ／Ｏごとに対応する８個のラ
イトレジスタ７にそれぞれ接続されるので、計１６本の
内部シリアル・ライトデータ線が周辺回路５を通り、Ｉ
／Ｏごとに異なる配線長で８個のライトレジスタ７に接
続される。

【０１３９】また、Ｉ／Ｏごとに対応する８個のリード
レジスタ８には、それぞれ偶数データｅＲｅａｄ及び奇
数データｏＲｅａｄ用の２本の内部シリアル・リードデ
ータ線が接続されるので、計１６本の内部シリアル・リ
ードデータ線がＩ／Ｏごとに異なる配線長で周辺回路部
５まで延び、周辺回路部５を通過してＩ／Ｏ回路６に接
続される。

【０１４０】Ｉ／Ｏごとに対応するライトレジスタ７及
びリードレジスタ８から周辺回路部５までの配線抵抗を
Ｒｓとすれば、周辺回路部５からもっとも離れたＩ／Ｏ
対応レジスタからの配線抵抗Ｒｓが最大となる。

【０１４１】しかし、この配線抵抗Ｒｓは、コア１とシ
フトレジスタ部２との間のライト／リード動作における
伝搬時間の対称性を損なわないので、動作マージンを維
持することができる。ただし、この場合は周辺回路５を
通過する時の配線長抵抗Ｒｐの他にＩ／Ｏ間で異なるＲ
ｓが加わることを考慮しなければならない。

【０１４２】次に図１４に基づき本発明の第８の実施の
形態について説明する。第７の実施の形態では、ライト
レジスタ７及びリードレジスタ８をＩ／Ｏごとに対応さ
せて構成したが、第８の実施の形態では図１４（ａ）に
示すように、内部制御クロックｒｃｌｋ又はｔｃｌｋの
両エッジで入力又は出力される＜０＞から＜７＞までの
各８ビットのシリアルデータを単位として、ライトレジ
スタ７及びリードレジスタ８をとりまとめる。

【０１４３】各８ビットのシリアル・データを単位とし
てまとめられたデータブロックが、周辺回路５に対して
データの小さい順に＜０＞、＜１＞、＜２＞、…、＜７
＞のように縦に積み重ねられ、一続きのライトレジスタ
７及びリードレジスタ８が構成される。

【０１４４】このように構成すれば、全Ｉ／Ｏの内部シ
リアル・ライトデータは、周辺回路部５からもっとも離
れたライトデータブロック＜６＞にｅＷｒｉｔｅ＜０：
７＞が、ライトデータブロック＜７＞にｏＷｒｉｔｅ＜
０：７＞が入力され、全Ｉ／Ｏの内部シリアル・リード
データが周辺回路部５にもっとも近いリードデータブロ
ック＜０＞からｅＲｅａｄ＜０：７＞が、リードデータ
ブロック＜１＞からｏＲｅａｄ＜０：７＞が出力され
る。

【０１４５】すなわち、図１４に矢示したように、ライ
トレジスタ７及びリードレジスタ８のデータ転送は、周
辺回路部５の方向に直線的に向かうように行われる。な
お、図１４の太い矢印は偶数データの転送状況を、細い
矢印は奇数データの転送状況を示している。（以下図１
７まで同様）。

【０１４６】リードレジスタ８をこのように構成すれ
ば、全Ｉ／Ｏに対する内部シリアル・リードデータは、
周辺回路部５に近いリードデータブロック＜０＞及び＜
１＞から出力されるので、第７の実施の形態に比べて、
周辺回路部５までの内部シリアル・リード線の配線長の
違いをなくすことができる。

【０１４７】従って、内部シリアル・リード線の配線長
に関しては、周辺回路部５を通ってＩ／Ｏ回路６に接続
される配線長と、その配線抵抗Ｒｐのみを考慮すれば良
いので、読み出し速度を向上することができる。

【０１４８】次に図１５に基づき、本発明の第９の実施
の形態について説明する。第９の実施の形態では、各８
ビットのシリアル・データを単位としてまとめられたデ
ータブロックが、周辺回路部５に対してデータの大きい
順に＜７＞、＜６＞、＜５＞、…、＜０＞のように縦に
積み重ねられ、一続きのライトレジスタ７及びリードレ
ジスタ８が構成される。

【０１４９】ライトレジスタ７をこのように構成すれ
ば、全Ｉ／Ｏの内部シリアル・ライトデータは、周辺回
路部５に最も近いライトデータブロック＜７＞にｏＷｒ
ｉｔｅ＜０：７＞が、ライトデータブロック＜６＞にｅ
Ｗｒｉｔｅ＜０：７＞が入力され、全Ｉ／Ｏの内部シリ
アル・リードデータは、周辺回路部５から最も遠いリー
ドデータブロック＜０＞からｅＲｅａｄ＜０：７＞が、
リードデータブロック＜１＞からｏＲｅａｄ＜０：７＞
が出力される。すなわち、図１５に矢示したように、シ
フトレジスタ２におけるデータ転送は、周辺回路部５か
ら直線的に離れる方向に行われる。

【０１５０】このようにライトレジスタ７を構成すれ
ば、全Ｉ／Ｏに対する内部シリアル・ライトデータが周
辺回路部５にもっとも近いライトデータブロック＜６
＞、＜７＞に入力されるので、第７の実施の形態に比べ
て、周辺回路部５までの内部シリアル・ライト線の配線
長の違いをなくすことができる。

【０１５１】従って、内部シリアル・ライト線の配線長
に関しては、Ｉ／Ｏ回路６から周辺回路部５を通って周
辺回路部５に最も近いライトデータブロック＜６＞、＜
７＞に接続されるまでの配線長と、その配線抵抗Ｒｐの
みを考慮すれば良いので、書き込み速度を向上すること
ができる。

【０１５２】次に図１６に基づき、本発明の第１０の実
施の形態について説明する。第１０の実施の形態では、
各８ビットのシリアルデータを単位としてまとめられた
データブロックは、図１６（ａ）に示すように、データ
転送の流れが周辺回路部５に対してループを描くように
縦方向に積み重ねられ、一続きのライトレジスタ７及び
リードレジスタ８が構成される。

【０１５３】図１６（ａ）の上部にデータ転送の流れ
が、周辺回路部５の方向に直線的に向かうように、デー
タブロックを＜Ｏ＞、＜１＞、＜２＞、…、＜７＞とデ
ータの小さい順に積み重ねたレジスタと、“ループ構成
で形成”として矢示されるように、レジスタを馬蹄形に
曲げることにより、周辺回路部５から離れる方向のデー
タの流れを周辺回路部５に向かう方向に引き戻す方法が
示されている。

【０１５４】このように、データの流れを引き戻す方法
は、レジスタを曲げなくても、図１６（ａ）のライトレ
ジスタ７及びリードレジスタ８に矢示したように、デー
タブロックの積み重ね方を変更すれば等価的に実現する
ことができる。

【０１５５】ライトレジスタ７及びリードレジスタ８を
このように構成すれば、全Ｉ／Ｏの内部シリアル・ライ
トデータｅＷｒｉｔｅ＜０：７＞とｏＷｒｉｔｅ＜０：
７＞を比較的周辺回路部５に近いライトデータブロック
＜６＞、＜７＞に入力し、全Ｉ／Ｏのシリアルリードデ
ータｅＲｅａｄ＜０：７＞とｏＲｅａｄ＜０：７＞を周
辺回路部５にもっとも近いリードデータブロック＜０
＞、＜１＞から出力することができる。

【０１５６】すなわち、第１０の実施の形態では、全Ｉ
／Ｏの内部シリアル・リードデータ線の周辺回路部５に
対する配線長を、その配線抵抗Ｒｓが無視できる程度に
最短にし、同時に全Ｉ／Ｏの内部シリアル・ライトデー
タ線の周辺回路部５に対する配線長を短くし、その配線
抵抗Ｒｓを大幅に小さくすることが可能になる。

【０１５７】次に図１７に基づき、本発明の第１１の実
施の形態について説明する。第１１の実施の形態は第１
０の実施の形態の変形例である。各８ビットのシリアル
データを単位としてまとめられたデータブロックは、図
１７（ａ）に示すように、データ転送の流れが周辺回路
部５に対して等価的にループを描くように縦方向に積み
重ねられ、一続きのライトレジスタ７及びリードレジス
タ８が構成される。

【０１５８】第１１の実施の形態では、全Ｉ／Ｏの内部
シリアル・ライトデータｅＷｒｉｔｅ＜０：７＞とｏＷ
ｒｉｔｅ＜０：７＞を周辺回路５にもっとも近いライト
データブロック＜６＞、＜７＞に入力し、全Ｉ／Ｏのシ
リアルリードデータｅＲｅａｄ＜０：７＞とｏＲｅａｄ
＜０：７＞を周辺回路５に比較的近いリードデータブロ
ック＜０＞、＜１＞から出力することが第１０の実施の
形態と異なる。

【０１５９】第１１の実施の形態では、全Ｉ／Ｏの内部
シリアル・ライトデータ線の周辺回路５に対する配線長
を、その配線抵抗Ｒｓが無視できる程度に最短にし、同
時に全Ｉ／Ｏの内部シリアル・リードデータ線の周辺回
路部５に対する配線長を短くし、その配線抵抗Ｒｓを大
幅に小さくすることが可能になる。

【０１６０】次に図１８に基づき、本発明の第１２の実
施の形態について説明する。第１２の実施の形態では、
第８の実施の形態と同様、シフトレジスタ部２をシリア
ル・データを単位としてまとめられたデータブロックで
構成するのであるが、このとき、図１８（ａ）に示すよ
うに、偶数データブロック＜０＞、＜２＞、＜４＞、＜
６＞のみを周辺回路部に対してデータの小さい順に縦方
向に４つ積み重ねた偶数側のシフトレジスタと、奇数デ
ータブロック＜１＞、＜３＞、＜５＞、＜７＞のみ（図
示せず）を周辺回路５に対してデータの小さい順に縦方
向に４つ積み重ねた奇数側のシフトレジスタとを、互い
に独立なものとして分離することに特徴がある。

【０１６１】このように偶数側と奇数側とが完全に分離
されたシフトレジスタ部２を、図１８（ｂ）に示すよう
に周辺回路部５の上下に配置すれば、偶数用の内部シリ
アルデータ線及び信号線と、奇数用の内部シリアルデー
タ線及び信号線とが完全に分離されるので、その間のデ
ータや信号の相互干渉を回避すると同時に、シフトレジ
スタ部２の全Ｉ／Ｏに対するデータ線、信号線の伝播時
間の対称性を確保することができる。

【０１６２】また、内部シリアル・リードデータに関し
ては、全Ｉ／ＯのｅＲｅａｄＡ及びｅＲｅａｄＢ共に周
辺回路部２に対しての偶数データの場合には最近傍のブ
ロック＜０＞から、奇数データの場合には最近傍のブロ
ック＜１＞から、出力されるので周辺回路部５までの配
線抵抗Ｒｓが問題なることはない。

【０１６３】次に図３７を用いて第１２の実施の形態の
変形例について説明する。図３７において偶数データブ
ロック＜０＞、＜２＞、＜４＞、＜６＞のみを周辺回路
部に対してデータの小さい順に縦方向に４つ積み重ねた
偶数側のシフトレジスタと、奇数データブロック＜１
＞、＜３＞、＜５＞、＜７＞のみ（図示せず）を周辺回
路５に対してデータの小さい順に縦方向に４つ積み重ね
た奇数側のシフトレジスタとを、互いに独立なものとし
て分離することは、図１８に示す第１２の実施の形態と
同様である。

【０１６４】しかし、図１８に示す第１２の実施の形態
では図９で説明したライトレジスタを用いるのに対し
て、図３７に示す第１２の実施の形態の変形例ではライ
トレジスタ７として図３５で説明したライトレジスタを
用いることに特徴がある。

【０１６５】先に説明したように、同一順序のシリアル
・ライトデータの入力に対して、図９のライトレジスタ
のラッチからのパラレルライト出力と、図３５のライト
レジスタのラッチからのパラレルライト出力とは逆順に
配列されるので、図３７に示すように、ライトデータを
周辺回路部５の最近傍のブロック＜０＞から入力し、さ
らにラッチ制御信号ＷＲＴＬＡＴをＦＦ回路で矢示した
ように転送すれば、図１８と同様にブロック＜６＞から
ブロック＜０＞に向かうライトデータの流れ（図示せ
ず）が得られる。

【０１６６】奇数ブロックについても同様であるから、
このようにすれば、内部シリアル・リードデータのみな
らず、全Ｉ／ＯのｅＷｒｉｔｅ、ｏＷｒｉｔｅ及びｅＲ
ｅａｄ、ｏＲｅａｄを、共に周辺回路５にもっとも近い
ライトデータブロック＜０＞、＜１＞に入出力すること
ができるので、内部シリアル・リード線及び内部シリア
ル・ライト線の配線抵抗Ｒｓを全て除去することができ
る。

【０１６７】次に図１９に基づき、本発明の第１３の実
施の形態について説明する。第１３の実施の形態では、
第１２の実施の形態と同様、シフトレジスタ部２をシリ
アル・データ単位のデータブロックでまとめるのである
が、このとき、図１９（ａ）に示すように、偶数データ
ブロック＜６＞、＜４＞、＜２＞、＜０＞のみを周辺回
路部に対してデータの大きい順に縦方向に４つ積み重ね
た偶数側のシフトレジスタと、また奇数データブロック
＜７＞、＜５＞、＜３＞、＜１＞のみ（図示せず）を周
辺回路５に対してデータの大きい順に縦方向に４つ積み
重ねた奇数側のシフトレジスタとを、互いに独立なもの
とすることに特徴がある。

【０１６８】このように偶数側と奇数側とが完全に分離
されたシフトレジスタ２を、図１９（ｂ）に示すように
周辺回路５の上下に配置すれば、偶数用の内部シリアル
データ線及び信号線と、奇数用の内部シリアルデータ線
及び信号線とが完全に分離されるので、第１２の実施の
形態と同様、データ及び信号の相互干渉を防止し、かつ
シフトレジスタ２の全Ｉ／Ｏに対するデータ線、信号線
の伝播時間の対称性を確保することができる。

【０１６９】また、内部シリアル・ライト信号に関して
は、全Ｉ／ＯのｅＷｒｉｔｅＡ及びｅＷｒｉｔｅＢデー
タ共に、周辺回路部５に対して偶数データの場合には最
近傍のブロック＜６＞に、奇数データの場合（図示せ
ず）にはブロック＜７＞に入力されるので、周辺回路部
５からの配線抵抗Ｒｓが問題なることはない。

【０１７０】次に図２０に基づき、本発明の第１４の実
施の形態について説明する。第１４の実施の形態では、
図２０（ａ）に示すように、周辺回路部５に対する偶数
ブロックの積み重ね方をデータ転送がループ状になるよ
うにして、偶数側と奇数側（図示せず）のシフトレジス
タを互いに独立に形成する。

【０１７１】偶数データブロックを周辺回路部５に対し
て＜０＞、＜６＞、＜２＞、＜４＞の順に、また奇数デ
ータブロック（図示せず）を周辺回路部５に対して＜１
＞、＜７＞、＜３＞、＜５＞の順に積み重ねれば、ライ
トレジスタ７及びリードレジスタ８において、図２０に
矢示したようなループ状のデータ転送を実現することが
できる。

【０１７２】このようにすれば、偶数用と奇数用のシリ
アル線を完全に分離したことで、データ及び信号の相互
干渉を防止し、シフトレジスタ部の全Ｉ／Ｏに対するデ
ータ線、信号線の伝播時間の対称性が確保できると同時
に、内部シリアルリード信号に関しては、全Ｉ／Ｏのｅ
ＲｅａｄＡ及びｅＲｅａｄＢ共に、周辺回路部２に対し
ての偶数データの場合には最近傍のブロック＜０＞か
ら、奇数データの場合には最近傍のブロック＜１＞か
ら、出力されるので周辺回路部５までの配線抵抗Ｒｓが
問題なることはない。

【０１７３】また、内部シリアルライト信号に関して
も、データがループ状に転送されるため、ｅＷｒｉｔｅ
Ａ及びｅＷｒｉｔｅＢ共に、周辺回路部５からの配線長
を大幅に縮小することが可能になる。

【０１７４】なお、先に第１２の実施の形態の変形例と
して、図３７で説明したライトレジスタの形成がレイア
ウト上可能な場合には、前記ループ状の転送を行わなく
ても、周辺回路部５からの配線長がさらに短縮されるこ
とはいうまでもない。

【０１７５】次に図２１に基づき本発明の第１５の実施
の形態について説明する。第１５の実施の形態は、第１
４の実施の形態の変形例である。図２１（ａ）に示すよ
うに、データ転送がループ状になるように、周辺回路部
５に対して偶数ブロックを積み重ね、偶数側と奇数側の
シフトレジスタを互いに独立に形成する。

【０１７６】偶数データブロックを周辺回路部５に対し
て＜６＞、＜０＞、＜４＞、＜２＞の順に、また奇数デ
ータブロック（図示せず）を周辺回路部５に対して＜７
＞、＜１＞、＜５＞、＜３＞の順に積み重ねれば、ライ
トレジスタ７及びリードレジスタ８において、図２１
（ａ）に矢示したようなループ状のデータ転送を実現す
ることができる。

【０１７７】このようにすれば、偶数用と奇数用のシリ
アル線を完全に分離したことで、データ及び信号の相互
干渉を防止し、シフトレジスタ部の全Ｉ／Ｏに対するデ
ータ線、信号線の伝播時間の対称性が確保できると同時
に、内部シリアル・ライト信号に関しては、全Ｉ／Ｏの
ｅＷｒｉｔｅＡ及びｅＷｒｉｔｅＢ共に、周辺回路部２
に対して偶数データの場合には最近傍のブロック＜６＞
から、奇数データの場合には（図示せず）最近傍のブロ
ック＜７＞から入力されるので、周辺回路部５までの配
線抵抗Ｒｓが問題なることはない。

【０１７８】また、内部シリアルリード信号に関して
も、データがループ状に転送されるため、ｅＲｅａｄＡ
及びｅＲｅａｄＢ共にブロック＜０＞から出力されるの
で、周辺回路部５からの配線長を大幅に縮小することが
できる。

【０１７９】次に図２２に基づき本発明の第１６の実施
の形態について説明する。第１６の実施の形態では、先
に図１３を用いて説明した第７の実施の形態におけるシ
フトレジスタ部２の構成と、高周波クロック同期型メモ
リのメモリコア部１のセル構成との関係についてのべ
る。

【０１８０】図２２において、Ｉ／Ｏ回路６を含む周辺
回路部５に直交するように上下に配置されたシフトレジ
スタ部２は、Ｉ／Ｏごとに８分割されている。周辺回路
部５の上下に配置されたメモリコア部１には、０から７
まで一連番号を付した各８ビットのＩ／Ｏ回路６に対応
して、上側左右のメモリ・コア部１に８ビット分の領域
がそれぞれ割り付けられ、同様に８から１５まで一連番
号を付した各８ビットのＩ／Ｏ回路６に対応して、下側
左右のメモリ・コア部１に８ビット分の領域がそれぞれ
割り付けられ、全体で１６ビット構成の高周波クロック
同期型メモリ回路を構成している。

【０１８１】このように、シフトレジスタ部２がＩ／Ｏ
ごとに８分割されると共に、メモリ・コア部１のセルア
レイには（Ｉ／Ｏ）０〜（Ｉ／Ｏ）７、及び（Ｉ／Ｏ）
８〜（Ｉ／Ｏ）１５までの各８ビット分の領域が割り付
けられる。

【０１８２】例えば、左上のメモリコア部１のセル（Ｉ
／Ｏ）０の領域から読み出されたＲＤ０＜０＞からＲＤ
０＜７＞までのパラレル・リードデータがシフトレジス
タ（Ｉ／Ｏ）０に取り込まれ、シフトレジスタ（Ｉ／
Ｏ）０でシリアル・リードデータｅＲｅａｄ０、ｏＲｅ
ａｄ０に変換され、０番のＩ／Ｏ回路６から外部に読み
だされる。

【０１８３】このように、各Ｉ／Ｏ回路６に対応してそ
れぞれメモリ・コア部１に割り付けられた各８ビット分
の領域から、Ｉ／Ｏごとにとりまとめたシフトレジスタ
を介してデータが外部に読みだされる。なお、書き込み
動作におけるデータの流れは、読み出し動作におけるデ
ータの流れを逆にすればよいので説明を省略する。

【０１８４】次に図２３に基づき、本発明の第１７の実
施の形態について説明する。第１７の実施の形態では、
先に図１４を用いて説明した第８の実施の形態における
シフトレジスタ部２の構成と、高周波クロック同期型メ
モリのメモリ・コア部１のセル構成との関係についての
べる。

【０１８５】先にのべたように、第８の実施の形態では
図１４（ａ）に矢示したように、周辺回路部５に対して
直交するように配置されたシフトレジスタ部２における
データの流れが、周辺回路部５の方向に向かうようにす
ることに特徴があった。

【０１８６】これに対応して図２３に示す第１７の実施
の形態では、メモリ・コア部１には、＜０＞から＜７＞
までのデータを構成する各ビットに対応して、８ビット
分の領域がそれぞれ割り付けられている。

【０１８７】シフトレジスタ部２は図２２と異なり、メ
モリ・コア部１の各８ビット分の領域からそれぞれ読み
だされたパラレル・リードデータが周辺回路５に向かっ
て、周辺回路５の近くまで転送されるように、Ｉ／Ｏに
対応して縦に８分割されている。

【０１８８】例えば、左上のメモリ・コア部１の各８ビ
ット分の領域から読み出されたパラレル・リードデータ
ＲＤ０＜０＞からＲＤ０＜７＞までを、シフトレジスタ
（Ｉ／Ｏ）０に入力し、周辺回路部５に直交するように
配置されたシフトレジスタ（Ｉ／Ｏ）０を用いて周辺回
路部５の近傍まで転送され、シリアルリードデータｅＲ
ｅａｄ０、ｏＲｅａｄ０が周辺回路部５に含まれる０番
のＩ／Ｏ回路６から外部に読みだされる。同様にして、
パラレルリードデータＲＤ１＜０＞〜ＲＤ１＜７＞以降
のデータが読み出される。

【０１８９】このように、各データに対応してそれぞれ
メモリ・コア部１に割り付けられた各８ビット分の領域
から、データごとにとりまとめたシフトレジスタを介し
てデータが外部に読みだされる。

【０１９０】次に図２４に基づき本発明の第１８の実施
の形態について説明する。第１８の実施の形態では、先
に図１６を用いて説明した第１０の実施の形態における
シフトレジスタ部２の構成と、高周波クロック同期型メ
モリのメモリコア部１のセル構成との関係についてのべ
る。

【０１９１】先にのべたように第１０の実施の形態で
は、図１６（ａ）に矢示したように、周辺回路部５に対
して直交するように配置されたシフトレジスタ部２にお
けるデータの流れが周辺回路部５に対して実効的にルー
プを描くように行われることに特徴があった。

【０１９２】これに対応して図２４に示す第１８の実施
の形態では、例えば、左上のメモリ・コア部１の各８ビ
ット分の領域から読み出されたパラレル・リードデータ
ＲＤ０＜０＞からＲＤ０＜５＞（途中のデータの配列は
図１６のシフトレジスタ部２に記載の通り）までを、シ
フトレジスタ（Ｉ／Ｏ）０に入力し、周辺回路部５に直
交するように配置されたシフトレジスタ（Ｉ／Ｏ）０を
用いて周辺回路部５の近傍まで転送し、シリアル・リー
ドデータｅＲｅａｄ０、ｏＲｅａｄ０が、周辺回路部５
に含まれる０番のＩ／Ｏ回路６から外部に読みだされ
る。

【０１９３】このように、メモリ・コア部１から読み出
されたパラレル・リードデータは、縦に８分割されたシ
フトレジスタで実効的にループを描くように転送され、
シリアル・リードデータとなって周辺回路部部５の近傍
まで送られ、Ｉ／Ｏ回路６から外部に読み出される。

【０１９４】次に図２５に基づき本発明の第１９の実施
の形態について説明する。第１９の実施の形態では、先
に図１８を用いて説明した第１２の実施の形態における
シフトレジスタ部２の構成と、高周波クロック同期型メ
モリのメモリ・コア部１のセル構成との関係についての
べる。

【０１９５】第１２の実施の形態では、図１８（ａ）に
示すように、周辺回路部５に対して直交するように配置
されたシフトレジスタ部２が、独立の偶数データブロッ
クと奇数データブロック（図示せず）とをそれぞれデー
タの小さい順に積み重ねた構造とすることに特徴があっ
た。

【０１９６】これに対応して、図２５に示す第１９の実
施の形態のシフトレジスタ部２は、偶数データ用と奇数
データ用とに完全に分離され、Ｉ／Ｏ回路６を含む周辺
回路部５の上側に偶数データ用、下側に奇数データ用の
（Ｉ／Ｏ）０から（Ｉ／Ｏ）１５までのシフトレジスタ
が周辺回路５の上下に配置される。データの流れについ
ては、第１７の実施の形態と同様であるから説明を省略
する。

【０１９７】また、第１９の実施の形態の変形例とし
て、先に図３７を用いて説明したシフトレジスタ部２の
構成と、高周波クロック同期型メモリのメモリ・コア部
１のセル構成との関係を図３８に示す。なお、本発明は
上記の実施の形態に限定されることはない。その他本発
明の要旨を逸脱しない範囲で、種々変形して実施するこ
とができる。

【０１９８】

【発明の効果】上述したように本発明の半導体記憶装置
によれば、チップの縦方向の中央部に、長手方向がチッ
プの横方向と平行な周辺回路部を配置し、その上下に横
に長い前記周辺回路部と直交するように縦に長いシフト
レジスタ部を配置し、メモリコア部とシフトレジスタ部
をセットとして左右対称となるように分割配置すること
により、チップ面積を増加することなく、メモリコア部
とシフトレジスタ部とを接続するデータ線、信号線の対
称性を維持し、書き込み、読み出し動作マージンの大き
い高周波クロック同期型メモリ回路からなる半導体記憶
装置を提供することができる。

【０１９９】また、シフトレジスタ部をデータごとにま
とめた複数のブロックに分割し、この複数のブロック
を、Ｉ／Ｏを含み横に長い周辺回路部に対して縦に積み
重ねることにより縦に長い一連のシフトレジスタ部を構
成し、この複数のブロックの積み重ね方をＩ／Ｏを含む
周辺回路部から前記シフトレジスタ部のシリアルデータ
入出力部までの配線長が最小となるように選択すれば、
書き込み、読み出し動作速度の高い高周波クロック同期
型メモリ回路からなる半導体記憶装置を提供することが
可能になる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る半導体記憶装置のレイ
アウトを示す図。

【図２】第２の実施の形態に係る半導体記憶装置のレイ
アウトを示す図。

【図３】第３の実施の形態に係る半導体記憶装置のレイ
アウトを示す図。

【図４】第４の実施の形態に係る半導体記憶装置のレイ
アウトを示す図。

【図５】第５の実施の形態に係る半導体記憶装置のレイ
アウトを示す図。

【図６】第６の実施の形態に係る半導体記憶装置のレイ
アウトを示す図。

【図７】シフトレジスタの構成を示す図。

【図８】他のシフトレジスタの構成を示す図。

【図９】ライトレジスタの回路構成を示す図。

【図１０】書き込み動作を示すタイミング波形図。

【図１１】リードレジスタの回路構成を示す図。

【図１２】読み出し動作を示すタイミング波形図。

【図１３】第７の実施の形態に係るシフトレジスタの構
成を示す図。

【図１４】第８の実施の形態に係るシフトレジスタの構
成を示す図。

【図１５】第９の実施の形態に係るシフトレジスタの構
成を示す図。

【図１６】第１０の実施の形態に係るシフトレジスタの
構成を示す図。

【図１７】第１１の実施の形態に係るシフトレジスタの
構成を示す図。

【図１８】第１２の実施の形態に係るシフトレジスタの
構成を示す図。

【図１９】第１３の実施の形態に係るシフトレジスタの
構成を示す図。

【図２０】第１４の実施の形態に係るシフトレジスタの
構成を示す図。

【図２１】第１５の実施の形態に係るシフトレジスタの
構成を示す図。

【図２２】第１６の実施の形態のメモリコアとＩ／Ｏの
関係を示す図。

【図２３】第１７の実施の形態のメモリコアとＩ／Ｏの
関係を示す図。

【図２４】第１８の実施の形態のメモリコアとＩ／Ｏの
関係を示す図。

【図２５】第１９の実施の形態のメモリコアとＩ／Ｏの
関係を示す図。

【図２６】従来の高周波クロック同期型メモリの回路構
成を示す図。

【図２７】従来の高周波クロック同期型メモリのシフト
レジスタの構成を示す図。

【図２８】従来のシフトレジスタの構成を示す図。

【図２９】従来の読み出し動作を示すタイミング波形
図。

【図３０】従来の他の読み出し動作を示すタイミング波
形図。

【図３１】従来の書き込み動作を示すタイミング波形
図。

【図３２】従来の他の書き込み動作を示すタイミング波
形図。

【図３３】従来の高周波クロック同期型メモリのレイア
ウトを示す図。

【図３４】従来の高周波クロック同期型メモリの他のレ
イアウトを示す図。

【図３５】本発明の他のライトレジスタの回路構成を示
す図。

【図３６】本発明の他のライトレジスタの書き込み動作
を示すタイミング波形図

【図３７】第１２の実施の形態の変形例に係るシフトレ
ジスタの構成を示す図。

【図３８】第１９の実施の形態の変形例に係るメモリコ
アとＩ／Ｏの関係を示す図。

【符号の説明】

１…コア ２…シフトレジスタ部 ２ａ…シフトレジスタ ３…ＤＱバッファ ４…フューズ回路 ５…周辺回路部 ６…Ｉ／Ｏ回路 ６ａ…パッド ７…ライトレジスタ ８…リードレジスタ ９、１０、１１、１３…ＦＦ １２…ラッチ １４…奇数側ライトレジスタ １５…偶数側ライトレジスタ １６…奇数側リードレジスタ １７…偶数側リードレジスタ １００…メモリ回路 １０１…メモリコア部 １０２…シフトレジスタ部 １０２ａ…シフトレジスタ １０３…ＤＱバッファ １０４…フューズ回路 １０５…周辺回路部 １０６…Ｉ／Ｏ １０７…リードレジスタ １０８…ラトレジスタ １０９、１１０…ＦＦ １１１…ＤＬＬ １１２…コントロールロジック １１３…メモリセルアレイ １１４…センスアンプ １１５…カラムデコーダ １１６…ローデコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久田 俊記 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 小柳 勝 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 串山 夏樹 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 中川 薫 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 原 毅彦 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5B015 HH01 HH03 JJ24 JJ32 KB35 KB36 NN03 PP01 PP04 QQ15 5B024 AA04 AA07 BA29 CA07 CA21 5F083 AD00 GA01 GA11 GA15 LA03 LA04 LA05 LA06 LA07 LA10 LA29 LA30 ZA12 ZA13

Claims (11)

【特許請求の範囲】
1. 【請求項１】 少なくともメモリセルアレイを含むメモ
   リコア部とシフトレジスタ部とＩ／Ｏ回路を含む周辺回
   路部とを有し、縦横の２辺を備える方形の半導体チップ
   上に形成された半導体記憶装置において、 前記半導体チップの縦方向の中央部に、長手方向が前記
   半導体チップの横の辺と平行になるように配置された前
   記周辺回路部と、 前記周辺回路部の長手方向の中心線に対して対称の位置
   に、長手方向がこの周辺回路部の長手方向と直交するよ
   うに配置された前記シフトレジスタ部と、 このシフトレジスタ部の長手方向に沿って隣接するよう
   に配置されたメモリ・コア部と、 を具備することを特徴とする半導体記憶装置。
2. 【請求項２】 前記メモリ・コア部と前記シフトレジス
   タ部とは、前記半導体チップの縦の中心線に対して対称
   となるように配置されることを特徴とする請求項１記載
   の半導体記憶装置。
3. 【請求項３】 前記メモリ・コア部は、前記シフトレジ
   スタ部の長手方向に沿って片側に隣接するように配置さ
   れることを特徴とする請求項１記載の半導体記憶装置。
4. 【請求項４】 前記メモリ・コア部は、前記シフトレジ
   スタ部の長手方向に沿って両側に隣接するように配置さ
   れることを特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】 前記メモリ・コア部は、前記シフトレジ
   スタ部の長手方向に沿って両側に隣接するように配置さ
   れた第１、第２のメモリコア部からなり、 前記シフトレジスタ部は、前記第１のメモリコア部と組
   み合わせて動作する第１のシフトレジスタと、前記第２
   のメモリコア部と組み合わせて動作する第２のシフトレ
   ジスタと、 からなることを特徴とする請求項１記載の半導体記憶装
   置。
6. 【請求項６】 前記メモリ・コア部は、前記シフトレジ
   スタ部の長手方向に沿って両側に隣接するように配置さ
   れた第１、第２のメモリコア部からなり、 前記シフトレジスタ部は、前記第１、第２のメモリ・コ
   ア部と共通に組み合わされて動作することを特徴とする
   請求項１記載の半導体記憶装置。
7. 【請求項７】 少なくともメモリセルアレイを含むメモ
   リ・コア部とシフトレジスタ部と複数のＩ／Ｏ回路を含
   む周辺回路部とを有し、縦横の２辺を備える方形の半導
   体チップ上に形成された半導体記憶装置において、 前記半導体チップの縦方向の中央部に、長手方向が前記
   半導体チップの横の辺と平行になるように配置された前
   記周辺回路部と、 前記周辺回路部の長手方向に平行な中心線に対して対称
   の位置に、長手方向がこの周辺回路部の長手方向と直交
   するように配置された前記シフトレジスタ部と、 このシフトレジスタ部の長手方向に沿って隣接するよう
   に配置されたメモリ・コア部とを具備し、 前記シフトレジスタ部は、前記複数のＩ／Ｏ回路ごとに
   まとめられたシフトレジスタからなる複数のブロックを
   前記半導体チップの縦方向に沿って順に配置することに
   より構成されることを特徴とする半導体記憶装置。
8. 【請求項８】 少なくともメモリセルアレイを含むメモ
   リ・コア部とシフトレジスタ部と複数のＩ／Ｏ回路を含
   む周辺回路部とを有し、縦横の２辺を備える方形の半導
   体チップ上に形成された半導体記憶装置において、 前記半導体チップの縦方向の中央部に、長手方向が前記
   半導体チップの横の辺と平行になるように配置された前
   記周辺回路部と、 前記周辺回路部の長手方向に平行な中心線に対して対称
   の位置に、長手方向がこの周辺回路部の長手方向と直交
   するように配置された前記シフトレジスタ部と、 このシフトレジスタ部の長手方向に沿って隣接するよう
   に配置されたメモリ・コア部とを具備し、 前記シフトレジスタ部は、書き込み・読み出し用のシリ
   アル・データのビットごとにまとめられたシフトレジス
   タからなる複数のブロックを前記半導体チップの縦方向
   に沿って順に配置することにより構成されることを特徴
   とする半導体記憶装置。
9. 【請求項９】 前記シフトレジスタ部は、前記シリアル
   ・データの偶数ビットごとにまとめられたシフトレジス
   タからなる複数のブロックを順に配置した偶数側のシフ
   トレジスタ部と、前記シリアル・データの奇数ビットご
   とにまとめられたシフトレジスタからなる複数のブロッ
   クを順に配置した奇数側のシフトレジスタ部とが、互い
   に独立に構成されることを特徴とする請求項８記載の半
   導体記憶装置。
10. 【請求項１０】 前記複数のブロックにおける書き込み
    ・読み出し用のデータの転送モードには、 書き込み動作時において、前記シフトレジスタ部の前記
    周辺回路部に近いブロックに入力されたシリアル・デー
    タが、前記周辺回路部から遠いブロックに向かう転送モ
    ードと、 読み出し動作時において、前記メモリコア部から読み出
    されたパラレル・データが、前記周辺回路部に近いブロ
    ックに向かう転送モードと、 書き込み動作時において、前記シフトレジスタ部の前記
    周辺回路部に近いブロックに入力されたシリアル・デー
    タが、前記周辺回路部から遠いブロックに向かった後
    に、反転して前記周辺回路部に近いブロックに向かう転
    送モードと、 読み出し動作時において、前記メモリコア部から読み出
    されたパラレル・データが、前記周辺回路部から遠いブ
    ロックに向かった後に、反転して前記周辺回路部に近い
    ブロックに向かう転送モードと、 のいずれか１つが含まれることを特徴とする請求項８、
    ９のいずれか１つに記載の半導体記憶装置。
11. 【請求項１１】 前記シフトレジスタ部の一部をなすラ
    イトレジスタは、複数のラッチ回路のラッチ制御信号を
    内部クロック信号に同期して転送することにより、前記
    内部クロック信号に同期して前記ライトレジスタに入力
    されたシリアル・ライトデータが、所定の順序で前記複
    数のラッチ回路に取り込まれ、パラレル・ライトデータ
    として出力するように構成され、 前記複数のブロックにおける書き込み用データの転送モ
    ードは、前記シフトレジスタ部の前記周辺回路部に近い
    ブロックに入力されたラッチ制御信号が、前記周辺回路
    部から遠いブロックに向かって転送されることにより、
    前記シフトレジスタ部の前記周辺回路部に近いブロック
    に入力されたシリアル・ライトデータが、前記周辺回路
    部に近いブロックのラッチ回路から遠いブロックのラッ
    チ回路に順に取り込まれるようにしたことを特徴とする
    請求項８、９のいずれか１つに記載の半導体記憶装置。