JP2009110570A - 半導体記憶装置 - Google Patents

Abstract

【課題】データバスの配線長を短縮するとともに、共通データバスと複数の単独データの間の伝送データを選択的にバッファリング可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置において、複数のバンク０〜７に分割され、かつ各々のバンクが２つの領域ＨＢａ、ＨＢｂに区分されたメモリセルアレイと、入出力回路部１２に接続される共通データバスＢＳ０と、各バンクの領域ＨＢａ、ＨＢｂのＩ／Ｏと接続される複数の単独データバスＢＳ１、ＢＳ２、ＢＳ３、ＢＳ４と、共通データバスＢＳ０と単独データバスＢＳ１、ＢＳ２に接続された双方向バッファ１０と、共通データバスＢＳ０と単独データバスＢＳ３、ＢＳ４に接続された双方向バッファ１１を備えている。双方向バッファ１０、１１は、共通データバスＢＳ０と単独データバスＢＳ１〜ＢＳ４の中の選択された単独データバスとの間を双方向に伝送されるデータをバッファリングする。
【選択図】図１

Description

本発明は、データを保持するメモリ領域と外部の間でデータバスを経由してデータを入出力する半導体記憶装置に関し、特に、データバスを双方向に伝送されるデータをバッファリングする双方向バッファを設けて配線長を短縮可能なデータバス構成を有する半導体記憶装置に関するものである。

近年、半導体記憶装置の集積度の増大に伴い、高速なデータ転送速度が要求される一方、メモリセルアレイのデータを伝送するデータバスの配線長が増大している。このようなデータバスの配線長の増大により配線容量・配線抵抗が増大するので、データ伝送に際して遅延の要因となり、高速なデータ転送速度を確保することが困難になる。

データバスの配線長の増大に対する対策として、データバスを分割して双方向バッファを挿入する構成が提案されている（例えば、特許文献１、２参照）。このような双方向バッファを設けることで、書き込みデータと読み出しデータの両方を伝送させつつ、データバスの配線長を短縮することができ、データ転送速度の高速化が可能となる。さらに、近年の半導体記憶装置では、メモリセルアレイを複数のバンクに分割する構成が採用されるが、複数のバンクに接続されるデータバス構成において双方向バッファを挿入する構成も提案されている（例えば、特許文献３参照）。
特開２００１−１０２９１４号公報 特開２００１−１８８６３８号公報 特開２００３−０７７２７６号公報

しかしながら、半導体記憶装置の大容量化が進んだことから、データバスの配線長が増大するだけでなく、メモリセルアレイの入出力のための多数の配線を束ねる必要があるのでデータバスの配線数の増加も顕著である。よって、半導体チップにおいて配線に必要な面積が増大するとともに、入出力回路の回路素子数の増加による消費電流の増大も避けられない。例えば、上記従来の特許文献１、２に記載の構成を採用したとしても、データバスの配線長を短縮できるのみで、双方向バッファを介して接続されるデータバスの配線数を削減することはできない。また、上記従来の特許文献３に記載の構成では、複数のバンクに接続されるデータバスの伝送データが双方向バッファに入力されるが、各バンクとデータバスの接続形態が対称的かつ均一な場合に限られるので、自在な経路で所望のバンクに接続される複数のデータバスの伝送データを選択的にバッファリングすることはできない。また、同一バンク内で領域が区分された構成において、各領域が同一のデータバスに接続されるバンクと、各領域が異なるデータバスに接続されるバンクが混在することは想定されていない。以上のように、従来の半導体記憶装置において、配線長を短縮可能なデータバス構成を採用する場合、メモリセルアレイの異なる領域と多様な経路で接続される多数のデータバスを経由する伝送データを選択的にバッファリングすることが困難であるという問題がある。

そこで、本発明は上記従来の課題を解決するためになされたものであり、データバスの配線長を短縮して高速なデータ転送時間を確保するとともに、メモリセルアレイの異なる領域と多様な経路で接続される複数の単独データバスを自在に配置し、共通データバスと複数の単独データバスの間を双方向に伝送されるデータを選択的にバッファリングし、配線に必要なチップ面積及び消費電流を削減可能な半導体記憶装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体記憶装置は、複数の領域に区分されたメモリセルアレイと、入出力回路に接続される共通データバスと、前記メモリセルアレイのそれぞれ異なる領域と互いに異なる経路で接続される複数の単独データバスと、前記共通データバスと所定数の前記単独データバスとに接続され、前記共通データバスと前記所定数の単独データバスのうちの選択された単独データバスとの間を双方向に伝送されるデータをバッファリングする双方向バッファとを備えて構成される。

本発明の半導体記憶装置によれば、メモリセルアレイと入出力回路の間は、複数の単独データバス及び共通データバスを介して接続され、双方向バッファにより分割されるので、全体的にデータバスの配線長を短縮して高速なデータ転送時間を確保することができる。そして、書き込み動作時は、入出力回路からの書き込みデータが共通データバスを伝送されて双方向バッファでバッファリングされた後、所定の単独データバスを経由してメモリセルアレイの所定の領域に入力される。一方、読み出し動作時は、メモリセルアレイの読み出しデータが所定の単独データバスを伝送されて双方向バッファで選択的にバッファリングされた後、共通データバスを経由して入出力回路から外部出力される。よって、メモリセルアレイの領域分割に適合する多様な経路を有する多数の単独データバスを自在に配置しつつ、それらの伝送データは双方向バッファの動作により共通データバスを経由して共通に伝送できるので、共通データバスの配線数を削減し、かつ入出力回路の回路素子数も少なくて済む。

本発明において、前記共通データバスは、第１の方向に延伸される複数の信号線を含めて構成し、前記複数の単独データバスの各々は、前記第１の方向と直交する第２の方向に延伸される複数の信号線を含めて構成してもよい。

本発明において、前記双方向バッファは、第１の単独データバスと第２の単独データバスのうちの選択された一方と前記共通データバスとの間を双方向に伝送されるデータをバッファリングする二股双方向バッファとしてもよい。この場合、前記二股双方向バッファの位置を基準に、前記第２の方向に沿った一方の側に前記第１の単独データバスを配置し、前記第２の方向に沿った他方の側に前記第２の単独データバスを配置してもよい。さらに、２つの前記二股双方向バッファが前記共通データバスの両端を挟むよう配置してもよい。

本発明において、前記メモリセルアレイは複数のバンクに分割し、かつ各々の前記バンクを第１の領域と第２の領域に区分し、前記複数のバンクには、前記第１の領域と前記第２の領域がともに前記第１の単独データバスに接続されるバンクと、前記第１の領域と前記第２の領域がともに前記第２の単独データバスに接続されるバンクと、前記第１の領域が前記第１の単独データバスに接続され前記第２の領域が前記第２の単独データバスに接続されるバンクとが含まれるように構成してもよい。この場合、前記複数のバンクに対し、前記第１の領域と前記第２の領域を選択するアドレス情報を付与し、前記第１の領域と前記第２の領域のそれぞれに共通の入出力線が配分してもよい。あるいは、前記複数のバンクに対し、前記第１の領域と前記第２の領域にそれぞれ異なる入出力線を配分してもよい。

本発明において、前記双方向バッファは、前記共通データバスを介して伝送される書き込みデータをバッファリングして前記複数の単独データバスの各々に出力する複数のトライステートバッファと、前記複数の単独データバスを介して伝送される読み出しデータを選択的にバッファリングして前記共通データバスに出力する複合論理選択バッファと、前記複数の単独データバス及び前記共通データバスの各々の伝送データを保持する複数のラッチ回路とを含むように構成してもよい。

かかる構成において、前記複数のトライステートバッファは、互いに異なる書き込み制御信号に応じて制御され、対応する前記書き込み制御信号が活性化されたとき前記共通データバスの前記書き込みデータがバッファリングされ、前記書き込み制御信号が非活性状態のとき出力側がハイインピーダンス状態になるように制御してもよい。また、前記複合論理選択バッファは、複数の読み出し制御信号の論理の組み合わせに応じて制御され、前記読み出し制御信号が活性化されたとき前記所定数の単独データバスの中の対応する一の単独データバスの前記読み出しデータが選択的にバッファリングされるように制御してもよい。さらに、前記複合論理選択バッファは、２以上の前記読み出し制御信号が活性化されたとき、前記複数の単独データバスに対して設定された優先順位に従って選択された一の単独データバスの前記読み出しデータを選択的にバッファリングするように制御してもよい。

以上説明したように本発明によれば、集積度の高い半導体記憶装置のデータバス構成において配線長を短縮してデータ伝送の遅延を防止することに加え、入出力回路に接続された共通データバスと、メモリセルアレイの各領域に接続された複数の単独データバスの間に双方向バッファを設け、共通データバスと複数の単独データバスの間を双方向に伝送されるデータを選択的にバッファリングすることができる。これにより、方向や経路が異なる複数の単独データバスをそれぞれメモリセルアレイの異なる領域に接続した場合、それらが選択的に共通データバスを共用できるので、配線数の削減と入出力回路の回路規模の低減が可能となる。よって、半導体記憶装置のチップ面積の増大を抑制するとともに、消費電流を削減することができる。

また、メモリセルアレイが複数のバンクに分割され、同一バンク内で２つの領域が互いに異なる単独データバスに接続される場合であっても、双方向バッファの動作により任意の単独データバスを適宜に共通データバスに接続することができる。この場合、バンク内の各領域にアドレス情報が付与されていないとしても、複数の単独データバスに優先順位を設定することで、所望の伝送データを双方向バッファによりバッファリングすることが可能となる。

本発明の実施形態について図面を参照しながら説明する。以下では、本発明が適用される半導体記憶装置に関し、構成及び動作が異なる２つの実施形態を順次説明する。

［第１実施形態］
図１は、第１実施形態の半導体記憶装置の主要部の構成を示すブロック図である。第１実施形態の半導体記憶装置としては、例えば、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate-Synchronous DRAM）を用いることができる。第１実施形態の半導体記憶装置は、複数のバンクに分割されたメモリセルアレイと、２つの二股双方向バッファ１０、１１と、入出力回路部１２と、共通データバスＢＳ０と、単独データバスＢＳ１、ＢＳ２、ＢＳ３、ＢＳ４を備えている。図１の例では、メモリセルアレイが８個のバンク０〜７に分割される例を示している。なお、実際には半導体記憶装置は他の多くの構成要素を有するが、図１では省略している。

図１において、８個のバンク０〜７は、互いに同一の容量を備え、それぞれ独立にアクセス可能な記憶領域である。各々のバンクは、複数のワード線と複数のビット線の交点に形成された多数のメモリセルを含む。任意のメモリアドレスにアクセスするには、バンクを指定するバンク選択信号と、ワード線を指定するＸアドレスと、ビット線を指定するＹアドレスをそれぞれ与える必要がある。第１実施形態では、各々のバンクが図１の上下に２つの対称的な領域（以下、ハーフバンク領域ＨＢａ、ＨＢｂと呼ぶ）に区分されている。そして、２つのハーフバンク領域ＨＢａ、ＨＢｂに対しＸアドレスの最上位ビット（Ｘ１４）によるアドレス情報が付与され、一方のハーフバンク領域ＨＢａがＸ１４＝０に対応し、他方のハーフバンク領域ＨＢｂがＸ１４＝１に対応する。

８個のバンクのうち、図１の左側の上部からバンク１、０、７の順で配置され、同様に右側の上部からバンク３、４、５の順で配置されている。また、図１の中央上部にバンク２が配置され、中央下部にバンク６が配置されている。各バンクのハーフバンク領域Ｈｂａ、ＨＢｂに対し、それぞれの入出力線としての４ビットのＩ／Ｏ（０〜３）が配分されている。よって、各バンクのハーフバンク領域ＨＢａ、ＨＢｂは、４ビットのＩ／Ｏ（０〜３）に対応する端子がいずれかの単独データバスＢＳ１〜ＢＳ４に接続されている。図１に示すように、バンク１が単独データバスＢＳ１に接続され、バンク６、７が単独データバスＢＳ２に接続され、バンク２、３が単独データバスＢＳ３に接続され、バンク５が単独データバスＢＳ４に接続される。

一方、中央両側のバンク０、４については、２つのハーフバンク領域ＨＢａ、ＨＢｂが別々の単独データバスＢＳ１〜ＢＳ４に接続されている。すなわち、バンク０は、下側のハーフバンク領域ＨＢａが単独データバスＢＳ２に、上側のハーフバンク領域ＨＢｂが単独データバスＢＳ１にそれぞれ接続され、バンク４は、下側のハーフバンク領域ＨＢａが単独データバスＢＳ４に、上側のハーフバンク領域ＨＢｂが単独データバスＢＳ３にそれぞれ接続される。このような接続関係により、左上の単独データバスＢＳ１及び右下の単独データバスＢＳ４は、メモリセルアレイの１．５バンク分のデータ転送を担い、左下の単独データバスＢＳ２及び右上の単独データバスＢＳ３は、メモリセルアレイの２．５バンク分のデータ転送を担う。

なお、共通データバスＢＳ０は、図１の横方向（第１の方向）に延伸される複数の信号線を含み、単独データバスＢＳ１〜ＢＳ４の各々は、図１の縦方向（第２の方向）に延伸される複数の信号線を含む。共通データバスＢＳ０の一端には、入出力回路部１２が接続され、外部との間でＩ／Ｏピンを介してデータが入出力される。

一方の二股双方向バッファ１０は、共通データバスＢＳ０と単独データＢＳ１、ＢＳ２とに接続され、他方の二股双方向バッファ１１は、共通データバスＢＳ０と単独データバスＢＳ３、ＢＳ４とに接続される。これら２つの二股双方向バッファ１０、１１は、共通データバスＢＳ０と単独データバスＢＳ１〜ＢＳ４の間を双方向に伝送されるデータをバッファリングする。図１に示すように、全体のデータバス構成はＨ型の形状を有し、その２箇所の分岐点に２つの二股双方向バッファ１０、１１が配置されている。２つの二股双方向バッファ１０、１１は横方向に延伸された共通データバスＢＳ０の両端を挟むように配置され、各バンクと２つの二股双方向バッファ１０、１１の間に接続される２つの単独データバスＢＳ１、ＢＳ２（又はＢＳ３、ＢＳ４）は、上側と下側で２分割され、それぞれが縦方向の互いに逆側に延伸される。なお、二股双方バッファ１０、１１の構成及び動作について詳しくは後述する。

入出力回路部１２において、外部に接続されるＩ／ＯピンがＮ本である場合、各々のＩ／Ｏピンに対し、クロックのライズ用／フォール用や上述のバンク毎のＩ／Ｏへの配分に対応してＭ通りの配線が設けられる。よって、共通データバスＢＳ０は、Ｎ×Ｍ本の配線を設ける必要がある。同様に、単独データバスＢＳ１〜ＢＳ４についても、各々にＮ×Ｍ本の配線を設ける必要がある。

半導体記憶装置のデータ書き込み時には、入出力回路部１２から入力された書き込みデータは共通データバスＢＳ０を伝送して二股双方向バッファ１０又は１１によりバッファリングされ、単独データバスＢＳ１〜ＢＳ４のいずれかを介してメモリセルアレイの所定のバンクに書き込まれる。また、半導体記憶装置のデータ読み出し時には、メモリセルアレイの所定のバンクから出力された読み出しデータが、単独データバスＢＳ１〜ＢＳ４のいずれかを伝送して二股双方向バッファ１０又は１１により選択的にバッファリングされ、共通データバスＢＳ０を介して入出力回路部１２から外部に出力される。

図２は、図１の左側に配置される二股双方向バッファ１０の概略構成を示すブロック図である。なお、図１の右側に配置された二股双方向バッファ１１については、左側の二股双方向バッファ１０と同様の概略構成を有するので省略する。図２に示す概略構成には、２つのトライステートバッファ２０、２１と、複合論理選択バッファ２２と、３つのラッチ回路２３、２４、２５が含まれる。ここで、図２の例では、共通データバスＢＳ０及び単独データバスＢＳ１、ＢＳ２が各１本の配線に対応する構成を示しているが、実際には複数の配線に対応する同様の構成が存在する。

一方のトライステートバッファ２０は、共通データバスＢＳ０を伝送される書き込みデータをバッファリングして、単独データバスＢＳ１に出力する。他方のトライステートバッファ２１は、共通データバスＢＳ０を伝送されるデータをバッファリングして、単独データバスＢＳ２に出力する。トライステートバッファ２０には書き込み制御信号ＮＷ１が印加され、トライステートバッファ２１には書き込み制御信号ＮＷ２が印加される。書き込み制御信号ＮＷ１、ＮＷ２が活性化された場合、対応するトライステートバッファ２０、２１によるバッファリング動作が行われ、書き込み制御信号ＮＷ１、ＮＷ２が非活性の状態のときは、対応するトライステートバッファ２０、２１の出力側がハイインピーダンス状態になる。なお、書き込み制御信号ＮＷ１、ＮＷ２は、図示されない制御回路により生成、供給される。

複合論理選択バッファ２２は、２系統の単独データバスを伝送される読み出しデータを選択的にバッファリングして、共通データバスＢＳ０に出力する。複合論理選択バッファ２２には２つの読み出し制御信号ＮＲ１、ＮＲ２が印加され、その論理の組み合わせによって複合論理選択バッファ２２における動作が制御される。なお、読み出し制御信号ＮＲ１、ＮＲ２は、図示されない制御回路により生成、供給される。

ラッチ回路２３は、共通データバスＢＳ０の伝送データを保持し、ラッチ回路２４は、単独データバスＢＳ１の伝送データを保持し、ラッチ回路２５は、単独データバスＢＳ２の伝送データを保持する。これらのラッチ回路２３、２４，２５は、トライステートバッファ２０、２１や複合論理選択バッファ２２がハイインピーダンス状態に制御された場合であっても、それ以前のデータを保持し続ける役割を持つ。

なお、図２のトライステートバッファ２０、２１、複合論理選択バッファ２２、ラッチ回路２３〜２５の詳細な回路構成及び動作については後述する。

図３は、図１の左側のブロックに関し、バンク選択に対応する書き込み動作制御を表す真理値表を示している。図３の真理値表では、二股双方向バッファ１０に接続される４つのバンク０、１、６、７が選択される際、単独データバスＢＳ１／ＢＳ２のバス条件（アドレス情報Ｘ１４を含む）、読み出し制御信号ＮＲ１、ＮＲ２、書き込み制御信号ＮＷ１、ＮＷ２のそれぞれの変化を示している。

書き込み動作時にはバンク０、１、６、７の中の１つが選択バンクとして設定される。バンク０、１、６、７のそれぞれについて、２つの単独データバスＢＳ１、ＢＳ２とＸ１４の値に応じた４通りのバス条件が示されるが、実際には図１の各バンクの接続関係に整合する２通りのバス条件が有効である。よって、無効なバス条件は、Ｘ１４の欄に＊マークを付し、全ての制御信号ＮＲ１、ＮＲ２、ＮＷ１、ＮＷ２が０とされる。

図３は書き込み制御に対応するので、読み出し制御信号ＮＲ１、ＮＲ２に関しては全ての条件で０とされる。一方、書き込み制御信号ＮＷ１に着目すると、３つの条件で１になるが、これは図１のバンク０、１と単独データバスＢＳ１との接続関係に対応している。また、書き込み制御信号ＮＷ２に着目すると、５つの条件で１になるが、これは図１のバンク０、６、７と単独データバスＢＳ２との接続関係に対応している。

図４は、図１の左側のブロックに関し、バンク選択に対応する読み出し動作制御を表す真理値表を示している。図４の真理値表では、図３の場合と同様、４つの選択バンク０、１、６、７に関し、単独データバスＢＳ１／ＢＳ２のバス条件（アドレス情報Ｘ１４を含む）、読み出し制御信号ＮＲ１、ＮＲ２、書き込み制御信号ＮＷ１、ＮＷ２のそれぞれの変化を示している。

読み出し動作時には、書き込み動作時と同様、バンク０、１、６、７の中の１つが選択バンクとして設定される。なお、バンク０、１、６、７のそれぞれのバス条件とＸ１４の欄の＊マークの意味は図３の場合と同様である。

図４は読み出し制御に対応するので、書き込み制御信号ＮＷ１、ＮＷ２に関しては全ての条件で０とされる。一方、読み出し制御信号ＮＲ１に着目すると、３つの条件で１になり、かつ、読み出し制御信号ＮＲ２に着目すると、５つの条件で１になる。これらは、既に述べたとおり、図１の各バンク０、１、６、７と単独データバスＢＳ１／ＢＳ２の接続関係に対応している。

次に、二股双方向バッファ１０の回路構成及び動作について、図５〜図７を参照して説明する。図５は、図２のブロック図の二股方向バッファ１０に対応する回路構成の例を示している。図６は、図５の二股双方向バッファ１０の書き込み動作時の真理値表を示している。図７は、図５の二股双方向バッファ１０の読み出し動作時の真理値表を示している。図６及び図７の各真理値表では、読み出し制御信号ＮＲ１、ＮＲ２及び書き込み制御信号ＮＷ１、ＮＷ２の各状態と、共通データバスＢＳ０及び単独データバスＢＳ１、ＢＳ２の各状態のそれぞれの変化が示される。

まず、３つのラッチ回路２３、２４、２５の各々は、互いに逆方向を向いて並列接続される一対のインバータから構成され、一方のノードの伝送データを保持する。それぞれ、ラッチ回路２３は共通データバスＢＳ０の伝送データを保持し、ラッチ回路２４は単独データバスＢＳ１の伝送データを保持し、ラッチ回路２５は単独データバスＢＳ２の伝送データを保持する。後述の制御に従って、トライステートバッファ２０、２１及び複合論理選択バッファ２２の各出力側がハイインピーダンス状態に制御された場合、ラッチ回路２３〜２５により共通データバスＢＳ０及び単独データバスＢＳ１、ＢＳ２の伝送データを保持することができる。

一方のトライステートバッファ２０は、インバータ１０１、ＮＡＮＤゲート１０２、ＮＯＲゲート１０３、トランジスタＱ１、Ｑ２から構成される。ＮＡＮＤゲート１０２の一端とＮＯＲゲート１０３の一端には、共通データバスＢＳ０が入力される。また、ＮＡＮＤゲート１０２の他端には書き込み制御信号ＮＷ１が入力され、ＮＯＲゲート１０３の他端には、インバータ１０１により反転された書き込み制御信号ＮＷ１が入力される。ＮＡＮＤゲート１０２の出力はＰＭＯＳ型のトランジスタＱ１のゲートに接続され、ＮＯＲゲート１０３の出力はＮＭＯＳ型のトランジスタＱ２のゲートに接続される。トランジスタＱ１、Ｑ２は電源とグランドに間に直列接続され、その中間ノードが単独データバスＢＳ１に接続される。

書き込み制御信号ＮＷ１が活性化されると（ＮＷ１＝１）、ＮＡＮＤゲート１０２とＮＯＲゲート１０３は、ともに共通データバスＢＳ０の状態に連動して出力が変化し、それにより出力側のトランジスタＱ１、Ｑ２のオン／オフが切り替わる。よって、図６の真理値表に示すように、ＮＷ１＝１の条件では、共通データバスＢＳ０の状態が単独データバスＢＳ１に出力される。これに対し、書き込み制御信号ＮＷ１が非活性の状態では（ＮＷ１＝０）、ＮＡＮＤゲート１０２とＮＯＲゲート１０３は、共通データバスＢＳ０の状態により変化せず、出力側のトランジスタＱ１、Ｑ２がともにオフに保たれる。よって、図６の真理値表に示すように、ＮＷ１＝０の条件では、単独データバスＢＳ１がハイインピーダンス状態（Ｚ）となる。

他方のトライステートバッファ２１は、インバータ１１１、ＮＡＮＤゲート１１２、ＮＯＲゲート１１３、トランジスタＱ３、Ｑ４から構成される。トライステートバッファ２１の回路構成と動作については、入力側を書き込み制御信号ＮＷ２に置き換え、かつ出力側を単独データバスＢＳ２に置き換えれば、上述のトライステートバッファ２０と共通するので説明を省略する。

複合論理選択バッファ２２は、インバータ１２１、ＯＲゲート１２２、ＮＡＮＤゲート１２３、ＮＯＲゲート１２４、１２５、トランジスタＱ５、Ｑ６、Ｑ７、Ｑ８から構成される。読み出し制御信号ＮＲ１は、ＯＲゲート１２２の一端とＮＯＲゲート１２４の一端に入力される。また、読み出し制御信号ＮＲ２は、ＯＲゲート１２２の他端とＮＯＲゲート１２４の他端に入力され、かつインバータ１２１に入力される。ＮＡＮＤゲート１２３の一端とＮＯＲゲート１２５の一端には、ＮＭＯＳ型のトランジスタＱ５を介して単独データバスＢＳ１が接続されるとともに、ＮＭＯＳ型のトランジスタＱ６を介して単独データバスＢＳ２が接続される。トランジスタＱ６のゲートには、読み出し制御信号ＮＲ２が接続されるとともに、トランジスタＱ５のゲートには、インバータ１２１により反転された読み出し制御信号ＮＲ２が接続される。

また、ＮＡＮＤゲート１２３の他端にはＯＲゲート１２２の出力が接続され、ＮＯＲゲート１２５の他端にはＮＯＲゲート１２４の出力が接続される。ＮＡＮＤゲート１２３の出力はＰＭＯＳ型のトランジスタＱ７のゲートに接続され、ＮＯＲゲート１２５の出力はＮＭＯＳ型のトランジスタＱ８のゲートに接続される。トランジスタＱ７、Ｑ８は電源とグランドに間に直列接続され、その中間ノードが共通データバスＢＳ０に接続される。なお、出力側のトランジスタＱ７、Ｑ８は共通データバスＢＳ０を駆動する必要があるので、図５の他のトランジスタよりも大きなトランジスタサイズを有している。

読み出し制御信号ＮＲ１が活性化され（ＮＲ１＝１）、かつ読み出し制御信号ＮＲ２が非活性の状態（ＮＲ２＝０）の場合、トランジスタＱ５がオン、トランジスタＱ６がオフとなり、一方の単独データバスＢＳ１がＮＡＮＤゲート１２３及びＮＯＲゲート１２５に接続され、他方の単独データバスＢＳ２が非接続となる。これにより、単独データバスＢＳ１の状態により出力側のトランジスタＱ７、Ｑ８のオン／オフが切り替わる。よって、図７の真理値表に示すように、ＮＲ１＝１かつＮＲ２＝０の条件では、単独データバスＢＳ１の状態が共通データバスＢＳ０に出力される。

逆に、読み出し制御信号ＮＲ２が活性化され（ＮＲ２＝１）、かつ読み出し制御信号ＮＲ１が非活性の状態（ＮＲ１＝０）の場合、トランジスタＱ５がオフ、トランジスタＱ６がオンとなり、一方の単独データバスＢＳ２がＮＡＮＤゲート１２３及びＮＯＲゲート１２５に接続され、他方の単独データバスＢＳ１が非接続となる。これにより、単独データバスＢＳ２の状態により出力側のトランジスタＱ７、Ｑ８のオン／オフが切り替わる。よって、図７の真理値表に示すように、ＮＲ２＝１かつＮＲ１＝０の条件では、単独データバスＢＳ２の状態が共通データバスＢＳ０に出力される。

一方、読み出し制御信号ＮＲ１、ＮＲ２がともに非活性の状態（ＮＲ１＝０、ＮＲ２＝０）では、論理回路の動作に基づき、ＮＡＮＤゲート１２３及びＮＯＲゲート１２５を通じて出力側のトランジスタＱ７、Ｑ８がともにオフに保たれる。よって、図７の真理値表に示すように、ＮＲ１＝ＮＲ２＝０の条件では、共通データバスＢＳ０がハイインピーダンス状態（Ｚ）となる。

これに対し、読み出し制御信号ＮＲ１、ＮＲ２がともに活性化される状態（ＮＲ１＝１、ＮＲ２＝１）は、制御する必要がない。図７の真理値表では、かかる条件で共通データバスＢＳ０の欄にαマークを付し、どのような状態であってもよいことを示しているが、第１実施形態の複合論理選択バッファ２２は、上述の３通りの組み合わせで制御できるので、ＮＲ１＝ＮＲ２＝１の状態は不要になる。

次に図８を参照して、選択バンクと読み出し制御信号ＮＲ１、ＮＲ２の関係について説明する。図８（Ａ）は、制御回路において読み出し制御信号ＮＲ１、ＮＲ２を発生する論理構成を示している。バンク読み出し信号Ｂ０＿Ｒ、Ｂ１＿Ｒ、Ｂ６＿Ｒ、Ｂ７＿Ｒは、それぞれバンク０、１、６、７を選択バンクとして読み出す際に活性化される信号である。制御信号Ｘ１４＿Ｒは、一方のハーフバンク領域ＨＢａ（Ｘ１４＝０）と他方のハーフバンク領域ＨＢｂ（Ｘ１４＝１）を選択的に読み出す際に切り替え制御される信号である。図８（Ａ）に示すように、上記の各信号を入力し、２つのＮＡＮＤゲートと２つのＯＲゲートを組み合わせることで、読み出し制御信号ＮＲ１、ＮＲ２の論理を生成することができる。

図８（Ｂ）は、図８（Ａ）の論理構成に対応する真理値表を示している。選択バンク０、１、６、７に関し、それぞれのハーフバンク領域ＨＢａ、ＨＢｂ（Ｘ１４＝０／１）と単独データバスＢＳ１、ＢＳ２との接続関係（図１）に応じて、読み出し制御信号ＮＲ１、ＮＲ２の一方が１、他方が０となるように対応付けられる。この場合、バンク０の場合のみ、２つのハーフバンク領域ＨＢａ、ＨＢｂに対し、異なる読み出し制御信号ＮＲ１、ＮＲ２が対応付けられる。また、その他の選択バンクに対しては、読み出し制御信号ＮＲ１、ＮＲ２がＸ＝１４の値に応じて変化しない。

ここで、バンク０の読み出し動作に着目して、図１の構成のうち、バンク０と単独データバスＢＳ１、ＢＳ２の付近の詳細な構成を図９に示している。図９においては、バンク０のハーフバンク領域ＨＢａ、ＨＢｂの各々において、Ｉ／Ｏ（０〜３）で示される端子が４本の配線に接続される。上側のハーフバンク領域ＨＢｂは、単独データバスＢＳ１の４本の配線に接続され、下側のハーフバンク領域ＨＢａは、単独データバスＢＳ２の４本の配線に接続される。そして、Ｘ１４＝１、ＮＲ１＝１、ＮＲ２＝０に制御された場合、ハーフバンク領域ＨＢｂの４ビットの読み出しデータが単独データバスＢＳ１を経由して二股双方向バッファ１０にバッファリングされた後、共通データバスＢＳ０に伝送される。また、Ｘ１４＝０、ＮＲ１＝０、ＮＲ２＝１に制御された場合、ハーフバンク領域ＨＢａの４ビットの読み出しデータが単独データバスＢＳ２を経由して二股双方向バッファ１０にバッファリングされた後、共通データバスＢＳ０に伝送される。

以上説明したように、第１実施形態のデータバス構成を採用することにより、二股双方向バッファ１０、１１を用いて共通データバスＢＳ０と単独データバスＢＳ１〜ＢＳ４を分割するように構成したので、メモリセルアレイと入出力回路部１２の間のデータバスの配線長を短縮してデータ伝送の遅延を防止することができる。そして、メモリセルのバンク０〜７と二股双方向バッファ１０、１１の間を接続する単独データバスＢＳ１〜ＢＳ４が共通データバスＢＳ０を共用するので、その分だけ配線数を削減でき、かつ回路素子数の削減も可能である。また、各バンクが２つのハーフバンク領域ＨＢａ、ＨＢｂに区分されて構成されている場合、アドレス情報（Ｘ１４）を用いて制御し、配置に応じて所望の単独データバスＢＳ１〜ＢＳ４と選択的に接続することができる。特に、中央のバンク０、４については、２つのハーフバンク領域ＨＢａ、ＨＢｂを互いに異なる単独データバスＢＳ１〜ＢＳ４に接続できる。そのため、二股双方向バッファ１０、１１の位置を基準に、一方の側（上側）に単独データバスＢＳ１、ＢＳ３を配置し、他方の側（下側）に単独データバスＢＳ２、ＢＳ４を配置するなど、バンク０〜７の配置に適合した最適なデータバス構成を実現することができる。

［第２実施形態］
図１０は、第２実施形態の半導体記憶装置の主要部の構成を示すブロック図である。第２実施形態では、半導体記憶装置の基本的な構成要素については第１実施形態の場合と共通するため、図１と同一の番号を付して説明を省略する。第２実施形態を第１実施形態と比べた場合、８個のバンク０〜７の各々が上下のハーフバンク領域ＨＢｘ、ＨＢｙに区分されるが、それらにアドレス情報（Ｘ１４）が付与されていない点で相違がある。例えば、Ｘアドレスが他の目的に用いられ、各バンク内のアドレス情報に割り当てらない状況が想定される。一方、各バンクにおいて、下側のハーフバンク領域ＨＢｘに対して４ビットの入出力線としてのＩ／Ｏ（０〜３）が配分され、上側のハーフバンク領域ＨＢｙに対して他の４ビットの入出力線としてのＩ／Ｏ（４〜７）が配分される。よって、個々のバンクが全部で８ビットのＩ／Ｏ（０〜７）を担うので、第１実施形態に比べてＩ／Ｏ数が２倍になっている。

図２に示す二股双方向バッファ１０の構成は、第２実施形態に対しても適用される。この場合、第２実施形態では上記のようにＸ１４が各ハーフバンク領域ＨＢｘ、ＨＢｙに付与されないので、図３とは異なる動作制御を行う必要がある。図１１は、図１０の左側のブロックに関し、バンク選択に対応する書き込み動作制御を表す真理値表を示している。図１１の真理値表では、二股双方向バッファ１０に接続される４つのバンク０、１、６、７が選択される際、単独データバスＢＳ１／ＢＳ２の設定、読み出し制御信号ＮＲ１、ＮＲ２、書き込み制御信号ＮＷ１、ＮＷ２のそれぞれの変化を示している。

書き込み動作時に選択バンクとしてバンク０、１、６、７のそれぞれが設定される場合に加えて、バンク０について優先順位が設定される場合を示している。図１１は書き込み制御に対応するので、読み出し制御信号ＮＲ１、ＮＲ２に関しては全ての条件で０とされる。また、優先順位が設定されない場合の書き込み制御信号ＮＷ１、ＮＷ２の変化は、図１０の各バンクと単独データバスＢＳ１／ＢＳ２との接続関係に対応している。

一方、第２実施形態では、書き込み制御信号ＮＷ１、ＮＷ２がともに１になる制御を許容し、単独データバスＢＳ１、ＢＳ２に関して予め設定された優先順位に従い、バンク０のハーフバンク領域ＨＢｘ、ＨＢｙの一方に対する書き込み制御を可能としている。優先順位の設定をバンク０に対してのみ明示するのは、他のバンク１、６、７とは異なり、各ハーフバンク領域ＨＢｘ、ＨＢｙが異なる単独データバスＢＳ１／ＢＳ２に接続される構成を有するためである。

図１２は、図１０の左側のブロックに関し、バンク選択に対応する読み出し動作制御を表す真理値表を示している。図１２の真理値表では、図１１の場合と同様、４つのバンク０、１、６、７に関し、単独データバスＢＳ１／ＢＳ２の設定、読み出し制御信号ＮＲ１、ＮＲ２、書き込み制御信号ＮＷ１、ＮＷ２のそれぞれの変化を示している。

読み出し動作時に選択バンクとしてバンク０、１、６、７のそれぞれが設定される場合に加えて、バンク０について上記と同様の優先順位が設定される場合を示している。図１２は読み出し制御に対応するので、書き込み制御信号ＮＷ１、ＮＷ２に関しては全ての条件で０とされる。また、優先順位が設定されない場合の読み出し制御信号ＮＲ１、ＮＲ２の変化は、図１０の各バンクと単独データバスＢＳ１との接続関係に対応している。

図１２においては、図１１の書き込み制御信号ＮＷ１、ＮＷ２と同様、読み出し制御信号ＮＲ１、ＮＲ２がともに１になる制御を許容し、単独データバスＢＳ１、ＢＳ２に関して予め設定された優先順位に従い、バンク０のハーフバンク領域ＨＢｘ、ＨＢｙの一方に対する読み出し制御を可能としている。バンク０についてのみ優先順位を設定するのは、書き込み制御の場合と同様の理由による。

次に、第２実施形態における二股双方向バッファ１０の読み出し動作について説明する。なお、二股双方向バッファ１０の回路構成については、第１実施形態の図５と同様になる。図１３は、二股双方向バッファ１０の読み出し動作時の真理値表を示している。図１３においては、第１実施形態の図７と同様、読み出し制御信号ＮＲ１、ＮＲ２及び書き込み制御信号ＮＷ１、ＮＷ２の各状態と、共通データバスＢＳ０及び単独データバスＢＳ１、ＢＳ２の各状態のそれぞれの変化が示される。

読み出し制御信号ＮＲ１、ＮＲ２に関し、ＮＲ１＝０、ＮＲ２＝０の条件、ＮＲ１＝１、ＮＲ２＝０の条件、ＮＲ１＝０、ＮＲ２＝１の条件については、いずれも図７と同様に変化する。これに対し、読み出し制御信号ＮＲ１、ＮＲ２がともに活性化される状態（ＮＲ１＝１、ＮＲ２＝１）では、図７とは異なっている。すなわち、図１３の例では読み出し優先順位が、単独データバスＢＳ２を単独データバスＢＳ１よりも優先する設定となっており、上記の条件がＮＲ１＝０、ＮＲ２＝１と同様に解釈される。従って、共通データバスＢＳ０には、二股双方向バッファ１０を介して単独データバスＢＳ２が接続されるような制御が行われる。

なお、図１３の例とは逆に、単独データバスＢＳ１を単独データバスＢＳ２よりも優先する読み出し優先順位を設定してもよい。この場合は、ＮＲ＝１、ＮＲ２＝１の条件が、ＮＲ１＝１、ＮＲ２＝０と解釈される。さらに、上述の優先順位を設定しないようにし、第１実施形態と同様、ＮＲ１＝１、ＮＲ２＝１の条件を用いないように動作を制御してもよい。

次に、図１４及び図１５を参照して、選択バンクと読み出し制御信号ＮＲ１、ＮＲ２の関係について説明する。ここでは、上述の優先順位を設定しない場合（図１４）と設定する場合（図１５）を比較して説明を行う。なお、優先順位を設定しない場合の読み出し制御信号ＮＲ１、ＮＲ２は、Ｉ／Ｏ（４〜７）側の制御信号ＮＲ１ａ、ＮＲ２ａと、Ｉ／Ｏ（０〜３）側の制御信号ＮＲ１ｂ、ＮＲ２ｂに分けるものとする。

図１４（Ａ）は、優先順位を設定しない場合に関し、４つの読み出し制御信号ＮＲ１ａ、ＮＲ２ａ、ＮＲ１ｂ、ＮＲ２ｂを発生する論理構成を示している。図８と同様のバンク読み出し信号Ｂ０＿Ｒ、Ｂ１＿Ｒ、Ｂ６＿Ｒ、Ｂ７＿Ｒが、並列に配置された３つのＯＲゲート及びインバータに所定の組み合わせで入力される。このような図１４（Ａ）の論理構成に対応して、Ｉ／Ｏ（４〜７）側の真理値表を図１４（Ｂ）に示し、Ｉ／Ｏ（０〜３）側の真理値表を図１４（Ｃ）に示す。図１４（Ｂ）と図１４（Ｃ）を比較すると、図１０の接続関係を反映して、バンク０以外は同論理となるが、バンク０については逆の論理になることがわかる。

図１５（Ａ）は、優先順位を設定する場合に関し、読み出し制御信号ＮＲ１、ＮＲ２を発生する論理構成を示している。図１４（Ａ）と同様のバンク読み出し信号Ｂ０＿Ｒ、Ｂ１＿Ｒ、Ｂ６＿Ｒ、Ｂ７＿Ｒが、２つのＯＲゲートに所定の組み合わせで入力される。このような図１５（Ａ）の論理構成に対応する真理値表を図１５（Ｂ）に示している。バンク０以外は図１４（Ｂ）（Ｃ）と同論理となるが、バンク０についてはＮＲ＝１、ＮＲ２＝１の設定となり優先順位に従う動作となる。このように、優先順位を設定する場合の図１５（Ａ）の論理構成は、優先順位を設定しない場合の図１４（Ａ）の論理構成に比べて簡単になり、かつ信号線数も削減することができる。

ここで、優先順位が設定された場合のバンク０の読み出し動作に着目して、図９と同様の範囲の詳細な構成を図１６に示している。図１６においては、バンク０のハーフバンク領域ＨＢｘ、ＨＢｙにおいて、Ｉ／Ｏ（０〜７）で示される端子が８本の配線に接続される。上側のハーフバンク領域ＨＢｙのＩ／Ｏ（４〜７）は単独データバスＢＳ１の４本の配線に接続され、下側のハーフバンク領域ＨＢｘのＩ／Ｏ（０〜３）は、単独データバスＢＳ２の４本の配線に接続される。そして、ＮＲ１＝１、ＮＲ２＝０に制御された場合、ハーフバンク領域ＨＢｙの４ビットの読み出しデータが単独データバスＢＳ１を経由して二股双方向バッファ１０にバッファリングされた後、共通データバスＢＳ０に伝送される。また、ＮＲ１＝０、ＮＲ２＝１に制御された場合、ハーフバンク領域ＨＢｘの４ビットの読み出しデータが単独データバスＢＳ２を経由して二股双方向バッファ１０にバッファリングされた後、共通データバスＢＳ０に伝送される。さらに、ＮＲ１＝１、ＮＲ２＝１に制御された場合、予め設定された優先順位に従い、ハーフバンク領域ＨＢｘ、ＨＢｙの一方の４ビットの読み出しデータが、単独データバスＢＳ１、ＢＳ２の一方を経由して二股双方向バッファ１０にバッファリングされた後、共通データバスＢＳ０に伝送される。

次に、図１７〜図１９を参照して、優先順位の設定に対応する複合論理選択バッファ２２の回路構成と動作について説明する。図１７に示す構成Ａは、ＮＲ＝１、ＮＲ２＝１の設定時に単独データバスＢＳ２を優先する場合の複合論理選択バッファ２２の回路構成である。また、図１８に示す構成Ｂは、ＮＲ＝１、ＮＲ２＝１の設定時に単独データバスＢＳ１を優先する場合の複合論理選択バッファ２２の回路構成である。図１７の構成Ａについては、図５の複合論理選択バッファ２２の回路構成と共通する。これに対し、図１８の構成Ｂは、図１７の読み出し制御信号ＮＲ１、ＮＲ２の各ノードを互いに入れ替え、かつ図１７の単独データバスＢＳ１、ＢＳ２の各ノードを互いに入れ替えたものである。

まず、図１７の構成Ａにおいて、ＮＲ１＝１に制御する場合を考える。この場合、ＮＲ２＝０のときは、トランジスタＱ５がオンとなって単独データバスＢＳ１のデータをバッファリングすることができる。しかし、ＮＲ２＝１のときは、トランジスタＱ５がオフとなって単独データバスＢＳ１の経路が遮断され、トランジスタＱ６がオンとなって単独データバスＢＳ２のデータがバッファリングされる。このように構成Ａでは、読み出し制御信号ＮＲ２によりトランジスタＱ５、Ｑ６のオン／オフが制御されるので、単独データバスＢＳ２が優先されることになる。

また、図１８の構成Ｂにおいては、上述したように図１７の各ノードを入れ替えたので、図１７とは逆に単独データバスＢＳ１が優先されることになる。すなわち、ＮＲ１＝１、ＮＲ２＝１の設定時に、トランジスタＱ５がオフとなって単独データバスＢＳ２の経路が遮断され、トランジスタＱ６がオンとなって単独データバスＢＳ１のデータがバッファリングされる。

図１９は、８ビットの各Ｉ／Ｏ（０〜７）と複合論理選択バッファ（図１７／図１８）の回路構成の対応関係を示している。Ｉ／Ｏの下位４ビット（０〜３）に対しては、図１７の構成Ａが用いられ、ＮＲ＝１、ＮＲ２＝１の設定時のデータ転送方向は単独データバスＢＳ２から共通データバスＢＳ０となる。これにより、図１０のバンク０の選択時に、ハーフバンク領域ＨＢｘのデータは単独データバスＢＳ２を介して出力可能となる。一方、Ｉ／Ｏの上位４ビット（４〜７）に対しては、図１８の構成Ｂが用いられ、ＮＲ＝１、ＮＲ２＝１の設定時のデータ転送方向は単独データバスＢＳ１から共通データバスＢＳ０となる。これにより、図１０のバンク０の選択時に、ハーフバンク領域ＨＢｙのデータは、単独データバスＢＳ１を介して出力可能となる。

以上説明したように、第２実施形態のデータバス構成を採用することにより、第１実施形態の基本的な作用、効果は同様に享受することができる。これに加えて、第２実施形態の場合は、メモリセルアレイの各バンクのハーフバンク領域ＨＢｘ、ＨＢｙにアドレス情報が付与されない場合の優先順位を設定したので、書き込み制御信号同士が競合するような制御を許容し、自在な組み合わせで各単独データバスＢＳ１〜ＢＳ４との選択的な接続が可能となる。

上記各実施形態では、二股双方向バッファ１０（１１）が１つの共通データバスＢＳ０と２系統の単独データバスＢＳ１、ＢＳ２（ＢＳ３、ＢＳ４）に接続される構成を説明したが、かかる構成に限られることなく本発明を適用することができる。以下、本実施形態の変形例として、さらに分岐数が多い双方向バッファを含む構成について説明する。

図２０は、本実施形態の変形例の概略構成を示すブロック図である。本変形例の半導体記憶装置は、８つの領域Ｒに分割されたメモリセルアレイと、２つの二股双方向バッファ１０、１１と、１つの三股双方向バッファ１５と、２つの共通データバスＢＳ０ａ、ＢＳ０ｂと、６つの単独データバスＢＳ１〜ＢＳ６を備えている。なお、その他の構成要素については図示を省略している。

図２０の構成において、図１の構成と異なるのは、図１の共通データバスＢＳ０が、三股双方向バス１５を介して２つの共通データバスＢＳ０ａ、ＢＳ０ｂに分離される点と、三股双方向バッファ１５に接続される２つの単独データバスＢＳ５、ＢＳ６が追加される点である。このような構成を採用するのは、隣接する領域Ｒの間に単独データバスＢＳ１〜ＢＳ６を配置するために、４方向に延伸される経路に接続される三股双方向バッファ１５を中央部に設ける必要があるためである。例えば、一方の共通データバスＢＳ０ｂに入出力回路部１２が接続されると仮定すると、三股双方向バッファ１５では、共通データバスＢＳ０ｂと、３つの共通データバスＢＳ０ａ及び単独データバスＢＳ５、ＢＳ６との間を双方向に伝送されるデータをバッファリングするように動作する。

図２１は、図２０の三股双方向バッファ１５に含まれる複合論理選択バッファ２２ａの回路構成を示している。図２１に示す複合論理選択バッファ２２ａは、ＮＯＲゲート２０１、ＮＡＮＤゲート２０２、２０４、ＯＲゲート２０３、ＮＯＲゲート２０５、２０６、トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５を含んで構成される。このうち、ＯＲゲート２０３、ＮＡＮＤゲート２０４、ＮＯＲゲート２０５、２０６、トランジスタＱ１１、Ｑ１２、Ｑ１４、Ｑ１５が、それぞれ図５のＯＲゲート１２２、ＮＡＮＤゲート１２３、ＮＯＲゲート１２４、１２５、トランジスタＱ５、Ｑ６、Ｑ７、Ｑ８に対応する。また、図２１では、図５のインバータ１２１がＮＯＲゲート２０１に置き換えられるとともに、ＮＡＮＤゲート２０２とトランジスタＱ１３が付加されている。さらに、図２１では、図５の共通データバスＢＳ０、単独データバスＢＳ１、ＢＳ２、読み出し制御信号ＮＲ１、ＮＲ２の各ノードが、それぞれ共通データバスＢＳ０ａ、ＢＳ０ｂ、単独データバスＢＳ５、読み出し制御信号ＮＲ０ａ、ＮＲ５の各ノードで置き換えられるとともに、単独データバスＢＳ６及び読み出し制御信号ＮＲ６の各ノードが付加されている。

図２２は、図２１の複合論理選択バッファ２２ａの動作を説明する真理値表を示している。読み出し制御信号ＮＲ０ａ、ＮＲ５、ＮＲ６の状態に対し、図２２（Ａ）ではノードＮｄ（図２１）の状態を示すとともに、図２２（Ｂ）では複合論理選択バッファ２２ａのデータ転送方向を示している。図２１の回路構成は、単独データバスＢＳ５、ＢＳ６、共通データバスＢＳ０ａの順に優先順位が設定される例である。よって、図２２（Ａ）において、読み出し制御信号ＮＲ０ａ、ＮＲ５、ＮＲ６のうち２つ以上が１になる組み合わせのときも、ノードＮｄがハイインピーダンス状態になることなく、優先順位に従って変化する。そして、図２２（Ｂ）に示すように、図２２（Ａ）の状態に対応するデータ転送が実行されることがわかる。

なお、上述の変形例では、三股双方向バッファ１５を用いる場合を説明したが、より多数のデータバスに分岐する双方向バッファを採用してもよい。この場合、双方向バッファの回路規模は増えるが、選択的な読み出し動作及び書き込み動作は同様に制御することができるとともに、多数のデータバスに対し優先順位を設定することができる。

第１実施形態の半導体記憶装置の主要部の構成を示すブロック図である。 図１の左側に配置される二股双方向バッファ１０の概略構成を示すブロック図である。 図１の左側のブロックに関し、バンク選択に対応する書き込み動作制御を表す真理値表である。 図１の左側のブロックに関し、バンク選択に対応する読み出し動作制御を表す真理値表である。 第１実施形態の二股方向バッファ１０に対応する回路構成の例を示す図である。 図５の二股双方向バッファ１０の書き込み動作時の真理値表である。 図５の二股双方向バッファ１０の読み出し動作時の真理値表である。 第１実施形態において、選択バンクと読み出し制御信号ＮＲ１、ＮＲ２の関係について説明する図である。 第１実施形態のバンク０の読み出し動作に関し、図１の構成のうちバンク０と単独データバスＢＳ１、ＢＳ２の付近の詳細な構成を示す図である。 第２実施形態の半導体記憶装置の主要部の構成を示すブロック図である。 図１０の左側のブロックに関し、バンク選択に対応する書き込み動作制御を表す真理値表である。 図１０の左側のブロックに関し、バンク選択に対応する読み出し動作制御を表す真理値表である。 第２実施形態の二股双方向バッファ１０の読み出し動作時の真理値表である。 第２実施形態において優先順位を設定しない場合の選択バンクと読み出し制御信号ＮＲ１、ＮＲ２の関係について説明する図である。 第２実施形態において優先順位を設定する場合の選択バンクと読み出し制御信号ＮＲ１、ＮＲ２の関係について説明する図である。 第２実施形態のバンク０の読み出し動作に関し、図１の構成のうちバンク０と単独データバスＢＳ１、ＢＳ２の付近の詳細な構成を示す図である。 第２実施形態において、ＮＲ＝１、ＮＲ２＝１の設定時に単独データバスＢＳ２を優先する場合の複合論理選択バッファ２２の回路構成（構成Ａ）を示す図である。 第２実施形態において、ＮＲ＝１、ＮＲ２＝１の設定時に単独データバスＢＳ１を優先する場合の複合論理選択バッファ２２の回路構成（構成Ｂ）を示す図である。 第２実施形態において、８ビットの各Ｉ／Ｏ（０〜７）と複合論理選択バッファ２２（図１７／図１８）の回路構成の対応関係を示す図である。 本実施形態の変形例の概略構成を示すブロック図である。 図２０の三股双方向バッファ１５に含まれる複合論理選択バッファ２２ａの回路構成を示す図である 図２１の複合論理選択バッファ２２ａの動作を説明する真理値表である。

符号の説明

１０、１１…二股双方向バッファ
１２…入出力回路部
１５…三股双方向バッファ
２０、２１…トライステートバッファ
２２…複合論理選択バッファ
２３、２４、２５…ラッチ回路
ＢＳ０、ＢＳ０ａ、ＢＳ０ｂ…共通データバス
ＢＳ１〜ＢＳ６…単独データバス
ＨＢａ、ＨＢｂ、ＨＢｘ、ＨＢｙ…ハーフバンク領域
ＮＷ１、ＮＷ２…書き込み制御信号
ＮＲ１、ＮＲ２…読み出し制御信号
１０１、１１１、１２１…インバータ
１０２、１１２、１２３、２０２、２０４…ＮＡＮＤゲート
１０３、１１３，１２４、１２５、２０１、２０５、２０６…ＮＯＲゲート
１２２、２０３…ＯＲゲート
Ｑ１〜Ｑ８、Ｑ１１〜Ｑ１５…トランジスタ

Claims (12)

1. 複数の領域に区分されたメモリセルアレイと、
   入出力回路に接続される共通データバスと、
   前記メモリセルアレイのそれぞれ異なる領域と互いに異なる経路で接続される複数の単独データバスと、
   前記共通データバスと所定数の前記単独データバスとに接続され、前記共通データバスと前記所定数の単独データバスのうちの選択された単独データバスとの間を双方向に伝送されるデータをバッファリングする双方向バッファと、
   を備えることを特徴とする半導体記憶装置。
2. 前記共通データバスは、第１の方向に延伸される複数の信号線を含み、前記複数の単独データバスの各々は、前記第１の方向と直交する第２の方向に延伸される複数の信号線を含むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記双方向バッファは、第１の単独データバスと第２の単独データバスのうちの選択された一方と前記共通データバスとの間を双方向に伝送されるデータをバッファリングする二股双方向バッファであることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記二股双方向バッファの位置を基準に、前記第２の方向に沿った一方の側に前記第１の単独データバスが配置され、前記第２の方向に沿った他方の側に前記第２の単独データバスが配置されることを特徴とする請求項３に記載の半導体記憶装置。
5. ２つの前記二股双方向バッファが前記共通データバスの両端を挟んで配置されることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記メモリセルアレイは複数のバンクに分割され、かつ各々の前記バンクが第１の領域と第２の領域に区分され、
   前記複数のバンクには、前記第１の領域と前記第２の領域がともに前記第１の単独データバスに接続されるバンクと、前記第１の領域と前記第２の領域がともに前記第２の単独データバスに接続されるバンクと、前記第１の領域が前記第１の単独データバスに接続され前記第２の領域が前記第２の単独データバスに接続されるバンクとが含まれることを特徴とする請求項４又は５に記載の半導体記憶装置。
7. 前記複数のバンクに対し、前記第１の領域と前記第２の領域を選択するアドレス情報が付与され、前記第１の領域と前記第２の領域のそれぞれに共通の入出力線が配分されることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記複数のバンクに対し、前記第１の領域と前記第２の領域にそれぞれ異なる入出力線が配分されることを特徴とする請求項６に記載の半導体記憶装置。
9. 前記双方向バッファは、
   前記共通データバスを介して伝送される書き込みデータをバッファリングして前記複数の単独データバスの各々に出力する複数のトライステートバッファと、
   前記複数の単独データバスを介して伝送される読み出しデータを選択的にバッファリングして前記共通データバスに出力する複合論理選択バッファと、
   前記複数の単独データバス及び前記共通データバスの各々の伝送データを保持する複数のラッチ回路と、
   を含むことを特徴とする請求項１に記載の半導体記憶装置。
10. 前記複数のトライステートバッファは、互いに異なる書き込み制御信号に応じて制御され、対応する前記書き込み制御信号が活性化されたとき前記共通データバスの前記書き込みデータがバッファリングされ、前記書き込み制御信号が非活性状態のとき出力側がハイインピーダンス状態になることを特徴とする請求項９に記載の半導体記憶装置。
11. 前記複合論理選択バッファは、複数の読み出し制御信号の論理の組み合わせに応じて制御され、前記読み出し制御信号が活性化されたとき前記所定数の単独データバスの中の対応する一の単独データバスの前記読み出しデータが選択的にバッファリングされることを特徴とする請求項９に記載の半導体記憶装置。
12. 前記複合論理選択バッファは、２以上の前記読み出し制御信号が活性化されたとき、前記複数の単独データバスに対して設定された優先順位に従って選択された一の単独データバスの前記読み出しデータを選択的にバッファリングすることを特徴とする請求項１１に記載の半導体記憶装置。
    

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