JP2000183213A - チップサイズパッケージの製造方法 - Google Patents
チップサイズパッケージの製造方法Info
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- JP2000183213A JP2000183213A JP10351784A JP35178498A JP2000183213A JP 2000183213 A JP2000183213 A JP 2000183213A JP 10351784 A JP10351784 A JP 10351784A JP 35178498 A JP35178498 A JP 35178498A JP 2000183213 A JP2000183213 A JP 2000183213A
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- film
- plating
- wiring layer
- pad
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】チップサイズパッケージにおいて、金属電極パ
ッドと配線層に介在させるバリア層の加工をウエットエ
ッチングで行うことを可能とし、マスク枚数、工数の増
加を極力抑えた、チップサイズパッケージの製造方法を
提供すること 【解決手段】Ｃｕメッキによって配線層７を形成する前
に、金属電極パッド２を覆うバリア層４をその端がその
配線層７の端よりも内側に位置するように形成し、Ｃｕ
メッキ後に配線層７をマククとして、メッキ用電極５の
みをエッチングするようにした。
ッドと配線層に介在させるバリア層の加工をウエットエ
ッチングで行うことを可能とし、マスク枚数、工数の増
加を極力抑えた、チップサイズパッケージの製造方法を
提供すること 【解決手段】Ｃｕメッキによって配線層７を形成する前
に、金属電極パッド２を覆うバリア層４をその端がその
配線層７の端よりも内側に位置するように形成し、Ｃｕ
メッキ後に配線層７をマククとして、メッキ用電極５の
みをエッチングするようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、チップサイズパッ
ケージの製造方法に関する。チップサイズパッケージ
（Chip Size Package）は、ＣＳＰとも呼ばれ、チップ
サイズと同等か、わずかに大きいパッケージの総称であ
り、高密度実装を目的としたパッケージである。
ケージの製造方法に関する。チップサイズパッケージ
（Chip Size Package）は、ＣＳＰとも呼ばれ、チップ
サイズと同等か、わずかに大きいパッケージの総称であ
り、高密度実装を目的としたパッケージである。
【０００２】
【従来の技術】従来、この分野では、一般にＢＧＡ（Ba
ll Grid Array）と呼ばれ、面状に配列された複数のハ
ンダボールを持つ構造、ファインピッチＢＧＡと呼ば
れ、ＢＧＡのボールピッチをさらに狭ピッチにしてＰＫ
Ｇ外形がチップサイズに近くなった構造等が知られてい
る。
ll Grid Array）と呼ばれ、面状に配列された複数のハ
ンダボールを持つ構造、ファインピッチＢＧＡと呼ば
れ、ＢＧＡのボールピッチをさらに狭ピッチにしてＰＫ
Ｇ外形がチップサイズに近くなった構造等が知られてい
る。
【０００３】また、最近では、「日経マイクロデバイ
ス」１９９８年８月号 ４４頁〜７１頁に記載されたウ
エハーＣＳＰがある。このウエハーＣＳＰは、基本的に
は、チップのダイシング前に配線やアレイ状のパッドを
ウエハープロセス（前工程）で作り込むＣＳＰである。
この技術によって、ウエハープロセスとパッケージ・プ
ロセス（後工程）が一体化され、パッケージ・コストが
大幅に低減できるようになることが期待されている。
ス」１９９８年８月号 ４４頁〜７１頁に記載されたウ
エハーＣＳＰがある。このウエハーＣＳＰは、基本的に
は、チップのダイシング前に配線やアレイ状のパッドを
ウエハープロセス（前工程）で作り込むＣＳＰである。
この技術によって、ウエハープロセスとパッケージ・プ
ロセス（後工程）が一体化され、パッケージ・コストが
大幅に低減できるようになることが期待されている。
【０００４】ウエーハＣＳＰの種類には、封止樹脂型と
再配線型がある。このうち、再配線型は、図９に示すよ
うに、封止樹脂を使わず、再配線を形成した構造であ
る。チップ５１の表面にＡｌ電極５２、配線層５３、絶
縁層５４が積層され、配線層５３上にはメタル・ポスト
５５が形成され、その上に半田バンプ５６が形成されて
いる。配線層５３は、半田バンプ５６をチップ上に所定
のアレイ状に配置するための再配線として用いられる。
再配線型がある。このうち、再配線型は、図９に示すよ
うに、封止樹脂を使わず、再配線を形成した構造であ
る。チップ５１の表面にＡｌ電極５２、配線層５３、絶
縁層５４が積層され、配線層５３上にはメタル・ポスト
５５が形成され、その上に半田バンプ５６が形成されて
いる。配線層５３は、半田バンプ５６をチップ上に所定
のアレイ状に配置するための再配線として用いられる。
【０００５】以下、従来のチップサイズパッケージの製
造方法を図８乃至図１１を参照しながら説明する。
造方法を図８乃至図１１を参照しながら説明する。
【０００６】図８に示すように、半導体基板６１上にＡ
ｌ電極パッド６２を形成し、これを覆うようにＳｉＮか
ら成るパッシベーション膜６３を形成する。Ａｌ電極パ
ッド６２上には、後に形成する配線層との気的接続をと
るために開口を設ける。
ｌ電極パッド６２を形成し、これを覆うようにＳｉＮか
ら成るパッシベーション膜６３を形成する。Ａｌ電極パ
ッド６２上には、後に形成する配線層との気的接続をと
るために開口を設ける。
【０００７】そして、図９に示すように、全面にＣｒか
ら成るバリア層６４およびＣｕから成るメッキ用電極層
６５をスパッタ法により形成する。このバリア層６４
は、Ｃｕから成る配線層６７とＡｌ電極パッド６２との
間に介在して、ＣｕとＡｌが相互に侵入することを防止
している。
ら成るバリア層６４およびＣｕから成るメッキ用電極層
６５をスパッタ法により形成する。このバリア層６４
は、Ｃｕから成る配線層６７とＡｌ電極パッド６２との
間に介在して、ＣｕとＡｌが相互に侵入することを防止
している。
【０００８】次に、図１０に示すように、メッキ用電極
層６５上の所定の領域にホトレジスト層６６を形成し、
電解メッキによりＣｕから成る配線層６７を形成する。
層６５上の所定の領域にホトレジスト層６６を形成し、
電解メッキによりＣｕから成る配線層６７を形成する。
【０００９】そして、図１１に示すように、配線層６７
をマスクにして、メッキ用電極層６５およびバリア層６
６をウエットエッチングにより除去する。
をマスクにして、メッキ用電極層６５およびバリア層６
６をウエットエッチングにより除去する。
【００１０】
【発明が解決しようとする課題】上記のバリア層６５の
組成物であるＣｒは、スパッタ形成時には硝酸第２セリ
ウムアンモニウムを過塩系酸に溶解した薬液によってウ
エットエッチングできることが知られている。しかし、
メッキ用電極として、長時間電流を流した場合、再結晶
化もしくは表面酸化のため、上記の薬液によるエッチン
グはできないことがわかった。そこで、リフトオフ法を
利用することが考えられるが、マスク枚数、工数が増加
するという問題がある。
組成物であるＣｒは、スパッタ形成時には硝酸第２セリ
ウムアンモニウムを過塩系酸に溶解した薬液によってウ
エットエッチングできることが知られている。しかし、
メッキ用電極として、長時間電流を流した場合、再結晶
化もしくは表面酸化のため、上記の薬液によるエッチン
グはできないことがわかった。そこで、リフトオフ法を
利用することが考えられるが、マスク枚数、工数が増加
するという問題がある。
【００１１】本発明は、上記の課題に鑑みてなされたも
のであり、バリア層６５の加工をウエットエッチングで
行うことを可能とし、マスク枚数、工数の増加を極力抑
えた、チップサイズパッケージの製造方法を提供するこ
とを目的としている。
のであり、バリア層６５の加工をウエットエッチングで
行うことを可能とし、マスク枚数、工数の増加を極力抑
えた、チップサイズパッケージの製造方法を提供するこ
とを目的としている。
【００１２】
【課題を解決するための手段】本発明は、Ｃｕメッキに
よって配線層を形成する前に、金属電極パッドを覆うバ
リア層をその端がその配線層の端よりも内側に位置する
ように形成し、Ｃｕメッキ後に配線層をマククとして、
メッキ用電極のみをエッチングするようにした。
よって配線層を形成する前に、金属電極パッドを覆うバ
リア層をその端がその配線層の端よりも内側に位置する
ように形成し、Ｃｕメッキ後に配線層をマククとして、
メッキ用電極のみをエッチングするようにした。
【００１３】すなわち、Ｃｒから成るバリア層は、メッ
キ前なので上記薬液によって、エッチングすることがで
き、またＣｕメッキ後に配線層をマククとして、エッチ
ングを行う際に、Ｃｒから成るバリア層は配線層の端よ
りも内側に位置しているので、メッキ用電極のみをウエ
ットエッチングすればよい。
キ前なので上記薬液によって、エッチングすることがで
き、またＣｕメッキ後に配線層をマククとして、エッチ
ングを行う際に、Ｃｒから成るバリア層は配線層の端よ
りも内側に位置しているので、メッキ用電極のみをウエ
ットエッチングすればよい。
【００１４】これにより、バリア層の加工をウエットエ
ッチングで行うことを可能とし、マスク枚数、工数の増
加を極力抑えた、チップサイズパッケージの製造方法を
提供することができる。
ッチングで行うことを可能とし、マスク枚数、工数の増
加を極力抑えた、チップサイズパッケージの製造方法を
提供することができる。
【００１５】
【発明の実施の形態】次に、本発明の実施形態を図１乃
至図６を参照しながら説明する。
至図６を参照しながら説明する。
【００１６】まず、図１に示すように、半導体基板１上
に、金属電極パッドとしてＡｌ電極パッド２（厚さ：８
０００Å〜１００００Å）を形成し、これを覆うように
ＳｉＮから成るパッシベーション膜３（膜厚：８０００
Å〜１００００Å）を形成する。Ａｌ電極パッド２上に
は、後に形成する配線層との電気的接続をとるために開
口を設ける。
に、金属電極パッドとしてＡｌ電極パッド２（厚さ：８
０００Å〜１００００Å）を形成し、これを覆うように
ＳｉＮから成るパッシベーション膜３（膜厚：８０００
Å〜１００００Å）を形成する。Ａｌ電極パッド２上に
は、後に形成する配線層との電気的接続をとるために開
口を設ける。
【００１７】次に、図２に示すように、全面にＣｒ膜
（膜厚１０００Å〜２０００Å）をスパッタして被着さ
せ、このＣｒ膜をホトレジスト（不図示）を用いてウエ
ットエッチングし、Ａｌ電極パッド２を覆うようにバリ
ア層４を形成する。Ｃｒ膜はメッキ前なので、硝酸第２
セリウムアンモニウムを過塩系酸に溶解した、公知の薬
液によってエッチングできる。そして、この上から全面
にＣｕから成るメッキ用電極５（膜厚１０００Å〜２０
００Å）をスパッタにより形成する。
（膜厚１０００Å〜２０００Å）をスパッタして被着さ
せ、このＣｒ膜をホトレジスト（不図示）を用いてウエ
ットエッチングし、Ａｌ電極パッド２を覆うようにバリ
ア層４を形成する。Ｃｒ膜はメッキ前なので、硝酸第２
セリウムアンモニウムを過塩系酸に溶解した、公知の薬
液によってエッチングできる。そして、この上から全面
にＣｕから成るメッキ用電極５（膜厚１０００Å〜２０
００Å）をスパッタにより形成する。
【００１８】次に、図３に示すように、メッキ用電極層
５上の所定の領域にホトレジスト層６（厚さ：４μｍ程
度）を形成し、電解メッキによりＣｕから成る配線層７
（厚さ：２〜３μｍ）を形成する。ここで、配線層７
は、ホトレジスト層６が形成された領域以外の領域上に
形成される。
５上の所定の領域にホトレジスト層６（厚さ：４μｍ程
度）を形成し、電解メッキによりＣｕから成る配線層７
（厚さ：２〜３μｍ）を形成する。ここで、配線層７
は、ホトレジスト層６が形成された領域以外の領域上に
形成される。
【００１９】次に、図４に示すように、ホトレジスト層
６を除去する。バリア層４はすでにエッチングされてお
り、配線層７よりも内側のＡｌ電極パッド２の周辺にの
み位置している。配線層７の端の外側には、Ｃｕから成
るメッキ用電極層５だけが延在している。そこで、図５
に示すように、配線層７をマスクとして、メッキ用電極
層５の不要部分をエッチング除去し、配線層７の下にだ
け残す。Ｃｕは、硝酸と酢酸の１：２混合液によって容
易にエッチングできる。
６を除去する。バリア層４はすでにエッチングされてお
り、配線層７よりも内側のＡｌ電極パッド２の周辺にの
み位置している。配線層７の端の外側には、Ｃｕから成
るメッキ用電極層５だけが延在している。そこで、図５
に示すように、配線層７をマスクとして、メッキ用電極
層５の不要部分をエッチング除去し、配線層７の下にだ
け残す。Ｃｕは、硝酸と酢酸の１：２混合液によって容
易にエッチングできる。
【００２０】次に、図６に示すように、ポリイミドから
成る絶縁膜８を形成し、配線層７上の所定位置に開口部
分を設け、この部分に柱状端子（メタル・ポスト）９を
Ｃｕによる電解メッキによって形成する。そして、この
メタル・ポスト９上に半田バンプ１０を同様に電解メッ
キによって形成する。この後、半導体基板１をスクライ
ブ工程によってチップに分割する。
成る絶縁膜８を形成し、配線層７上の所定位置に開口部
分を設け、この部分に柱状端子（メタル・ポスト）９を
Ｃｕによる電解メッキによって形成する。そして、この
メタル・ポスト９上に半田バンプ１０を同様に電解メッ
キによって形成する。この後、半導体基板１をスクライ
ブ工程によってチップに分割する。
【００２１】
【発明の効果】本発明によれば、チップサイズパッケー
ジにおいて、金属電極パッドと配線層に介在させるバリ
ア層の加工をウエットエッチングで行うことを可能と
し、マスク枚数、工数の増加を極力抑えた、チップサイ
ズパッケージの製造方法を提供することができる。
ジにおいて、金属電極パッドと配線層に介在させるバリ
ア層の加工をウエットエッチングで行うことを可能と
し、マスク枚数、工数の増加を極力抑えた、チップサイ
ズパッケージの製造方法を提供することができる。
【図１】本発明の実施形態に係るチップサイズパッケー
ジとその製造方法を示す第１の断面図である。
ジとその製造方法を示す第１の断面図である。
【図２】本発明の実施形態に係るチップサイズパッケー
ジの製造方法を示す第２の断面図である。
ジの製造方法を示す第２の断面図である。
【図３】本発明の実施形態に係るチップサイズパッケー
ジの製造方法を示す第３の断面図である。
ジの製造方法を示す第３の断面図である。
【図４】本発明の実施形態に係るチップサイズパッケー
ジの製造方法を示す第４の断面図である。
ジの製造方法を示す第４の断面図である。
【図５】本発明の実施形態に係るチップサイズパッケー
ジの製造方法を示す第５の断面図である。
ジの製造方法を示す第５の断面図である。
【図６】本発明の実施形態に係るチップサイズパッケー
ジの製造方法を示す第６の断面図である。
ジの製造方法を示す第６の断面図である。
【図７】従来例に係るチップサイズパッケージの製造方
法を示す断面図である。
法を示す断面図である。
【図８】従来例に係るチップサイズパッケージの製造方
法を示す断面図である。
法を示す断面図である。
【図９】従来例に係るチップサイズパッケージの製造方
法を示す断面図である。
法を示す断面図である。
【図１０】従来例に係るチップサイズパッケージの製造
方法を示す断面図である。
方法を示す断面図である。
【図１１】従来例に係るチップサイズパッケージの製造
方法を示す断面図である。
方法を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH07 HH11 HH17 JJ01 JJ11 JJ17 KK08 KK11 KK17 MM08 MM13 NN06 NN07 PP15 PP27 QQ08 QQ19 QQ27 QQ30 QQ37 RR06 RR22 VV07
Claims (1)
- 【請求項１】金属電極パッドに接続され、チップ表面に
延在する配線層と、この配線層を含むチップ表面を被覆
する絶縁層と、前記配線層上の絶縁層に形成された開口
部と、この開口部に形成された柱状端子とを具備するチ
ップサイズパッケージの製造方法において、半導体基板
上に金属電極パッドを形成する工程と、前記金属電極パ
ッド上に開口を有するパッシベーション膜を形成する工
程と、全面にＣｒ層を形成する工程と、前記Ｃｒ層をウ
エットエッチングして前記金属電極パッドを覆うように
バリア層を形成する工程と、全面にＣｕから成るメッキ
用電極層を形成する工程と、前記メッキ用電極層上の所
定の領域にホトレジスト層を形成する工程と、電解メッ
キによりＣｕから成る配線層を形成する工程と、前記ホ
トレジストを除去した後に前記配線層をマスクとして前
記メッキ用電極層をエッチングする工程とを有し、前記
バリア層の端が前記配線層の端よりも内側に位置させた
状態で前記メッキ用電極層をエッチングすることを特徴
とするサイズパッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10351784A JP2000183213A (ja) | 1998-12-10 | 1998-12-10 | チップサイズパッケージの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10351784A JP2000183213A (ja) | 1998-12-10 | 1998-12-10 | チップサイズパッケージの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000183213A true JP2000183213A (ja) | 2000-06-30 |
Family
ID=18419590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10351784A Pending JP2000183213A (ja) | 1998-12-10 | 1998-12-10 | チップサイズパッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000183213A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246505A (ja) * | 2000-12-15 | 2002-08-30 | Ibiden Co Ltd | プリント配線板 |
-
1998
- 1998-12-10 JP JP10351784A patent/JP2000183213A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246505A (ja) * | 2000-12-15 | 2002-08-30 | Ibiden Co Ltd | プリント配線板 |
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