JP2000155153A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 検査装置でLSIの測定を行う時に、検査装
置の測定端子数より多数の端子をもつLSIにおいて、
測定端子をリレー等で切り替えて行っていた従来の測定
方式を改良するものである。 【解決手段】 LSIパッド1,2の間に端子間の切り
替え回路SW1を、IN2の前段に切り替え回路SW2
を、それぞれLSI内部に内蔵させて配置し、テスト制
御部の制御信号Cのレベルにより、切り替え回路は入力
された信号をそのまま伝播させるか、伝播させないかを
選択して機能ブロックA,Bを選択的にドライブ可能に
する。これによりテスト時には端子を共有化でき、共有
端子の片側のみに検査装置の配線を行うだけで良くな
り、測定用ボードの作成が容易になる。更にはリレーの
開閉のために要していた時間も不要となるのでテスト時
間を大幅に短縮できる。
置の測定端子数より多数の端子をもつLSIにおいて、
測定端子をリレー等で切り替えて行っていた従来の測定
方式を改良するものである。 【解決手段】 LSIパッド1,2の間に端子間の切り
替え回路SW1を、IN2の前段に切り替え回路SW2
を、それぞれLSI内部に内蔵させて配置し、テスト制
御部の制御信号Cのレベルにより、切り替え回路は入力
された信号をそのまま伝播させるか、伝播させないかを
選択して機能ブロックA,Bを選択的にドライブ可能に
する。これによりテスト時には端子を共有化でき、共有
端子の片側のみに検査装置の配線を行うだけで良くな
り、測定用ボードの作成が容易になる。更にはリレーの
開閉のために要していた時間も不要となるのでテスト時
間を大幅に短縮できる。
Description
【0001】
【発明の属する技術分野】本発明は、テスト方式と保護
素子の配置構成を改良できる半導体装置に関するもので
ある。
素子の配置構成を改良できる半導体装置に関するもので
ある。
【0002】
【従来の技術】従来の半導体装置における一般的な入出
力回路とテスト回路の概略を、図6に示す。
力回路とテスト回路の概略を、図6に示す。
【0003】P51,P52,P53,P54はP型M
OSトランジスタ、N51,N52,N53,N54は
N型MOSトランジスタ、IN9,IN10は入力バッ
ファセル、OUT9,OUT10は出力バッファセル、
SEL17,SEL18,SEL19,SEL20は2
入力1出力のセレクタ、A,Bは任意の機能ブロック、
テスト制御部30はテストモード制御を行う回路ブロッ
ク、41〜44は半導体装置のボンディングパッド、4
5,46は測定装置からの入力を行うための端子、4
7,48は測定装置による半導体装置の出力と期待値の
比較を行うための端子である。
OSトランジスタ、N51,N52,N53,N54は
N型MOSトランジスタ、IN9,IN10は入力バッ
ファセル、OUT9,OUT10は出力バッファセル、
SEL17,SEL18,SEL19,SEL20は2
入力1出力のセレクタ、A,Bは任意の機能ブロック、
テスト制御部30はテストモード制御を行う回路ブロッ
ク、41〜44は半導体装置のボンディングパッド、4
5,46は測定装置からの入力を行うための端子、4
7,48は測定装置による半導体装置の出力と期待値の
比較を行うための端子である。
【0004】入出力回路は半導体装置と外部の装置との
信号のやりとりをするために、半導体装置に内蔵されて
いるものであり、この入出力回路には外部からの高電圧
の印加を保護する素子や外部装置との信号の授受を行う
ための素子が含まれている。
信号のやりとりをするために、半導体装置に内蔵されて
いるものであり、この入出力回路には外部からの高電圧
の印加を保護する素子や外部装置との信号の授受を行う
ための素子が含まれている。
【0005】この保護素子は各端子毎に内蔵されてい
る。この保護素子のレイアウトにおける面積は概して内
部の素子に比べ大きなものとなっている。また半導体装
置の試験を行う場合、その測定装置(以下、テスターと
する)の制御できる端子の数には限りがあり、その数を
超える端子を有する半導体装置を試験する場合には、図
8に示すように半導体装置LSIとテスター49を接続
する間の測定用ボード上にリレー60,61等を配置し
て端子の切り替え制御を行っている。
る。この保護素子のレイアウトにおける面積は概して内
部の素子に比べ大きなものとなっている。また半導体装
置の試験を行う場合、その測定装置(以下、テスターと
する)の制御できる端子の数には限りがあり、その数を
超える端子を有する半導体装置を試験する場合には、図
8に示すように半導体装置LSIとテスター49を接続
する間の測定用ボード上にリレー60,61等を配置し
て端子の切り替え制御を行っている。
【0006】そのため、端子の切り替えを行うときに多
大な時間を要し、テスト時間の増大を招いていた。また
同一の機能ブロックが複数存在していても、別々の端子
から独立に制御しテストを行っているために、同一の機
能ブロックを一つずつ測定することとなり、テストを効
率的に行えていなかった。
大な時間を要し、テスト時間の増大を招いていた。また
同一の機能ブロックが複数存在していても、別々の端子
から独立に制御しテストを行っているために、同一の機
能ブロックを一つずつ測定することとなり、テストを効
率的に行えていなかった。
【0007】これは、別の端子から同時に同じパターン
を入力することで解決はできるが、機能ブロックA,B
が同一のものである場合で同時に別の端子から入力し出
力データを測定した場合、図10に示すように機能ブロ
ックA,Bそれぞれの入出力パターンが必要になり、テ
スター上のメモリーもその分だけ必要となっている。
を入力することで解決はできるが、機能ブロックA,B
が同一のものである場合で同時に別の端子から入力し出
力データを測定した場合、図10に示すように機能ブロ
ックA,Bそれぞれの入出力パターンが必要になり、テ
スター上のメモリーもその分だけ必要となっている。
【0008】
【発明が解決しようとする課題】半導体装置においては
年々高速化、高集積化、多ピン化の技術の進展がある。
この技術の進展において多ピン化によりテスターの測定
可能端子数以上の端子を持つ半導体装置が開発されてき
ている。
年々高速化、高集積化、多ピン化の技術の進展がある。
この技術の進展において多ピン化によりテスターの測定
可能端子数以上の端子を持つ半導体装置が開発されてき
ている。
【0009】従来技術では、上記のようにテスター上の
測定ボードにリレー等を配置し、端子の切り替えを行っ
て測定していたが、このリレーの開閉による端子の切り
替えは概して時間を要するものであり、テスト時間の増
大を招いていた。
測定ボードにリレー等を配置し、端子の切り替えを行っ
て測定していたが、このリレーの開閉による端子の切り
替えは概して時間を要するものであり、テスト時間の増
大を招いていた。
【0010】またリレーを載せているために専用のテス
ター測定ボードが必要となっていた。この専用のボード
は半導体装置の特性試験だけではなく、信頼性試験など
においても同様に必要となり、そのための開発期間、費
用が必要となっていた。
ター測定ボードが必要となっていた。この専用のボード
は半導体装置の特性試験だけではなく、信頼性試験など
においても同様に必要となり、そのための開発期間、費
用が必要となっていた。
【0011】また、近年のシステムLSIにおいては予
め準備された機能ブロックを搭載する開発スタイルが主
流になっている。この機能ブロックは通常その機能を保
証するためのテストパターンが準備されている。よって
このようなシステムLSIの試験を行う際には機能ブロ
ックのテストパターンがそのまま流用される。この機能
ブロックは一つのシステムLSIに一つではなく多数搭
載されることが多い。特に、通信制御やタイマーなどの
機能ブロックは一つのシステムLSIに2つから3つ搭
載されることが多い。この場合でも、通常は全く同一の
機能が搭載されていても、機能ブロック毎にそれぞれの
テストパターンを実行していた。
め準備された機能ブロックを搭載する開発スタイルが主
流になっている。この機能ブロックは通常その機能を保
証するためのテストパターンが準備されている。よって
このようなシステムLSIの試験を行う際には機能ブロ
ックのテストパターンがそのまま流用される。この機能
ブロックは一つのシステムLSIに一つではなく多数搭
載されることが多い。特に、通信制御やタイマーなどの
機能ブロックは一つのシステムLSIに2つから3つ搭
載されることが多い。この場合でも、通常は全く同一の
機能が搭載されていても、機能ブロック毎にそれぞれの
テストパターンを実行していた。
【0012】そのためテスト時間も同一の機能であって
も搭載されている数の分だけのテスト時間を要してい
た。また、それぞれの機能ブロックのテストモード用の
端子を別の端子に割り当てることで、同一にテストを行
えるようにすることも可能であるが、その場合でも図1
0に示すように機能ブロックのテストパターンを並列に
配置しているため、テストパターンをテスター上のメモ
リーに転送する際に容量が増えてしまう問題がある。
も搭載されている数の分だけのテスト時間を要してい
た。また、それぞれの機能ブロックのテストモード用の
端子を別の端子に割り当てることで、同一にテストを行
えるようにすることも可能であるが、その場合でも図1
0に示すように機能ブロックのテストパターンを並列に
配置しているため、テストパターンをテスター上のメモ
リーに転送する際に容量が増えてしまう問題がある。
【0013】また、入出力回路は半導体装置と外部の装
置との信号のやりとりをするために、半導体装置に内蔵
されているものであり、この入出力回路には外部からの
高電圧の印加を保護する素子や外部装置との信号の授受
を行うための素子が含まれている。この保護素子は各端
子毎に独自に内蔵されている。この保護素子は概して入
出力回路部の半分以上の面積を占めるため、特に多数の
端子を持つ半導体装置におていは保護素子による面積の
大幅な増大を招いている。
置との信号のやりとりをするために、半導体装置に内蔵
されているものであり、この入出力回路には外部からの
高電圧の印加を保護する素子や外部装置との信号の授受
を行うための素子が含まれている。この保護素子は各端
子毎に独自に内蔵されている。この保護素子は概して入
出力回路部の半分以上の面積を占めるため、特に多数の
端子を持つ半導体装置におていは保護素子による面積の
大幅な増大を招いている。
【0014】
【課題を解決するための手段】本発明の半導体装置は、
パッド部と入出力回路の間と別々のパッド間に切り替え
用の回路素子を付加し、更にパッド間には切り替え用の
回路素子に加えて保護素子も付加する。そして、同一の
機能ブロックをテストする際には各々の被測定機能ブロ
ックのテストモード時における端子間に切り替え回路素
子を配置することで解決している。
パッド部と入出力回路の間と別々のパッド間に切り替え
用の回路素子を付加し、更にパッド間には切り替え用の
回路素子に加えて保護素子も付加する。そして、同一の
機能ブロックをテストする際には各々の被測定機能ブロ
ックのテストモード時における端子間に切り替え回路素
子を配置することで解決している。
【0015】以下にそれぞれの手段について順次説明す
る。まず、テスターが制御できる可能端子数以上の端子
を半導体装置がもっている場合などにおける対応につい
て説明する。
る。まず、テスターが制御できる可能端子数以上の端子
を半導体装置がもっている場合などにおける対応につい
て説明する。
【0016】この場合、図1に示すように入出力端子に
は、端子の切り替え用の回路素子SW1,SW2,SW
3,SW4を付加する。これにより、機能ブロックAを
テストする場合はテスト制御部30にてSW1をオン状
態、SW2をオフ状態にすることでテスター入力端子か
らの入力データを機能ブロックAの経路のみに伝達す
る。
は、端子の切り替え用の回路素子SW1,SW2,SW
3,SW4を付加する。これにより、機能ブロックAを
テストする場合はテスト制御部30にてSW1をオン状
態、SW2をオフ状態にすることでテスター入力端子か
らの入力データを機能ブロックAの経路のみに伝達す
る。
【0017】そして出力側では、同様にSW3をオン状
態、SW4をオフ状態にすることで回路Aからの経路の
信号のみをテスター出力端子へ伝達する。次に機能ブロ
ックBをテストする場合はテスト制御部30にてSW1
をオフ状態、SW2をオン状態にすることでテスター入
力端子からの入力データを機能ブロックBの経路のみに
伝達し、出力側では同様にSW3をオフ状態、SW4を
オン状態にすることで機能ブロックBからの経路の信号
のみをテスター出力端子へ伝達する。また、DC検査に
おける出力端子のオフリークを測定する場合は出力側に
ついているSW3,SW4の両方をオフにすることで測
定が可能になる。
態、SW4をオフ状態にすることで回路Aからの経路の
信号のみをテスター出力端子へ伝達する。次に機能ブロ
ックBをテストする場合はテスト制御部30にてSW1
をオフ状態、SW2をオン状態にすることでテスター入
力端子からの入力データを機能ブロックBの経路のみに
伝達し、出力側では同様にSW3をオフ状態、SW4を
オン状態にすることで機能ブロックBからの経路の信号
のみをテスター出力端子へ伝達する。また、DC検査に
おける出力端子のオフリークを測定する場合は出力側に
ついているSW3,SW4の両方をオフにすることで測
定が可能になる。
【0018】次に同時に同一の機能ブロックを測定する
方法を以下に説明する。図3において機能ブロックA,
Bが同一の機能ブロックである場合、前記共有させた端
子を機能ブロックA,Bの同一の端子機能に入力される
ようにテスト回路を設計する。そして、テスターからの
入力データが同時に入力されるようにSW9,SW10
両方がオン状態になるようにテスト制御部30でテスト
制御行う。更にSEL9,SEL10もテストモードと
なり、テスターからの入力データが機能ブロックA、B
の該端子に入るように制御する。そして、出力側も同様
にSW11,SW12をオン状態にし、SEL11,1
2もテストモードとなり機能ブロックA,Bのデータが
選択されるようにテスト制御を行う。
方法を以下に説明する。図3において機能ブロックA,
Bが同一の機能ブロックである場合、前記共有させた端
子を機能ブロックA,Bの同一の端子機能に入力される
ようにテスト回路を設計する。そして、テスターからの
入力データが同時に入力されるようにSW9,SW10
両方がオン状態になるようにテスト制御部30でテスト
制御行う。更にSEL9,SEL10もテストモードと
なり、テスターからの入力データが機能ブロックA、B
の該端子に入るように制御する。そして、出力側も同様
にSW11,SW12をオン状態にし、SEL11,1
2もテストモードとなり機能ブロックA,Bのデータが
選択されるようにテスト制御を行う。
【0019】更に、図4に示すように出力セルに対し、
テスト制御部からテストモードにおいて出力バッファO
UT7,OUT8のハイ側への出力駆動能力とロウ側へ
の出力駆動能力を合わせるようにするようにしておく。
ここで機能ブロックA,Bは同一機能であり、同一のデ
ータが入力されるので、出力も同一のデータがOUT
7,OUT8から出力される。よって、機能ブロック
A、Bが正常に動作している場合は、テスター出力端子
は同一レベルにドライブされる。逆に正常に動作してい
ない場合はOUT7,OUT8は同一駆動能力であるの
で、中間レベルとなり、実際の期待値と一致しなくな
る。これにより両方の機能ブロックが正常に動作してい
るかということが検査可能となる。
テスト制御部からテストモードにおいて出力バッファO
UT7,OUT8のハイ側への出力駆動能力とロウ側へ
の出力駆動能力を合わせるようにするようにしておく。
ここで機能ブロックA,Bは同一機能であり、同一のデ
ータが入力されるので、出力も同一のデータがOUT
7,OUT8から出力される。よって、機能ブロック
A、Bが正常に動作している場合は、テスター出力端子
は同一レベルにドライブされる。逆に正常に動作してい
ない場合はOUT7,OUT8は同一駆動能力であるの
で、中間レベルとなり、実際の期待値と一致しなくな
る。これにより両方の機能ブロックが正常に動作してい
るかということが検査可能となる。
【0020】端子毎に必要であった保護素子に関して説
明をする。図2に示すように、端子間の切り替え回路S
W5,SW7にP5,P6,N5,N7を接続する。こ
れにより、共有したパッド間において保護素子も共有化
を図ることができ、保護素子による面積を削減すること
が可能となる。
明をする。図2に示すように、端子間の切り替え回路S
W5,SW7にP5,P6,N5,N7を接続する。こ
れにより、共有したパッド間において保護素子も共有化
を図ることができ、保護素子による面積を削減すること
が可能となる。
【0021】
【発明の実施の形態】以下、本発明の各実施の形態を説
明する。 (実施の形態1)図1は本発明の(実施の形態1)の半
導体装置を示す。
明する。 (実施の形態1)図1は本発明の(実施の形態1)の半
導体装置を示す。
【0022】P1,P2,P3,P4はP型MOSトラ
ンジスタ、N1,N2,N3,N4,ND1はN型MO
Sトランジスタである。IN1,IN2は入力バッファ
セル、OUT1,OUT2は出力バッファセル、SW
1,SW2,SW3,SW4は切り替え回路としてのア
ナログスイッチ回路、SEL1,SEL2,SEL3,
SEL4は2入力1出力のセレクタ、機能ブロックA、
機能ブロックBは任意の機能ブロック、テスト制御部3
0はテストモード制御を行う回路ブロック、1,2,
3,4は半導体装置のボンディングパッド、45はテス
ターからの入力を行うテスター入力端子、47はテスタ
ーによる半導体装置の出力と期待値の比較を行うための
端子である。
ンジスタ、N1,N2,N3,N4,ND1はN型MO
Sトランジスタである。IN1,IN2は入力バッファ
セル、OUT1,OUT2は出力バッファセル、SW
1,SW2,SW3,SW4は切り替え回路としてのア
ナログスイッチ回路、SEL1,SEL2,SEL3,
SEL4は2入力1出力のセレクタ、機能ブロックA、
機能ブロックBは任意の機能ブロック、テスト制御部3
0はテストモード制御を行う回路ブロック、1,2,
3,4は半導体装置のボンディングパッド、45はテス
ターからの入力を行うテスター入力端子、47はテスタ
ーによる半導体装置の出力と期待値の比較を行うための
端子である。
【0023】まず入力に対する実施の形態を説明する。
図1に示すようにLSIパッド1,2の間にSW1を配
置し、IN2の前段にSW2を配置する。ここでLSI
パッド1,2は半導体装置を検査する時に独自にデータ
を制御する必要のない組み合わせである必要がある。
図1に示すようにLSIパッド1,2の間にSW1を配
置し、IN2の前段にSW2を配置する。ここでLSI
パッド1,2は半導体装置を検査する時に独自にデータ
を制御する必要のない組み合わせである必要がある。
【0024】機能ブロックAの機能を検査する場合は、
テスト制御部30でSW1のC端子をロウレベルにし、
SW1をオン状態にする。そして、SW2のC端子はハ
イレベルにし、SW2をオフ状態にし、さらにND1が
オンすることで入力バッファIN2の入力がフローティ
ング状態にならないようにする。
テスト制御部30でSW1のC端子をロウレベルにし、
SW1をオン状態にする。そして、SW2のC端子はハ
イレベルにし、SW2をオフ状態にし、さらにND1が
オンすることで入力バッファIN2の入力がフローティ
ング状態にならないようにする。
【0025】そしてSEL1の入力S端子をハイレベル
にすることでSEL1のB端子が選択されるようにテス
ト制御を行う。これによりテスター入力端子からのデー
タはLSIパッド2を通り、入力バッファIN1とSE
L1を介して機能ブロックAの任意の入力端子をドライ
ブする。
にすることでSEL1のB端子が選択されるようにテス
ト制御を行う。これによりテスター入力端子からのデー
タはLSIパッド2を通り、入力バッファIN1とSE
L1を介して機能ブロックAの任意の入力端子をドライ
ブする。
【0026】次に機能ブロックBの機能を検査する場合
は、テスト制御部でSW2のC端子をロウレベルにし、
SW2をオン状態にする。そして、SW1のC端子はハ
イレベルにし、SW1とND1をオフ状態にする。そし
てSEL2の入力S端子をハイレベルにすることでSE
L2のB端子が選択されるようにテスト制御を行う。
は、テスト制御部でSW2のC端子をロウレベルにし、
SW2をオン状態にする。そして、SW1のC端子はハ
イレベルにし、SW1とND1をオフ状態にする。そし
てSEL2の入力S端子をハイレベルにすることでSE
L2のB端子が選択されるようにテスト制御を行う。
【0027】これによりテスター入力端子からのデータ
はLSIパッド2を通り、入力バッファIN2とSEL
2を介して機能ブロックBの任意の入力端子をドライブ
する。 次に出力端子に対する実施の形態を説明する。
はLSIパッド2を通り、入力バッファIN2とSEL
2を介して機能ブロックBの任意の入力端子をドライブ
する。 次に出力端子に対する実施の形態を説明する。
【0028】図1に示すようにLSIパッド3,4の間
にSW3を配置し、OUT2の後段にSW4を配置す
る。ここでLSIパッド3とLSIパッド4は該半導体
装置を検査する時に独自にデータの期待値を比較制御す
る必要のない組み合わせである必要がある。
にSW3を配置し、OUT2の後段にSW4を配置す
る。ここでLSIパッド3とLSIパッド4は該半導体
装置を検査する時に独自にデータの期待値を比較制御す
る必要のない組み合わせである必要がある。
【0029】機能ブロックAの機能を検査する場合は、
テスト制御部30でSW3のC端子をロウレベルにし、
SW3をオン状態にする。そして、SW4のC端子はハ
イレベルにし、SW4をオフ状態にする。そしてSEL
3の入力S端子をハイレベルにすることでSEL3のB
端子が選択されるようにテスト制御を行う。
テスト制御部30でSW3のC端子をロウレベルにし、
SW3をオン状態にする。そして、SW4のC端子はハ
イレベルにし、SW4をオフ状態にする。そしてSEL
3の入力S端子をハイレベルにすることでSEL3のB
端子が選択されるようにテスト制御を行う。
【0030】これによりテスター出力端子47には機能
ブロックAの出力端子からSEL3をとおり出力バッフ
ァOUT1を介してSW3、LSIパッド4を通り機能
ブロックAの出力信号が出力される。
ブロックAの出力端子からSEL3をとおり出力バッフ
ァOUT1を介してSW3、LSIパッド4を通り機能
ブロックAの出力信号が出力される。
【0031】次に機能ブロックBの機能を検査する場合
は、テスト制御部30でSW4のC端子をロウレベルに
し、SW4をオン状態にする。そして、SW3のC端子
はハイレベルにし、SW3をオフ状態にする。そしてS
EL4の入力S端子をハイレベルにすることでSEL4
のB端子が選択されるようにテスト制御を行う。
は、テスト制御部30でSW4のC端子をロウレベルに
し、SW4をオン状態にする。そして、SW3のC端子
はハイレベルにし、SW3をオフ状態にする。そしてS
EL4の入力S端子をハイレベルにすることでSEL4
のB端子が選択されるようにテスト制御を行う。
【0032】これによりテスター出力端子には機能ブロ
ックBの出力端子からSEL4を通り出力バッファOU
T2を介してSW4、LSIパッド4を通り機能ブロッ
クBの出力信号が出力される。
ックBの出力端子からSEL4を通り出力バッファOU
T2を介してSW4、LSIパッド4を通り機能ブロッ
クBの出力信号が出力される。
【0033】これにより従来はテスター測定可能端子よ
り半導体装置の端子の方が多い場合、図8に示すように
測定用ボード上にリレーを配置して行っていたものより
もボードの作成が容易になり、更にリレーの開閉のため
に要していた時間も大幅に短縮される。
り半導体装置の端子の方が多い場合、図8に示すように
測定用ボード上にリレーを配置して行っていたものより
もボードの作成が容易になり、更にリレーの開閉のため
に要していた時間も大幅に短縮される。
【0034】また、この図1におけるP1〜P4とN1
〜N4は外部からの過電圧などに対する半導体装置のM
OS型の保護素子である。なお、本例では入力同志、出
力同志の組み合わせであるが入力と出力の組み合わせで
も同様のことが可能である。また2つの端子間で説明を
行っているが、3つ以上の組み合わせにおいても可能で
あり、その場合は更に端子の共有化による保護素子の面
積を削減することが可能となる。
〜N4は外部からの過電圧などに対する半導体装置のM
OS型の保護素子である。なお、本例では入力同志、出
力同志の組み合わせであるが入力と出力の組み合わせで
も同様のことが可能である。また2つの端子間で説明を
行っているが、3つ以上の組み合わせにおいても可能で
あり、その場合は更に端子の共有化による保護素子の面
積を削減することが可能となる。
【0035】(実施の形態2)図2は本発明の(実施の
形態2)を示す。P5,P6,SWP5,SWP6はP
型MOSトランジスタ、N5,N6,SWN5,SWN
6はN型MOSトランジスタ、IN13,IN4は入力
バッファセル、OUT3,OUT4は出力バッファセ
ル、SW5,SW6,SW7,SW8は切り替え回路と
してのアナログスイッチ回路、SEL5,SEL6,S
EL7,SEL8は2入力1出力のセレクタ、機能ブロ
ックA、機能ブロックBは任意の機能ブロック、テスト
制御部30はテストモード制御を行う回路ブロック、
1,2,3,4は半導体装置のボンディングパッド、4
5はテスターからの入力を行うための端子、47はテス
ターによる半導体装置の出力と期待値の比較を行うため
の端子である。
形態2)を示す。P5,P6,SWP5,SWP6はP
型MOSトランジスタ、N5,N6,SWN5,SWN
6はN型MOSトランジスタ、IN13,IN4は入力
バッファセル、OUT3,OUT4は出力バッファセ
ル、SW5,SW6,SW7,SW8は切り替え回路と
してのアナログスイッチ回路、SEL5,SEL6,S
EL7,SEL8は2入力1出力のセレクタ、機能ブロ
ックA、機能ブロックBは任意の機能ブロック、テスト
制御部30はテストモード制御を行う回路ブロック、
1,2,3,4は半導体装置のボンディングパッド、4
5はテスターからの入力を行うための端子、47はテス
ターによる半導体装置の出力と期待値の比較を行うため
の端子である。
【0036】図2に示すように、端子間の切り替え回路
SW5にP5,N5を、SW7にP6,N6をそれぞれ
付加する。これにより、まず入力IN3に対する保護素
子としては、高電位側に対してはSWP5からP5のパ
スに過電流が流れるようなパスが形成され、低電位側に
対しては、SWN5からN5に過電流が流れるパスが形
成される。次にIN4に対する保護素子としては、高電
位はP5、低電位はN5が形成される。また出力端子O
UT3,OUT4に対しても同様の保護素子の構成をと
る。
SW5にP5,N5を、SW7にP6,N6をそれぞれ
付加する。これにより、まず入力IN3に対する保護素
子としては、高電位側に対してはSWP5からP5のパ
スに過電流が流れるようなパスが形成され、低電位側に
対しては、SWN5からN5に過電流が流れるパスが形
成される。次にIN4に対する保護素子としては、高電
位はP5、低電位はN5が形成される。また出力端子O
UT3,OUT4に対しても同様の保護素子の構成をと
る。
【0037】これにより、図1に示すP1,P2,P
3,P4,N1,N2,N3,N4のように各端子毎に
必要であった保護素子が端子間で共有化することが可能
となる。これにより、保護素子によるLSIの面積の増
加を低減することが可能となる。
3,P4,N1,N2,N3,N4のように各端子毎に
必要であった保護素子が端子間で共有化することが可能
となる。これにより、保護素子によるLSIの面積の増
加を低減することが可能となる。
【0038】(実施の形態3)図3は本発明の(実施の
形態3)を示し、ある半導体装置に同一の機能ブロック
(図3では機能A)がある場合の例である。
形態3)を示し、ある半導体装置に同一の機能ブロック
(図3では機能A)がある場合の例である。
【0039】図3において、P31,P32,P33,
P34はP型MOSトランジスタ、N31,N32,N
33,N34はN型MOSトランジスタ、IN5,IN
6は入力バッファセル、OUT5,OUT6は出力バッ
ファセル、SW9,SW10,SW11,SW12は切
り替え回路としてのアナログスイッチ回路、ND1はN
型MOSトランジスタ、SEL9,SEL10,SEL
11,SEL12は2入力1出力のセレクタ、機能ブロ
ックA、機能ブロックBは任意の機能ブロックで両方と
も同じ機能Aをもつ回路、テスト制御部30はテストモ
ード制御を行う回路ブロック、1,2,3,4は半導体
装置のボンディングパッド、45はテスターからの入力
を行うための端子、47はテスターによる半導体装置の
出力と期待値の比較を行うための端子である。
P34はP型MOSトランジスタ、N31,N32,N
33,N34はN型MOSトランジスタ、IN5,IN
6は入力バッファセル、OUT5,OUT6は出力バッ
ファセル、SW9,SW10,SW11,SW12は切
り替え回路としてのアナログスイッチ回路、ND1はN
型MOSトランジスタ、SEL9,SEL10,SEL
11,SEL12は2入力1出力のセレクタ、機能ブロ
ックA、機能ブロックBは任意の機能ブロックで両方と
も同じ機能Aをもつ回路、テスト制御部30はテストモ
ード制御を行う回路ブロック、1,2,3,4は半導体
装置のボンディングパッド、45はテスターからの入力
を行うための端子、47はテスターによる半導体装置の
出力と期待値の比較を行うための端子である。
【0040】近年の半導体装置においては、機能ブロッ
ク単位で開発を行うのが通常のスタイルとなってきてい
る。特に最近ではあらかじめ準備された機能ブロックを
半導体装置に組み込みを行うケースも増えてきている。
このような開発スタイルの場合は、特に、回路機能を検
査するためのテストベクターも機能ブロック単位で準備
されている。そして、一つの半導体装置の中に複数の同
一の機能ブロックが組み込まれている場合ではその機能
ブロックをテストする場合、同一の機能であっても別々
に検査をするようになっていた。
ク単位で開発を行うのが通常のスタイルとなってきてい
る。特に最近ではあらかじめ準備された機能ブロックを
半導体装置に組み込みを行うケースも増えてきている。
このような開発スタイルの場合は、特に、回路機能を検
査するためのテストベクターも機能ブロック単位で準備
されている。そして、一つの半導体装置の中に複数の同
一の機能ブロックが組み込まれている場合ではその機能
ブロックをテストする場合、同一の機能であっても別々
に検査をするようになっていた。
【0041】これに対し、この実施の形態では、図3に
示すようにテストモードにおいて機能ブロックAの入力
端子AINを制御する外部端子と、機能ブロックBの入
力端子AINを制御する外部端子と(機能ブロックA、
機能ブロックBはともに機能A)の間に端子間の切り替
え回路SW9,SW10を配置する。出力端子に関して
も同様に機能ブロックAの出力端子AOUTと機能ブロ
ックBの出力端子AOUTをテストモード時にモニター
する外部端子間に図3に示すSW11,SW12を配置
する。
示すようにテストモードにおいて機能ブロックAの入力
端子AINを制御する外部端子と、機能ブロックBの入
力端子AINを制御する外部端子と(機能ブロックA、
機能ブロックBはともに機能A)の間に端子間の切り替
え回路SW9,SW10を配置する。出力端子に関して
も同様に機能ブロックAの出力端子AOUTと機能ブロ
ックBの出力端子AOUTをテストモード時にモニター
する外部端子間に図3に示すSW11,SW12を配置
する。
【0042】機能ブロックA,機能ブロックBをテスト
するテストモードにおいて、テスト制御部30はSW
9,SW10,SW11,SW12のC端子をローレベ
ルにし全ての端子間切り替え回路を信号が通過するよう
にする。そしてSEL9,SEL10のS端子をハイレ
ベルになるようにし、SEL9,SEL10それぞれの
B端子の入力が選択されるようにする。
するテストモードにおいて、テスト制御部30はSW
9,SW10,SW11,SW12のC端子をローレベ
ルにし全ての端子間切り替え回路を信号が通過するよう
にする。そしてSEL9,SEL10のS端子をハイレ
ベルになるようにし、SEL9,SEL10それぞれの
B端子の入力が選択されるようにする。
【0043】これにより、テスター入力端子からの信号
はSW9,SW10をそれぞれ通り、更にIN5、IN
6を通過し、SEL9,SEL10のB端子に入力さ
れ、SEL9,SEL10を通過して、機能ブロック
A,機能ブロックBの入力端子AINにテスター入力端
子から同一の信号が同時に入力される。
はSW9,SW10をそれぞれ通り、更にIN5、IN
6を通過し、SEL9,SEL10のB端子に入力さ
れ、SEL9,SEL10を通過して、機能ブロック
A,機能ブロックBの入力端子AINにテスター入力端
子から同一の信号が同時に入力される。
【0044】次に出力側であるが、同様に機能ブロック
A,機能ブロックBをテストするテストモードにおいて
テスト制御部30がSEL11,SEL12のセレクト
信号Sにハイレベルが入力されるようにし、SEL1
1,SEL12のB端子に入力される機能ブロックAお
よび機能ブロックBの出力AOUTがそれぞれ選択され
る。そしてSEL11の出力はOUT5、SEL12の
出力はOUT6を通過する。そしてSW11,SW12
はそれぞれ通過するようにテスト制御で制御されている
ので、テスター出力端子には機能ブロックA,機能ブロ
ックBのAOUTが出力される。この時、機能ブロック
A,機能ブロックBは同一の機能であり、また上記であ
るように入力には同一の信号が入力されるので、回路が
正常に動作している場合は出力端子も同一の信号が出力
され、一つのテスター出力端子で2つの端子の期待値を
同時に測定をすることになる。
A,機能ブロックBをテストするテストモードにおいて
テスト制御部30がSEL11,SEL12のセレクト
信号Sにハイレベルが入力されるようにし、SEL1
1,SEL12のB端子に入力される機能ブロックAお
よび機能ブロックBの出力AOUTがそれぞれ選択され
る。そしてSEL11の出力はOUT5、SEL12の
出力はOUT6を通過する。そしてSW11,SW12
はそれぞれ通過するようにテスト制御で制御されている
ので、テスター出力端子には機能ブロックA,機能ブロ
ックBのAOUTが出力される。この時、機能ブロック
A,機能ブロックBは同一の機能であり、また上記であ
るように入力には同一の信号が入力されるので、回路が
正常に動作している場合は出力端子も同一の信号が出力
され、一つのテスター出力端子で2つの端子の期待値を
同時に測定をすることになる。
【0045】これにより同一機能ブロックが半導体装置
に内蔵されている場合に、同時にテストを実施すること
が可能となり、実デバイスのテスト時間や論理検証など
のシミュレーション時間などを大幅に削減することがで
きる。
に内蔵されている場合に、同時にテストを実施すること
が可能となり、実デバイスのテスト時間や論理検証など
のシミュレーション時間などを大幅に削減することがで
きる。
【0046】更に、これにより図9に示すような機能ブ
ロックA,機能ブロックBをテストするためのテストパ
ターンも一つ分の機能ブロックのテストパターンで共有
することになるので、テストパターンのデータサイズも
半減することになり、テスター上のメモリ使用量やシミ
ュレーションにおけるメモリの使用量も削減することが
可能となる。
ロックA,機能ブロックBをテストするためのテストパ
ターンも一つ分の機能ブロックのテストパターンで共有
することになるので、テストパターンのデータサイズも
半減することになり、テスター上のメモリ使用量やシミ
ュレーションにおけるメモリの使用量も削減することが
可能となる。
【0047】(実施の形態4)図4は(実施の形態4)
を示す。図4において、P41,P42,P43,P4
4はP型MOSトランジスタ、N41,N42,N4
3,N44はN型MOSトランジスタ、IN7,IN8
は入力バッファセル、OUT7,OUT8は出力バッフ
ァセル、SW13,SW14,SW15,SW16は切
り替え回路としてのアナログスイッチ回路、ND1はN
型MOSトランジスタ、SEL13,SEL14,SE
L15,SEL16は2入力1出力のセレクタ、機能ブ
ロックA、機能ブロックBは任意の機能ブロックで両方
とも同じ機能Aをもつ回路、テスト制御部はテストモー
ド制御を行う回路ブロック、LSIパッド1,LSIパ
ッド2,LSIパッド3,LSIパッド4は半導体装置
のボンディングパッド、テスター入力端子はテスターか
らの入力を行うための端子、テスター出力端子はテスタ
ーによる半導体装置の出力と期待値の比較を行うための
端子である。
を示す。図4において、P41,P42,P43,P4
4はP型MOSトランジスタ、N41,N42,N4
3,N44はN型MOSトランジスタ、IN7,IN8
は入力バッファセル、OUT7,OUT8は出力バッフ
ァセル、SW13,SW14,SW15,SW16は切
り替え回路としてのアナログスイッチ回路、ND1はN
型MOSトランジスタ、SEL13,SEL14,SE
L15,SEL16は2入力1出力のセレクタ、機能ブ
ロックA、機能ブロックBは任意の機能ブロックで両方
とも同じ機能Aをもつ回路、テスト制御部はテストモー
ド制御を行う回路ブロック、LSIパッド1,LSIパ
ッド2,LSIパッド3,LSIパッド4は半導体装置
のボンディングパッド、テスター入力端子はテスターか
らの入力を行うための端子、テスター出力端子はテスタ
ーによる半導体装置の出力と期待値の比較を行うための
端子である。
【0048】(実施の形態3)においては図3の出力端
子OUT5,OUT6の駆動能力は半導体装置のノーマ
ルモードにおける所望の電流能力となっているので、そ
れぞれが違った駆動能力である場合が多い。また、出力
端子の高電位側のトランジスタと低電位側のトランジス
タの駆動能力も1:1とは限らない。このようなケース
において(実施の形態3)にある2つの出力端子を同時
に測定する場合は出力端子が不一致を起こしても、駆動
能力の高い方に偏るためにテスターで比較を行う場合、
期待値に対して電位差が大きくならない場合が起こる。
またあらかじめ設計された機能ブロックにおいて使用し
た時のその端子の駆動能力とも違う場合が殆どである。
このため、タイミングが不一致になる可能性があった。
子OUT5,OUT6の駆動能力は半導体装置のノーマ
ルモードにおける所望の電流能力となっているので、そ
れぞれが違った駆動能力である場合が多い。また、出力
端子の高電位側のトランジスタと低電位側のトランジス
タの駆動能力も1:1とは限らない。このようなケース
において(実施の形態3)にある2つの出力端子を同時
に測定する場合は出力端子が不一致を起こしても、駆動
能力の高い方に偏るためにテスターで比較を行う場合、
期待値に対して電位差が大きくならない場合が起こる。
またあらかじめ設計された機能ブロックにおいて使用し
た時のその端子の駆動能力とも違う場合が殆どである。
このため、タイミングが不一致になる可能性があった。
【0049】それに対してこの(実施の形態4)では入
力側に関しては(実施の形態3)と同じであるが、出力
側に関しては図4で示すようにOUT7とOUT8のI
2端子にはテスト制御部からそれぞれSEL15,SE
L16のS端子に入る信号と同じ信号が入力される。こ
こで機能ブロックA,機能ブロックBを同時にテストす
るときのモードにおいてはこの端子はハイレベルであ
る。
力側に関しては(実施の形態3)と同じであるが、出力
側に関しては図4で示すようにOUT7とOUT8のI
2端子にはテスト制御部からそれぞれSEL15,SE
L16のS端子に入る信号と同じ信号が入力される。こ
こで機能ブロックA,機能ブロックBを同時にテストす
るときのモードにおいてはこの端子はハイレベルであ
る。
【0050】図5にOUT7,OUT8の内部構成例を
示す。ここでPO1,PO2,PC1はP型MOSトラ
ンジスタ、NO1,NO2,NC1はN型MOSトラン
ジスタである。この図5で示すように端子I2がハイレ
ベルの場合は、PC1,NC1はオフ状態となり、OU
T7,OUT8の駆動能力はトランジスタPO1,NO
1でのみ決定される。このPO1,NO1のトランジス
タの能力比を1:1としておく。特に機能ブロックが予
め設計されているようなものの場合は予め設計された機
能ブロックを検証したときの駆動能力を使用することで
より検証を容易にすることが可能となる。つまり機能ブ
ロックA,機能ブロックBが共に正常に動作していない
場合、その出力は中間レベルとなり不一致の検証をより
精度よく検出することが可能となる。更に、予め設計さ
れた機能ブロックで使用した出力セルと同等の出力セル
になるようにしておくことで、予め設計した時に作成さ
れた検証用のテストベクターに対してタイミングもより
近いものとなり、検証を容易にすることが可能となる。
示す。ここでPO1,PO2,PC1はP型MOSトラ
ンジスタ、NO1,NO2,NC1はN型MOSトラン
ジスタである。この図5で示すように端子I2がハイレ
ベルの場合は、PC1,NC1はオフ状態となり、OU
T7,OUT8の駆動能力はトランジスタPO1,NO
1でのみ決定される。このPO1,NO1のトランジス
タの能力比を1:1としておく。特に機能ブロックが予
め設計されているようなものの場合は予め設計された機
能ブロックを検証したときの駆動能力を使用することで
より検証を容易にすることが可能となる。つまり機能ブ
ロックA,機能ブロックBが共に正常に動作していない
場合、その出力は中間レベルとなり不一致の検証をより
精度よく検出することが可能となる。更に、予め設計さ
れた機能ブロックで使用した出力セルと同等の出力セル
になるようにしておくことで、予め設計した時に作成さ
れた検証用のテストベクターに対してタイミングもより
近いものとなり、検証を容易にすることが可能となる。
【0051】そして、ノーマルモードにおいてはOUT
7,OUT8の端子I2がロウレベルとなる。この場合
はPC1,NC1はオン状態となり、OUT7,OUT
8の駆動能力はトランジスタPO1,NO1とPC1,
NC1、PO2,NO2で決定される。これらのトラン
ジスタ能力をノーマル時に要求される駆動能力に設計を
行っておく。
7,OUT8の端子I2がロウレベルとなる。この場合
はPC1,NC1はオン状態となり、OUT7,OUT
8の駆動能力はトランジスタPO1,NO1とPC1,
NC1、PO2,NO2で決定される。これらのトラン
ジスタ能力をノーマル時に要求される駆動能力に設計を
行っておく。
【0052】(実施の形態5)上記の(実施の形態1)
〜(実施の形態4)においては、テスター49で測定す
るボードは、図7に示すように端子間に切り替え回路を
配置している端子間の内では、入力セルに入る部分にも
切り替え回路を入れた方(図1ではLSIパッド2)の
端子にのみ配線を行うだけで良い。これは従来では図8
にあるようにテスター49で測定するボード上にリレー
60,61のように切り替え回路をつけていたのである
が、(実施の形態1)〜(実施の形態4)で示すように
半導体装置内部でその機能を果たすため不要となる。
〜(実施の形態4)においては、テスター49で測定す
るボードは、図7に示すように端子間に切り替え回路を
配置している端子間の内では、入力セルに入る部分にも
切り替え回路を入れた方(図1ではLSIパッド2)の
端子にのみ配線を行うだけで良い。これは従来では図8
にあるようにテスター49で測定するボード上にリレー
60,61のように切り替え回路をつけていたのである
が、(実施の形態1)〜(実施の形態4)で示すように
半導体装置内部でその機能を果たすため不要となる。
【0053】
【発明の効果】以上のように本発明によれば、テスター
測定可能端子より半導体装置の端子のほうが多い場合、
図8に示すように測定用ボード上にリレーを配置して行
っていたものが図7のようにテスト時は端子を共有化す
ることで、共有端子の片側のみにテスターとの配線を行
うだけで良くなり、ボードの作成が容易になる。更にリ
レーの開閉のために要していた時間も不要となるのでテ
スト時間を大幅に短縮できる。
測定可能端子より半導体装置の端子のほうが多い場合、
図8に示すように測定用ボード上にリレーを配置して行
っていたものが図7のようにテスト時は端子を共有化す
ることで、共有端子の片側のみにテスターとの配線を行
うだけで良くなり、ボードの作成が容易になる。更にリ
レーの開閉のために要していた時間も不要となるのでテ
スト時間を大幅に短縮できる。
【0054】次に各端子毎に必要であった保護素子が端
子間で共有化することが可能となる。これにより、保護
素子によるLSIの面積の増加を低減することが可能と
なる。
子間で共有化することが可能となる。これにより、保護
素子によるLSIの面積の増加を低減することが可能と
なる。
【0055】また同一機能ブロックが半導体装置に内蔵
されている場合に、同時にテストを実施することが可能
となり、実デバイスのテスト時間や論理検証などのシミ
ュレーション時間などを大幅に削減することができる。
更に、テストパターンも一つ分の機能ブロックのデータ
サイズでテストできるようになり、テスター上のメモリ
使用量やシミュレーションにおけるメモリの使用量も削
減することが可能となる。
されている場合に、同時にテストを実施することが可能
となり、実デバイスのテスト時間や論理検証などのシミ
ュレーション時間などを大幅に削減することができる。
更に、テストパターンも一つ分の機能ブロックのデータ
サイズでテストできるようになり、テスター上のメモリ
使用量やシミュレーションにおけるメモリの使用量も削
減することが可能となる。
【0056】更に同時に同じ機能ブロックをテストする
時の出力端子を共有させているものを、その機能ブロッ
クをテストするモードでは出力の駆動能力を同じにする
ことで、機能ブロックが誤動作した場合はその出力は中
間レベルとなり不一致の検証をより精度よく検出するこ
とが可能となる。更に、予め設計された機能ブロックで
使用した出力セルと同等の出力セルになるようにしてお
くことで、予め設計した時に作成された検証用のテスト
ベクターに対してタイミングもより近いものとなり、検
証を容易にすることが可能となる。
時の出力端子を共有させているものを、その機能ブロッ
クをテストするモードでは出力の駆動能力を同じにする
ことで、機能ブロックが誤動作した場合はその出力は中
間レベルとなり不一致の検証をより精度よく検出するこ
とが可能となる。更に、予め設計された機能ブロックで
使用した出力セルと同等の出力セルになるようにしてお
くことで、予め設計した時に作成された検証用のテスト
ベクターに対してタイミングもより近いものとなり、検
証を容易にすることが可能となる。
【図1】本発明の(実施の形態1)の半導体装置の概略
図
図
【図2】本発明の(実施の形態2)の半導体装置の概略
図
図
【図3】本発明の(実施の形態3)の半導体装置の概略
図
図
【図4】本発明の(実施の形態4)の半導体装置の概略
図
図
【図5】本発明の(実施の形態4)の半導体装置におい
て出力の駆動能力を調整するための回路構成を示す図
て出力の駆動能力を調整するための回路構成を示す図
【図6】従来の半導体装置の概略図
【図7】本発明のテスター測定端子よりも半導体装置の
端子が多い場合の本発明のテスター測定用ボードを示す
図
端子が多い場合の本発明のテスター測定用ボードを示す
図
【図8】テスター測定端子よりも半導体装置の端子が多
い場合の従来のテスター測定用ボードを示す図
い場合の従来のテスター測定用ボードを示す図
【図9】同時に同一の機能ブロックを測定する場合の本
発明のテストパターンを示す図
発明のテストパターンを示す図
【図10】従来のテストパターンファイルの従来例を示
す図
す図
【符号の説明】 IN1〜IN8 入力バッファセル OUT1〜OUT8 出力バッファセル SW1〜SW16 切り替え回路(アナログスイッ
チ) SEL1〜SEL16 2入力1出力のセレクタ A,B 機能ブロック C テスト制御部の制御信号 1〜4 ボンディングパット 30 テスト制御部 49 測定装置(テスター)
チ) SEL1〜SEL16 2入力1出力のセレクタ A,B 機能ブロック C テスト制御部の制御信号 1〜4 ボンディングパット 30 テスト制御部 49 測定装置(テスター)
Claims (5)
- 【請求項1】単体検査において全ての端子を同時に且つ
単独に制御する必要のない半導体装置において、 各機能を検査する時に単独に制御する必要のない端子間
に、入力された信号をそのまま伝播させるか伝播させな
いかを制御信号のレベルにより選択できるセレクト回路
を、端子の切り替え回路として内蔵した半導体装置。 - 【請求項2】請求項1記載の端子間の切り替え回路を持
つ半導体装置であって、端子間の切り替え回路部にMO
S型の保護素子を接続することで、端子毎に必要な保護
素子を共通化した半導体装置。 - 【請求項3】複数の同一の機能ブロックを内蔵し、その
機能ブロックの単体テストを行うことができる半導体装
置であって、 上記同一機能ブロックのテストモードにおいてその同一
機能ブロックの同一の端子間に、入力された信号をその
まま伝播させるか伝播させないかを制御信号のレベルに
より選択できるセレクト回路を、端子の切り替え回路と
して内蔵した半導体装置。 - 【請求項4】請求項3記載の同一の機能ブロックのテス
トモード時の端子間に切り替え回路を持つ半導体装置で
あって、 端子間切り替え回路で接続されている端子間の出力セル
の駆動能力をテストモード時に同一になるように制御す
る手段を設けて期待値の比較を行えるようにした半導体
装置。 - 【請求項5】請求項1〜請求項4のいずれかに記載の端
子間の切り替え回路を持つ半導体装置を単体検査するた
めの測定用ボードであって、 端子間の切り替え回路のついた端子に関しては接続を行
わない測定用ボード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10331819A JP2000155153A (ja) | 1998-11-24 | 1998-11-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10331819A JP2000155153A (ja) | 1998-11-24 | 1998-11-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000155153A true JP2000155153A (ja) | 2000-06-06 |
Family
ID=18248005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10331819A Pending JP2000155153A (ja) | 1998-11-24 | 1998-11-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000155153A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002055145A (ja) * | 2000-06-16 | 2002-02-20 | Agilent Technol Inc | マルチポート試験機能を持つ集積回路テスタおよび被験デバイスの試験方法 |
KR100690992B1 (ko) * | 2000-07-18 | 2007-03-08 | 주식회사 하이닉스반도체 | 데이터 입/출력 버퍼 회로 |
US7880553B2 (en) | 2008-03-17 | 2011-02-01 | Seiko NPC Kabushiki Kaisha | Oscillation circuit with temperature compensation |
-
1998
- 1998-11-24 JP JP10331819A patent/JP2000155153A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002055145A (ja) * | 2000-06-16 | 2002-02-20 | Agilent Technol Inc | マルチポート試験機能を持つ集積回路テスタおよび被験デバイスの試験方法 |
KR100690992B1 (ko) * | 2000-07-18 | 2007-03-08 | 주식회사 하이닉스반도체 | 데이터 입/출력 버퍼 회로 |
US7880553B2 (en) | 2008-03-17 | 2011-02-01 | Seiko NPC Kabushiki Kaisha | Oscillation circuit with temperature compensation |
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