JP2000152497A - パワーシーケンス回路装置 - Google Patents
パワーシーケンス回路装置Info
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- JP2000152497A JP2000152497A JP10330152A JP33015298A JP2000152497A JP 2000152497 A JP2000152497 A JP 2000152497A JP 10330152 A JP10330152 A JP 10330152A JP 33015298 A JP33015298 A JP 33015298A JP 2000152497 A JP2000152497 A JP 2000152497A
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Abstract
(57)【要約】
【課題】 異種電源混在システムの特に電源遮断時にお
ける異種電源間電位差をほぼ一定の低位電位差に維持さ
せる回路構成とし、システム中のLSI群の耐圧保護を
図り、LSIを破壊から保護することにある。 【解決手段】 LSI群に複数電源を印加及び遮断する
異種電源システムのパワーシーケンス回路において、最
高位電源VCC1から上位電源VCC2と低位電源VC
C3を生成する各ボルテージレギュレータ2,3と、上
位電源ラインまたは最高位電源ラインの電圧を入力する
電源レベル検出器13,14を有し、上位電源ラインと
低位側電源ライン間にMOSスイッチ5と電流制限抵抗
8とダイオード12を直列接続し、低位側電源ラインに
MOSスイッチ6と放電電流用抵抗10と接地端子を直
列接続し、各電源レベル検出器の検出信号を用いて各M
OSスイッチのオンオフ制御を行ない、各電源電圧を平
行放電動作させる。
ける異種電源間電位差をほぼ一定の低位電位差に維持さ
せる回路構成とし、システム中のLSI群の耐圧保護を
図り、LSIを破壊から保護することにある。 【解決手段】 LSI群に複数電源を印加及び遮断する
異種電源システムのパワーシーケンス回路において、最
高位電源VCC1から上位電源VCC2と低位電源VC
C3を生成する各ボルテージレギュレータ2,3と、上
位電源ラインまたは最高位電源ラインの電圧を入力する
電源レベル検出器13,14を有し、上位電源ラインと
低位側電源ライン間にMOSスイッチ5と電流制限抵抗
8とダイオード12を直列接続し、低位側電源ラインに
MOSスイッチ6と放電電流用抵抗10と接地端子を直
列接続し、各電源レベル検出器の検出信号を用いて各M
OSスイッチのオンオフ制御を行ない、各電源電圧を平
行放電動作させる。
Description
【0001】
【発明の属する技術分野】本発明は、制御用コントロー
ラあるいは情報処理装置のパワーシーケンス回路装置に
関する。
ラあるいは情報処理装置のパワーシーケンス回路装置に
関する。
【0002】
【従来の技術】近年、制御用コントローラあるいは情報
処理装置において、システム中の電源電圧が複数必要で
ある異種電源混在システムが要求され、構築されてい
る。この際、搭載されたLSI保護のため、特に電源遮
断時における異種電源相互電位差および電位逆転の動作
に留意せねばならず、これが問題点となっている。その
異種電源混在システムにおける問題点の例を図8に示
す。複数の異種電源は、VCC1>VCC2>VCC3
を示し、例えば、VCC1=5V,VCC2=3.3
V,VCC3=1.8Vあるいは2.5Vとする。一般
的に異種電源システムにおいては、電源投入時の手順は
VCC1−>VCC2−>VCC3であり、遮断時は、
逆にVCC3−>VCC2−>VCC1とされ、これは
各LSIに順バイアスを印加しないように順守するため
である。図中、LSI170は電源受給側の電源VCC
2で動作する一例を示し、入出力端子171にVCC2
より高い電圧VCC1が印加されたケースでは、入力バ
ッファ回路175の入力にVCC2より高い電圧VCC
1が印加されてゲート耐圧が問題となる。又、出力バッ
ファ回路を構成するPチャンネルMOS172のソース
−ドレイン間にVCC1−VCC2の高電界が印加さ
れ、ホットキャリアによる素子の劣化、破壊が問題とな
る。特に、VCC2がゼロの時がワーストとなる。さら
に、PチャンネルMOS172の寄生ダイオード174
に順バイアスによる電流パスが生じてしまう。これらの
問題を対策するためには、電源投入、遮断時でも、動作
電圧より高い電圧VCC1を印加させないか、または、
電源VCC1で動作するが、内部回路で対策したトレラ
ント回路を有するLSIを使用することである。その一
例を図9に示す。トレラント回路を有したLSI179
は、入力端子178に許容範囲内でVCC2より高いV
CC1が印加されても問題はない。しかし、このトレラ
ント回路は、VCC2が印加されている状態か、あるい
は、VCC2が多少低下時までの許容であって、VCC
2=0Vの状態でのVCC1まで許容できないLSIが
存在する。この場合、電源遮断時は手順に従いVCC2
を先に低下させ、続いてVCC1を低下させるが、この
時間差が大きい時はVCC1=0Vの状態でVCC1が
ほぼまだ低下していないケースが生じる。VCC1で動
作するLSI160の出力電圧VOHminがVCC1
より小さくても、VCC1でのプルアップ抵抗166が
構成されていると、端子178にはVCC2=0VでV
CC1の高電圧VCC1が印加されてしまうので、LS
I179は耐圧上問題となる。すなわち、これらの異種
電源システムでは、次の対策が必要となってくる。これ
を図10に示す。(a)のケースはVCC1とVCC2
が逆転するケースであり、このケースは、前記の手順で
述べたように、VCC1>VCC2の電位は正常動作
時、投入時、遮断時共常に逆転してはならない構成とし
なければならない。(b)のケースはVCC1とVCC
2の電位差が大きいケースであり、このケースは、遮断
時に時間差を順守したにしてもVCC1とVCC2の電
位差を大きくさせない構成とする必要がある。(c)の
ケースは、(b)の最適対策ケースとなり、遮断時に電
位差を極力小さく、VCC1とVCC2を平行放電動作
させる構成とすることである。
処理装置において、システム中の電源電圧が複数必要で
ある異種電源混在システムが要求され、構築されてい
る。この際、搭載されたLSI保護のため、特に電源遮
断時における異種電源相互電位差および電位逆転の動作
に留意せねばならず、これが問題点となっている。その
異種電源混在システムにおける問題点の例を図8に示
す。複数の異種電源は、VCC1>VCC2>VCC3
を示し、例えば、VCC1=5V,VCC2=3.3
V,VCC3=1.8Vあるいは2.5Vとする。一般
的に異種電源システムにおいては、電源投入時の手順は
VCC1−>VCC2−>VCC3であり、遮断時は、
逆にVCC3−>VCC2−>VCC1とされ、これは
各LSIに順バイアスを印加しないように順守するため
である。図中、LSI170は電源受給側の電源VCC
2で動作する一例を示し、入出力端子171にVCC2
より高い電圧VCC1が印加されたケースでは、入力バ
ッファ回路175の入力にVCC2より高い電圧VCC
1が印加されてゲート耐圧が問題となる。又、出力バッ
ファ回路を構成するPチャンネルMOS172のソース
−ドレイン間にVCC1−VCC2の高電界が印加さ
れ、ホットキャリアによる素子の劣化、破壊が問題とな
る。特に、VCC2がゼロの時がワーストとなる。さら
に、PチャンネルMOS172の寄生ダイオード174
に順バイアスによる電流パスが生じてしまう。これらの
問題を対策するためには、電源投入、遮断時でも、動作
電圧より高い電圧VCC1を印加させないか、または、
電源VCC1で動作するが、内部回路で対策したトレラ
ント回路を有するLSIを使用することである。その一
例を図9に示す。トレラント回路を有したLSI179
は、入力端子178に許容範囲内でVCC2より高いV
CC1が印加されても問題はない。しかし、このトレラ
ント回路は、VCC2が印加されている状態か、あるい
は、VCC2が多少低下時までの許容であって、VCC
2=0Vの状態でのVCC1まで許容できないLSIが
存在する。この場合、電源遮断時は手順に従いVCC2
を先に低下させ、続いてVCC1を低下させるが、この
時間差が大きい時はVCC1=0Vの状態でVCC1が
ほぼまだ低下していないケースが生じる。VCC1で動
作するLSI160の出力電圧VOHminがVCC1
より小さくても、VCC1でのプルアップ抵抗166が
構成されていると、端子178にはVCC2=0VでV
CC1の高電圧VCC1が印加されてしまうので、LS
I179は耐圧上問題となる。すなわち、これらの異種
電源システムでは、次の対策が必要となってくる。これ
を図10に示す。(a)のケースはVCC1とVCC2
が逆転するケースであり、このケースは、前記の手順で
述べたように、VCC1>VCC2の電位は正常動作
時、投入時、遮断時共常に逆転してはならない構成とし
なければならない。(b)のケースはVCC1とVCC
2の電位差が大きいケースであり、このケースは、遮断
時に時間差を順守したにしてもVCC1とVCC2の電
位差を大きくさせない構成とする必要がある。(c)の
ケースは、(b)の最適対策ケースとなり、遮断時に電
位差を極力小さく、VCC1とVCC2を平行放電動作
させる構成とすることである。
【0003】ここで、図11に従来例の一つを示す。電
源ユニット1はVCC1を生成し、コンデンサ(CL
5)19は電源ユニット1内出力端子に接続される容
量、ボルテージレギュレータ2は電源VCC1からVC
C2を生成するIC、ボルテージレギュレータ3は電源
VCC1からVCC3を生成するIC、負荷容量(CL
5)16は電源VCC1を受給する負荷LSIの負荷容
量、負荷抵抗(RL5)20は電源VCC1を受給する
負荷LSIの消費電流(i5)に対する負荷抵抗、負荷
容量(CL3.3)17は電源VCC2を受給する負荷
LSIの負荷容量、負荷抵抗(RL3.3)21は電源
VCC2を受給する負荷LSIの消費電流(i3.3)
に対する負荷抵抗、負荷容量(CL1.8)18は電源
VCC3を受給する負荷LSIの負荷容量、負荷抵抗
(RL1.8)22は電源VCC3を受給する負荷LS
Iの消費電流(i1.8)に対する負荷抵抗である。電
源ユニット1がオフ時の遮断時は、遮断当初はボルテー
ジレギュレータ2および3においてアクテーブ動作によ
りVCC1>VCC2あるいはVCC2>VCC3を維
持するが、電源電圧の低下に伴い、非アクテーブ状態で
は自然対数放電となり、負荷側の条件(CL5,RL
5,CL3.3,RL3.3,CL1.8,RL1.
8)により各電源電圧の放電動作が定まってしまう。従
って、前記の図10(a),(b),(c)に示した、
VCC1>VCC2>VCC3の電位逆転等、確保でき
ないばかりか、小電圧差を維持する平行放電動作も当然
できない回路構成となっている。
源ユニット1はVCC1を生成し、コンデンサ(CL
5)19は電源ユニット1内出力端子に接続される容
量、ボルテージレギュレータ2は電源VCC1からVC
C2を生成するIC、ボルテージレギュレータ3は電源
VCC1からVCC3を生成するIC、負荷容量(CL
5)16は電源VCC1を受給する負荷LSIの負荷容
量、負荷抵抗(RL5)20は電源VCC1を受給する
負荷LSIの消費電流(i5)に対する負荷抵抗、負荷
容量(CL3.3)17は電源VCC2を受給する負荷
LSIの負荷容量、負荷抵抗(RL3.3)21は電源
VCC2を受給する負荷LSIの消費電流(i3.3)
に対する負荷抵抗、負荷容量(CL1.8)18は電源
VCC3を受給する負荷LSIの負荷容量、負荷抵抗
(RL1.8)22は電源VCC3を受給する負荷LS
Iの消費電流(i1.8)に対する負荷抵抗である。電
源ユニット1がオフ時の遮断時は、遮断当初はボルテー
ジレギュレータ2および3においてアクテーブ動作によ
りVCC1>VCC2あるいはVCC2>VCC3を維
持するが、電源電圧の低下に伴い、非アクテーブ状態で
は自然対数放電となり、負荷側の条件(CL5,RL
5,CL3.3,RL3.3,CL1.8,RL1.
8)により各電源電圧の放電動作が定まってしまう。従
って、前記の図10(a),(b),(c)に示した、
VCC1>VCC2>VCC3の電位逆転等、確保でき
ないばかりか、小電圧差を維持する平行放電動作も当然
できない回路構成となっている。
【0004】
【発明が解決しようとする課題】本発明の課題は、パワ
ーシーケンス回路装置において、異種電源混在システム
の特に電源遮断時における異種電源間電位差をほぼ一定
の低位電位差に維持させる回路構成とし、システム中の
電源受給側LSI群の耐圧保護を図り、LSIを破壊か
ら保護することにある。
ーシーケンス回路装置において、異種電源混在システム
の特に電源遮断時における異種電源間電位差をほぼ一定
の低位電位差に維持させる回路構成とし、システム中の
電源受給側LSI群の耐圧保護を図り、LSIを破壊か
ら保護することにある。
【0005】
【課題を解決するための手段】上記課題は、LSI群に
複数電源を印加および遮断する異種電源システムのパワ
ーシーケンス回路装置において、異種電源ライン間にM
OSスイッチと電流制限抵抗およびダイオードを直列接
続し、低位側電源ラインにMOSスイッチと放電電流用
抵抗および接地端子を直列接続し、電源レベル検出器の
検出信号を用いて両MOSスイッチのオンオフ制御を行
ない、各電源電圧を平行放電動作させることによって、
解決される。また、最高位電源ラインと上位側電源ライ
ン間にMOSスイッチと電流制限抵抗およびダイオード
を直列接続し、上位側電源ラインにMOSスイッチと放
電電流用抵抗および接地端子を直列接続し、上位電源ラ
インと低位側電源ライン間にMOSスイッチと電流制限
抵抗およびダイオードを直列接続し、低位側電源ライン
にMOSスイッチと放電電流用抵抗および接地端子を直
列接続し、電源レベル検出器の検出信号を用いて各MO
Sスイッチのオンオフ制御を行ない、各電源電圧を平行
放電動作させることによって、解決される。
複数電源を印加および遮断する異種電源システムのパワ
ーシーケンス回路装置において、異種電源ライン間にM
OSスイッチと電流制限抵抗およびダイオードを直列接
続し、低位側電源ラインにMOSスイッチと放電電流用
抵抗および接地端子を直列接続し、電源レベル検出器の
検出信号を用いて両MOSスイッチのオンオフ制御を行
ない、各電源電圧を平行放電動作させることによって、
解決される。また、最高位電源ラインと上位側電源ライ
ン間にMOSスイッチと電流制限抵抗およびダイオード
を直列接続し、上位側電源ラインにMOSスイッチと放
電電流用抵抗および接地端子を直列接続し、上位電源ラ
インと低位側電源ライン間にMOSスイッチと電流制限
抵抗およびダイオードを直列接続し、低位側電源ライン
にMOSスイッチと放電電流用抵抗および接地端子を直
列接続し、電源レベル検出器の検出信号を用いて各MO
Sスイッチのオンオフ制御を行ない、各電源電圧を平行
放電動作させることによって、解決される。
【0006】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図1は、本発明のパワーシーケンス回
路装置の一実施形態を示す。電源ユニット1はVCC1
を生成し、コンデンサ(C5)19は電源ユニット1内
出力端子に接続される容量、ボルテージレギュレータ2
は電源VCC1からVCC2を生成するIC、ボルテー
ジレギュレータ3は電源VCC1からVCC3を生成す
るIC、負荷容量(CL5)16は電源VCC1を受給
する負荷LSIの負荷容量、負荷抵抗(RL5)20は
電源VCC1を受給する負荷LSIの消費電流(i5)
に対する負荷抵抗、負荷容量(CL3.3)17は電源
VCC2を受給する負荷LSIの負荷容量、負荷抵抗
(RL3.3)21は電源VCC2を受給する負荷LS
Iの消費電流(i3.3)に対する負荷抵抗、負荷容量
(CL1.8)18は電源VCC3を受給する負荷LS
Iの負荷容量、負荷抵抗(RL1.8)22は電源VC
C3を受給する負荷LSIの消費電流(i1.8)に対
する負荷抵抗、電圧レベル検出IC13はVCC2の遮
断時の電源低下をセンスするIC、電圧レベル検出IC
14はVCC1の投入時の電源上昇をセンスするIC、
フリップフロップ15は電圧レベル検出IC13の電源
低下信号の立下がりを受信し、セット信号を出力、又、
電圧レベル検出IC14の電源が規定上昇値(<電源低
下規定値)までの信号でクリア信号を出力、MOSスイ
ッチ5は電源低下VCC2の電位をVCC3に連結させ
るスイッチ、MOSスイッチ6は電源低下VCC3の電
位を接地に連結させるスイッチ、抵抗8、10は放電、
電源電流制限用、ダイオード12は低電位一定電位差確
保用である。
用いて説明する。図1は、本発明のパワーシーケンス回
路装置の一実施形態を示す。電源ユニット1はVCC1
を生成し、コンデンサ(C5)19は電源ユニット1内
出力端子に接続される容量、ボルテージレギュレータ2
は電源VCC1からVCC2を生成するIC、ボルテー
ジレギュレータ3は電源VCC1からVCC3を生成す
るIC、負荷容量(CL5)16は電源VCC1を受給
する負荷LSIの負荷容量、負荷抵抗(RL5)20は
電源VCC1を受給する負荷LSIの消費電流(i5)
に対する負荷抵抗、負荷容量(CL3.3)17は電源
VCC2を受給する負荷LSIの負荷容量、負荷抵抗
(RL3.3)21は電源VCC2を受給する負荷LS
Iの消費電流(i3.3)に対する負荷抵抗、負荷容量
(CL1.8)18は電源VCC3を受給する負荷LS
Iの負荷容量、負荷抵抗(RL1.8)22は電源VC
C3を受給する負荷LSIの消費電流(i1.8)に対
する負荷抵抗、電圧レベル検出IC13はVCC2の遮
断時の電源低下をセンスするIC、電圧レベル検出IC
14はVCC1の投入時の電源上昇をセンスするIC、
フリップフロップ15は電圧レベル検出IC13の電源
低下信号の立下がりを受信し、セット信号を出力、又、
電圧レベル検出IC14の電源が規定上昇値(<電源低
下規定値)までの信号でクリア信号を出力、MOSスイ
ッチ5は電源低下VCC2の電位をVCC3に連結させ
るスイッチ、MOSスイッチ6は電源低下VCC3の電
位を接地に連結させるスイッチ、抵抗8、10は放電、
電源電流制限用、ダイオード12は低電位一定電位差確
保用である。
【0007】この回路構成により、遮断時に平行放電動
作をさせることが可能となる。電源ユニット1がオフの
電源遮断動作をすると、VCC1が低下し、ボルテージ
レギュレータ2のアクテーブ動作電圧までVCC2も低
下する。又、ボルテージレギュレータ3もアクテーブ動
作電圧までVCC3も低下する。これ以降は非アクテー
ブ動作となり、各電源のVCC1,VCC2,VCC3
の負荷条件となる各負荷容量と各消費電流(各負荷抵抗
分に対応)により自然対数で放電する。この時、(ある
いは、以前に)電圧レベル検出IC13の立下がり信号
によりフリップフロップ15の出力からのセット信号で
MOSスイッチ5、6をオンさせる。従って、平行放電
動作方式の回路が作動し、VCC2とVCC3がダイオ
ード12、抵抗8を介して接続され、さらにVCC3が
抵抗10を介して接地に接続され、電流制限をした強制
放電動作およびVCC2,VCC3間の電位差をほぼ一
定とする放電動作が行なわれる。これは、上位電源側が
非アクテーブ状態であっても、下位電源側強制放電動作
とさせたために、各電源相互間をアクテーブ放電動作と
することができる。この電位差一定とさせる動作は、V
CC2−VCC3よりも小さく、ダイオード12のフォ
アードドロップ電圧VF+抵抗8でのドロップ電圧とな
る。抵抗8、抵抗10は、VCC2,VCC3の電源受
給側の負荷条件の大小の値から定め、時定数t3.3>
t1.8となるように値を選択する。すなわち、VCC
2よりVCC3の方が放電時間が速くなるようにする。
又、抵抗8、抵抗9は、強制放電動作時、電流を制限
し、各負荷側のLSIから大きな電流を放出させないよ
うにして、LSIを保護するものでもある。なお、この
抵抗8、さらには抵抗10は抵抗値が小さく、MOSス
イッチのオン抵抗で代行動作ができれば、削除しても同
じ効果が得られる。一方、VCC1とVCC2間の非ア
クテーブ時の放電動作は電源ユニット1内のコンデンサ
19が通常大きい値であるので、VCC1,VCC2の
負荷条件によらず、t5>t3.3はおおよその平行放
電動作が得られる。
作をさせることが可能となる。電源ユニット1がオフの
電源遮断動作をすると、VCC1が低下し、ボルテージ
レギュレータ2のアクテーブ動作電圧までVCC2も低
下する。又、ボルテージレギュレータ3もアクテーブ動
作電圧までVCC3も低下する。これ以降は非アクテー
ブ動作となり、各電源のVCC1,VCC2,VCC3
の負荷条件となる各負荷容量と各消費電流(各負荷抵抗
分に対応)により自然対数で放電する。この時、(ある
いは、以前に)電圧レベル検出IC13の立下がり信号
によりフリップフロップ15の出力からのセット信号で
MOSスイッチ5、6をオンさせる。従って、平行放電
動作方式の回路が作動し、VCC2とVCC3がダイオ
ード12、抵抗8を介して接続され、さらにVCC3が
抵抗10を介して接地に接続され、電流制限をした強制
放電動作およびVCC2,VCC3間の電位差をほぼ一
定とする放電動作が行なわれる。これは、上位電源側が
非アクテーブ状態であっても、下位電源側強制放電動作
とさせたために、各電源相互間をアクテーブ放電動作と
することができる。この電位差一定とさせる動作は、V
CC2−VCC3よりも小さく、ダイオード12のフォ
アードドロップ電圧VF+抵抗8でのドロップ電圧とな
る。抵抗8、抵抗10は、VCC2,VCC3の電源受
給側の負荷条件の大小の値から定め、時定数t3.3>
t1.8となるように値を選択する。すなわち、VCC
2よりVCC3の方が放電時間が速くなるようにする。
又、抵抗8、抵抗9は、強制放電動作時、電流を制限
し、各負荷側のLSIから大きな電流を放出させないよ
うにして、LSIを保護するものでもある。なお、この
抵抗8、さらには抵抗10は抵抗値が小さく、MOSス
イッチのオン抵抗で代行動作ができれば、削除しても同
じ効果が得られる。一方、VCC1とVCC2間の非ア
クテーブ時の放電動作は電源ユニット1内のコンデンサ
19が通常大きい値であるので、VCC1,VCC2の
負荷条件によらず、t5>t3.3はおおよその平行放
電動作が得られる。
【0008】これらの電源電圧遷移時の動作を次に示
す。図2は、電源投入時の動作である。立上げ時はボル
テージレギュレータ2、3のアクテーブ動作により、V
CC1>VCC2>VCC3およびVCC1,VCC2
間、VCC2,VCC3間には一定電位差を確保でき
る。図3は、電源遮断時の動作である。a点は電源ユニ
ット1の遮断による電源VCC1の低下開始点、b点は
ボルテージレギュレータ2のドロップ最小電圧によるV
CC2の低下点、c点はVCC1の出力停止点であり、
非アクテーブ状態の平行放電動作開始点である。この開
始点は電圧レベル検出IC13のセンスレベル値により
b点側にも移動可能である。図4は、各電源の負荷条件
による非アクテーブ状態の放電特性である。その時定数
はt5>t3.3>t1.8を保たねばならない。負荷
容量CLが大きい程放電時間が長くなり、負荷抵抗が大
きい程放電時間が長くなること(負荷の消費電流が大き
い程放電時間は短くなる)を示している。又、電圧項は
電源電圧が大きい程放電時間は長く、VCC5>VCC
3.3>VCC1.8の比較上、放電時間はt5>t
3.3>t1.8となる。接地へのプルダウン抵抗RP
D1.8は、負荷抵抗(RL1.8)22以外に流れる
放電電流経路となる抵抗10、MOSスイッチ6から構
成する。又、プルダウン抵抗RPD3.3は、VCC2
からVCC3、接地までの抵抗で、負荷抵抗21以外に
流れる放電電流経路となる抵抗8以下の抵抗分となる。
この状態でのVCC2,VCC3の電圧低下動作は、各
々独自の自然対数放電ではなく、VCC2とVCC3が
ダイオードで連結接続した強制した平行放電動作をす
る。
す。図2は、電源投入時の動作である。立上げ時はボル
テージレギュレータ2、3のアクテーブ動作により、V
CC1>VCC2>VCC3およびVCC1,VCC2
間、VCC2,VCC3間には一定電位差を確保でき
る。図3は、電源遮断時の動作である。a点は電源ユニ
ット1の遮断による電源VCC1の低下開始点、b点は
ボルテージレギュレータ2のドロップ最小電圧によるV
CC2の低下点、c点はVCC1の出力停止点であり、
非アクテーブ状態の平行放電動作開始点である。この開
始点は電圧レベル検出IC13のセンスレベル値により
b点側にも移動可能である。図4は、各電源の負荷条件
による非アクテーブ状態の放電特性である。その時定数
はt5>t3.3>t1.8を保たねばならない。負荷
容量CLが大きい程放電時間が長くなり、負荷抵抗が大
きい程放電時間が長くなること(負荷の消費電流が大き
い程放電時間は短くなる)を示している。又、電圧項は
電源電圧が大きい程放電時間は長く、VCC5>VCC
3.3>VCC1.8の比較上、放電時間はt5>t
3.3>t1.8となる。接地へのプルダウン抵抗RP
D1.8は、負荷抵抗(RL1.8)22以外に流れる
放電電流経路となる抵抗10、MOSスイッチ6から構
成する。又、プルダウン抵抗RPD3.3は、VCC2
からVCC3、接地までの抵抗で、負荷抵抗21以外に
流れる放電電流経路となる抵抗8以下の抵抗分となる。
この状態でのVCC2,VCC3の電圧低下動作は、各
々独自の自然対数放電ではなく、VCC2とVCC3が
ダイオードで連結接続した強制した平行放電動作をす
る。
【0009】図5は、本発明の他の実施形態を示す。同
一番号は同じ動作をする。図1の実施形態と異なる回路
構成はボルテージレギュレータ3の入力をVCC2ライ
ンから得る点にある。ボルテージレギュレータ3の入力
をVCC2ラインから得ても、図1の実施形態と同様な
動作と同じ効果が得られる。
一番号は同じ動作をする。図1の実施形態と異なる回路
構成はボルテージレギュレータ3の入力をVCC2ライ
ンから得る点にある。ボルテージレギュレータ3の入力
をVCC2ラインから得ても、図1の実施形態と同様な
動作と同じ効果が得られる。
【0010】図6は、本発明の他の実施形態を示す。同
一番号は同じ動作をする。図1の実施形態と異なる回路
構成は電圧レベル検出IC13の入力をVCC1ライン
から得る点にある。電圧レベル検出IC13の入力をV
CC1ラインから得ても、このレベルセンス値は選択で
きるため、図1の実施形態と同様な動作と同じ効果が得
られる。
一番号は同じ動作をする。図1の実施形態と異なる回路
構成は電圧レベル検出IC13の入力をVCC1ライン
から得る点にある。電圧レベル検出IC13の入力をV
CC1ラインから得ても、このレベルセンス値は選択で
きるため、図1の実施形態と同様な動作と同じ効果が得
られる。
【0011】図7は、本発明の他の実施形態を示す。同
一番号は同じ動作をする。図1の実施形態と異なる回路
構成は、MOSスイッチ4と電流制限抵抗7とダイオー
ド11をVCC1とVCC2間に接続し、一方に、放電
電流用抵抗9を接地間に接続する点にある。これは、コ
ンデンサ19の値が小さく、平行放電動作とVCC1>
VCC2が確保できないケースにおいては、VCC2,
VCC3間と同様な構成とする。これにより、図1の実
施形態と同様な動作と同じ効果が得られる。
一番号は同じ動作をする。図1の実施形態と異なる回路
構成は、MOSスイッチ4と電流制限抵抗7とダイオー
ド11をVCC1とVCC2間に接続し、一方に、放電
電流用抵抗9を接地間に接続する点にある。これは、コ
ンデンサ19の値が小さく、平行放電動作とVCC1>
VCC2が確保できないケースにおいては、VCC2,
VCC3間と同様な構成とする。これにより、図1の実
施形態と同様な動作と同じ効果が得られる。
【0012】
【発明の効果】以上説明したように、本発明によれば、
制御用コントローラあるいは情報処理装置等の複数の異
種電源のシステムにおいて、異種電源間に非アクテーブ
状態でも平行放電動作をさせるため、MOSスイッチ、
負荷条件に依存させない放電用の放電/電流制限抵抗と
低位電圧確保用のダイオードを採用することにより、オ
ーバーヘッドの少ないシンプルな平行放電動作回路を実
現することができる。また、異種電源の非アクテーブ状
態でも、各電源電圧を平行放電動作させるので、システ
ム中のLSI群の耐圧保護を図り、LSI群を破壊から
保護することができる。
制御用コントローラあるいは情報処理装置等の複数の異
種電源のシステムにおいて、異種電源間に非アクテーブ
状態でも平行放電動作をさせるため、MOSスイッチ、
負荷条件に依存させない放電用の放電/電流制限抵抗と
低位電圧確保用のダイオードを採用することにより、オ
ーバーヘッドの少ないシンプルな平行放電動作回路を実
現することができる。また、異種電源の非アクテーブ状
態でも、各電源電圧を平行放電動作させるので、システ
ム中のLSI群の耐圧保護を図り、LSI群を破壊から
保護することができる。
【図1】本発明の一実施形態によるパワーシーケンス回
路装置
路装置
【図2】本発明の一実施形態の動作波形
【図3】本発明の一実施形態の動作波形
【図4】本発明の一実施形態の放電特性
【図5】本発明の他の実施形態によるパワーシーケンス
回路装置
回路装置
【図6】本発明の他の実施形態によるパワーシーケンス
回路装置
回路装置
【図7】本発明の他の実施形態によるパワーシーケンス
回路装置
回路装置
【図8】異種電源における動作図
【図9】異種電源における動作図
【図10】異種電源における動作波形図
【図11】従来例のパワーシーケンス回路装置
1…電源ユニット、2、3…ボルテージレギュレータ、
4、5、6…MOSスイッチ、7、8、9、10…抵
抗、11、12…ダイオード、16、17、18…負荷
容量、20、21、22…負荷の消費電流に対する負荷
抵抗、19、171…コンデンサ、13、14…電圧レ
ベル検出IC、15…フリップフロップ論理回路
4、5、6…MOSスイッチ、7、8、9、10…抵
抗、11、12…ダイオード、16、17、18…負荷
容量、20、21、22…負荷の消費電流に対する負荷
抵抗、19、171…コンデンサ、13、14…電圧レ
ベル検出IC、15…フリップフロップ論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒沢 憲一 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内 (72)発明者 石倉 秀司 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内 (72)発明者 松田 光司 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内 Fターム(参考) 5G065 BA01 BA03 DA07 EA01 FA02 GA06 HA01 HA16 JA02 KA02 LA01 MA10 NA02 NA06
Claims (7)
- 【請求項1】 LSI群に複数電源を印加および遮断す
る異種電源システムのパワーシーケンス回路装置におい
て、異種電源ライン間にMOSスイッチと電流制限抵抗
およびダイオードを直列接続し、低位側電源ラインにM
OSスイッチと放電電流用抵抗および接地端子を直列接
続し、電源レベル検出器の検出信号を用いて前記両MO
Sスイッチのオンオフ制御を行ない、各電源電圧を平行
放電動作させることを特徴とするパワーシーケンス回路
装置。 - 【請求項2】 LSI群に複数電源を印加および遮断す
る異種電源システムのパワーシーケンス回路装置におい
て、最高位電源ラインと上位側電源ライン間にMOSス
イッチと電流制限抵抗およびダイオードを直列接続し、
上位側電源ラインにMOSスイッチと放電電流用抵抗お
よび接地端子を直列接続し、上位電源ラインと低位側電
源ライン間にMOSスイッチと電流制限抵抗およびダイ
オードを直列接続し、低位側電源ラインにMOSスイッ
チと放電電流用抵抗および接地端子を直列接続し、電源
レベル検出器の検出信号を用いて前記各MOSスイッチ
のオンオフ制御を行ない、各電源電圧を平行放電動作さ
せることを特徴とするパワーシーケンス回路装置。 - 【請求項3】 請求項1または請求項2において、前記
電流制限抵抗としてMOSスイッチのオン抵抗を代行さ
せることを特徴とするパワーシーケンス回路装置。 - 【請求項4】 請求項1または請求項2において、前記
異種電源としてボルテージレギュレータを用いて上位電
源または低位電源を生成することを特徴とするパワーシ
ーケンス回路装置。 - 【請求項5】 請求項4において、前記各ボルテージレ
ギュレータの入力は、最高位電源ラインから、または、
上位電源ラインから得ることを特徴とするパワーシーケ
ンス回路装置。 - 【請求項6】 請求項1または請求項2において、前記
電源レベル検出器として第1と第2の電源電圧低下検出
用電源レベル検出器を有し、前記第1の検出器の入力は
上位電源ラインから、前記第2の検出器の入力は最高位
電源ラインから得ることを特徴とするパワーシーケンス
回路装置。 - 【請求項7】 請求項1または請求項2において、前記
電源レベル検出器として第1と第2の電源電圧低下検出
用電源レベル検出器を有し、前記第1と第2の検出器の
入力はいずれも最高位電源ラインから得ることを特徴と
するパワーシーケンス回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10330152A JP2000152497A (ja) | 1998-11-05 | 1998-11-05 | パワーシーケンス回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10330152A JP2000152497A (ja) | 1998-11-05 | 1998-11-05 | パワーシーケンス回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000152497A true JP2000152497A (ja) | 2000-05-30 |
Family
ID=18229405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10330152A Pending JP2000152497A (ja) | 1998-11-05 | 1998-11-05 | パワーシーケンス回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000152497A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008061481A (ja) * | 2006-09-04 | 2008-03-13 | Ricoh Co Ltd | 電源電圧制御回路 |
JP2009153294A (ja) * | 2007-12-20 | 2009-07-09 | Canon Inc | 電源装置 |
JP2010211788A (ja) * | 2009-02-10 | 2010-09-24 | Seiko Instruments Inc | ボルテージレギュレータ |
JP2012157151A (ja) * | 2011-01-26 | 2012-08-16 | Rohm Co Ltd | 電源装置及びこれを用いた電子機器 |
US9356450B2 (en) | 2012-02-14 | 2016-05-31 | Samsung Electronics Co., Ltd. | Power supply circuits with discharge capability and methods of operating same |
JP2017518600A (ja) * | 2014-05-29 | 2017-07-06 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 内蔵フラッシュメモリデバイス用の改良された電力シーケンシング |
-
1998
- 1998-11-05 JP JP10330152A patent/JP2000152497A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008061481A (ja) * | 2006-09-04 | 2008-03-13 | Ricoh Co Ltd | 電源電圧制御回路 |
JP4750653B2 (ja) * | 2006-09-04 | 2011-08-17 | 株式会社リコー | 電源電圧制御回路 |
JP2009153294A (ja) * | 2007-12-20 | 2009-07-09 | Canon Inc | 電源装置 |
JP2010211788A (ja) * | 2009-02-10 | 2010-09-24 | Seiko Instruments Inc | ボルテージレギュレータ |
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US9356450B2 (en) | 2012-02-14 | 2016-05-31 | Samsung Electronics Co., Ltd. | Power supply circuits with discharge capability and methods of operating same |
JP2017518600A (ja) * | 2014-05-29 | 2017-07-06 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 内蔵フラッシュメモリデバイス用の改良された電力シーケンシング |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040325 |