JP2000152402A - パルス幅変調方式インバータの制御装置 - Google Patents
パルス幅変調方式インバータの制御装置Info
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- JP2000152402A JP2000152402A JP10338463A JP33846398A JP2000152402A JP 2000152402 A JP2000152402 A JP 2000152402A JP 10338463 A JP10338463 A JP 10338463A JP 33846398 A JP33846398 A JP 33846398A JP 2000152402 A JP2000152402 A JP 2000152402A
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- Y02T10/60—Other road transportation technologies with climate change mitigation effect
- Y02T10/72—Electric energy management in electromobility
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- Multi Processors (AREA)
- Electric Propulsion And Braking For Vehicles (AREA)
- Safety Devices In Control Systems (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】 複数のマイクロプロセッサ(マイコン)を用
いたパルス幅変調方式インバータの制御装置において、
マイコンの異常時にも正常なマイコンによってインバー
タを停止処理し、インバータの信頼の低下を防ぐことに
ある。 【解決手段】 複数のマイコンCPU1,2,3および
共有メモリ4,5を有するPWM制御処理手段を備え、
マイコン間の共有メモリに該マイコン自身のインクリメ
ントカウント値(カウント値)を記憶すると共に、他の
カウント値を直接検出できない場合は、間に入ったマイ
コンがカウント値を検出して該当のマイコンの異常検知
フラグを作成して共有メモリに記憶することにより、互
いのマイコンの動作状態を検出し、異常になったマイコ
ンにはハードウォッチドッグタイマ回路7,8からのハ
ードリスタート処理を行い、正常なマイコンでは開閉器
58の遮断またはインバータ51へのPWM信号41の
停止処理を行う。
いたパルス幅変調方式インバータの制御装置において、
マイコンの異常時にも正常なマイコンによってインバー
タを停止処理し、インバータの信頼の低下を防ぐことに
ある。 【解決手段】 複数のマイコンCPU1,2,3および
共有メモリ4,5を有するPWM制御処理手段を備え、
マイコン間の共有メモリに該マイコン自身のインクリメ
ントカウント値(カウント値)を記憶すると共に、他の
カウント値を直接検出できない場合は、間に入ったマイ
コンがカウント値を検出して該当のマイコンの異常検知
フラグを作成して共有メモリに記憶することにより、互
いのマイコンの動作状態を検出し、異常になったマイコ
ンにはハードウォッチドッグタイマ回路7,8からのハ
ードリスタート処理を行い、正常なマイコンでは開閉器
58の遮断またはインバータ51へのPWM信号41の
停止処理を行う。
Description
【0001】
【発明の属する技術分野】本発明は、直流を交流に変換
するパルス幅変調方式インバータの制御装置に係り、特
に、この制御装置を構成するマイクロプロセッサの異常
時の制御技術に関する。
するパルス幅変調方式インバータの制御装置に係り、特
に、この制御装置を構成するマイクロプロセッサの異常
時の制御技術に関する。
【0002】
【従来の技術】周知の鉄道車両用電気車におけるインバ
ータの構成を図2に示す。電車線の直流電圧源50はそ
の電圧を供給または遮断する開閉器58を介してスイッ
チング素子(例えば、IGBT(絶縁ゲート形バイポー
ラトランジスタ))で構成されるインバータ装置51の
直流入力端子に接続され、その交流出力端には誘導電動
機52が接続される。リレー装置10は開閉器58の動
作状態を制御し、運転台9は電気車の運転情報を出力
し、PWM制御装置40はインバータ装置51を制御す
る。PWM制御装置40の機能は以下のようになってい
る。制御情報の入出力制御を行う機能1は、コンデンサ
56の電圧60、架線電流62、交流三相電流63、6
4、65のアナログ信号入力と、運転台9からの運転情
報69や、リレー装置10を介した主回路の開閉器58
の状態を知らせるリレー接点情報68のディジタル信号
を入力する。また、リレー接点への駆動情報67のディ
ジタル信号を出力する。運転状態を制御する機能2は、
インバータ装置51に所要の出力電圧を発生させるため
の電圧指令及び電流指令等の演算や、主回路の開閉器状
態を制御するリレーシーケンス制御、インバータ装置5
1の保護情報の収集と保護時のシーケンス作成等を行
う。PWM制御手段に関する機能3は、制御機能2から
の電圧指令や電流指令とインバータ装置51の電圧60
・交流三相電流63、64、65や、誘導電動機53の
回転周波数66を回転検出器53から入力して、所要の
PWM信号41を作成し、インバータ装置51の主回路
素子側へ出力し、高速のACR制御等を行う。また、電
圧・電流の情報から主回路側の異常を検出し、PWM信
号を停止させる等の高速の保護機能も持っている。上記
の機能を実現させるため、PWM制御装置40は、一般
にマイクロプロセッサを用いるが、取り扱う情報や演算
量が多く、さらに高速の制御周期も要求されることか
ら、マイクロプロセッサの処理能力を考慮し、複数のマ
イクロプロセッサによって処理する構成が採用されてい
る。
ータの構成を図2に示す。電車線の直流電圧源50はそ
の電圧を供給または遮断する開閉器58を介してスイッ
チング素子(例えば、IGBT(絶縁ゲート形バイポー
ラトランジスタ))で構成されるインバータ装置51の
直流入力端子に接続され、その交流出力端には誘導電動
機52が接続される。リレー装置10は開閉器58の動
作状態を制御し、運転台9は電気車の運転情報を出力
し、PWM制御装置40はインバータ装置51を制御す
る。PWM制御装置40の機能は以下のようになってい
る。制御情報の入出力制御を行う機能1は、コンデンサ
56の電圧60、架線電流62、交流三相電流63、6
4、65のアナログ信号入力と、運転台9からの運転情
報69や、リレー装置10を介した主回路の開閉器58
の状態を知らせるリレー接点情報68のディジタル信号
を入力する。また、リレー接点への駆動情報67のディ
ジタル信号を出力する。運転状態を制御する機能2は、
インバータ装置51に所要の出力電圧を発生させるため
の電圧指令及び電流指令等の演算や、主回路の開閉器状
態を制御するリレーシーケンス制御、インバータ装置5
1の保護情報の収集と保護時のシーケンス作成等を行
う。PWM制御手段に関する機能3は、制御機能2から
の電圧指令や電流指令とインバータ装置51の電圧60
・交流三相電流63、64、65や、誘導電動機53の
回転周波数66を回転検出器53から入力して、所要の
PWM信号41を作成し、インバータ装置51の主回路
素子側へ出力し、高速のACR制御等を行う。また、電
圧・電流の情報から主回路側の異常を検出し、PWM信
号を停止させる等の高速の保護機能も持っている。上記
の機能を実現させるため、PWM制御装置40は、一般
にマイクロプロセッサを用いるが、取り扱う情報や演算
量が多く、さらに高速の制御周期も要求されることか
ら、マイクロプロセッサの処理能力を考慮し、複数のマ
イクロプロセッサによって処理する構成が採用されてい
る。
【0003】
【発明が解決しようとする課題】このような複数のマイ
クロプロセッサによって構成された制御装置の場合、マ
イクロプロセッサの異常を速やかに検出し、保護動作を
行なわないと、インバータ装置の信頼性を低下させるこ
とにもなる。複数のマイクロプロセッサの異常処理の一
例として特開平4−150701号公報に記載の技術が
あるが、この技術は、複数のマイクロプロセッサが互い
に動作状態を常に監視しなければならず、図2のように
制御機能1と3のように内部の制御情報を共有しない場
合には、上記した課題を解決するができない。
クロプロセッサによって構成された制御装置の場合、マ
イクロプロセッサの異常を速やかに検出し、保護動作を
行なわないと、インバータ装置の信頼性を低下させるこ
とにもなる。複数のマイクロプロセッサの異常処理の一
例として特開平4−150701号公報に記載の技術が
あるが、この技術は、複数のマイクロプロセッサが互い
に動作状態を常に監視しなければならず、図2のように
制御機能1と3のように内部の制御情報を共有しない場
合には、上記した課題を解決するができない。
【0004】本発明の課題は、複数のマイクロプロセッ
サを用いたパルス幅変調方式インバータの制御装置にお
いて、マイクロプロセッサが異常状態になっても、正常
なマイクロプロセッサによってインバータを停止処理す
ることにある。
サを用いたパルス幅変調方式インバータの制御装置にお
いて、マイクロプロセッサが異常状態になっても、正常
なマイクロプロセッサによってインバータを停止処理す
ることにある。
【0005】
【課題を解決するための手段】上記課題は、複数のマイ
クロプロセッサに制御処理手段の機能を分担させ、共有
メモリにマイクロプロセッサ間の共有する情報を記憶さ
せると共に、情報を共有していない他のマイクロプロセ
ッサの異常検知情報を記憶させ、情報を共有するマイク
ロプロセッサ同士の動作状態を監視し、異常を検知した
とき、または、情報を共有していない他のマイクロプロ
セッサの異常を検知したとき、正常なマイクロプロセッ
サによってインバータを予め定められた手順に基づいて
停止することにより、解決される。また、マイクロプロ
セッサ間の共有メモリに該マイクロプロセッサ自身のイ
ンクリメントカウント値を記憶すると共に、他のマイク
ロプロセッサのインクリメントカウント値を直接検出で
きない場合は、間に入ったマイクロプロセッサがインク
リメントカウント値を検出して該当のマイクロプロセッ
サの異常検知フラグを作成して共有メモリに記憶するこ
とにより、互いのマイクロプロセッサの動作状態を検出
し、異常になったマイクロプロセッサにはWDT(ハー
ドウォッチドッグタイマ)回路からのハードリスタート
処理を行い、正常なマイクロプロセッサでは主回路の開
閉器の遮断またはインバータへのPWM信号の停止処理
を行うことによって、解決される。
クロプロセッサに制御処理手段の機能を分担させ、共有
メモリにマイクロプロセッサ間の共有する情報を記憶さ
せると共に、情報を共有していない他のマイクロプロセ
ッサの異常検知情報を記憶させ、情報を共有するマイク
ロプロセッサ同士の動作状態を監視し、異常を検知した
とき、または、情報を共有していない他のマイクロプロ
セッサの異常を検知したとき、正常なマイクロプロセッ
サによってインバータを予め定められた手順に基づいて
停止することにより、解決される。また、マイクロプロ
セッサ間の共有メモリに該マイクロプロセッサ自身のイ
ンクリメントカウント値を記憶すると共に、他のマイク
ロプロセッサのインクリメントカウント値を直接検出で
きない場合は、間に入ったマイクロプロセッサがインク
リメントカウント値を検出して該当のマイクロプロセッ
サの異常検知フラグを作成して共有メモリに記憶するこ
とにより、互いのマイクロプロセッサの動作状態を検出
し、異常になったマイクロプロセッサにはWDT(ハー
ドウォッチドッグタイマ)回路からのハードリスタート
処理を行い、正常なマイクロプロセッサでは主回路の開
閉器の遮断またはインバータへのPWM信号の停止処理
を行うことによって、解決される。
【0006】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図1は、本発明の一実施形態を示すパ
ルス幅変調方式インバータの制御装置である。図1にお
いて、図2と同じものは同一の符号である。CPU1は
図2の制御情報の入出力制御を行う機能1の処理を分担
するマイクロプロセッサ、CPU2は図2の運転状態を
制御する機能2の処理を分担するマイクロプロセッサ、
CPU3は図2のPWM制御手段に関する機能3の処理
を分担するマイクロプロセッサである。共有メモリ4は
データライン36、37を介してCPU1とCPU2の
制御情報の授受を行い、共有メモリ5はデータライン3
8、39を介してCPU2とCPU3の制御情報の授受
を行う。6のWDT1、7のWDT2、8のWDT3は
CPU1、CPU2、CPU3にそれぞれ設けられたW
DT回路であり、マイクロプロセッサが正常動作時に一
定周期のパルス信号30、32、34をソフト的に発生
し、このパルス信号が各WDT回路で設定した周期以内
の範囲であれば、ハードリスタート信号31、33、3
5を発生せず、パルス信号30、32、34が設定周期
以上変化しなかった時に、ハードリスタート信号31、
33、35をマイクロプロセッサに与えるものである。
用いて説明する。図1は、本発明の一実施形態を示すパ
ルス幅変調方式インバータの制御装置である。図1にお
いて、図2と同じものは同一の符号である。CPU1は
図2の制御情報の入出力制御を行う機能1の処理を分担
するマイクロプロセッサ、CPU2は図2の運転状態を
制御する機能2の処理を分担するマイクロプロセッサ、
CPU3は図2のPWM制御手段に関する機能3の処理
を分担するマイクロプロセッサである。共有メモリ4は
データライン36、37を介してCPU1とCPU2の
制御情報の授受を行い、共有メモリ5はデータライン3
8、39を介してCPU2とCPU3の制御情報の授受
を行う。6のWDT1、7のWDT2、8のWDT3は
CPU1、CPU2、CPU3にそれぞれ設けられたW
DT回路であり、マイクロプロセッサが正常動作時に一
定周期のパルス信号30、32、34をソフト的に発生
し、このパルス信号が各WDT回路で設定した周期以内
の範囲であれば、ハードリスタート信号31、33、3
5を発生せず、パルス信号30、32、34が設定周期
以上変化しなかった時に、ハードリスタート信号31、
33、35をマイクロプロセッサに与えるものである。
【0007】図3に、本実施形態のマイクロプロセッサ
異常時の動作状態を示す。CPU1が異常の場合、CP
U1自身にはWDT1からのリスタート信号31でリス
タート処理を行う。CPU2では、CPU1のインクリ
メントカウント値が変化しないことから、CPU1の異
常を検知し、CPU3へCPU1が異常である情報を出
力する。CPU3は、この異常情報を検知してPWM信
号の停止処理を行う。CPU2が異常の場合、CPU1
は、CPU2のインクリメントカウント値が変化しない
ことから、CPU2の異常を検知し、リレー装置10に
主回路遮断信号を出力する。CPU2自身にはWDT2
からのリスタート信号33でリスタート処理を行う。C
PU3は、CPU2のインクリメントカウント値が変化
しないことから、CPU2の異常を検知し、PWM信号
の停止処理を行う。CPU3が異常の場合、CPU1
は、CPU2から出力されるCPU3の異常情報を検知
してリレー装置10に主回路遮断信号を出力する。CP
U2では、CPU3のインクリメントカウンタ値が変化
しないことから、CPU3の異常を検知し、CPU1へ
CPU3が異常である情報を出力する。CPU3自身に
はWDT3からのリスタート信号35でリスタート処理
を行う。
異常時の動作状態を示す。CPU1が異常の場合、CP
U1自身にはWDT1からのリスタート信号31でリス
タート処理を行う。CPU2では、CPU1のインクリ
メントカウント値が変化しないことから、CPU1の異
常を検知し、CPU3へCPU1が異常である情報を出
力する。CPU3は、この異常情報を検知してPWM信
号の停止処理を行う。CPU2が異常の場合、CPU1
は、CPU2のインクリメントカウント値が変化しない
ことから、CPU2の異常を検知し、リレー装置10に
主回路遮断信号を出力する。CPU2自身にはWDT2
からのリスタート信号33でリスタート処理を行う。C
PU3は、CPU2のインクリメントカウント値が変化
しないことから、CPU2の異常を検知し、PWM信号
の停止処理を行う。CPU3が異常の場合、CPU1
は、CPU2から出力されるCPU3の異常情報を検知
してリレー装置10に主回路遮断信号を出力する。CP
U2では、CPU3のインクリメントカウンタ値が変化
しないことから、CPU3の異常を検知し、CPU1へ
CPU3が異常である情報を出力する。CPU3自身に
はWDT3からのリスタート信号35でリスタート処理
を行う。
【0008】図4、図5、図6に、各マイクロプロセッ
サの異常検知処理のフローチャートを示す。図4は、C
PU1がCPU2とCPU3の故障検知する処理フロー
チャートである。CPU1は、CPU2のインクリメン
トカウント値CNT21を共有メモリ4からリードし、
CPU2が作るCPU3の異常検知フラグDET3を共
有メモリ4からリードする。CPU2のインクリメント
カウント値CNT21が一定時間以上変化しない場合は
CPU2が異常と判断し、また、CPU3の異常検知フ
ラグDET3が異常値なら、CPU3が異常と判断し、
ともにCPU異常による保護処理動作すなわち回路遮断
信号を出力する。最後に、CPU1自身のインクリメン
トカウント値を共有メモリ4にライトする。
サの異常検知処理のフローチャートを示す。図4は、C
PU1がCPU2とCPU3の故障検知する処理フロー
チャートである。CPU1は、CPU2のインクリメン
トカウント値CNT21を共有メモリ4からリードし、
CPU2が作るCPU3の異常検知フラグDET3を共
有メモリ4からリードする。CPU2のインクリメント
カウント値CNT21が一定時間以上変化しない場合は
CPU2が異常と判断し、また、CPU3の異常検知フ
ラグDET3が異常値なら、CPU3が異常と判断し、
ともにCPU異常による保護処理動作すなわち回路遮断
信号を出力する。最後に、CPU1自身のインクリメン
トカウント値を共有メモリ4にライトする。
【0009】図5は、CPU2がCPU1とCPU3の
故障検知する処理フローチャートである。CPU2は、
共有メモリ4からCPU1のインクリメントカウント値
CNT11と、共有メモリ5からCPU3のインクリメ
ントカウント値CNT31をそれぞれリードする。CP
U1のインクリメントカウント値CNT11が一定時間
以上変化しない場合はCPU1が異常と判断し、CPU
1の異常検知フラグDET1に異常値をセットして共有
メモリ5にライトする。また、CPU3のインクリメン
トカウント値CNT31が一定時間以上変化しない場合
はCPU3が異常と判断し、CPU3異常検知フラグD
ET3に異常値をセットして共有メモリ4にライトす
る。最後に、CPU2自身のインクリメントカウント値
CNT21を共有メモリ4と共有メモリ5にライトす
る。
故障検知する処理フローチャートである。CPU2は、
共有メモリ4からCPU1のインクリメントカウント値
CNT11と、共有メモリ5からCPU3のインクリメ
ントカウント値CNT31をそれぞれリードする。CP
U1のインクリメントカウント値CNT11が一定時間
以上変化しない場合はCPU1が異常と判断し、CPU
1の異常検知フラグDET1に異常値をセットして共有
メモリ5にライトする。また、CPU3のインクリメン
トカウント値CNT31が一定時間以上変化しない場合
はCPU3が異常と判断し、CPU3異常検知フラグD
ET3に異常値をセットして共有メモリ4にライトす
る。最後に、CPU2自身のインクリメントカウント値
CNT21を共有メモリ4と共有メモリ5にライトす
る。
【0010】図6は、CPU3がCPU1とCPU3の
故障検知する処理フローチャートである。CPU3は、
CPU2のインクリメントカウント値CNT21を共有
メモリ5からリードし、CPU2が作るCPU1の異常
検知フラグDET1を共有メモリ5からリードする。C
PU2のインクリメントカウント値CNT21が一定時
間以上変化しない場合はCPU2が異常と判断し、ま
た、CPU1の異常検知フラグDET1が異常値なら、
CPU1が異常と判断し、ともにPWM異常によるPW
M信号の停止処理を行う。最後に、CPU3自身のイン
クリメントカウント値を共有メモリ5に出力する。
故障検知する処理フローチャートである。CPU3は、
CPU2のインクリメントカウント値CNT21を共有
メモリ5からリードし、CPU2が作るCPU1の異常
検知フラグDET1を共有メモリ5からリードする。C
PU2のインクリメントカウント値CNT21が一定時
間以上変化しない場合はCPU2が異常と判断し、ま
た、CPU1の異常検知フラグDET1が異常値なら、
CPU1が異常と判断し、ともにPWM異常によるPW
M信号の停止処理を行う。最後に、CPU3自身のイン
クリメントカウント値を共有メモリ5に出力する。
【0011】これにより、本実施形態では、マイクロプ
ロセッサが異常になっても、正常なマイクロプロセッサ
によって手順に定められた停止処理を行うことができ、
そのため、インバータ装置の信頼性の低下を防ぐことが
可能になる。
ロセッサが異常になっても、正常なマイクロプロセッサ
によって手順に定められた停止処理を行うことができ、
そのため、インバータ装置の信頼性の低下を防ぐことが
可能になる。
【0012】以上、本発明の実施形態として、インバー
タにおける実施形態を示したが、コンバータにおいても
インバータの場合と同様の効果が期待できる。また、マ
イクロプロセッサが3つの場合について説明したが、2
つであろうと4つ以上であろうとも同様の効果が得られ
るのは言うまでもない。
タにおける実施形態を示したが、コンバータにおいても
インバータの場合と同様の効果が期待できる。また、マ
イクロプロセッサが3つの場合について説明したが、2
つであろうと4つ以上であろうとも同様の効果が得られ
るのは言うまでもない。
【0013】
【発明の効果】以上説明したように、本発明によれば、
マイクロプロセッサが異常になっても、正常なマイクロ
プロセッサによって手順に定められたインバータの停止
処理を行うことができるので、インバータ装置の信頼性
の低下を防ぐことが可能になる。また、異常になったマ
イクロプロセッサにはWDT回路からのハードリスター
ト処理を行って初期化すると共に、再起動を可能とし、
正常なマイクロプロセッサによって予め定められた手順
に従ってインバータを停止するので、インバータ装置の
信頼性の低下を防止することができる。
マイクロプロセッサが異常になっても、正常なマイクロ
プロセッサによって手順に定められたインバータの停止
処理を行うことができるので、インバータ装置の信頼性
の低下を防ぐことが可能になる。また、異常になったマ
イクロプロセッサにはWDT回路からのハードリスター
ト処理を行って初期化すると共に、再起動を可能とし、
正常なマイクロプロセッサによって予め定められた手順
に従ってインバータを停止するので、インバータ装置の
信頼性の低下を防止することができる。
【図1】本発明の一実施形態を示すパルス幅変調方式イ
ンバータの制御装置
ンバータの制御装置
【図2】従来のインバータの制御方式を説明する図
【図3】本発明によるマイクロプロセッサ異常時の各マ
イクロプロセッサの動作を説明する図
イクロプロセッサの動作を説明する図
【図4】本発明によるマイクロプロセッサCPU1の動
作を説明するフローチャート
作を説明するフローチャート
【図5】本発明によるマイクロプロセッサCPU2の動
作を説明するフローチャート
作を説明するフローチャート
【図6】本発明によるマイクロプロセッサCPU3の動
作を説明するフローチャート
作を説明するフローチャート
CPU1、CPU2、CPU3…マイクロプロセッサ、
4、5…共有メモリ、6、7、8…WDT(ハードウォ
ッチドッグタイマ)回路、9…運転台、10…リレー装
置、30、32、34…CPUから出力されるパルス信
号、31、33、35…ハードリスタート信号、40…
PWM制御装置、41…PWM信号、50…直流電圧
源、51…インバータ装置、52…誘導電動機、53…
回転検出器、56…コンデンサ、58…開閉器、67…
リレー接点駆動情報、68…リレー接点情報、69…運
転台情報
4、5…共有メモリ、6、7、8…WDT(ハードウォ
ッチドッグタイマ)回路、9…運転台、10…リレー装
置、30、32、34…CPUから出力されるパルス信
号、31、33、35…ハードリスタート信号、40…
PWM制御装置、41…PWM信号、50…直流電圧
源、51…インバータ装置、52…誘導電動機、53…
回転検出器、56…コンデンサ、58…開閉器、67…
リレー接点駆動情報、68…リレー接点情報、69…運
転台情報
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H02M 7/48 H02M 7/48 F // G06F 15/177 678 G06F 15/177 678A (72)発明者 豊田 瑛一 茨城県ひたちなか市市毛1070番地 株式会 社日立製作所水戸工場内 (72)発明者 伊藤 式良 東京都足立区中川四丁目13番17号 日立テ クノエンジニアリング株式会社内 (72)発明者 松橋 章 茨城県ひたちなか市市毛1070番地 株式会 社日立製作所水戸工場内 Fターム(参考) 5B045 AA00 GG06 HH01 JJ04 JJ13 JJ41 5H007 AA06 BB06 CA01 CB02 CB05 CC03 DA05 DB01 DB07 DC02 DC05 EA02 FA01 FA03 FA06 FA13 FA19 GA08 5H115 PA08 PC02 PG01 PI03 PU09 PV09 PV23 QN03 QN09 RB22 TO12 TO13 TO30 TR05 TU20 TW10 TZ03 TZ04 TZ11 TZ14 5H209 AA09 BB09 BB13 CC01 CC03 CC09 DD03 DD04 DD16 DD20 EE11 GG20 HH04 HH14 HH40 JJ09 SS01 SS05 SS09 TT05
Claims (4)
- 【請求項1】 複数のマイクロプロセッサおよび共有メ
モリを有する制御処理手段を備え、直流を交流に変換も
しくはその逆変換を行うパルス幅変調方式インバータの
制御装置であって、前記複数のマイクロプロセッサに前
記制御処理手段の機能を分担させ、前記共有メモリにマ
イクロプロセッサ間の共有する情報を記憶させると共
に、前記情報を共有していない他のマイクロプロセッサ
の異常検知情報を記憶させ、前記情報を共有するマイク
ロプロセッサ同士の動作状態を監視し、異常を検知した
とき、または、前記情報を共有していない他のマイクロ
プロセッサの異常を検知したとき、正常なマイクロプロ
セッサによって前記インバータを予め定められた手順に
基づいて停止することを特徴とするパルス幅変調方式イ
ンバータの制御装置。 - 【請求項2】 請求項1において、前記制御処理手段
は、前記インバータの運転情報の入力と、主回路への電
源の供給及び遮断を行う開閉器を制御するリレー装置へ
の入出力と、主回路の電圧及び電流を入力して制御する
第1の機能と、該第1の機能の入出力情報により前記イ
ンバータの運転を制御するための電圧・電流指令の演算
と、リレーシーケンスの制御と、前記インバータの保護
シーケンス制御を行う第2の機能と、該第2の機能の電
圧・電流指令を入力してPWM信号を作成し、前記イン
バータへの出力と、ACR制御と、高速の保護処理を行
う第3の機能とを備え、該第1から第3の機能を複数の
マイクロプロセッサで分担することを特徴とするパルス
幅変調方式インバータの制御装置。 - 【請求項3】 請求項2において、複数のマイクロプロ
セッサは、前記第1の機能を処理する第1のマイクロプ
ロセッサと、該第1のマイクロプロセッサからの入出力
情報により前記第2の機能を処理する第2のマイクロプ
ロセッサと、該第2のマイクロプロセッサからの電圧・
電流指令を入力し、前記第3の機能を処理する第3のマ
イクロプロセッサとから構成され、前記第1のマイクロ
プロセッサは、前記第2、第3のマイクロプロセッサの
異常時に、予め定められた手順に基づいて前記インバー
タへの電源を遮断する遮断信号を出力し、前記第3のマ
イクロプロセッサは、前記第1、第2のマイクロプロセ
ッサの異常時に、前記インバータへのゲート信号を予め
定められた手順に基づいて停止するように制御すること
を特徴とするパルス幅変調方式インバータの制御装置。 - 【請求項4】 複数のマイクロプロセッサおよび共有メ
モリを有する制御処理手段を備え、直流を交流に変換も
しくはその逆変換を行うパルス幅変調方式インバータの
制御装置であって、マイクロプロセッサ間の共有メモリ
に該マイクロプロセッサ自身のインクリメントカウント
値を記憶すると共に、他のマイクロプロセッサのインク
リメントカウント値を直接検出できない場合は、間に入
ったマイクロプロセッサがインクリメントカウント値を
検出して該当のマイクロプロセッサの異常検知フラグを
作成して共有メモリに記憶することにより、互いのマイ
クロプロセッサの動作状態を検出し、異常になったマイ
クロプロセッサにはWDT(ハードウォッチドッグタイ
マ)回路からのハードリスタート処理を行い、正常なマ
イクロプロセッサでは主回路の開閉器の遮断または前記
インバータへのPWM信号の停止処理を行うことを特徴
とするパルス幅変調方式インバータの制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10338463A JP2000152402A (ja) | 1998-11-12 | 1998-11-12 | パルス幅変調方式インバータの制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10338463A JP2000152402A (ja) | 1998-11-12 | 1998-11-12 | パルス幅変調方式インバータの制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000152402A true JP2000152402A (ja) | 2000-05-30 |
Family
ID=18318409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10338463A Pending JP2000152402A (ja) | 1998-11-12 | 1998-11-12 | パルス幅変調方式インバータの制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000152402A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1998
- 1998-11-12 JP JP10338463A patent/JP2000152402A/ja active Pending
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