JP2000150482A - ドライエッチング方法 - Google Patents

ドライエッチング方法

Info

Publication number
JP2000150482A
JP2000150482A JP32257198A JP32257198A JP2000150482A JP 2000150482 A JP2000150482 A JP 2000150482A JP 32257198 A JP32257198 A JP 32257198A JP 32257198 A JP32257198 A JP 32257198A JP 2000150482 A JP2000150482 A JP 2000150482A
Authority
JP
Japan
Prior art keywords
frequency
etching
wiring
frequency power
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32257198A
Other languages
English (en)
Inventor
Tetsuya Yamane
徹也 山根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP32257198A priority Critical patent/JP2000150482A/ja
Publication of JP2000150482A publication Critical patent/JP2000150482A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 Ti系およびAl系材料の積層体をプラズマ
エッチングする際に、従来の半導体製造プロセスを大き
く変更することなく、しかもプラズマダメージが少な
く、安定したレジスト残量を維持しつつ、Al配線パタ
ーンを形成することができるドライエッチング方法を提
供する。 【解決手段】 塩素ガスを含有するエッチングガスを用
い、下地上に形成したAl系およびTi系材料の積層体
に対し、高周波電源から高周波を印加してプラズマエッ
チングするドライエッチング方法において、前記積層体
に対し高周波を2ステップで印加する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はドライエッチング方
法に関する。より詳しくは、半導体製造プロセスにおい
て塩素ガスを含有するエッチングガスを用いたプラズマ
エッチング方法に関するものである。
【0002】
【従来の技術】半導体製造プロセスにおいて、アルミニ
ウム(Al)系材料の配線パターンがエッチングにより
ウェーハ上に形成される。このような配線パターン形成
のためにECR(Electron Cycrotron Resonance)放電
を利用したプラズマエッチング装置が用いられている。
【0003】図5は従来のドライエッチング方法による
Al系配線パターン形成の工程説明図である。(A)に
示すように、シリコン基板あるいはその上に形成した下
層配線等の下地(図示しない)上に例えばCVD法によ
り層間膜11が形成される。この層間膜11は例えばS
iO2 等の絶縁酸化膜あるいはBPSGやPSG等のシ
リケートガラス材で形成される。この層間膜11上にチ
タン(Ti)膜12およびチタンナイトライド(Ti
N)膜13が例えばスパッタ法により形成され、さらに
その上にアルミニウム(Al)またはその合金からなる
Al膜14が例えばスパッタ法により形成され、これら
の積層体によりAl配線層15を形成する。このTiお
よびTiNは配線の低抵抗化および層間膜に対する密着
性向上のためのものである。その後、配線パターンを形
成するためにレジストマスク16を例えばリソグラフィ
ー法によりパターニングして形成する。
【0004】このレジストマスク16を介して、(B)
に示すように、配線層15をエッチングして配線パター
ン17を形成する。この場合、Al配線層15をエッチ
ングした後オーバーエッチングされる。このようなエッ
チングは、例えば塩素ガスをエッチングガスとしてEC
R放電を利用し、高周波電源より高周波を印加するプラ
ズマエッチングにより行われる。この場合、高周波電源
の周波数は例えば一定の2MHzとして、一定周波数の
高周波がウェーハに印加されていた。
【0005】
【発明が解決しようとする課題】しかしながら、金属膜
であるTi膜12、TiN膜13およびAl膜14をE
CR放電を利用したプラズマエッチングによりドライエ
ッチング処理した場合、高周波電源の周波数がパターニ
ング条件に応じた適正値より高いと、電子シェーディン
グ効果やマイクロローディング効果によりプラズマダメ
ージが発生してAl配線層とコンタクトホールを介して
接続されているゲートを破壊する要因となる。また、こ
の電子シェーディング効果やマイクロローディング効果
は特に配線スペースが小さくなるに従い顕著であり、サ
イドエッチング等のAl配線の形状異常を発生させる要
因ともなり、半導体装置の信頼性を低下させる。また、
このようなプラズマダメージが発生するということは、
これを見越してデザインルール上での配線スペースの緩
和を考慮する必要を生じさせ、結果的に半導体装置の製
造方法に制約を加えることになる。
【0006】図6(A)(B)は、このような電子シェ
ーディング効果およびマイクロローディング効果の説明
図である。電子シェーディング効果は、電子とイオンの
運動状態の違いにより発生する。電子は絶縁物パターン
側壁に衝突するのに対し、イオンはほとんど垂直に入射
するので、その側壁は負にチャージアップする。この負
電荷は、電子にとって障壁として働く電場を形成する。
したがって、垂直に小さい速度成分しかもっていないよ
うな電子は、この電場によって減速され、さらに跳ね返
されて、パターン内部に入れなくなる。よって、イオン
だけが入射されることになり、密パターンの回路に対し
ダメージが生じることになる。
【0007】マイクロローディング効果は、エッチング
レートの粗密依存性によって発生する。エッチング中に
広いパターンにおいてはエッチングが完了しても、狭い
パターン部分にはまだアルミ材が残っている状態が存在
する。この狭いパターンのアルミ材がエッチングされる
までの間、ダメージ電流が酸化膜に流れ込んで回路にダ
メージを生じさせる。
【0008】このような点に対処するために、高周波電
源の周波数を低くすることが考えられる。しかし、高周
波電源の周波数を低くすると、図7に示すように、レジ
ストのエッチングレートが速くなり、エッチング後のレ
ジスト残量を確保できなくなる。この理由は、周波数が
低い程イオンエネルギーとしては高くなるので、Alと
レジストの選択比が低くなるためである。
【0009】本発明は上記の点を考慮したものであっ
て、Ti系およびAl系材料の積層体をプラズマエッチ
ングする際に、従来の半導体製造プロセスを大きく変更
することなく、しかもプラズマダメージが少なく、安定
したレジスト残量を維持しつつ、Al配線パターンを形
成することができるドライエッチング方法の提供を目的
とする。
【0010】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、塩素ガスを含有するエッチングガスを
用い、下地上に形成したAl系およびTi系材料の積層
体に対し、高周波電源から高周波を印加してプラズマエ
ッチングするドライエッチング方法において、前記積層
体に対し高周波を2ステップで印加することを特徴とす
るドライエッチング方法を提供する。
【0011】この構成によれば、高周波電源の周波数を
2段階に変化させてエッチングすることにより、エッチ
ング状態に応じて、形状制御性に優れた周波数の高い高
周波電源と、電子シェーディング効果を抑制する周波数
の低い高周波電源を用いることができ、従来の装置を用
いて、印加周波数を変えるだけで、プラズマダメージを
抑制し、形状安定性の優れたAl配線パターンが得られ
る。
【0012】好ましい構成例では、前記2ステップは、
前記積層体をエッチングするステップと、下地に対して
オーバーエッチングするステップであることを特徴とし
ている。
【0013】この構成によれば、Al配線部分をエッチ
ングする際にはプラズマ放電安定性とAl/レジストの
選択比を高くして形状制御性に優れた周波数の高い高周
波が印加され、電子シェーディング効果によるプラズマ
ダメージが発生するオーバーエッチングの際には、周波
数の低い高周波が印加される。
【0014】さらに好ましい構成例では、ECR放電を
利用してプラズマエッチングすることを特徴としてい
る。
【0015】この構成によれば、ECR型プラズマエッ
チング装置を用いて高周波電源の周波数を2段階に変化
させることにより、ダメージを防止し、高精度のパター
ン形成が達成される。
【0016】
【発明の実施の形態】図1は本発明に係るドライエッチ
ング方法によるAl系配線パターン形成の工程説明図で
ある。(A)に示すように、シリコン基板あるいはその
上に形成した下層配線等の下地(図示しない)上に例え
ばCVD法により層間膜1が形成される。この層間膜1
は例えばSiO2 等の絶縁酸化膜あるいはBPSGやP
SG等のシリケートガラス材で形成される。この層間膜
1上にチタン(Ti)膜2およびチタンナイトライド
(TiN)膜3が例えばスパッタ法により形成され、さ
らにその上にアルミニウム(Al)またはその合金から
なるAl膜4が例えばスパッタ法により形成され、これ
らの積層体によりAl配線層5を形成する。このTiお
よびTiNは配線の低抵抗化および層間膜に対する密着
性向上のためのものである。その後、配線パターンを形
成するためにレジストマスク6を例えばリソグラフィー
法によりパターニングして形成する。
【0017】このレジストマスク6を介して、(B)に
示すように、配線層5をエッチングして配線パターン7
を形成する。この場合、Al配線層5をエッチングした
後オーバーエッチングされる。このようなエッチング
は、例えば塩素ガスをエッチングガスとしてECR放電
を利用し、高周波電源より高周波を印加するプラズマエ
ッチングにより行われる。本実施形態の場合、Al配線
層5のエッチングは、周波数2MHzの高周波を印加
し、オーバーエッチングは、周波数400KHzまたは
800KHzの高周波を印加して、2ステップの周波数
印加によりエッチングを行っている。
【0018】図2は、本発明に係るドライエッチング方
法を実施するためのECR型プラズマエッチング装置の
構成図である。このエッチング装置20は、反応室21
と、この反応室21にマイクロ波電源23からマイクロ
波を供給する導波管22と、磁界を与えるためのソレノ
イドコイル24とを備える。反応室21内に印加電極2
5および接地電極26が設けられる。印加電極25には
高周波電源27が接続される。この印加電極25上に、
前述の図1に示したエッチングすべき積層体が形成され
た半導体ウェーハ28が搭載される。
【0019】このような構成のエッチング装置20にお
いて、反応室21に矢印Aのようにエッチングガスを導
入し、このエッチングガスを導波管22により導かれた
マイクロ波によってプラズマ化し、高周波電源27によ
り前述の図1で説明したように、2ステップで高周波を
印加しながら、印加電極25上の半導体ウェーハ28を
エッチングする。
【0020】
【実施例】本発明のさらに具体的な実施例について以下
に説明する。Al配線加工時のプラズマダメージの高周
波電源の周波数依存性をQbd測定により評価するため
に、図3に示すような半導体装置評価試験用のサンプル
30を作製した。図3(A)は平面図、(B)は断面図
である。
【0021】このサンプル30は、多数の櫛歯状端子3
1の一端部を連結するAl配線32をエッチングにより
パターン加工したものである。Al配線32はコンタク
トホール34を介して下地の電極等と接続される。この
Al配線32の幅aは2μm、端子31間の間隔bは1
μm、全端子31間の幅cは750μmで端子31の数
は250本として形成した。
【0022】このサンプル30の作製フローについて述
べると、まずSi基板35上に素子分離領域を形成する
ためのLOCOS膜36を拡散により厚さ400nmと
なるように形成する。次に、厚さ9nmのゲート酸化膜
37を拡散により形成する。次に、厚さ400nmのポ
リシリコン層をCVDにより形成する。このポリシリコ
ン層をドライエッチング処理して電極38を形成する。
【0023】次に、BPSG(Boron-doped Phospho Si
licate Glass)からなる層間膜39をCVDにより形成
する。次に、この層間膜39にコンタクトホール34を
ドライエッチングにより形成する。次に、Al配線32
を端子31とともにスパッタにより形成する。このAl
配線32および端子31は、Ti(30nm)/TiN
(70nm)/Al−Si(700nm)の積層体であ
る。このサンプル30のQbd評価のためのストレス電
流は100mA/cm2 である。
【0024】このようなサンプル30を、前述の図2の
ECR型プラズマエッチング装置にセットして、以下の
表1および表2の条件でエッチングした。
【0025】
【表1】(1)Al配線加工エッチング条件 反応室内圧力:8mTorr 印加RFパワー:50W エッチングガス:BCl3/90sccm+Cl2/60sccm 高周波電源周波数:2MHz (2)オーバーエッチング条件 反応室内圧力:8mTorr 印加RFパワー:50W エッチングガス:BCl3/90sccm+Cl2/60sccm 高周波電源周波数:800KHz
【0026】
【表2】(1)Al配線加工エッチング条件 反応室内圧力:8mTorr 印加RFパワー:50W エッチングガス:BCl3/90sccm+Cl2/60sccm 高周波電源周波数:2MHz (2)オーバーエッチング条件 反応室内圧力:8mTorr 印加RFパワー:50W エッチングガス:BCl3/90sccm+Cl2/60sccm 高周波電源周波数:400KHz この結果、Qbd特性は非常に良好な結果となり、プラ
ズマダメージは確認できなかった。図4は、エッチング
不良の発生状態のグラフであり、横軸は時間、縦軸は累
積不良率を示す。このようなグラフに基づいてQbd特
性が評価される。
【0027】比較例として、高周波電源の周波数をAl
配線加工時およびオーバーエッチング時ともに同じ2M
Hzで高周波を印加し、それ以外の条件は上記表1およ
び表2の条件と同じにしてサンプルをエッチングした。
この結果、Qbd特性は非常に悪く、プラズマダメージ
があることがわかった。
【0028】さらに、以下の表3から表7までの条件で
サンプルに対しエッチングを行った。この場合は、レジ
ストのエッチングレートの高周波電源の周波数依存性と
Al配線をエッチングした後の肩部のレジスト残量を評
価した。このレジスト残量評価サンプルは、図1(A)
に示すサンプルを用い、Ti膜2の膜厚は30nm、T
iN膜3の膜厚は70nm、Al膜4の膜厚は600n
m、レジストマスク6の膜厚は0.8μmで作製した。
Al配線層5のエッチングは、Tiがエッチングされる
までのステップと、オーバーエッチングステップの2ス
テップで行った。オーバーエッチングステップは、Al
配線膜厚に対して50%の時間で行った。エッチング条
件は以下の表3から表7までに示すとおりであり、エッ
チング処理後SEM(走査型電子顕微鏡)によりレジス
ト残量を観察した。
【0029】
【表3】反応室内圧力:8mTorr 印加RFパワー:50W エッチングガス:BCl3/90sccm+Cl2/60sccm 高周波電源周波数:2MHz
【0030】
【表4】反応室内圧力:8mTorr 印加RFパワー:50W エッチングガス:BCl3/90sccm+Cl2/60sccm 高周波電源周波数:800KHz
【0031】
【表5】反応室内圧力:8mTorr 印加RFパワー:50W エッチングガス:BCl3/90sccm+Cl2/60sccm 高周波電源周波数:400KHz
【0032】
【表6】反応室内圧力:8mTorr 印加RFパワー:50W エッチングガス:BCl3/90sccm+Cl2/60sccm Al配線エッチングステップ高周波電源周波数:2MH
z オーバーエッチングステップ高周波電源周波数:800
KHz
【0033】
【表7】反応室内圧力:8mTorr 印加RFパワー:50W エッチングガス:BCl3/90sccm+Cl2/60sccm Al配線エッチングステップ高周波電源周波数:2MH
z オーバーエッチングステップ高周波電源周波数:400
KHz 以上の結果、高周波電源の周波数として2MHzの単一
周波数で行ったときと比較すると、図8に示すように、
800KHzまたは400KHzの単一周波数でエッチ
ングを行うと、必要とされるレジスト残量の指標となる
残量スペック値300nm以上(図の矢印A)を確保で
きないが、周波数を変えてエッチングを2ステップ化す
ることにより、残量スペック300nmの膜厚を得るこ
とができた。
【0034】
【発明の効果】以上説明したように、本発明では、塩素
系エッチングガスを用いたプラズマエッチング方法にお
いて、高周波電源の周波数を2段階に変化させてエッチ
ングすることにより、エッチング状態に応じて、レジス
ト選択比が高く形状制御性に優れた周波数の高い高周波
電源と、電子シェーディング効果によるプラズマダメー
ジを抑制する周波数の低い高周波電源の2つの周波数で
2ステップに分けて用いることができ、従来の装置を用
いて、印加周波数を変えるだけで、プラズマダメージを
抑制し、形状安定性の優れた配線パターンが得られる。
【図面の簡単な説明】
【図1】 本発明の実施の形態に係るエッチング方法の
工程説明図。
【図2】 本発明方法を実施するためのドライエッチン
グ装置の構成図。
【図3】 Qbd評価サンプルの構成図。
【図4】 Qbd評価のグラフ。
【図5】 従来のドライエッチング方法の工程説明図。
【図6】 電子シェーディング効果とマイクロローディ
ング効果の説明図。
【図7】 高周波電源の周波数とエッチングレートの関
係を示すグラフ。
【図8】 高周波電源の周波数とレジスト残量の関係を
示すグラフ。
【符号の説明】
1:Si基板、2:Ti膜、3:TiN膜、4:Al
膜、5:Al配線層、6:レジストマスク、7:配線パ
ターン。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】塩素ガスを含有するエッチングガスを用
    い、 下地上に形成したAl系およびTi系材料の積層体に対
    し、 高周波電源から高周波を印加してプラズマエッチングす
    るドライエッチング方法において、 前記積層体に対し高周波を2ステップで印加することを
    特徴とするドライエッチング方法。
  2. 【請求項2】前記2ステップは、前記積層体をエッチン
    グするステップと、下地に対してオーバーエッチングす
    るステップであることを特徴とする請求項1に記載のド
    ライエッチング方法。
  3. 【請求項3】ECR放電を利用してプラズマエッチング
    することを特徴とする請求項1に記載のドライエッチン
    グ方法。
JP32257198A 1998-11-12 1998-11-12 ドライエッチング方法 Pending JP2000150482A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP32257198A JP2000150482A (ja) 1998-11-12 1998-11-12 ドライエッチング方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32257198A JP2000150482A (ja) 1998-11-12 1998-11-12 ドライエッチング方法

Publications (1)

Publication Number Publication Date
JP2000150482A true JP2000150482A (ja) 2000-05-30

Family

ID=18145179

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32257198A Pending JP2000150482A (ja) 1998-11-12 1998-11-12 ドライエッチング方法

Country Status (1)

Country Link
JP (1) JP2000150482A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020021689A (ko) * 2000-09-16 2002-03-22 박종섭 금속 배선 형성 방법
JP2011258873A (ja) * 2010-06-11 2011-12-22 Fujifilm Corp ドライエッチング装置及びドライエッチング方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020021689A (ko) * 2000-09-16 2002-03-22 박종섭 금속 배선 형성 방법
JP2011258873A (ja) * 2010-06-11 2011-12-22 Fujifilm Corp ドライエッチング装置及びドライエッチング方法

Similar Documents

Publication Publication Date Title
JP4454148B2 (ja) 改良式の酸化層エッチング方法
US6583065B1 (en) Sidewall polymer forming gas additives for etching processes
US5180689A (en) Tapered opening sidewall with multi-step etching process
US5203957A (en) Contact sidewall tapering with argon sputtering
US6372637B2 (en) Method for making semiconductor devices having gradual slope contacts
JP3213803B2 (ja) 高密度プラズマエッチング装置を用いた半導体のスロープコンタクトホール形成方法
TW511163B (en) Manufacturing method of semiconductor device
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
KR20080006457A (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
JPH03204928A (ja) コンタクトホール形成方形
US6656850B2 (en) Method for in-situ removal of side walls in MOM capacitor formation
KR970001203B1 (ko) 폴리실리콘 막 에칭 방법
KR940000750B1 (ko) 반도체장치 및 그 제조방법
JPH1041508A (ja) 半導体装置およびその製造方法
JP2004500696A (ja) 半導体デバイスのためのセルフアライメントコンタクト
JP2000150482A (ja) ドライエッチング方法
JP4577328B2 (ja) 半導体装置の製造方法
US6399497B2 (en) Semiconductor manufacturing process and semiconductor device
KR20020017764A (ko) 캐패시터의 제조 방법
JP2715877B2 (ja) 半導体装置の製造方法
KR100520140B1 (ko) 반도체소자의캐패시터제조방법
JP3312996B2 (ja) エッチング方法
KR20000042408A (ko) 콘택 저항을 줄이기 위한 반도체 소자의 콘택홀 형성방법
WO2009066997A2 (en) Contact etch for ams products
JPH0774148A (ja) ドライエッチング方法