JP2000147066A - Semiconductor integrated circuit device - Google Patents
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- JP2000147066A JP2000147066A JP10319258A JP31925898A JP2000147066A JP 2000147066 A JP2000147066 A JP 2000147066A JP 10319258 A JP10319258 A JP 10319258A JP 31925898 A JP31925898 A JP 31925898A JP 2000147066 A JP2000147066 A JP 2000147066A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置の分野に関するものであり、特にメモリとともに論理
回路を搭載した半導体記憶装置の改良を図ったものに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor integrated circuit devices, and more particularly to an improvement in a semiconductor memory device having a memory and a logic circuit.
【0002】[0002]
【従来の技術】一般に、論理回路は図5に示すように組
合せ回路1,2および順序回路41ないし46により構
成される。近年、半導体集積回路の製造プロセスの微細
化によって、メモリ3も論理回路と同一の半導体集積回
路装置に搭載できるようになった。2. Description of the Related Art Generally, a logic circuit comprises combinational circuits 1 and 2 and sequential circuits 41 to 46 as shown in FIG. In recent years, with the miniaturization of the manufacturing process of the semiconductor integrated circuit, the memory 3 can be mounted on the same semiconductor integrated circuit device as the logic circuit.
【0003】図5は一般的な論理回路の概念図を示す。
図において、1,2は論理回路を構成する組合せ回路で
あり、入力の値が決まれば過去の回路の状態に依存する
ことなく出力の値が決まるものである。また、41ない
し46は論理回路を構成する順序回路であり、出力の値
は、入力の値のみならず過去の回路の状態に依存して決
まるものである。なお、スキャンテストは同期設計を前
提としており、最近の回路では、Dフリップフロップを
用いた同期設計が主流であり、論理回路を組合せ回路と
Dフリップフロップ(これも順序回路の一種である)と
から構成することが多いため、ここでは順序回路とし
て、Dフリップフロップを示している。これら順序回路
41ないし46のうち、順序回路41ないし43は組合
せ回路1の前段に、順序回路44ないし46は組合せ回
路2の後段に、それぞれ設けられている。3はメモリで
あり、組合せ回路1,2の間に設けられている。47な
いし49はスキャンフリップフロップであり、これらは
Dフリップフロップからなり、スキャンフリップフロッ
プ47,48は組合せ回路1とメモリ3との間に、スキ
ャンフリップフロップ49はメモリ3と組合せ回路2と
の間に、それぞれ設けられている。また、500はセレ
クタであり、メモリ3から読み出したデータとスキャン
フリップフロップ49が出力したデータのいずれか一方
を選択する。FIG. 5 is a conceptual diagram of a general logic circuit.
In the figure, reference numerals 1 and 2 denote combinational circuits that constitute a logic circuit. When the input value is determined, the output value is determined without depending on the state of the past circuit. Reference numerals 41 to 46 denote sequential circuits constituting a logic circuit, and the output value is determined not only by the input value but also by the past circuit state. The scan test is based on a synchronous design. In recent circuits, a synchronous design using a D flip-flop is mainstream, and a logic circuit is composed of a combination circuit and a D flip-flop (also a kind of sequential circuit). , A D flip-flop is shown here as a sequential circuit. Among the sequential circuits 41 to 46, the sequential circuits 41 to 43 are provided before the combinational circuit 1, and the sequential circuits 44 to 46 are provided after the combinational circuit 2. Reference numeral 3 denotes a memory, which is provided between the combinational circuits 1 and 2. Scan flip-flops 47 to 49 are D flip-flops. Scan flip-flops 47 and 48 are provided between the combinational circuit 1 and the memory 3, and scan flip-flops 49 are provided between the memory 3 and the combinational circuit 2. , Respectively. A selector 500 selects one of the data read from the memory 3 and the data output from the scan flip-flop 49.
【0004】ところで、論理回路は、その故障検査を行
うためのテストパターン生成を容易化するために、フル
スキャン設計が一般的に用いられている。フルスキャン
設計では、テスト時に順序回路はシフトレジスタとして
動作するようにスキャンフリップフロップに置き換えら
れ、外部からシフト動作でテスト用の値を入力すること
により、組合せ回路に任意の入力値をセット(シフトイ
ン)可能とし、入力値に対応した組合せ回路の出力値を
スキャンフリップフロップで保持し(キャプチャー)、
その後シフト動作で外部に出力(シフトアウト)するこ
とが可能となり、テストパターンの自動生成を可能とす
るとともに故障検出率の向上を図っている。A full scan design is generally used for a logic circuit in order to facilitate generation of a test pattern for performing a fault test. In the full scan design, the sequential circuit is replaced with a scan flip-flop so that it operates as a shift register during the test, and an arbitrary input value is set (shifted) in the combinational circuit by inputting a test value from the outside in a shift operation. In) enabled, the output value of the combinational circuit corresponding to the input value is held by the scan flip-flop (capture),
Thereafter, it is possible to output (shift out) to the outside by a shift operation, thereby enabling automatic generation of a test pattern and improving a failure detection rate.
【0005】以下、この論理回路の動作について説明す
る。通常動作において、セレクタ500はメモリ3の出
力を選択するものとする。組合せ回路1の3組の入力に
は、順序回路41ないし43を介して実線で示される外
部入力から3組のデータが与えられ、組合せ回路1はこ
れら3組のデータに対し論理演算を行って3組のデータ
を出力する。メモリ3は図示しないモード切替え信号に
よって書き込みモードとされており、メモリ3はこれら
3組のデータのうちの2組をアドレス入力aおよびデー
タ入力diとして入力し、アドレス入力aにより決定さ
れるアドレスに、データ入力diに与えられたデータを
書き込む。Hereinafter, the operation of this logic circuit will be described. In normal operation, the selector 500 selects the output of the memory 3. The three sets of inputs of the combinational circuit 1 are supplied with three sets of data from the external inputs indicated by solid lines via the sequential circuits 41 to 43, and the combinational circuit 1 performs a logical operation on these three sets of data. Output three sets of data. The memory 3 is set to a write mode by a mode switching signal (not shown), and the memory 3 inputs two sets of these three sets of data as an address input a and a data input di, and outputs the data to an address determined by the address input a. , Write the given data to the data input di.
【0006】次に、図示しないモード切替え信号によっ
てメモリ3が読み出しモードとされると、書き込みモー
ド時と同様の動作によって、組合せ回路1は3組のデー
タを出力する。メモリ3はこれら3組のデータのうちの
2組をアドレス入力aおよびデータ入力diとして入力
するが、読み出しモードであるので、データ入力diは
有効とはならず、メモリ3はアドレス入力aにより決定
されるアドレスからデータを読み出し、データ出力do
よりデータを出力する。セレクタ500は通常動作であ
るのでメモリ3の出力を選択しており、メモリ3のデー
タ出力doからのデータが組合せ回路2に入力される。
組合せ回路2はこのデータに対し論理演算を行って2組
の出力を生成し、順序回路44,45はこれら2組の出
力を入力してこれを外部に出力する。なお、組合せ回路
1から出力された3組の出力のうち、残りl組の出力
は、メモリ3に入力されることはなく、順序回路46を
介して外部に出力される。Next, when the memory 3 is set to the read mode by a mode switching signal (not shown), the combination circuit 1 outputs three sets of data by the same operation as in the write mode. The memory 3 inputs two sets of these three sets of data as an address input a and a data input di. However, since the read mode is set, the data input di is not valid, and the memory 3 is determined by the address input a. Data is read from the address to be output and the data output do
Output more data. Since the selector 500 is in a normal operation, the selector 500 selects the output of the memory 3, and data from the data output do of the memory 3 is input to the combinational circuit 2.
The combinational circuit 2 performs a logical operation on the data to generate two sets of outputs, and the sequential circuits 44 and 45 receive these two sets of outputs and output them to the outside. Note that, of the three sets of outputs output from the combinational circuit 1, the remaining l sets of outputs are not input to the memory 3 but are output to the outside via the sequential circuit 46.
【0007】次にテスト動作において、順序回路41な
いし46はスキャンフリップフロップ47ないし49と
ともにいわゆるスキャンパスを形成する。このときセレ
クタ500はスキャンフリップフロップ49の出力を選
択するものとする。Next, in a test operation, the sequential circuits 41 to 46 together with the scan flip-flops 47 to 49 form a so-called scan path. At this time, the selector 500 selects the output of the scan flip-flop 49.
【0008】即ち、図5において、破線で示されたよう
に、順序回路41ないし43はスキャン入力scan in を
介して例えば外部のテスト装置が発生したテスト用のデ
ータを図示しないクロックに同期して順次シフトしてゆ
く。これら、順序回路41ないし43によりこの順にシ
フトされたデータは、スキャンフリップフロップ47に
入力され、このデータをスキャンフリップフロップ47
ないし49および順序回路44ないし46はこの順に順
次シフトしてゆき、スキャン出力scan outより出力す
る。これにより、スキャン出力scan outの中にはスキャ
ン入力scan in から入力したデータに対する組合せ回路
1,2の応答が含まれているので、これが期待値に一致
しているか否かを例えば上述のテスト装置により判定す
ることにより、組合せ回路1,2が故障しているか否か
を判定することができる。That is, as shown by a broken line in FIG. 5, the sequential circuits 41 to 43 synchronize test data generated by, for example, an external test device with a clock (not shown) via a scan input scan in. Shift sequentially. The data shifted in this order by the sequential circuits 41 to 43 are input to the scan flip-flop 47, and the data is transferred to the scan flip-flop 47.
To 49 and the sequential circuits 44 to 46 are sequentially shifted in this order and output from the scan output scan out. As a result, since the response of the combinational circuits 1 and 2 to the data input from the scan input scan in is included in the scan output scan out, it is determined whether or not this matches the expected value, for example, by using the test apparatus described above. Thus, it can be determined whether or not the combinational circuits 1 and 2 are out of order.
【0009】即ち、順序回路41ないし43はこの順に
順次シフトされてゆくデータを組合せ回路1に対しても
出力する。組合せ回路1はこの順序回路41ないし43
により与えられたデータを論理演算し、その演算結果を
3組出力するが、そのうちの2組が、スキャンフリップ
フロップ47および48に出力され、これが順にシフト
され、スキャンフリップフロップ49および順序回路4
4ないし46によりさらに順次シフトされ、スキャン出
力scan outを介して外部に出力される。また、スキャン
フリップフロップ49は順序回路44ないし46に対し
データを順次シフトしてゆくとともにこのデータを組合
せ回路2にも出力する。組合せ回路2はこのスキャンフ
リップフロップ49により与えられたデータを論理演算
し、その演算結果を2組出力するが、これらが順序回路
44および45に入力され、順序回路44ないし46に
よりさらに順次シフトされてスキャン出力scan outを介
して外部に出力される。That is, the sequential circuits 41 to 43 also output the data sequentially shifted in this order to the combinational circuit 1. The combinational circuit 1 includes the sequential circuits 41 to 43
Performs a logical operation on the data given by, and outputs three sets of the operation results. Two of the sets are output to scan flip-flops 47 and 48, which are sequentially shifted, and the scan flip-flop 49 and the sequential circuit 4
The data is further sequentially shifted by 4 to 46 and output to the outside via a scan output scan out. The scan flip-flop 49 sequentially shifts data to the sequential circuits 44 to 46 and outputs the data to the combinational circuit 2. Combination circuit 2 performs a logical operation on the data given by scan flip-flop 49 and outputs two sets of the operation results. These are input to sequential circuits 44 and 45, and are sequentially shifted by sequential circuits 44 to 46. Output to the outside via a scan output scan out.
【0010】このような動作により、スキャン出力scan
outの中にはスキャン入力scan inから入力したデータ
に対する組合せ回路1,2の応答が含まれているので、
これらが期待値に一致しているか否かを判定することに
より、組合せ回路1,2が故障しているか否かを判定す
ることができる。With such an operation, the scan output scan
Since out includes the response of the combinational circuits 1 and 2 to the data input from the scan input scan in,
By determining whether or not these match the expected values, it is possible to determine whether or not the combinational circuits 1, 2 have failed.
【0011】また、図6に従来のメモリの回路構成を示
す。このメモリはデータを保持する複数のメモリセル2
20からなるメモリアレイ部200、外部入出力信号と
メモリアレイ部200とのインターフェースを行うIO
部203、アドレス入力に応じてメモリセル220を活
性化するデコーダ部201、メモリへの読み書き制御を
行う制御部202により構成されている。FIG. 6 shows a circuit configuration of a conventional memory. This memory has a plurality of memory cells 2 for holding data.
, An I / O for interfacing external input / output signals with the memory array unit 200
The control unit 202 includes a unit 203, a decoder unit 201 for activating a memory cell 220 in response to an address input, and a control unit 202 for performing read / write control on a memory.
【0012】メモリアレイ部200のメモリセル220
において、221,222はN型MOSトランジスタ
(以下、NMOSと称す)、223,224はインバー
タ、225はトライステート型インバータである。NM
OS221,222はインバータ223,224ととも
に6トランジスタ型のスタティック型メモリ回路を構成
し、その出力はトライステート型インバータ225より
IO部203に出力される。Memory cell 220 of memory array section 200
221 and 222 are N-type MOS transistors (hereinafter referred to as NMOS), 223 and 224 are inverters, and 225 is a tri-state inverter. NM
The OSs 221 and 222 constitute a 6-transistor type static memory circuit together with the inverters 223 and 224, and the output is output from the tri-state inverter 225 to the IO unit 203.
【0013】このIO部203において、610はIO
回路、619はラッチ回路、211,212,214は
NMOS、215はバッファ、216ないし218はイ
ンバータである。NMOS211,212,214はメ
モリアレイ部200へのデータ書き込みの際、メモリア
レイ部200のデータ書き込み線DWLを活性化する。In the IO section 203, 610 is an IO section.
Circuit, 619 is a latch circuit, 211, 212, 214 are NMOSs, 215 is a buffer, and 216 to 218 are inverters. The NMOSs 211, 212, and 214 activate the data write line DWL of the memory array unit 200 when writing data to the memory array unit 200.
【0014】また、制御部202において、640はラ
ッチ回路、241ないし243はインバータ、245は
NMOS、650,651はインバータ、255はAN
D回路(以下、ANDと称す)である。また、a0,a
1はアドレス入力、ncsはチップセレクト、nweは
書き込みイネーブル、nreは読み出しイネーブルであ
る。In the control unit 202, 640 is a latch circuit, 241 to 243 are inverters, 245 is NMOS, 650 and 651 are inverters, and 255 is AN.
D circuit (hereinafter, referred to as AND). Also, a0, a
1 is an address input, ncs is a chip select, nwe is a write enable, and nre is a read enable.
【0015】また、201はアドレス入力に応じてメモ
リセル220を活性化するデコーダ部であり、231な
いし233はANDである。AND231の入力にはア
ドレス入力a0,a1をラッチした信号またはその反転
信号のいずれかの組み合わせが、選択すべきワード(W
ORD0ないしWORD3)に応じて接続される。AN
D232の入力にはAND231の出力の他に、書き込
みイネーブルnweおよびチップセレクトncsをそれ
ぞれラッチした信号の反転信号およびクロック信号cl
kが接続される。Reference numeral 201 denotes a decoder for activating the memory cell 220 in response to an address input, and reference numerals 231 to 233 denote ANDs. The input of the AND 231 receives a combination of a signal obtained by latching the address inputs a0 and a1 or an inverted signal thereof, and the word to be selected (W
ORD0 to WORD3). AN
In addition to the output of AND 231, the input of D 232, the inverted signal of the signal that latched the write enable nwe and the chip select ncs, and the clock signal cl, respectively.
k is connected.
【0016】AND233の入力にはAND231の出
力の他に、読み出しイネーブルnreおよびチップセレ
クトncsをそれぞれラッチした信号の反転信号が接続
される。以降、図6を用いてこの従来のメモリの動作を
説明する。The input of the AND 233 is connected to the output of the AND 231 as well as the inverted signal of the signal which latches the read enable nre and the chip select ncs. Hereinafter, the operation of this conventional memory will be described with reference to FIG.
【0017】(通常動作)通常動作時、クロック信号c
lkが“LO”の時にインバータ650の出力が“H
I”となり、NMOS245がONとなって、アドレス
入力a0,a1,書き込みイネーブルnwe,読み出し
イネーブルnreおよびチップセレクトncsが対応す
るラッチ回路640にそれぞれ取り込まれ、これらによ
って保持される。デコーダ部201はラッチ回路640
によりラッチされたアドレス入力に従い、WORD0な
いしWORD3のうちの該当するワードを活性化する。
また、クロック信号clkが“LO”の時にインバータ
651の出力が“HI”となり、NMOS214がON
となって、データ入力di0ないしdi3が対応するラ
ッチ回路619にそれぞれ取り込まれ、これらによって
保持される。(Normal Operation) During normal operation, the clock signal c
When lk is “LO”, the output of the inverter 650 becomes “H”.
I ", the NMOS 245 is turned on, and the address inputs a0, a1, the write enable nwe, the read enable nre, and the chip select ncs are fetched by the corresponding latch circuits 640, respectively, and are held by them. Circuit 640
Activates the corresponding word from WORD0 to WORD3 in accordance with the address input latched by.
When the clock signal clk is “LO”, the output of the inverter 651 becomes “HI”, and the NMOS 214 is turned on.
As a result, the data inputs di0 to di3 are taken into the corresponding latch circuits 619, respectively, and are held by these.
【0018】次に、チップセレクトncsの値に応じて
このメモリがいかなる動作を行うかを、それぞれの場合
ごとに説明する。 1)チップセレクトncs=“HI”とした場合(停
止) チップセレクトncsが“HI”の場合、これに対応す
るラッチ回路640の出力が“LO”となるので、デコ
ーダ部201のAND232,233の出力はともに
“LO”となる。このため、いずれのワードに属するメ
モリセル220も活性化されない。同様に、AND25
5の出力も“LO”となり、IO部203のラッチ回路
619の出力も活性化されないため、メモリ3は停止状
態となる。Next, the operation of the memory according to the value of the chip select ncs will be described for each case. 1) When the chip select ncs = “HI” (stop) When the chip select ncs is “HI”, the output of the latch circuit 640 corresponding to this is “LO”. Both outputs become "LO". Therefore, the memory cells 220 belonging to any word are not activated. Similarly, AND25
5 also becomes “LO” and the output of the latch circuit 619 of the IO unit 203 is not activated, so that the memory 3 is stopped.
【0019】2)チップセレクトncs=“LO”かつ
書き込みイネーブルnwe=“LO”とした場合(書き
込み) チップセレクトncsが“LO”かつ書き込みイネーブ
ルnweが“LO”の場合、これらに対応するラッチ回
路640の出力がともに“HI”となり、AND255
の出力も“HI”となるので、IO部203のラッチ回
路619に保持されていたデータがメモリアレイ部20
0に出力される。一方、AND232はチップセレクト
ncsが“LO”かつ書き込みイネーブルnweが“L
O”のため3入力のうちの2入力が“HI”となってい
るので、クロック信号clkが“HI”の期間のみ出力
が“HI”となり、これにより、該当するワードのメモ
リセル220のNMOS221,222がONとなり、
ラッチ回路619から出力されたデータがメモリセル2
20に格納される。従って、例えばアドレス入力a0,
a1が“00”かつデータ入力di0ないしdi3が
“0000”の場合、ワード0のメモリセル220には
“0000”が格納される。2) Case where chip select ncs = "LO" and write enable nwe = "LO" (write) When chip select ncs is "LO" and write enable nwe is "LO", the corresponding latch circuits 640 become “HI” and AND 255
Is also "HI", the data held in the latch circuit 619 of the IO unit 203 is stored in the memory array unit 20.
Output to 0. On the other hand, the AND 232 has the chip select ncs of “LO” and the write enable nwe of “L”.
Since two inputs among three inputs are "HI" because of "O", the output becomes "HI" only during the period when the clock signal clk is "HI", whereby the NMOS 221 of the memory cell 220 of the corresponding word is output. , 222 are turned ON,
The data output from the latch circuit 619 is stored in the memory cell 2
20. Therefore, for example, address inputs a0,
When a1 is “00” and the data inputs di0 to di3 are “0000”, “0000” is stored in the memory cell 220 of word 0.
【0020】3)チップセレクトncs=“LO”かつ
読み出しイネーブルnre=“LO”の場合(読み出
し) チップセレクトncsが“LO”かつ読み出しイネーブ
ルnreが“LO”の場合、これらに対応するラッチ回
路640の出力がともに“HI”となり、デコーダ部2
01のAND233の出力が“HI”となるので、該当
するワードのメモリセル220のトライステートインバ
ータ225がONとなり、メモリセル220に保持され
たデータがIO回路610のバッファ215に入力さ
れ、メモリの出力do0ないしdo3より出力される。
従って、例えばアドレス入力a0,a1が“00”の場
合、先に書き込まれているワード0のメモリセル220
の値“0000”が読み出される。3) When chip select ncs = "LO" and read enable nre = "LO" (read) When chip select ncs is "LO" and read enable nre is "LO", the corresponding latch circuits 640 Are both "HI", and the decoder unit 2
01, the output of the AND 233 becomes “HI”, the tristate inverter 225 of the memory cell 220 of the corresponding word is turned ON, and the data held in the memory cell 220 is input to the buffer 215 of the IO circuit 610, It is output from the outputs do0 to do3.
Therefore, for example, when the address inputs a0 and a1 are “00”, the memory cell 220 of the previously written word 0
Is read out.
【0021】[0021]
【発明が解決しようとする課題】以上の説明から分かる
ように、メモリはそれ自体、出力が過去に入力されたデ
ータを出力するものであり、これは出力が過去の回路の
状態に依存するという意味で順序回路的な動作をする
が、シフトレジスタ的な動作をさせることはできない。As can be seen from the above description, the memory itself outputs data that has been input in the past, which means that the output depends on the state of the circuit in the past. In a sense, they operate like a sequential circuit, but cannot operate like a shift register.
【0022】よって論理回路を主体とする半導体集積回
路装置にメモリが含まれていた場合、メモリ周辺の組合
せ回路はフルスキャンによる故障検出が不可能となり、
故障検出率を大きく下げる要因となる。そこで、メモリ
周辺にフルスキャンテストのためだけに使用するダミー
フリップフロップ47ないし49を挿入し、メモリを迂
回して組合せ回路に入力値をシフトインし、シフトアウ
トを行うことを可能としている。Therefore, when a semiconductor integrated circuit device mainly including a logic circuit includes a memory, a combinational circuit around the memory cannot detect a failure by full scan.
This is a factor that greatly reduces the failure detection rate. Therefore, dummy flip-flops 47 to 49 used only for the full scan test are inserted around the memory, and the input value can be shifted in and out of the combinational circuit by bypassing the memory.
【0023】しかしながら、上記の構成では、 (1)ダミーフリップフロップを挿入することによりチ
ップ面積が増加する。 (2)メモリからの出力とシフトインデータを選択する
選択回路が存在することにより論理段数が増加し、通常
動作には不要な選択回路により、本来のメモリの読み出
しアクセスが遅くなる。 という問題を有していた。However, in the above configuration, (1) inserting a dummy flip-flop increases the chip area. (2) The number of logic stages increases due to the presence of the selection circuit for selecting the output from the memory and the shift-in data, and the read access to the original memory is delayed by the selection circuit unnecessary for normal operation. Had the problem that
【0024】ところで、かかるメモリと論理回路が混在
する半導体集積回路装置における、テスト容易化のため
にチップ面積が増加する,という問題を解決できるもの
として、例えば、特開平6−174804号公報に示さ
れた半導体集積回路がある。これは、メモリブロックと
論理ブロックが含まれる半導体集積回路をスキャン化し
た場合に、メモリブロックの出力部を、スキャン用シフ
トレジスタと兼用することにより、チップ面積を縮小で
きるようにしたものである。しかしながら、この特開平
6−174804号公報に示された技術では、メモリブ
ロックの出力ラッチがシフトレジスタとしても動作する
ようにするものであるため、単にテスト用の信号がメモ
リブロックの出力部を素通りするにすぎず、テスト用の
信号をメモリ内部に取り込むことは実現できないもので
あった。Japanese Patent Application Laid-Open No. HEI 6-174804 discloses a semiconductor integrated circuit device in which a memory and a logic circuit coexist, which can solve the problem that the chip area is increased for facilitating the test. Semiconductor integrated circuits. This is because when a semiconductor integrated circuit including a memory block and a logic block is scanned, the chip area can be reduced by using the output section of the memory block also as a scan shift register. However, in the technique disclosed in Japanese Patent Application Laid-Open No. 6-174804, since the output latch of the memory block also operates as a shift register, a test signal simply passes through the output section of the memory block. However, it is not possible to capture a test signal into the memory.
【0025】本発明は、以上のような従来のものの問題
点を考慮してなされたものであって、メモリを含む論理
回路のフルスキャンを、チップ面積および論理段数を増
加させることなく実現できる半導体集積回路装置を提供
することを目的としている。The present invention has been made in consideration of the above-mentioned problems of the conventional art, and is intended to realize a full scan of a logic circuit including a memory without increasing the chip area and the number of logic stages. It is an object to provide an integrated circuit device.
【0026】[0026]
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項1に記載の半導体集積回路装置はデ
ータを記憶するメモリアレイ部と、前記メモリアレイ部
へのアドレス入力をデコードするデコード部と、前記メ
モリアレイ部の書き込み読み出しを制御する制御部と、
外部より与えられるクロック信号に同期しデータ入力を
保持するラッチ回路と、前記メモリアレイ部と外部との
入出力を行うIO部と、前記ラッチ回路に設けられ、デ
ータ入力とシフト入力を選択する選択回路とを備え、前
記制御部は通常動作時はアドレス入力の値により指定さ
れるメモリセルを活性状態にし、非通常動作時はアドレ
ス入力の値にかかわらず特定のメモリセルを活性状態に
するように構成したものである。In order to solve this problem, a semiconductor integrated circuit device according to a first aspect of the present invention decodes a memory array unit for storing data and an address input to the memory array unit. A decoding unit that controls writing and reading of the memory array unit;
A latch circuit that holds a data input in synchronization with an externally applied clock signal, an IO unit that performs input / output between the memory array unit and the outside, and a selection unit that is provided in the latch circuit and selects data input and shift input A control circuit that activates a memory cell specified by an address input value during a normal operation, and activates a specific memory cell regardless of the address input value during an unusual operation. It is what was constituted.
【0027】また、本発明の請求項2に記載の半導体集
積回路装置は、請求項1の半導体集積回路装置におい
て、前記メモリセルはスタティック型のメモリセルであ
り、前記制御部は、前記非通常動作時に、前記メモリア
レイ部の特定のワードに属するメモリセルに対しデータ
の読み出しおよび書き込みの双方を可能にするように構
成したものである。According to a second aspect of the present invention, in the semiconductor integrated circuit device according to the first aspect, the memory cell is a static type memory cell, and the control unit includes the non-normal memory cell. In operation, both reading and writing of data from and to a memory cell belonging to a specific word in the memory array section are enabled.
【0028】また、本発明の請求項3に記載の半導体集
積回路装置は、請求項1の半導体集積回路装置におい
て、前記ラッチ回路は、前記メモリアレイ部のワードに
沿う方向に複数配列され、前記制御部の制御により、前
記非通常動作時に、前記メモリアレイ部の特定のワード
に属するメモリセルに対し、ワードに沿う方向に1つず
つずれたメモリセルから読み出したデータをラッチして
書き込むことを可能にするように構成したものである。According to a third aspect of the present invention, in the semiconductor integrated circuit device according to the first aspect, the plurality of latch circuits are arranged in a direction along a word of the memory array section. Under the control of the control unit, during the non-normal operation, latching and writing data read from the memory cells belonging to a specific word of the memory array unit one by one in a direction along the word is performed. It is configured to make it possible.
【0029】また、本発明の請求項4に記載の半導体集
積回路装置は、請求項1の半導体集積回路装置におい
て、前記ラッチ回路は、前記メモリアレイ部のワードに
沿う方向に複数配列され、前記制御部の制御により、前
記非通常動作時に、前記メモリアレイ部の特定のワード
に属するメモリセルの全てに対し同時に入力すべきデー
タをラッチして書き込むことを可能にするように構成し
たものである。According to a fourth aspect of the present invention, in the semiconductor integrated circuit device according to the first aspect, the plurality of latch circuits are arranged in a direction along a word of the memory array section. Under the control of the control unit, at the time of the non-normal operation, data to be simultaneously input to all of the memory cells belonging to a specific word of the memory array unit can be latched and written. .
【0030】[0030]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図1ないし図4、および表1を用いて説明する。 (実施の形態1)本実施の形態1は、論理回路とともに
使用するメモリを、通常動作時以外の場合は、アドレス
入力の値に関わらず、特定のメモリセルを活性状態にす
ることにより、メモリをスキャンラインとして使用でき
るようにしたものである。Embodiments of the present invention will be described below with reference to FIGS. 1 to 4 and Table 1. (Embodiment 1) In Embodiment 1, a memory used together with a logic circuit is activated by activating a specific memory cell irrespective of the value of an address input except during normal operation. Can be used as a scan line.
【0031】図1は本実施の形態のメモリを用いてフル
スキャン設計を行った場合の概念を示す図であり、説明
を簡略にするために半導体記憶装置(以下、メモリと称
す)のアドレスを2ビット、データを4ビットとする。
図1において、1,2は組合せ回路であり、入力の値が
決まれば過去の回路の状態に依存することなく出力の値
が決まるものである。また、41ないし46は順序回路
であり、出力の値は、入力の値のみならず過去の回路の
状態に依存して決まるものである。なお、スキャンテス
トは同期設計を前提としており、最近の回路では、Dフ
リップフロップを用いた同期設計が主流であり、論理回
路を組合せ回路とDフリップフロップ(これも順序回路
の一種である)とから構成することが多いため、ここで
は順序回路として、Dフリップフロップを示している。
これら順序回路41ないし46のうち、順序回路41な
いし43は組合せ回路1の前段に、順序回路44ないし
46は組合せ回路2の後段に、それぞれ設けられてい
る。3はメモリであり、組合せ回路1,2の間に設けら
れており、内部にスキャンパス用のデータ伝送ルートと
してのシフトレジスタを形成できるように構成している
ものである。47は順序回路であり、組合せ回路1とメ
モリ3との間に設けられている。FIG. 1 is a diagram showing a concept in a case where a full scan design is performed using the memory of the present embodiment. In order to simplify the explanation, the address of a semiconductor memory device (hereinafter, referred to as a memory) is designated. Assume that 2 bits and data are 4 bits.
In FIG. 1, reference numerals 1 and 2 denote combination circuits, and when the input value is determined, the output value is determined without depending on the state of the past circuit. Reference numerals 41 to 46 denote sequential circuits whose output values are determined not only by input values but also by past circuit states. The scan test is based on a synchronous design. In recent circuits, a synchronous design using a D flip-flop is mainstream, and a logic circuit is composed of a combination circuit and a D flip-flop (also a kind of sequential circuit). , A D flip-flop is shown here as a sequential circuit.
Among the sequential circuits 41 to 46, the sequential circuits 41 to 43 are provided before the combinational circuit 1, and the sequential circuits 44 to 46 are provided after the combinational circuit 2. Reference numeral 3 denotes a memory, which is provided between the combinational circuits 1 and 2 so that a shift register as a data transmission route for a scan path can be formed therein. A sequential circuit 47 is provided between the combinational circuit 1 and the memory 3.
【0032】そして、これら順序回路41ないし43,
47,44ないし46(以下では、スキャンフリップフ
ロップとも言う)はスキャンフリップフロップ化され、
スキャン入力(scan−in)からスキャン出力(s
can−out)まで途中でメモリ3のスキャン入力s
inとスキャン出力soutを経由しシフトレジスタを
形成するように接続されている(以下、これをスキャン
ラインと称す)。スキャンフリップフロップ41ないし
47はDフリップフロップからなり、通常動作時はD入
力を選択保持し、シフト動作時はDT入力を選択保持
し、保持した値をQ、その反転した値をNQからそれぞ
れ出力する。The sequential circuits 41 to 43,
47, 44 to 46 (hereinafter also referred to as scan flip-flops) are turned into scan flip-flops,
From scan input (scan-in) to scan output (s
scan input s of the memory 3 on the way to scan-out)
are connected so as to form a shift register via the scan output Sout (hereinafter referred to as a scan line). The scan flip-flops 41 to 47 are composed of D flip-flops. The D input is selectively held during normal operation, the DT input is selectively held during shift operation, the held value is output from Q, and the inverted value is output from NQ. I do.
【0033】図2は本実施の形態1のメモリの回路構成
を示す図である。図2において、200はデータを保持
するメモリアレイ部であり、220はメモリセル、22
1,222はN型MOSトランジスタ(以下、NMOS
と称す)、223,224はインバータ、225はトラ
イステート型インバータである。NMOS221,22
2およびインバータ223,224で6トランジスタ型
のスタティック型メモリ回路を構成し、その出力はトラ
イステート型インバータ225よりIO部203に出力
される。FIG. 2 is a diagram showing a circuit configuration of the memory according to the first embodiment. In FIG. 2, reference numeral 200 denotes a memory array unit for holding data, 220 denotes a memory cell, 22
Reference numerals 122 and 222 denote N-type MOS transistors (hereinafter referred to as NMOS).
223, 224 are inverters, and 225 is a tri-state inverter. NMOS 221 and 22
The 2-transistor and the inverters 223 and 224 form a 6-transistor static memory circuit, and the output is output from the tri-state inverter 225 to the IO section 203.
【0034】このIO部203は外部入出力信号とメモ
リアレイ200とのインターフェースを行うものであ
り、このIO部203において、210はIO回路、2
19はラッチ回路、211ないし214はNMOS、2
15はバッファ、216ないし218はインバータであ
る。NMOS213,214は排他的にONとなるよう
に制御されIO部203のラッチ回路219にデータ入
力di0ないしdiNのデータを入力するか、それぞれ
のラッチ回路219の入力をその右隣りのバッファの出
力やシフト入力sinから得るかを選択する選択回路S
Cとして動作する。NMOS211ないし214はメモ
リアレイ部200へのデータ書き込みを行う際、メモリ
アレイ部200のデータ書き込み線DWLを活性化す
る。IO回路210のso端子は信号線SLによりそれ
ぞれのIO回路210の左側に隣接するIO回路210
のsi端子と接続され、図中最も左側に配置されている
IO回路210のso端子は信号線SLoによりメモリ
3のスキャン出力端子であるsout端子と接続され、
図中最も右側に配置されているIO回路210は信号線
SLiによりメモリ3のスキャン入力端子であるsin
端子と接続されている。The IO unit 203 interfaces between external input / output signals and the memory array 200. In the IO unit 203, reference numeral 210 denotes an IO circuit,
19 is a latch circuit, 211 to 214 are NMOS, 2
15 is a buffer, and 216 to 218 are inverters. The NMOSs 213 and 214 are controlled so as to be exclusively turned on, and the data of the data inputs di0 to diN are input to the latch circuit 219 of the IO unit 203, or the input of each latch circuit 219 is output from the buffer on the right side thereof. Selection circuit S for selecting whether to obtain from shift input sin
Operate as C. When writing data to the memory array unit 200, the NMOSs 211 to 214 activate the data write line DWL of the memory array unit 200. The so terminal of the IO circuit 210 is connected to the IO circuit 210 adjacent to the left side of each IO circuit 210 by a signal line SL.
, And the so terminal of the IO circuit 210 disposed on the leftmost side in the figure is connected to the sout terminal which is the scan output terminal of the memory 3 by a signal line SLo.
The IO circuit 210 arranged on the rightmost side in the figure is connected to the scan input terminal sin of the memory 3 by the signal line SLi.
Connected to terminal.
【0035】また、202は制御部であり、240はラ
ッチ回路、241ないし243はインバータ、244,
245はNMOS、250ないし255はAND回路
(以下、ANDと称す)である。NMOS244,24
5はAND253,252により排他的にオンするよう
に制御されることにより、ラッチ回路240の入力を選
択する選択回路SCとして動作し、アドレス入力a0,
a1、チップセレクトncs、書き込みイネーブルnw
e、読み出しイネーブルnreを入力するか、あるいは
グランド線GLにより“LO”を入力するかのいずれか
を選択するように、ラッチ回路240の入力を選択す
る。Reference numeral 202 denotes a control unit; 240, a latch circuit; 241 to 243, inverters;
245 is an NMOS, and 250 to 255 are AND circuits (hereinafter, referred to as AND). NMOS 244, 24
5 operates as a selection circuit SC for selecting an input of the latch circuit 240 by being controlled to be exclusively turned on by ANDs 253 and 252, and outputs address inputs a0 and a0.
a1, chip select ncs, write enable nw
e. The input of the latch circuit 240 is selected so that either the input of the read enable nre or the input of “LO” by the ground line GL is selected.
【0036】AND250の入力はテストモード信号t
mdとシフトイネーブル信号senに接続される。AN
D251の入力はAND250の出力を反転して受ける
とともに、クロック信号clkを反転して受け、その出
力はIO部203のNMOS214のゲートに接続され
る。AND252の入力はクロック信号clkを反転し
て受けるとともにテストモード信号tmdを反転して受
け、その出力はラッチ回路240のNMOS245のゲ
ートに接続される。AND253の入力はクロック信号
clkを反転して受けるとともにテストモード信号tm
dに接続され、その出力はラッチ回路240のNMOS
244のゲートに接続される。The input of the AND 250 is a test mode signal t.
md and the shift enable signal sen. AN
The input of D251 receives the inverted output of AND250 and receives the inverted clock signal clk, and its output is connected to the gate of NMOS 214 of IO section 203. The input of AND 252 receives inverted clock signal clk and inverted test mode signal tmd, and its output is connected to the gate of NMOS 245 of latch circuit 240. The input of the AND 253 receives the clock signal clk after inverting the clock signal clk and the test mode signal tm.
d, the output of which is connected to the NMOS of the latch circuit 240
244 gate.
【0037】AND254の入力はAND250の出力
に接続されるとともにクロック信号clkを反転して受
け、その出力はIO回路210のNMOS213のゲー
トに接続される。201はアドレス入力に応じてメモリ
セル220を活性化するデコーダ部であり、231ない
し233はANDである。AND231の入力はアドレ
ス入力a0,a1をラッチした信号またはその反転信号
のいずれかの組合せが選択すべきワード(WORD0な
いしWORD3)に対応して接続される。AND232
の入力はAND231の出力の他に、書き込みイネーブ
ルnweおよびチップセレクトncsをそれぞれラッチ
した信号の反転信号とクロック信号clkが接続され
る。AND233の入力はAND231の出力の他に、
読み出しイネーブルnreおよびチップセレクトncs
をそれぞれラッチした信号の反転信号が接続される。以
降、図2,図3,図4および表1を用いて本実施の形態
1のメモリの動作を説明する。The input of the AND 254 is connected to the output of the AND 250 and receives the inverted clock signal clk, and the output is connected to the gate of the NMOS 213 of the IO circuit 210. Reference numeral 201 denotes a decoder unit for activating the memory cell 220 in accordance with an address input, and reference numerals 231 to 233 denote ANDs. An input of the AND 231 is connected to a word (WORD0 to WORD3) to be selected by a combination of a signal obtained by latching the address inputs a0 and a1 or an inverted signal thereof. AND232
In addition to the output of the AND 231, the inverted signal of the signal that latches the write enable nwe and the chip select ncs and the clock signal clk are connected to the input of the AND gate 231. The input of AND 233 is the output of AND 231,
Read enable nre and chip select ncs
Are connected to each other. Hereinafter, the operation of the memory according to the first embodiment will be described with reference to FIGS.
【0038】(通常動作)図3は本実施の形態1による
メモリの通常動作を示す図である。また、表1は本実施
の形態1のメモリのラッチ回路内の選択回路の動作を示
す表である。(Normal Operation) FIG. 3 is a diagram showing a normal operation of the memory according to the first embodiment. Table 1 is a table showing the operation of the selection circuit in the latch circuit of the memory according to the first embodiment.
【0039】[0039]
【表1】 [Table 1]
【0040】なお、この表1において、“*”はいわゆ
るドント ケア(don’t care) を示す。In Table 1, "*" indicates so-called don't care.
【0041】通常動作時、表1の第2行目に示すよう
に、テストモード信号tmdは“LO”となるので、制
御部202のNAND250の出力は“LO”となり、
これにより、NAND253,254の出力はともに常
に“LO”となるため、NMOS244,213はOF
Fとなる。一方、NAND251,252の出力はクロ
ック信号clkが“LO”の時に“HI”となり、この
時NMOS245,214はONとなり、アドレス入力
a0,a1,チップセレクトncs,書き込みイネーブ
ルnwe,読み出しイネーブルnreが対応するラッチ
回路240によってそれぞれ保持される。デコーダ部2
01はラッチされたアドレス入力a0,a1に従い該当
するワードを活性化する。また、クロック信号clkが
“LO”の時のデータ入力di0ないしdi3が対応す
るラッチ回路219にそれぞれ取り込まれこれらによっ
て保持される。At the time of normal operation, as shown in the second row of Table 1, the test mode signal tmd is "LO", so that the output of the NAND 250 of the control unit 202 is "LO",
As a result, the outputs of the NANDs 253 and 254 are always “LO”, so that the NMOSs 244 and 213
It becomes F. On the other hand, the outputs of the NANDs 251 and 252 become "HI" when the clock signal clk is "LO". At this time, the NMOSs 245 and 214 are turned on, and the address inputs a0 and a1, chip select ncs, write enable nwe and read enable nre correspond. , Respectively. Decoder section 2
01 activates the corresponding word in accordance with the latched address inputs a0 and a1. Further, the data inputs di0 to di3 when the clock signal clk is “LO” are respectively taken into the corresponding latch circuits 219 and held by these.
【0042】次に、チップセレクトncsの値に応じて
このメモリがいかなる動作を行うかを、それぞれの場合
ごとに説明する。 1)チップセレクトncs=“HI”の場合(停止) チップセレクトncsが“HI”の場合、対応するラッ
チ回路240の出力が“LO”となるので、デコーダ部
201のAND232,233の出力は“LO”とな
り、いずれのワード(WORD0ないしWORD3)に
属するメモリセル220も活性化されない。同様に、制
御部202のAND255の出力も“LO”となり、I
O部203のラッチ回路219の出力が活性化されない
ため、メモリ3は停止状態となる。Next, what operation the memory performs in accordance with the value of the chip select ncs will be described for each case. 1) When chip select ncs = “HI” (stop) When the chip select ncs is “HI”, the output of the corresponding latch circuit 240 becomes “LO”, and the outputs of the ANDs 232 and 233 of the decoder unit 201 become “LO”. LO ", and the memory cells 220 belonging to any of the words (WORD0 to WORD3) are not activated. Similarly, the output of the AND 255 of the control unit 202 also becomes “LO”,
Since the output of the latch circuit 219 of the O section 203 is not activated, the memory 3 is stopped.
【0043】2)チップセレクトncs=“LO”かつ
書き込みイネーブルnwe=“LO”の場合(書き込
み) チップセレクトncsが“LO”かつ書き込みイネーブ
ルnweが“LO”の場合、対応するラッチ回路240
の出力がともに“HI”となるので、AND255の出
力も“HI”となり、IO部203のラッチ回路219
に保持されたデータがメモリアレイ部200へ出力され
る。一方、AND232はチップセレクトncsが“L
O”かつ書き込みイネーブルnweが“LO”であり、
対応するラッチ回路240の出力がともに“HI”とな
っているため、クロック信号clkが“HI”の期間の
み出力が“HI”となり、これにより、該当するワード
に属するメモリセル220のNMOS221,222が
ONとなり、ラッチ回路219から出力されたデータが
メモリセル220に格納される。従って、例えばアドレ
ス入力が“00”かつデータ入力が“0000”の場
合、ワード0のメモリセル220には“0000”が格
納される。2) When chip select ncs = "LO" and write enable nwe = "LO" (write) When chip select ncs is "LO" and write enable nwe is "LO", the corresponding latch circuit 240
Are both "HI", the output of AND 255 is also "HI", and the latch circuit 219 of the IO unit 203
Is output to the memory array unit 200. On the other hand, AND232 sets the chip select ncs to “L”.
O ”and the write enable nwe is“ LO ”,
Since the outputs of the corresponding latch circuits 240 are both "HI", the output becomes "HI" only while the clock signal clk is "HI", whereby the NMOSs 221 and 222 of the memory cell 220 belonging to the corresponding word are output. Is turned ON, and the data output from the latch circuit 219 is stored in the memory cell 220. Therefore, for example, when the address input is “00” and the data input is “0000”, “0000” is stored in the memory cell 220 of word 0.
【0044】また、図3に示すように、アドレス入力が
“01”かつデータ入力が“0001”の場合、ワード
1のメモリセル220には“0001”が格納され、ア
ドレス入力が“10”かつデータ入力が“0010”の
場合、ワード2のメモリセル220には“0010”が
格納され、アドレス入力が“11”かつデータ入力が
“0011”の場合、ワード3のメモリセル220には
“0011”が格納される。As shown in FIG. 3, when the address input is "01" and the data input is "0001", "0001" is stored in the memory cell 220 of word 1, and the address input is "10" and When the data input is “0010”, “0010” is stored in the memory cell 220 of word 2, and when the address input is “11” and the data input is “0011”, “0011” is stored in the memory cell 220 of word 3 Is stored.
【0045】3)チップセレクトncs=“LO”かつ
読み出しイネーブルnre=“LO”の場合(読み出
し) チップセレクトncsが“LO”かつ読み出しイネーブ
ルnreが“LO”の場合、対応するラッチ回路240
の出力がともに“HI”となるので、AND233の出
力は“HI”となる。これにより、該当するワードに属
するメモリセル220のトライステートインバータ22
5がONとなり、メモリセル220に保持されているデ
ータがIO回路210のバッファ215に入力され、メ
モリの出力do0ないしdo3より出力される。従っ
て、例えばアドレス入力が“00”の場合、先に書き込
まれたワード0のメモリセル220の値“0000”が
読み出される。3) When chip select ncs = "LO" and read enable nre = "LO" (read) When chip select ncs is "LO" and read enable nre is "LO", the corresponding latch circuit 240
Are both "HI", the output of AND 233 is "HI". Thereby, the tri-state inverter 22 of the memory cell 220 belonging to the corresponding word
5 is turned ON, the data held in the memory cell 220 is input to the buffer 215 of the IO circuit 210, and is output from the outputs do0 to do3 of the memory. Therefore, for example, when the address input is “00”, the value “0000” of the memory cell 220 of word 0 previously written is read.
【0046】また、図3に示すように、アドレス入力が
“01”の場合、先に書き込まれたワード1のメモリセ
ル220の値“0001”が読み出され、アドレス入力
が“10”の場合、先に書き込まれたワード2のメモリ
セル220の値“0010”が読み出され、アドレス入
力が“11”の場合、先に書き込まれたワード3のメモ
リセル220の値“0011”が読み出される。As shown in FIG. 3, when the address input is "01", the value "0001" of the previously written word 1 memory cell 220 is read, and when the address input is "10". The value “0010” of the previously written word 2 memory cell 220 is read, and when the address input is “11”, the value “0011” of the previously written word 3 memory cell 220 is read. .
【0047】(テスト動作1:シフト動作)図4は本実
施の形態のメモリのテスト時の動作を示す図である。シ
フト動作時、表1の第4行目に示すように、テストモー
ド信号tmdが“HI”かつシフトイネーブル信号se
nが“HI”となるので、制御部202のNAND25
0の出力は“HI”となり、これにより、NAND25
2,251の出力が常に“LO”となるので、NMOS
245,214はともにOFFとなる。一方、NAND
253,254の出力は、テストモード信号tmdが
“HI”であり、かつAND250の出力が“HI”で
あるので、クロック信号clkが“LO”の時に“H
I”となり、この時、NMOS244,213はともに
ONとなり、制御回路202の全てのラッチ回路240
にはいずれも“LO”が入力され、これらが保持され
る。従って、チップセレクト,読み出しイネーブルおよ
び書き込みイネーブルを保持するラッチ回路240の出
力はいずれも“HI”となり、チップセレクト,読み出
しおよび書き込みが活性化され、かつデコーダ部201
は実際にアドレス入力a0,a1に入力される値にかか
わらずメモリアレイ部200のワード0を活性化する。
また、IO部203のラッチ回路219は、それぞれク
ロック信号clkが“LO”であるときにsi端子から
入力されるデータを保持し、このとき制御部202のA
ND255の出力が“HI”であるので、この保持した
値をメモリアレイ部200へ出力する。ワード0のメモ
リセル220はラッチ回路219からの出力を、次のク
ロック信号clkが“HI”になるのと同期して格納
し、同時にIO回路210のバッファ215に出力す
る。即ち、クロック信号clkが“HI”であれば、テ
ストモード信号tmdおよびシフトイネーブル信号se
nの値に関わらずNMOS245,244,214,2
13はOFFとなるので、表1の第1行目に示すよう
に、NAND252,253,254,251の出力が
“LO”となり、制御部202の全てのラッチ回路24
0の入力およびIO部203の全てのラッチ回路219
の入力が遮断されるので、既に、クロック信号clkが
“LO”であった時に、IO部203のラッチ回路21
9に保持されていた入力データが、制御回路202のラ
ッチ回路240により保持されている,アドレス入力a
0,a1がともに“LO”、すなわちワード0のメモリ
セル220に書き込まれる。(Test Operation 1: Shift Operation) FIG. 4 is a diagram showing an operation at the time of testing the memory of the present embodiment. During the shift operation, as shown in the fourth row of Table 1, the test mode signal tmd is “HI” and the shift enable signal se is
n becomes “HI”, so that the NAND 25 of the control unit 202
0 becomes "HI", thereby the NAND 25
Since the output of 2,251 is always "LO", the NMOS
Both 245 and 214 are OFF. On the other hand, NAND
Since the output of the test mode signal tmd is “HI” and the output of the AND 250 is “HI”, the outputs of 253 and 254 are “H” when the clock signal clk is “LO”.
At this time, both the NMOSs 244 and 213 are turned ON, and all the latch circuits 240 of the control circuit 202 are turned on.
Are input with “LO”, and these are held. Therefore, the output of the latch circuit 240 holding the chip select, the read enable and the write enable becomes “HI”, and the chip select, the read and the write are activated, and the decoder unit 201 is activated.
Activates word 0 of the memory array unit 200 irrespective of the value actually input to the address inputs a0 and a1.
The latch circuit 219 of the IO unit 203 holds data input from the si terminal when the clock signal clk is “LO”.
Since the output of ND 255 is “HI”, the held value is output to memory array unit 200. The memory cell 220 of word 0 stores the output from the latch circuit 219 in synchronization with the next clock signal clk becoming “HI”, and outputs the output to the buffer 215 of the IO circuit 210 at the same time. That is, if the clock signal clk is “HI”, the test mode signal tmd and the shift enable signal se
NMOS 245, 244, 214, 2 irrespective of the value of n
13 is OFF, the outputs of the NANDs 252, 253, 254, and 251 become "LO" as shown in the first row of Table 1, and all the latch circuits 24 of the control unit 202 are turned off.
0 input and all the latch circuits 219 of the IO unit 203
Is interrupted, so that when the clock signal clk is already “LO”, the latch circuit 21 of the IO unit 203
9, the input data held by the latch circuit 240 of the control circuit 202.
0 and a1 are both written to “LO”, that is, the memory cell 220 of word 0.
【0048】従って、例えば、ワード0のメモリセル2
20の値が“1111”、メモリのsin端子の入力デ
ータが“0”である場合、次のクロック信号clkが
“HI”になるのと同期して、ワード0のメモリセル2
20の値が“0111”と1ビットシフトされる。従っ
て、以後クロック信号clkが“LO”から“HI”に
なる毎に、ワード0のメモリセル220の値が1ビット
ずつシフトされてゆく。Therefore, for example, the memory cell 2 of word 0
20 is "1111" and the input data at the sin terminal of the memory is "0", the memory cell 2 of word 0 is synchronized with the next clock signal clk becoming "HI".
The value of 20 is shifted by 1 bit to “0111”. Therefore, each time the clock signal clk changes from “LO” to “HI”, the value of the memory cell 220 of word 0 is shifted one bit at a time.
【0049】(テスト動作2:キャプチャー動作)キャ
プチャー動作時、表1の第3行目に示すように、テスト
モード信号tmdが“HI”かつシフトイネーブル信号
senが“LO”となるので、制御部202のAND2
50の出力が“LO”となり、NAND252,254
の出力は常に“LO”となり、NMOS245、213
はOFFとなる。一方、NAND253,251はクロ
ック信号clkが“LO”の時に“HI”となり、NM
OS244,214はONとなり、制御部202のラッ
チ回路240には全て“LO”が入力され保持される。
従って、チップセレクト,読み出しイネーブルおよび書
き込みイネーブルを保持するラッチ回路240の出力が
“HI”となり、チップセレクト,読み出しおよび書き
込みが活性化され、デコーダ部201はアドレス入力a
0,a1の値にかかわらずワード0を活性化する。ま
た、NMOS214がONとなっているのでIO部20
3のラッチ回路219はそれぞれクロック信号clkが
“LO”であるときのデータ入力di0ないしdi3か
ら入力されるデータを保持し、メモリアレイ部200へ
出力する。ワード0に属するメモリセル220はラッチ
回路219からの出力を、次のクロック信号clkが
“HI”になるのと同期して格納し、同時にIO回路2
10のバッファ215に対して出力する。従って、アド
レス入力にかかわらず、データ入力di0ないしdi3
の値がワード0のメモリセル220に格納される。(Test Operation 2: Capture Operation) At the time of the capture operation, as shown in the third row of Table 1, the test mode signal tmd is "HI" and the shift enable signal sen is "LO". AND2 of 202
50 becomes “LO” and the NANDs 252 and 254
Output is always “LO” and the NMOSs 245 and 213
Becomes OFF. On the other hand, the NANDs 253 and 251 become “HI” when the clock signal clk is “LO”, and NM
The OSs 244 and 214 are turned ON, and all “LO” is input to the latch circuit 240 of the control unit 202 and held.
Therefore, the output of the latch circuit 240 holding the chip select, read enable and write enable becomes “HI”, the chip select, read and write are activated, and the decoder unit 201 receives the address input a.
Word 0 is activated regardless of the values of 0 and a1. Since the NMOS 214 is ON, the IO unit 20
The three latch circuits 219 hold data input from the data inputs di0 to di3 when the clock signal clk is “LO”, and output the data to the memory array unit 200. The memory cell 220 belonging to the word 0 stores the output from the latch circuit 219 in synchronization with the next clock signal clk becoming “HI”, and at the same time, the IO circuit 2
Output to ten buffers 215. Therefore, regardless of the address input, the data inputs di0 to di3
Is stored in the memory cell 220 of word 0.
【0050】従って、図4に示されるように、シフト・
イン動作により、クロック信号clkが“LO”から
“HI”になる毎に、アドレスa0,a1やデータ入力
di0ないしdi3の値にかかわらず、ワード0のメモ
リセル220の値が“1111”から“0111”,
“1011”,“1011”,“0101”,“001
0”と1ビットずつ順にシフトされる。そしてキャプチ
ャー動作により、データ入力di0ないしdi3の値
“1010”がアドレスの値にかかわらず、ワード0の
メモリセル220に格納される。Therefore, as shown in FIG.
Every time the clock signal clk changes from “LO” to “HI” by the in operation, the value of the memory cell 220 of word 0 changes from “1111” to “1111” regardless of the values of the addresses a0 and a1 and the data inputs di0 to di3. 0111 ",
“1011”, “1011”, “0101”, “001”
The value is sequentially shifted by one bit each at 0. Then, by the capture operation, the value “1010” of the data inputs di0 to di3 is stored in the memory cell 220 of word 0 regardless of the address value.
【0051】そしてさらに、シフト・イン動作により、
クロック信号clkが“LO”から“HI”になる毎
に、アドレスa0,a1やデータ入力di0ないしdi
3の値にかかわらず、ワード0のメモリセル220の値
が“1010”から“0101”,“0010”,“0
001”,“0000”と1ビットずつ順にシフトされ
る。Further, by the shift-in operation,
Each time the clock signal clk changes from “LO” to “HI”, addresses a0 and a1 and data inputs di0 to di0 are input.
3, the value of the memory cell 220 of word 0 changes from “1010” to “0101”, “0010”, “0”.
001 "and" 0000 "are sequentially shifted one bit at a time.
【0052】このように構成された、本実施の形態1の
半導体集積回路装置を、図1に示すように、スキャンラ
イン上に接続することにより、即ち、スキャンレジスタ
47の出力をメモリ3のスキャン入力sinに接続する
とともに、メモリ3のスキャン出力soutを順序回路
44のDT入力に接続することにより、メモリ3がシフ
ト動作を実行することによって、メモリの出力do0な
いしdo3に任意の値が設定可能となるので、従来は必
要であったダミーフリップフロップ49およびセレクタ
500が不要となる。また、組合せ回路1の出力をメモ
リ3のデータ入力diのみに接続することにより、メモ
リ3がキャプチャー動作を実行することによってデータ
入力di0ないしdi3の値をメモリ内部に格納し、続
くシフト動作により外部へシフトアウトすることが可能
となるので、従来は必要であったダミーフリップフロッ
プ48も不要となる。By connecting the semiconductor integrated circuit device of the first embodiment thus configured on a scan line as shown in FIG. 1, that is, the output of the scan register 47 is scanned by the memory 3. By connecting the scan output sout of the memory 3 to the DT input of the sequential circuit 44 while being connected to the input sin, an arbitrary value can be set to the outputs do0 to do3 of the memory by executing the shift operation of the memory 3. Therefore, the dummy flip-flop 49 and the selector 500, which are conventionally required, are not required. Further, by connecting the output of the combinational circuit 1 only to the data input di of the memory 3, the memory 3 executes the capture operation, thereby storing the values of the data inputs di0 to di3 in the memory, and subsequently performing the shift operation to store the external data. Therefore, the dummy flip-flop 48, which is conventionally required, is not required.
【0053】このように、本実施の形態1によれば、メ
モリに対し、AND250ないし254とNMOS21
3,244を追加するとともに、メモリ3の特定のワー
ドに沿ったメモリセルのうち、それぞれのメモリセルに
対応するラッチ回路の入力をこれの一方の側で隣接する
メモリセルに対応するバッファ回路の出力から得られる
ようにデータを入,出力させる信号線SLをIO部に設
け、さらに、制御部のラッチ回路の入力を接地させるグ
ランド線GLを設けるようにしたので、メモリの特定の
ワードに沿ったメモリセルをシフトレジスタとして動作
させることが可能となり、データ入力ラッチ回路とメモ
リセルとでスキャンフリップフロップを形成することが
可能となり、かつ、メモリの入力をメモリ内部の特定の
ワードに属するメモリセルに取り入れる,キャプチャー
動作を行うことが可能となるため、従来必要であったダ
ミーフリップフロップおよび選択回路が不要となり、回
路面積ひいてはチップ面積の削減が可能になるととも
に、論理段数の削減が実現できる。As described above, according to the first embodiment, the ANDs 250 to 254 and the NMOS 21
3 and 244, and among the memory cells along a specific word of the memory 3, the input of the latch circuit corresponding to each memory cell is connected to the buffer circuit corresponding to the adjacent memory cell on one side. A signal line SL for inputting and outputting data so as to be obtained from the output is provided in the IO unit, and a ground line GL for grounding the input of the latch circuit of the control unit is provided. Memory cell can be operated as a shift register, a scan flip-flop can be formed by the data input latch circuit and the memory cell, and the memory input belonging to a specific word inside the memory Dummy flip-flow, which was necessary in the past, Flop and the selection circuit is not necessary, it becomes possible to reduce the circuit area and hence the chip area can be realized to reduce the number of logic stages.
【0054】即ち、上記機能を実現するためにメモリに
追加された回路はAND250ないし254とNMOS
213,244および信号線SLとグランド線GLのみ
であり、これはメモリ自体の面積に対し非常に小さいも
のであり、その影響は殆んどなく、かつこれらを追加し
たことにより削除されるスキャンフリップフロップ4
8,49や選択回路500の方が、追加された回路より
も一般に回路規模が大きいため、回路面積、ひいてはチ
ップ面積の削減が可能となっている。That is, the circuits added to the memory to realize the above functions are AND250 to 254 and NMOS
213, 244 and only the signal line SL and the ground line GL, which are very small with respect to the area of the memory itself, have almost no influence, and are eliminated by adding them. Step 4
Since the circuit scale of the circuits 8, 49 and the selection circuit 500 is generally larger than that of the added circuit, the circuit area and, consequently, the chip area can be reduced.
【0055】これは、例えば、メモリのデータをnビッ
ト、アドレスをmビットとすると、追加する回路は、A
ND 5個(AND250ないし254)と、NMOS
(n+m+3)個(nはアドレス接地用のNMOS24
4,mはシフトデータ入力用のNMOS213,3はチ
ップセレクト,読み出しイネーブルおよび書き込みイネ
ーブル接地用のNMOS244)と、インバータ 6個
(AND251ないし254の反転入力をインバータと
見なす)であり、これは図7(a) に示すANDの構成例
および図7(b) に示すインバータの構成例から分かるよ
うに、 (PMOS×2+NMOS×2)×5+NMOS×(n
+m+3)+(PMOS+NMOS)×6=PMOS×
16+NMOS×(n+m+19) となる。This is because, for example, if the memory data is n bits and the address is m bits, the additional circuit is A
5 NDs (AND 250 to 254) and NMOS
(N + m + 3) (n is an NMOS 24 for address grounding)
Reference numerals 4 and m are NMOSs 213 and 3 for shift data input, NMOSs 244 for chip select, read enable and write enable ground, and six inverters (the inverted inputs of ANDs 251 to 254 are regarded as inverters). As can be seen from the configuration example of the AND shown in (a) and the configuration example of the inverter shown in FIG. 7B, (PMOS × 2 + NMOS × 2) × 5 + NMOS × (n
+ M + 3) + (PMOS + NMOS) × 6 = PMOS ×
16 + NMOS × (n + m + 19)
【0056】これに対し、削除する回路は、Dフリップ
フロップ 2m個(スキャンフリップフロップ48,4
9)と、NMOS 2n個(選択回路500を構成する
もの)とインバータ 2個(インバータ650,65
1)であり、これは図7(f) に示すDフリップフロップ
の構成例、これに含まれる図7(c) に示すトライステー
トインバータの構成例、図7(e) に示すトランスファゲ
ートの構成例、さらには図7(d) に示すセレクタ(選択
回路)の構成例から分かるように、 (PMOS×11+NMOS×11)×2m+NMOS
×2n+(PMOS+NMOS)×2=PMOS×(2
2m+2)+NMOS×(22m+2n+2) となり、仮にメモリ構成を32ビット×64ワードとす
ると、n=32,m=6となり、追加する回路よりも削
除する回路の方が遙かに多く、従って、確実にチップ面
積を削減できることが分かる。On the other hand, the circuit to be deleted is 2m D flip-flops (scan flip-flops 48 and 4).
9), 2n NMOSs (constituting the selection circuit 500), and 2 inverters (inverters 650 and 65)
1), which is a configuration example of the D flip-flop shown in FIG. 7 (f), a configuration example of the tri-state inverter shown in FIG. 7 (c) included therein, and a configuration of the transfer gate shown in FIG. 7 (e). As can be seen from the example and the configuration example of the selector (selection circuit) shown in FIG. 7D, (PMOS × 11 + NMOS × 11) × 2m + NMOS
× 2n + (PMOS + NMOS) × 2 = PMOS × (2
2m + 2) + NMOS × (22m + 2n + 2), and if the memory configuration is 32 bits × 64 words, n = 32 and m = 6, and the number of circuits to be deleted is much more than the number of circuits to be added. It can be seen that the chip area can be reduced.
【0057】なお、以上の説明からも分かるように、本
実施の形態の動作説明においては、アドレスを2ビッ
ト、データを4ビットとしたが、この場合のみに限定す
るものではない。さらに、テスト動作時のアドレスを
“00”としたが、これに限定するものではなく、任意
の値に関して同様に実現可能である。また、メモリ内部
に形成する選択回路をNMOSのトランスファーゲート
で構成したが、これに限定するものではなく、CMOS
回路でも同様に実現可能である。さらに、メモリセルは
6トランジスタ型に限定するものではない。また、メモ
リセルの読み出しはトライステートインバータ225に
よるものを示したが、図8に示すように、これに代えて
NMOS226を用いてもよい。As can be understood from the above description, in the description of the operation of the present embodiment, the address is 2 bits and the data is 4 bits, but the present invention is not limited to this case. Furthermore, the address at the time of the test operation is set to “00”. However, the present invention is not limited to this, and an arbitrary value can be similarly realized. Further, the selection circuit formed inside the memory is constituted by an NMOS transfer gate, but is not limited to this.
A circuit can similarly be realized. Further, the memory cell is not limited to the six-transistor type. Although the reading of the memory cell is performed by the tri-state inverter 225, as shown in FIG. 8, an NMOS 226 may be used instead.
【0058】さらに、図9に示すように、読み出しイネ
ーブル信号を両相で入力するトライステートインバータ
227を用いるようにしてもよい。但し、この場合、正
相の読み出しイネーブル信号はデコーダ部201のAN
D233の出力をそのまま用い、逆相の読み出しイネー
ブル信号はデコーダ部201のAND233の出力をイ
ンバータ234により反転して用いるか、あるいはAN
D233に代えてNANDを設け、逆相の読み出しイネ
ーブル信号はデコーダ部201のNANDの出力をその
まま用い、正相の読み出しイネーブル信号はこのNAN
Dの出力をインバータにより反転して用いるようにすれ
ばよい。Further, as shown in FIG. 9, a tri-state inverter 227 for inputting a read enable signal in both phases may be used. However, in this case, the positive-phase read enable signal is transmitted to the
The output of D233 is used as it is, and the inverted read enable signal is obtained by inverting the output of AND233 of the decoder unit 201 by the inverter 234, or
A NAND is provided in place of D233, and a negative phase read enable signal uses the output of the NAND of the decoder unit 201 as it is, and a positive phase read enable signal is this NAN.
The output of D may be inverted by an inverter and used.
【0059】さらに、これらメモリセルのデータを読み
出すトライステートインバータ(あるいはNMOS)を
個々のメモリセル毎に2つ以上設けることにより、いわ
ゆるデュアルポートメモリあるいはマルチポートメモリ
とするようにしてもよい。そしてさらに、ワード方向、
すなわちメモリアレイ部の中で行方向に沿った特定の1
行分のメモリセルをシフトレジスタとして動作できるよ
うにしたが、列方向に沿った特定の1列分のメモリセル
をシフトレジスタとして動作できるようにしてもよい。Further, a so-called dual-port memory or multi-port memory may be provided by providing two or more tri-state inverters (or NMOSs) for reading data from these memory cells for each memory cell. And furthermore, the word direction,
That is, a specific 1 along the row direction in the memory array section.
Although the memory cells for rows can be operated as shift registers, memory cells for one specific column along the column direction may be operated as shift registers.
【0060】[0060]
【発明の効果】以上のように、本願発明に係る半導体記
憶装置によれば、データを記憶するメモリアレイ部と、
前記メモリアレイ部へのアドレス入力をデコードするデ
コード部と、前記メモリアレイ部の書き込み読み出しを
制御する制御部と、外部より与えられるクロック信号に
同期しデータ入力を保持するラッチ回路と、前記メモリ
アレイ部と外部との入出力を行うIO部と、前記ラッチ
回路に設けられ、データ入力とシフト入力を選択する選
択回路とを備え、前記制御部は通常動作時はアドレス入
力の値により指定されるメモリセルを活性状態にし、非
通常動作時はアドレス入力の値にかかわらず特定のメモ
リセルを活性状態にするように構成したので、データ入
力ラッチ回路とメモリセルとでスキャンフリップフロッ
プを形成することが可能となり、従来は必要であったダ
ミーフリップフロップおよび選択回路が不要となり、チ
ップ面積の削減および論理段数の削減が実現できる効果
がある。As described above, according to the semiconductor memory device of the present invention, a memory array unit for storing data,
A decoding unit for decoding an address input to the memory array unit, a control unit for controlling writing and reading of the memory array unit, a latch circuit for holding a data input in synchronization with an externally supplied clock signal, and the memory array An IO section for inputting and outputting between the section and the outside; and a selection circuit provided in the latch circuit for selecting a data input and a shift input. The control section is designated by a value of an address input during a normal operation. The memory flip-flop is formed by the data input latch circuit and the memory cell because the memory cell is activated and the specific memory cell is activated during the non-normal operation regardless of the value of the address input. This eliminates the need for dummy flip-flops and selection circuits, which were required in the past, and reduced chip area. Reduction of the fine logic stages is an effect that can be achieved.
【0061】また、本発明の請求項2に記載の半導体集
積回路装置によれば、請求項1の半導体集積回路装置に
おいて、前記メモリセルはスタティック型のメモリセル
であり、前記制御部は、前記非通常動作時に、前記メモ
リアレイ部の特定のワードに属するメモリセルに対しデ
ータの読み出しおよび書き込みの双方を可能にするよう
に構成したので、スタティック型のメモリセルを、シフ
トレジスタを構成する個々のレジスタとして動作させる
ことが可能となり、データ入力ラッチ回路とメモリセル
とでスキャンフリップフロップを形成することが可能と
なるので、従来は必要であったダミーフリップフロップ
および選択回路が不要となり、チップ面積の削減および
論理段数の削減が実現できる効果がある。According to the semiconductor integrated circuit device of the second aspect of the present invention, in the semiconductor integrated circuit device of the first aspect, the memory cell is a static type memory cell, and the control unit includes: At the time of the non-normal operation, the memory array section is configured so that both reading and writing of data can be performed with respect to the memory cells belonging to a specific word. It is possible to operate as a register, and a scan flip-flop can be formed by a data input latch circuit and a memory cell. Therefore, a dummy flip-flop and a selection circuit, which are conventionally required, become unnecessary, and the chip area is reduced. This has the effect of reducing the number of logic stages and the number of logic stages.
【0062】また、本発明の請求項3に記載の半導体集
積回路装置によれば、請求項1の半導体集積回路装置に
おいて、前記ラッチ回路は、前記メモリアレイ部のワー
ドに沿う方向に複数配列され、前記制御部の制御によ
り、前記非通常動作時に、前記メモリアレイ部の特定の
ワードに属するメモリセルに対し、ワードに沿う方向に
1つずつずれたメモリセルから読み出したデータをラッ
チして書き込むことを可能にするように構成したので、
メモリセルを、シフトレジスタとして動作させることが
可能となり、データ入力ラッチ回路とメモリセルとでス
キャンフリップフロップを形成することが可能となるの
で、従来は必要であったダミーフリップフロップおよび
選択回路が不要となり、チップ面積の削減および論理段
数の削減が実現できる効果がある。According to a third aspect of the present invention, in the semiconductor integrated circuit device of the first aspect, a plurality of the latch circuits are arranged in a direction along a word of the memory array section. Under the control of the control unit, during the non-normal operation, data read from memory cells shifted one by one in the direction along the word is latched and written to memory cells belonging to a specific word in the memory array unit. So that it is possible to
A memory cell can be operated as a shift register, and a scan flip-flop can be formed by a data input latch circuit and a memory cell, thereby eliminating the need for a dummy flip-flop and a selection circuit, which were conventionally required. This has the effect of reducing the chip area and the number of logic stages.
【0063】また、本発明の請求項4に記載の半導体集
積回路装置によれば、請求項1の半導体集積回路装置に
おいて、前記ラッチ回路は、前記メモリアレイ部のワー
ドに沿う方向に複数配列され、前記制御部の制御によ
り、前記非通常動作時に、前記メモリアレイ部の特定の
ワードに属するメモリセルの全てに対し同時に入力すべ
きデータをラッチして書き込むことを可能にするように
構成したので、メモリの入力をメモリ内部の特定のワー
ドに属するメモリセルに取り入れる,キャプチャー動作
を行うことが可能となり、従来は必要であったダミーフ
リップフロップおよび選択回路が不要となり、チップ面
積の削減および論理段数の削減が実現できる効果があ
る。According to a fourth aspect of the present invention, in the semiconductor integrated circuit device of the first aspect, a plurality of the latch circuits are arranged in a direction along a word of the memory array section. Since the control unit controls the non-normal operation, it is possible to latch and write data to be simultaneously input to all of the memory cells belonging to a specific word in the memory array unit. In addition, it is possible to take a memory input belonging to a specific word inside the memory into a memory cell and perform a capture operation. This eliminates the need for a dummy flip-flop and a selection circuit that were required in the past, thereby reducing the chip area and reducing the number of logic stages. This has the effect of realizing the reduction of
【図1】 本発明の実施の形態1による半導体集積回路
装置におけるメモリを用いてフルスキャン設計を行った
場合の概念図。FIG. 1 is a conceptual diagram when a full scan design is performed using a memory in a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図2】 本発明の実施の形態1による半導体集積回路
装置におけるメモリの回路図。FIG. 2 is a circuit diagram of a memory in the semiconductor integrated circuit device according to the first embodiment of the present invention.
【図3】 本発明の実施の形態1による半導体集積回路
装置におけるメモリの通常動作を示す図。FIG. 3 is a diagram showing a normal operation of the memory in the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図4】 本発明の実施の形態1による半導体集積回路
装置におけるメモリのテスト時の動作を示す図。FIG. 4 is a diagram showing an operation at the time of testing a memory in the semiconductor integrated circuit device according to the first embodiment of the present invention;
【図5】 一般的な論理回路の概念図。FIG. 5 is a conceptual diagram of a general logic circuit.
【図6】 従来のメモリの回路図。FIG. 6 is a circuit diagram of a conventional memory.
【図7】 メモリの回路要素の構成を示す図。FIG. 7 is a diagram showing a configuration of a circuit element of a memory.
【図8】 本発明の実施の形態1による半導体集積回路
装置におけるメモリの他の回路図。FIG. 8 is another circuit diagram of the memory in the semiconductor integrated circuit device according to the first embodiment of the present invention.
【図9】 本発明の実施の形態1による半導体集積回路
装置におけるメモリのさらに他の回路図。FIG. 9 is still another circuit diagram of the memory in the semiconductor integrated circuit device according to the first embodiment of the present invention;
1,2 組合せ回路 3 メモリ 41〜49 スキャンフリップフロップ 200 メモリアレイ部 201 デコーダ部 202 制御部 203 IO部 210 IO回路 211〜214 NMOSトランジスタ 215 バッファ 216〜218 インバータ 220 メモリセル 221,222 NMOSトランジスタ 223,224 インバータ 225,227 トライステートインバータ 226 NMOSトランジスタ 230 デコーダ回路 231〜233 AND回路 234 インバータ 240 ラッチ回路 241〜243 インバータ 244,245 NMOSトランジスタ 250〜255 AND回路 610 IO回路 650,651 インバータ 640 ラッチ回路 1, 2 Combination circuit 3 Memory 41-49 Scan flip-flop 200 Memory array unit 201 Decoder unit 202 Control unit 203 IO unit 210 IO circuit 211-214 NMOS transistor 215 Buffer 216-218 Inverter 220 Memory cell 221, 222 NMOS transistor 223 224 Inverter 225, 227 Tri-state inverter 226 NMOS transistor 230 Decoder circuit 231 to 233 AND circuit 234 Inverter 240 Latch circuit 241 to 243 Inverter 244, 245 NMOS transistor 250 to 255 AND circuit 610 IO circuit 650, 651 Inverter 640 Latch circuit
Claims (4)
コード部と、 前記メモリアレイ部の書き込み読み出しを制御する制御
部と、 外部より与えられるクロック信号に同期しデータ入力を
保持するラッチ回路と、 前記メモリアレイ部と外部との入出力を行うIO部と、 前記ラッチ回路に設けられ、データ入力とシフト入力を
選択する選択回路とを備え、 前記制御部は通常動作時はアドレス入力の値により指定
されるメモリセルを活性状態にし、非通常動作時はアド
レス入力の値にかかわらず特定のメモリセルを活性状態
にすることを特徴とする半導体集積回路装置。A memory unit for storing data; a decoding unit for decoding an address input to the memory array unit; a control unit for controlling writing and reading of the memory array unit; A latch circuit for synchronizing and holding a data input, an IO unit for inputting / outputting between the memory array unit and the outside, and a selection circuit provided in the latch circuit, for selecting a data input and a shift input. A semiconductor integrated circuit for activating a memory cell specified by an address input value during a normal operation, and activating a specific memory cell regardless of an address input value during an abnormal operation. apparatus.
て、 前記メモリセルはスタティック型のメモリセルであり、 前記制御部は、前記非通常動作時に、前記メモリアレイ
部の特定のワードに属するメモリセルに対しデータの読
み出しおよび書き込みの双方を可能にすることを特徴と
する半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein said memory cells are static memory cells, and said control unit is configured to control said memory cells belonging to a specific word of said memory array unit during said non-normal operation. A semiconductor integrated circuit device capable of both reading and writing data.
て、 前記ラッチ回路は、前記メモリアレイ部のワードに沿う
方向に複数配列され、 前記制御部の制御により、前記非通常動作時に、前記メ
モリアレイ部の特定のワードに属するメモリセルに対
し、ワードに沿う方向に1つずつずれたメモリセルから
読み出したデータをラッチして書き込むことを可能にす
ることを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein a plurality of the latch circuits are arranged in a direction along a word of the memory array unit, and the memory array is controlled by the control unit during the non-normal operation. A semiconductor integrated circuit device capable of latching and writing data read from memory cells shifted one by one in a direction along a word, to a memory cell belonging to a specific word of the section.
て、 前記ラッチ回路は、前記メモリアレイ部のワードに沿う
方向に複数配列され、 前記制御部の制御により、前記非通常動作時に、前記メ
モリアレイ部の特定のワードに属するメモリセルの全て
に対し同時に入力すべきデータをラッチして書き込むこ
とを可能にすることを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein a plurality of said latch circuits are arranged in a direction along a word of said memory array section, and said memory array is controlled by said control section during said non-normal operation. A semiconductor integrated circuit device capable of latching and writing data to be simultaneously input to all of the memory cells belonging to a specific word of the section.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10319258A JP2000147066A (en) | 1998-11-10 | 1998-11-10 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10319258A JP2000147066A (en) | 1998-11-10 | 1998-11-10 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000147066A true JP2000147066A (en) | 2000-05-26 |
Family
ID=18108197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP10319258A Pending JP2000147066A (en) | 1998-11-10 | 1998-11-10 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
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JP (1) | JP2000147066A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010197149A (en) * | 2009-02-24 | 2010-09-09 | Fujitsu Semiconductor Ltd | Semiconductor device and method of testing the same |
JP2018190751A (en) * | 2017-04-28 | 2018-11-29 | ルネサスエレクトロニクス株式会社 | Semiconductor device and semiconductor device test method |
-
1998
- 1998-11-10 JP JP10319258A patent/JP2000147066A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2010197149A (en) * | 2009-02-24 | 2010-09-09 | Fujitsu Semiconductor Ltd | Semiconductor device and method of testing the same |
JP2018190751A (en) * | 2017-04-28 | 2018-11-29 | ルネサスエレクトロニクス株式会社 | Semiconductor device and semiconductor device test method |
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