JP2004117046A

JP2004117046A - Semiconductor memory

Info

Publication number: JP2004117046A
Application number: JP2002277655A
Authority: JP
Inventors: Takashi Okawa; 大川　隆
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-09-24
Filing date: 2002-09-24
Publication date: 2004-04-15

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory for easily detecting non-conforming articles where timing for deciding an input buffer such as an address, or the timing of an internal pulse such as a word line pulse deviates by a variation in a process in the semiconductor memory such as an SRAM combined with a logic circuit. <P>SOLUTION: The input buffers of the address register of the semiconductor memory, a write enable register, a data input register and the like are composed of a three-stage scan FF. In a scan mode, scan FFs at the first and the second stages are used as scanning circuits. In a normal operation mode, scan FFs at the second and third stages are used as master slave type FFs, thus performing a test at the same operation timing as the normal operation mode also in the scan mode. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は一般に半導体記憶装置に関し、詳しくはスキャン方式により試験を行う半導体記憶装置に関する。
【０００２】
【従来の技術】
システムＬＳＩ等においては、ＳＲＡＭ等の半導体記憶装置をロジック回路と組み合わせて、単一のチップに構成することが行なわれる。このようなシステムＬＳＩにおいて半導体記憶装置の動作テストを行なうためには、特定のテストパターンを、半導体記憶装置のコマンド入力部、アドレス入力部、データ入力部等に設定することが必要である。しかし、システムＬＳＩ入力端子部と半導体記憶装置の入力部の間には、ロジック回路が介在するため、テストパターンを外部から設定する事が出来ない。
【０００３】
これを実現するために、スキャン方式が用いられる。従来のスキャン方式においては、半導体記憶装置のアドレス入力バッファ、コマンドバッファ、データ入力バッファ等の入力バッファにスキャン用のフリップフロップを設け、これらのスキャンフリップフロップをチェーン接続したスキャン回路が設けられる。（例えば、特許文献１及び２参照。）。
【０００４】
通常動作モード時には、これらの入力バッファは、ロジック回路部からそれぞれアドレス信号、コマンド信号、及びデータ信号を受け取り、各々の信号を半導体記憶装置の内部回路に供給する。
【０００５】
一方、スキャンモードに於いては、スキャン回路は、チップ外部のスキャンインデータ端子から入力されるシリアルデータを、順次アドレス入力バッファ、コマンドバッファ、データ入力バッファにシフトすることにより、テストパターンをセットすることができる。これによって、ロジック回路が構成するユーザロジックを介在することなく、テストパターンを外部から半導体記憶装置に設定することが可能になる。
【０００６】
従来のスキャン方式について、図７乃至図１０を用いて説明する。図７は、システムＬＳＩ内に設けられた半導体記憶装置として、ＳＲＡＭ回路が組み込まれた例を示す構成図である。図８は、従来のスキャン方式による試験回路を示す構成図である。図９は通常動作モード時のタイミングチャートであり、図１０はスキャンモード時のタイミングチャートである。
【０００７】
図７の半導体記憶装置９０は、パルスジェネレータ９２、クロックバファ９４、ライトイネーブルパルスジェネレータ９６、アドレスレジスタ１０１、ライトイネーブルレジスタ１０３、入力データレジスタ１０４、出力データバッファ１０５、ローデコーダ１０６、ワードラインバッファ１０７、メモリセル配列１０８、コラムデコーダ１０９、コラムセレクタ９７、ライトアンプ９８、及びセンスアンプ９９を含む。
【０００８】
半導体記憶装置９０の通常動作モードに於ける動作を以下に簡単に説明する。
【０００９】
アドレスレジスタ１０１に供給されたアドレスは、ローアドレスとコラムアドレスに分けられる。ローアドレスは、ローデコーダ１０６でデコードされて、ワードラインバッファ１０７を介して選択されたワード線を活性化する。活性化されたワード線に対応するメモリセルのデータが、メモリセル配列１０８から読み出される。コラムアドレスは、コラムデコーダ１０９でデコードされる。コラムデコーダ１０９のデコード結果に従い、コラムセレクタ９７が、メモリセル配列１０８から読み出されたデータのうち指定されたコラムアドレスのデータを選択して、センスアンプ９９に供給する。センスアンプ９９のデータは、出力バッファ１０５を介して、半導体記憶装置９０の外部に出力される。
【００１０】
データ書き込み時には、ライトイネーブルレジスタ１０３への入力であるライトイネーブル信号ＷＥが活性化されると、ライトイネーブルパルスジェネレータ９６からデータ書き込みパルスＣがライトアンプ９８に供給されて、入力データレジスタ１０４に入力されたデータを、指定されたアドレスに書き込む。
【００１１】
図８に示される入力バッファ５１乃至５５は、図７の半導体記憶装置９０の入力レジスタ群の入力バッファである。入力バッファ５１及び５２は、アドレスレジスタ１０１の入力バッファに相当し、図８では２個しか示されていないが、実際には半導体記憶装置の入力アドレス信号ＩＡのビット数に応じた数だけ設けられる。入力バッファ５３は、ライトイネーブルレジスタ１０３の入力バッファに相当する。また入力バッファ５４及び５５は、入力データレジスタ１０４の入力バッファに相当し、図８では２個しか示されていないが、実際には半導体記憶装置の入力データ信号Ｉのビット数に応じた数だけ設けられる。
【００１２】
入力バッファ５１乃至５５の各々は、２つのスキャンフリップフロップ（以下スキャンＦＦと記す）とセレクタからなり、例えば入力バッファ５１はスキャンＦＦ７１とスキャンＦＦ８１とセレクタ６１で構成される。前段のスキャンＦＦ７１乃至７５がマスタＦＦ、後段のスキャンＦＦ８１乃至８５がスレーブＦＦで、それぞれ前段と後段のスキャンＦＦを合わせて、マスタ・スレーブＦＦを構成している。
【００１３】
通常動作モード時は、スキャンモード信号ＳＭが”Ｌ”で、入力バッファ５１のセレクタ６１は、ロジック回路からのアドレス信号ＩＡ［０］を選択し、クロック信号ＳＣＫでスキャンＦＦ７１、クロック信号ＸＳＣＫでスキャンＦＦ８１に順次ラッチし、アドレス信号ＩＡ［０］を半導体記憶装置のアドレス入力ＸＱ０へ伝播する。同様に、入力バッファ５２はアドレス信号ＩＡ［１］を半導体記憶装置のアドレス入力ＸＱ１へ伝播する。このように通常動作モード時においては、入力バッファ５１乃至５５の各々は、アドレスレジスタ１０１、ライトイネーブルレジスタ１０３、入力データレジスタ１０４の入力バッファとして機能する。
【００１４】
図９に示すように、アドレス、ライトイネーブルＷＥ、データ入力の各入力信号は、クロック信号ＳＣＫの”Ｈ”のタイミングで前段のスキャンＦＦ７１乃至７５にラッチされ、後段のスキャンＦＦ８１乃至８５からアドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力として出力される。次に発生するワード線パルスＡによってアドレスレジスタ出力にセットされたメモリセルが選択される。ライトイネーブルＷＥが”Ｌ”の場合は、データ書き込みパルスＣが発生しライトサイクルとなり、データ入力レジスタ出力にセットされたデータがメモリセルに書き込まれる。ライトイネーブルＷＥが”Ｈ”の場合は、データ書き込みパルスＣは発生せずリードサイクルとなり、アドレスレジスタ出力にセットされたアドレスのメモリセルからデータが読み出される。
【００１５】
図８に戻って、スキャンモード時は、スキャンモード信号ＳＭが”Ｈ”となり、入力バッファ５１のセレクタ６１は、チップ外部のスキャンインデータ端子ＴＳＩから入力されるスキャンインデータＳＤＩを選択し、クロック信号ＳＣＫでスキャンＦＦ７１、クロック信号ＸＳＣＫでスキャンＦＦ８１に順次ラッチする。入力バッファ５１の出力ＳＯは、次段の入力バッファ５２の入力ＳＩに接続される。同様に、入力バッファ５２乃至５４の出力ＳＯも同様に次段の入力バッファの入力ＳＩに接続され、入力バッファ５１乃至５５は、チェーン接続されることになる。
【００１６】
このようにして、図７の半導体記憶装置９０のアドレスレジスタ１０１、ライトイネーブルレジスタ１０３、及び入力データレジスタ１０４は、点線で示されるようにチェーン接続される。このチェーン接続によって、スキャンインデータ端子ＴＳＩから順次入力されたシリアルのスキャンインデータＳＤＩを、１ビットずつシフトしていくことにより、アドレスレジスタ１０１、ライトイネーブルレジスタ１０３、及び入力データレジスタ１０４にテストパターンを設定することが出来る。
【００１７】
スキャンモードで各レジスタにテストパターンを設定した後、アドレスレジスタ１０１に設定したアドレスに対応するメモリセルからデータを読み出したり、入力データレジスタ１０４に設定したデータを書き込んだりすることが出来る。
【００１８】
図１０に示すように、スキャンモードでは、スキャンモード信号ＳＭが”Ｈ”の間に、クロック信号ＳＣＫによりスキャンインデータＳＤＩをスキャンシフトして各レジスタにテストパターンを設定する。アドレス、ライトイネーブルＷＥ、データ入力の各信号は、最後のクロック信号ＳＣＫの”Ｈ”で、前段のスキャンＦＦ７１乃至７５にラッチされ、後段のスキャンＦＦ８１乃至８５からアドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力として出力される。テストパターンが設定できたらスキャンモード信号ＳＭを”Ｌ”にする。次のサイクルで、スキャンクロック信号ＳＭＣＫより生成されたワード線パルスＡによってアドレスレジスタ出力にセットされたメモリセルが選択される。ＷＥレジスタ出力が”Ｈ”の場合は、同じくスキャンクロック信号ＳＭＣＫより生成されたデータ書き込みパルスＣにより、データ入力レジスタ出力にセットされたテストパターンデータがメモリセルに書き込まれる。ＷＥレジスタ出力が”Ｌ”の場合は、アドレスレジスタ出力にセットされたメモリセルからデータが読み出される。
【００１９】
【特許文献１】
特開昭５６−１６８２７０号公報（第１−２頁、第１図）
【００２０】
【特許文献２】
特開平１１−１４４４９９号公報（第１−３頁、第１図）
【００２１】
【発明が解決しようとする課題】
従来のスキャン方式ではアドレス等の入力のセットと、書き込みまたは読み出しは、通常動作モード時と異なるタイミングで動作する。図９の通常動作モードにおいては、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力は、ワード線パルスＡとデータ書き込みパルスＣの直前のクロック信号ＳＣＫの立ち上がりで確定している。しかし、図１０のスキャンモード時においては、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力は、ワード線パルスＡとデータ書き込みパルスＣの１サイクル前のクロック信号ＳＣＫの立ち上がりで確定している。
【００２２】
プロセスのばらつきにより、アドレスレジスタ出力等の入力バッファの出力が確定するタイミング、あるいはワード線パルスＡ等の内部パルスの発生するタイミングが本来の設計値よりずれる場合がある。通常動作モード時には、アドレスレジスタ出力等の入力バッファの出力が確定するタイミングと、ワード線パルスＡ等の内部パルスの発生するタイミングは、同じサイクルなのでどちらかのタイミングがずれると不良として検出される。しかし、スキャンモード時は、アドレスレジスタ出力等の入力バッファの出力は、ワード線パルスＡ等の内部パルスの発生するタイミングよりも１つ前のサイクルで確定しているので、双方のタイミングがずれても、セットアップ時間に余裕があるので正常に動作してしまい、試験をすり抜けてしまう場合がある。
【００２３】
よって、プロセスのばらつきにより、アドレスレジスタ出力等の入力バッファの出力が確定するタイミング、あるいはワード線パルスＡ等の内部パルスの発生するタイミングがずれても、これを試験で検出することが必要となる。
【００２４】
【課題を解決するための手段】
問題を解決するには、アドレスレジスタ、ライトイネーブルレジスタ、データ入力レジスタ等の入力バッファを、３段のスキャンＦＦで構成し、スキャンモード時は、１段目と２段目のスキャンＦＦをスキャン回路として使用し、通常動作モード時は、２段目と３段目のスキャンＦＦをマスタ・スレーブ型ＦＦとして使用するようにする。
【００２５】
このようにすると、スキャンモード中は、１段目と２段目のスキャンＦＦでスキャンシフトを行ない、３段目のスキャンＦＦは動作しないのでセットされたデータが半導体記憶装置内部に伝播されない。スキャンシフトで全ての２段目のスキャンＦＦにテストパターンがセットされた後、スキャンモ−ドを解除する。次に通常モードと同じようにして、２段目のスキャンＦＦと３段目のスキャンＦＦをマスタ・スレーブ型ＦＦとして使用することにより、２段目のスキャンＦＦで保持されているテストパターンが３段目のスキャンＦＦへ移り半導体記憶装置内部に伝播する。このようにして、テストパターンを半導体記憶装置の入力部にセットできる。よって、通常動作モード時と同じ動作タイミングで試験が可能となる。
【００２６】
【発明の実施の形態】
［第一実施形態］
本発明の実施例による半導体記憶装置について、図１乃至図６を用いて説明する。図１は本実施形態によるスキャン回路の構成図であり、図２はスキャン回路の内部回路図であり、図３は通常動作モード時のタイミングチャート、図４及び５はスキャンモード時のタイミングチャート、図６はシステムクロックの回路図である。
【００２７】
図１に示される入力バッファ１乃至５は、図７の半導体記憶装置９０の入力レジスタ群の入力バッファである。入力バッファ１及び２は、アドレスレジスタ１０１の入力バッファに相当し、図１では２個しか示されていないが、実際には半導体記憶装置のアドレス信号ＩＡのビット数に応じた数だけ設けられる。入力バッファ３は、ライトイネーブルレジスタ１０３の入力バッファに相当する。また入力バッファ４及び５は、入力データレジスタ１０４の入力バッファに相当し、図１では２個しか示されていないが、実際には半導体記憶装置のデータ信号Ｉのビット数に応じた数だけ設けられる。
【００２８】
入力バッファ１乃至５の各々は、３つのスキャンＦＦとセレクターからなり、例えば入力バッファ１はスキャンＦＦ１１とスキャンＦＦ３１とスキャンＦＦ４１の３つのスキャンＦＦとセレクタ２１で構成される。
【００２９】
通常動作モード時は、スキャンモード信号ＳＭは”Ｌ”レベルで、入力バッファ１のセレクター２１は、ロジック回路からのアドレス信号ＩＡ［０］を選択し、クロック信号ＸＭＣＫでスキャンＦＦ３１、クロック信号ＸＡＣＫでスキャンＦＦ４１に順次ラッチし、アドレス信号ＩＡ［０］を半導体記憶装置のアドレス入力ＸＱ０へ伝播する。同様に、入力バッファ２はアドレス信号ＩＡ［１］を半導体記憶装置のアドレス入力ＸＱ１へ伝播する。このように通常動作モード時においては、入力バッファ１乃至５の各々は、図７の半導体記憶装置９０のアドレスレジスタ１０１、ライトイネーブルレジスタ１０３、入力データレジスタ１０４の入力バッファとして機能する。
【００３０】
スキャンモード時は、スキャンモード信号ＳＭが”Ｈ”となり、スキャンインデータＳＤＩをクロック信号ＳＣＫでラッチしたスキャンインデータＳＤＩ０が、セレクタ２１によってスキャンＦＦ３１に入力される。次に、スキャンＦＦ３１はこの入力をクロック信号ＸＭＣＫでラッチする。スキャンＦＦ３１の出力ＳＯは、次段のスキャンＦＦ１２の入力ＳＩに接続される。従って、スキャンＦＦ１１、スキャンＦＦ３１、スキャンＦＦ１２、スキャンＦＦ３２、スキャンＦＦ１３、スキャンＦＦ３３、スキャンＦＦ１４、スキャンＦＦ３４、スキャンＦＦ１５、スキャンＦＦ３５は、チェーン接続されることになる。このチェーン接続によって、スキャンインデータ端子ＴＳＩから順次入力されたシリアルのスキャンインデータＳＤＩを、１ビットずつスキャンＦＦ３１乃至３５にスキャンシフトすることが出来る。
【００３１】
図２に、スキャン回路内部の詳しい構成を示す。スキャンＦＦ１１は、インバータ１１１及び１１２、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの対からなるゲート１１３及び１１４を含む。インバータ１１１及び１１２は第１のラッチを構成する。
【００３２】
セレクター２１は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの対からなるゲート２１１及び２１２からなる。
【００３３】
スキャンＦＦ３１は、インバータ３１１及び３１２、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの対からなるゲート３１３及び３１４を含む。インバータ３１１及び３１２は第２のラッチを構成する。
【００３４】
スキャンＦＦ４１は、インバータ４１１及び４１２、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの対からなるゲート４１３及び４１４を含む。インバータ４１１及び４１２は第３のラッチを構成する。
【００３５】
クロック信号ＳＣＫ及びクロック信号ＭＣＫはスキャンモード時に用いられるクロック信号であり、クロック信号ＭＣＫ及びクロック信号ＡＣＫは通常動作モード時に用いられる。クロック信号ＸＳＣＫ、ＸＭＣＫ及びＸＡＣＫは、クロック信号ＳＣＫ、ＭＣＫ及びＡＣＫの反転信号である。
【００３６】
通常動作モード時には、スキャンモード信号ＳＭは”Ｌ”に固定され、セレクタ２１のゲート２１１は閉じられ、ゲート２１２が開き、ロジック回路からのアドレス信号ＩＡ［０］の反転信号がスキャンＦＦ３１に入力される。クロック信号ＭＣＫが”Ｈ”になるタイミングでゲート３１３が開き、インバータ３１１によって再度反転されたアドレス信号ＩＡ［０］がスキャンＦＦ４１に入力される。次に、クロック信号ＡＣＫが”Ｈ”になるタイミングでゲート４１３が開き、インバータ４１１によって反転されたアドレス信号ＩＡ［０］の反転信号が半導体のアドレス入力ＸＱ０に入力される。同様に、アドレス信号ＩＡ［１］の反転信号が半導体のアドレス入力ＸＱ１に入力される。
【００３７】
図３に示すように、アドレス、ライトイネーブルＷＥ、データ入力の各入力信号は、クロック信号ＸＭＣＫの”Ｈ”で前段のスキャンＦＦ３１乃至３５にラッチされ、後段のスキャンＦＦ４１乃至４５からアドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力として出力される。次に発生するワード線パルスＡによってアドレスレジスタ出力にセットされたメモリセルが選択される。ライトイネーブルＷＥが”Ｌ”の場合は、データ書き込みパルスＣが発生しライトサイクルとなり、データ入力レジスタ出力にセットされたデータがメモリセルに書き込まれる。ライトイネーブルＷＥが”Ｈ”の場合は、データ書き込みパルスＣは発生せずリードサイクルとなり、アドレスレジスタ出力にセットされたアドレスのメモリセルからデータが読み出される。
【００３８】
図２に戻って、スキャンモード時は、スキャンモード信号ＳＭは”Ｈ”に固定され、スキャンＦＦ１１の入力にはスキャンインデータＳＤＩが入力される。クロック信号ＸＳＣＫが”Ｈ”になるタイミングで、ゲート１１３は開き、スキャンＦＦ１１の出力にはインバータ１１１によってスキャンインデータＳＤＩの反転信号が出力される。セレクタ２１のゲート２１２は閉じられ、ゲート２１１が開いてスキャンＦＦ１１の出力のスキャンインデータＳＤＩの反転信号が、スキャンＦＦ３１に入力される。クロック信号ＭＣＫが”Ｈ”になるタイミングで、ゲート３１３は開き、インバータ３１１によって再度反転されたスキャンインデータＳＤＩが次段の入力バッファ２の入力ＳＩに入力される。
【００３９】
同様にして、次のクロック信号ＸＳＣＫでスキャンＦＦ１２へ、次のクロック信号ＭＣＫでスキャンＦＦ３２へ、スキャンインデータＳＤＩをスキャンシフトする。スキャンモード信号ＳＭが”Ｈ”の間は、クロック信号ＡＣＫは”Ｌ”に固定されるので、スキャンＦＦ４１のゲート４１３は閉じられ、スキャンインデータＳＤＩがアドレス入力ＸＱ０に伝播されることはない。
【００４０】
このようにして、順次スキャンインデータＳＤＩをスキャンシフトしていき、スキャンＦＦ３１乃至３５にスキャンデータをセットすることができる。
【００４１】
次に、スキャンモード信号ＳＭを”Ｌ”にして、クロック信号ＡＣＫが”Ｈ”になるタイミングで、ゲート４１３が開き、スキャンＦＦ３１にラッチされているスキャンデータはインバータ４１１によって反転され、アドレス入力ＸＱ０に出力される。
【００４２】
図４に示すように、スキャンインデータＳＤＩはクロック信号ＳＣＫが”Ｈ”で前段のスキャンＦＦ１１乃至１５にラッチされ、後段のスキャンＦＦ３１乃至３４から次段の入力バッファ２乃至５に入力される。スキャンモード信号ＳＭが”Ｈ”の間は、１段目と２段目のスキャンＦＦでスキャンシフトが行なわれるだけで、クロック信号ＸＡＣＫは”Ｈ”のままのため、３段目のスキャンＦＦ４１乃至４５は動作しないので、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力には変化は無い。
【００４３】
全ての２段目のスキャンＦＦ３１乃至３５にテストデータがセットされたのち、スキャンモード信号ＳＭを”Ｌ”にしてスキャンモードを解除する。クロック信号ＸＡＣＫが”Ｌ”になるタイミングで、スキャンＦＦ３１乃至３５にラッチされているテストデータがスキャンＦＦ４１乃至４５を通して、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力に出力される。
【００４４】
次に発生するワード線パルスＡによってアドレスレジスタ出力にセットされたメモリセルが選択され、ＷＥレジスタ出力が”Ｈ”の場合は、データ書き込みパルスＣによってデータ入力レジスタ出力にセットされたデータが書き込まれる。
【００４５】
図５に示すように、ＷＥレジスタ出力が”Ｌ”の場合は、リードサイクルとなり、アドレスレジスタ出力にセットされたメモリセルよりデータが読み出される。
【００４６】
このように本実施例では、スキャンモードにおいても、アドレスレジスタ出力、ＷＥレジスタ出力、データ入力レジスタ出力への出力と、ワード線パルスＡ等の内部パルスは、通常動作モード時と同様に、同一サイクル、同タイミングで発生する。
【００４７】
【発明の効果】
以上の通り、本発明によれば、スキャンシフトによる試験方法においても、半導体記憶装置へのデータの書き込み、または半導体記憶装置からのデータの読み出しは、通常動作モードと同一のタイミングで同一サイクルで行なわれる。これにより、プロセスのばらつきにより、アドレス等の入力のタイミングや内部パルスのタイミングがずれても容易に検出できることが可能になり品質の高いデバイスを提供することができる。
【００４８】
尚、実施例によるとＳＲＡＭにおける例としているが、ＲＯＭ、ＤＲＡＭ、ＦＲＡＭ等の半導体記憶装置においても同様に適用可能である。
【図面の簡単な説明】
【図１】本発明の実施形態によるスキャン回路の構成図である。
【図２】本発明の実施形態によるスキャン回路の内部回路図である。
【図３】本発明の実施形態による通常動作モード時のタイミングチャートである。
【図４】本発明の実施形態によるスキャンモード時のタイミングチャートである。
【図５】本発明の実施形態によるスキャンモード時のタイミングチャートである。
【図６】本発明の実施形態によるシステムクロックの回路図である。
【図７】システムＬＳＩ内にＳＲＡＭ回路が組み込まれた実施例を示す構成図である。
【図８】従来のスキャン回路の構成図である。
【図９】従来のスキャン回路の通常動作モード時のタイミングチャートである。
【図１０】従来のスキャン回路のスキャンモード時のタイミングチャートである。
【符号の説明】
１、２、３、４、５…入力バッファ
１１、１２、１３、１４、１５…スキャンＦＦ
２１、２２、２３、２４、２５…セレクター
３１、３２、３３、３４、３５…スキャンＦＦ
４１、４２、４３、４４、４５…スキャンＦＦ
５１、５２、５３、５４、５５…入力バッファ
６１、６２、６３、６４、６５…セレクター
７１、７２、７３、７４、７５…スキャンＦＦ
８１、８２、８３、８４、８５…スキャンＦＦ
９０…半導体記憶装置
９２…パルスジェネレータ
９４…クロックバファ
９６…ライトイネーブルパルスジェネレータ
９７…コラムセレクタ
９８…ライトアンプ
９９…センスアンプ
１０１…アドレスレジスタ
１０３…ライトイネーブルレジスタ
１０４…入力データレジスタ
１０５…出力データバッファ
１０６…ローデコーダ
１０７…ワードラインバッファ
１０８…メモリセル配列
１０９…コラムデコーダ
１１１、１１２、３１１、３１２、４１１、４１２…インバータ
１１３、１１４、２１１、２１２、３１３、３１４、４１３、４１４…ゲート[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention generally relates to a semiconductor memory device, and more particularly, to a semiconductor memory device that performs a test by a scan method.
[0002]
[Prior art]
In a system LSI or the like, a semiconductor memory device such as an SRAM is combined with a logic circuit to form a single chip. In order to perform an operation test of a semiconductor memory device in such a system LSI, it is necessary to set a specific test pattern in a command input unit, an address input unit, a data input unit, and the like of the semiconductor memory device. However, since a logic circuit is interposed between the input terminal of the system LSI and the input of the semiconductor memory device, a test pattern cannot be externally set.
[0003]
To realize this, a scanning method is used. In the conventional scanning method, flip-flops for scanning are provided in input buffers such as an address input buffer, a command buffer, and a data input buffer of a semiconductor memory device, and a scan circuit in which these scan flip-flops are connected in a chain is provided. (For example, refer to Patent Documents 1 and 2.)
[0004]
In the normal operation mode, these input buffers receive an address signal, a command signal, and a data signal from the logic circuit unit, and supply each signal to an internal circuit of the semiconductor memory device.
[0005]
On the other hand, in the scan mode, the scan circuit sets a test pattern by sequentially shifting serial data input from a scan-in data terminal outside the chip to an address input buffer, a command buffer, and a data input buffer. be able to. This makes it possible to externally set the test pattern in the semiconductor memory device without intervening the user logic constituted by the logic circuit.
[0006]
A conventional scanning method will be described with reference to FIGS. FIG. 7 is a configuration diagram showing an example in which an SRAM circuit is incorporated as a semiconductor storage device provided in a system LSI. FIG. 8 is a configuration diagram showing a test circuit using a conventional scan method. FIG. 9 is a timing chart in the normal operation mode, and FIG. 10 is a timing chart in the scan mode.
[0007]
7 includes a pulse generator 92, a clock buffer 94, a write enable pulse generator 96, an address register 101, a write enable register 103, an input data register 104, an output data buffer 105, a row decoder 106, and a word line buffer 107. , A memory cell array 108, a column decoder 109, a column selector 97, a write amplifier 98, and a sense amplifier 99.
[0008]
The operation of the semiconductor memory device 90 in the normal operation mode will be briefly described below.
[0009]
The address supplied to the address register 101 is divided into a row address and a column address. The row address is decoded by the row decoder 106 and activates the selected word line via the word line buffer 107. Data of the memory cell corresponding to the activated word line is read from the memory cell array 108. The column address is decoded by the column decoder 109. The column selector 97 selects the data of the designated column address from the data read from the memory cell array 108 and supplies the selected data to the sense amplifier 99 according to the decoding result of the column decoder 109. The data of the sense amplifier 99 is output to the outside of the semiconductor memory device 90 via the output buffer 105.
[0010]
At the time of data writing, when a write enable signal WE input to the write enable register 103 is activated, a data write pulse C is supplied from the write enable pulse generator 96 to the write amplifier 98 and input to the input data register 104. The written data is written to the specified address.
[0011]
The input buffers 51 to 55 shown in FIG. 8 are input buffers of the input register group of the semiconductor memory device 90 of FIG. The input buffers 51 and 52 correspond to the input buffers of the address register 101, and although only two buffers are shown in FIG. 8, in actuality, a number of buffers corresponding to the number of bits of the input address signal IA of the semiconductor memory device are provided. . The input buffer 53 corresponds to an input buffer of the write enable register 103. The input buffers 54 and 55 correspond to the input buffers of the input data register 104, and although only two buffers are shown in FIG. 8, actually, the input buffers 54 and 55 have a number corresponding to the number of bits of the input data signal I of the semiconductor memory device. Provided.
[0012]
Each of the input buffers 51 to 55 includes two scan flip-flops (hereinafter, referred to as scan FFs) and a selector. For example, the input buffer 51 includes a scan FF 71, a scan FF 81, and a selector 61. The first-stage scan FFs 71 to 75 are master FFs, and the second-stage scan FFs 81 to 85 are slave FFs. Each of the first-stage and second-stage scan FFs constitutes a master / slave FF.
[0013]
In the normal operation mode, the scan mode signal SM is "L", the selector 61 of the input buffer 51 selects the address signal IA [0] from the logic circuit, scans with the clock signal SCK, scans the FF 71, and scans with the clock signal XSCK. The latch is sequentially performed by the FF 81, and the address signal IA [0] is transmitted to the address input XQ0 of the semiconductor memory device. Similarly, input buffer 52 propagates address signal IA [1] to address input XQ1 of the semiconductor memory device. As described above, in the normal operation mode, each of the input buffers 51 to 55 functions as an input buffer of the address register 101, the write enable register 103, and the input data register 104.
[0014]
As shown in FIG. 9, the input signals of the address, the write enable WE, and the data input are latched by the preceding scan FFs 71 to 75 at the timing of “H” of the clock signal SCK, and are transmitted from the subsequent scan FFs 81 to 85 to the address register. It is output as output, WE register output, and data input register output. The memory cell set to the address register output is selected by the next generated word line pulse A. When the write enable WE is "L", a data write pulse C is generated and a write cycle is started, and the data set in the data input register output is written to the memory cell. When the write enable WE is "H", a data write pulse C is not generated and a read cycle occurs, and data is read from the memory cell at the address set in the address register output.
[0015]
Returning to FIG. 8, in the scan mode, the scan mode signal SM becomes “H”, and the selector 61 of the input buffer 51 selects the scan-in data SDI input from the scan-in data terminal TSI outside the chip, and The scan FF 71 is sequentially latched by the signal SCK and the scan FF 81 by the clock signal XSCK. The output SO of the input buffer 51 is connected to the input SI of the input buffer 52 of the next stage. Similarly, the output SO of the input buffers 52 to 54 is similarly connected to the input SI of the next input buffer, and the input buffers 51 to 55 are connected in a chain.
[0016]
In this manner, the address register 101, the write enable register 103, and the input data register 104 of the semiconductor memory device 90 in FIG. 7 are connected in a chain as indicated by the dotted line. By this chain connection, the serial scan-in data SDI sequentially input from the scan-in data terminal TSI is shifted one bit at a time, whereby the test pattern is stored in the address register 101, the write enable register 103, and the input data register 104. Can be set.
[0017]
After setting a test pattern in each register in the scan mode, data can be read from a memory cell corresponding to the address set in the address register 101 or data set in the input data register 104 can be written.
[0018]
As shown in FIG. 10, in the scan mode, while the scan mode signal SM is "H", the scan-in data SDI is scan-shifted by the clock signal SCK to set a test pattern in each register. The address, write enable WE, and data input signals are latched by the preceding scan FFs 71 to 75 at the “H” of the last clock signal SCK, and output from the subsequent scan FFs 81 to 85 to the address register output, the WE register output, and the data. Output as input register output. When the test pattern can be set, the scan mode signal SM is set to "L". In the next cycle, the memory cell set at the address register output is selected by the word line pulse A generated from the scan clock signal SMCK. When the output of the WE register is "H", the test pattern data set in the output of the data input register is written to the memory cell by the data write pulse C generated from the scan clock signal SMCK. When the WE register output is "L", data is read from the memory cell set in the address register output.
[0019]
[Patent Document 1]
JP-A-56-168270 (page 1-2, FIG. 1)
[0020]
[Patent Document 2]
JP-A-11-144499 (pages 1-3, FIG. 1)
[0021]
[Problems to be solved by the invention]
In the conventional scanning method, setting of an input such as an address and writing or reading are performed at timings different from those in the normal operation mode. In the normal operation mode shown in FIG. 9, the output of the address register, the output of the WE register, and the output of the data input register are determined at the rise of the clock signal SCK immediately before the word line pulse A and the data write pulse C. However, in the scan mode of FIG. 10, the output of the address register, the output of the WE register, and the output of the data input register are determined at the rise of the clock signal SCK one cycle before the word line pulse A and the data write pulse C.
[0022]
Due to process variations, the timing at which the output of the input buffer such as the output of the address register is determined, or the timing at which an internal pulse such as the word line pulse A is generated may deviate from the original design value. In the normal operation mode, the timing at which the output of the input buffer such as the address register output is determined and the timing at which the internal pulse such as the word line pulse A is generated are the same cycle. However, in the scan mode, the output of the input buffer such as the output of the address register is determined in the cycle immediately before the timing at which the internal pulse such as the word line pulse A occurs, so that both timings are shifted. However, since there is enough setup time, the device operates normally and may pass the test.
[0023]
Therefore, even if the timing at which the output of the input buffer such as the output of the address register is determined or the timing at which the internal pulse such as the word line pulse A is generated is shifted due to a process variation, it is necessary to detect this in a test. .
[0024]
[Means for Solving the Problems]
In order to solve the problem, input buffers such as an address register, a write enable register, and a data input register are constituted by three-stage scan FFs. In the normal operation mode, the second and third scan FFs are used as master / slave type FFs.
[0025]
In this case, during the scan mode, the scan shift is performed by the first and second scan FFs and the third scan FF does not operate, so that the set data is not propagated into the semiconductor memory device. After the test pattern is set in all the second-stage scan FFs by the scan shift, the scan mode is released. Next, by using the second-stage scan FF and the third-stage scan FF as the master-slave type FF in the same manner as in the normal mode, the test pattern held by the second-stage scan FF becomes three. It moves to the scan FF of the stage and propagates inside the semiconductor memory device. Thus, the test pattern can be set in the input section of the semiconductor memory device. Therefore, the test can be performed at the same operation timing as in the normal operation mode.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
[First embodiment]
A semiconductor memory device according to an embodiment of the present invention will be described with reference to FIGS. 1 is a configuration diagram of a scan circuit according to the present embodiment, FIG. 2 is an internal circuit diagram of the scan circuit, FIG. 3 is a timing chart in a normal operation mode, FIGS. 4 and 5 are timing charts in a scan mode, FIG. 6 is a circuit diagram of the system clock.
[0027]
Input buffers 1 to 5 shown in FIG. 1 are input buffers of the input register group of the semiconductor memory device 90 in FIG. The input buffers 1 and 2 correspond to the input buffers of the address register 101, and although only two buffers are shown in FIG. 1, actually, a number of buffers corresponding to the number of bits of the address signal IA of the semiconductor memory device are provided. The input buffer 3 corresponds to an input buffer of the write enable register 103. The input buffers 4 and 5 correspond to the input buffers of the input data register 104, and although only two are shown in FIG. 1, actually, the input buffers 4 and 5 are provided in a number corresponding to the number of bits of the data signal I of the semiconductor memory device. Can be
[0028]
Each of the input buffers 1 to 5 includes three scan FFs and a selector. For example, the input buffer 1 includes three scan FFs of a scan FF 11, a scan FF 31, and a scan FF 41 and a selector 21.
[0029]
In the normal operation mode, the scan mode signal SM is at the “L” level, the selector 21 of the input buffer 1 selects the address signal IA [0] from the logic circuit, and uses the clock signal XMCK for the scan FF 31 and the clock signal XACK for the scan signal IA [0]. The signal is sequentially latched by the scan FF 41, and the address signal IA [0] is transmitted to the address input XQ0 of the semiconductor memory device. Similarly, input buffer 2 propagates address signal IA [1] to address input XQ1 of the semiconductor memory device. As described above, in the normal operation mode, each of the input buffers 1 to 5 functions as an input buffer of the address register 101, the write enable register 103, and the input data register 104 of the semiconductor memory device 90 of FIG.
[0030]
In the scan mode, the scan mode signal SM becomes “H”, and the scan-in data SDI0 obtained by latching the scan-in data SDI with the clock signal SCK is input to the scan FF 31 by the selector 21. Next, the scan FF 31 latches this input with the clock signal XMCK. The output SO of the scan FF 31 is connected to the input SI of the next scan FF 12. Therefore, the scan FF 11, the scan FF 31, the scan FF 12, the scan FF 32, the scan FF 13, the scan FF 33, the scan FF 14, the scan FF 34, the scan FF 15, and the scan FF 35 are chain-connected. With this chain connection, serial scan-in data SDI sequentially input from the scan-in data terminal TSI can be scan-shifted bit by bit to the scan FFs 31 to 35.
[0031]
FIG. 2 shows a detailed configuration inside the scan circuit. The scan FF 11 includes inverters 111 and 112, and gates 113 and 114 each including a pair of a PMOS transistor and an NMOS transistor. Inverters 111 and 112 constitute a first latch.
[0032]
The selector 21 includes gates 211 and 212 each composed of a pair of a PMOS transistor and an NMOS transistor.
[0033]
The scan FF 31 includes inverters 311 and 312, and gates 313 and 314 each including a pair of a PMOS transistor and an NMOS transistor. Inverters 311 and 312 constitute a second latch.
[0034]
The scan FF 41 includes inverters 411 and 412, and gates 413 and 414 formed by a pair of a PMOS transistor and an NMOS transistor. Inverters 411 and 412 constitute a third latch.
[0035]
The clock signal SCK and the clock signal MCK are clock signals used in the scan mode, and the clock signal MCK and the clock signal ACK are used in the normal operation mode. The clock signals XSCK, XMCK, and XACK are inverted signals of the clock signals SCK, MCK, and ACK.
[0036]
In the normal operation mode, the scan mode signal SM is fixed at “L”, the gate 211 of the selector 21 is closed, the gate 212 is opened, and an inverted signal of the address signal IA [0] from the logic circuit is input to the scan FF 31. You. The gate 313 opens at the timing when the clock signal MCK becomes “H”, and the address signal IA [0] inverted again by the inverter 311 is input to the scan FF 41. Next, the gate 413 opens at the timing when the clock signal ACK becomes “H”, and an inverted signal of the address signal IA [0] inverted by the inverter 411 is input to the address input XQ0 of the semiconductor. Similarly, an inverted signal of the address signal IA [1] is input to a semiconductor address input XQ1.
[0037]
As shown in FIG. 3, the input signals of the address, the write enable WE, and the data input are latched by the scan FFs 31 to 35 at the preceding stage at “H” of the clock signal XMCK, and output from the address register output from the scan FFs 41 to 45 at the subsequent stage. Output as WE register output and data input register output. The memory cell set to the address register output is selected by the next generated word line pulse A. When the write enable WE is "L", a data write pulse C is generated and a write cycle is started, and the data set in the data input register output is written to the memory cell. When the write enable WE is "H", a data write pulse C is not generated and a read cycle occurs, and data is read from the memory cell at the address set in the address register output.
[0038]
Returning to FIG. 2, in the scan mode, the scan mode signal SM is fixed at “H”, and the scan-in data SDI is input to the input of the scan FF 11. At the timing when the clock signal XSCK becomes “H”, the gate 113 opens, and an inverted signal of the scan-in data SDI is output to the output of the scan FF 11 by the inverter 111. The gate 212 of the selector 21 is closed, the gate 211 is opened, and an inverted signal of the scan-in data SDI output from the scan FF 11 is input to the scan FF 31. When the clock signal MCK becomes “H”, the gate 313 opens, and the scan-in data SDI inverted again by the inverter 311 is input to the input SI of the input buffer 2 in the next stage.
[0039]
Similarly, the scan-in data SDI is scan-shifted to the scan FF 12 by the next clock signal XSCK and to the scan FF 32 by the next clock signal MCK. While the scan mode signal SM is "H", the clock signal ACK is fixed at "L", the gate 413 of the scan FF 41 is closed, and the scan-in data SDI is not propagated to the address input XQ0.
[0040]
In this manner, the scan-in data SDI is sequentially scan-shifted, and the scan data can be set in the scan FFs 31 to 35.
[0041]
Next, when the scan mode signal SM is set to "L" and the clock signal ACK is set to "H", the gate 413 is opened, and the scan data latched in the scan FF 31 is inverted by the inverter 411, and the address input XQ0 is input. Is output to
[0042]
As shown in FIG. 4, the scan-in data SDI is latched by the preceding scan FFs 11 to 15 when the clock signal SCK is “H”, and is input from the subsequent scan FFs 31 to 34 to the next input buffers 2 to 5. While the scan mode signal SM is "H", only the scan shift is performed by the first and second scan FFs, and the clock signal XACK remains "H", so that the third-stage scan FFs 41 to 41 Since 45 does not operate, there is no change in the address register output, the WE register output, and the data input register output.
[0043]
After the test data is set in all the second-stage scan FFs 31 to 35, the scan mode signal SM is set to "L" to cancel the scan mode. At the timing when the clock signal XACK becomes “L”, the test data latched in the scan FFs 31 to 35 is output to the address register output, the WE register output, and the data input register output through the scan FFs 41 to 45.
[0044]
The memory cell set at the address register output is selected by the next generated word line pulse A. When the WE register output is "H", the data set at the data input register output is written by the data write pulse C. .
[0045]
As shown in FIG. 5, when the output of the WE register is "L", a read cycle occurs, and data is read from the memory cell set to the output of the address register.
[0046]
As described above, in the present embodiment, even in the scan mode, the output to the address register output, the WE register output, the data input register output, and the internal pulse such as the word line pulse A are in the same cycle as in the normal operation mode. , At the same timing.
[0047]
【The invention's effect】
As described above, according to the present invention, even in the test method using scan shift, writing data to the semiconductor memory device or reading data from the semiconductor memory device is performed in the same cycle at the same timing as in the normal operation mode. It is. This makes it possible to easily detect even if the input timing of an address or the like or the timing of an internal pulse deviates due to process variations, and a high-quality device can be provided.
[0048]
Although the embodiment has been described with reference to an SRAM, the present invention can be similarly applied to a semiconductor storage device such as a ROM, a DRAM, and an FRAM.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a scan circuit according to an embodiment of the present invention.
FIG. 2 is an internal circuit diagram of a scan circuit according to an embodiment of the present invention.
FIG. 3 is a timing chart in a normal operation mode according to the embodiment of the present invention.
FIG. 4 is a timing chart in a scan mode according to the embodiment of the present invention.
FIG. 5 is a timing chart in a scan mode according to the embodiment of the present invention.
FIG. 6 is a circuit diagram of a system clock according to an embodiment of the present invention.
FIG. 7 is a configuration diagram showing an embodiment in which an SRAM circuit is incorporated in a system LSI.
FIG. 8 is a configuration diagram of a conventional scan circuit.
FIG. 9 is a timing chart of a conventional scan circuit in a normal operation mode.
FIG. 10 is a timing chart of a conventional scan circuit in a scan mode.
[Explanation of symbols]
1, 2, 3, 4, 5 ... input buffers 11, 12, 13, 14, 15 ... scan FF
21, 22, 23, 24, 25 ... selectors 31, 32, 33, 34, 35 ... scan FF
41, 42, 43, 44, 45 ... scan FF
51, 52, 53, 54, 55 ... input buffers 61, 62, 63, 64, 65 ... selectors 71, 72, 73, 74, 75 ... scan FFs
81, 82, 83, 84, 85 ... scan FF
90 semiconductor memory device 92 pulse generator 94 clock buffer 96 write enable pulse generator 97 column selector 98 write amplifier 99 sense amplifier 101 address register 103 write enable register 104 input data register 105 output data buffer 106 row decoder 107 word line buffer 108 memory cell array 109 column decoders 111, 112, 311, 312, 411, 412 inverters 113, 114, 211, 212, 313, 314, 413, 414 gate

Claims

システムＬＳＩに内蔵される半導体記憶装置において、
複数の入力バッファをチェーン接続したスキャン回路を設け、
該複数の入力バッファのそれぞれは、３段のフリップフロップを含む
ことを特徴とする半導体記憶装置In a semiconductor memory device built in a system LSI,
Provide a scan circuit with multiple input buffers connected in a chain,
A plurality of input buffers each including a three-stage flip-flop;

該スキャン回路の該入力バッファにおいて、
スキャンシフト時は、１段目と２段目のフリップフロップを使用してシフトレジスタを成し、
通常動作時は、２段目と３段目のフリップフロップを使用してマスタ・スレーブ型フリップフロップとする
ことを特徴とする請求項１に記載の半導体記憶装置。In the input buffer of the scan circuit,
At the time of scan shift, a shift register is formed using the first and second stage flip-flops,
2. The semiconductor memory device according to claim 1, wherein in a normal operation, the second-stage and third-stage flip-flops are used as a master-slave flip-flop.