JP2000138236A - 半導体装置 - Google Patents
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- 238000010586 diagram Methods 0.000 description 37
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 寄生インピーダンスを低下させることによ
り、総ゲート幅増大に起因するマイクロ波帯以上の高い
周波数帯における利得の低下を防止し、高周波特性を改
善すると共にオンウエハ検査時に行われる各種測定の測
定精度を向上させる、ＦＥＴを使用した半導体装置を得
る。 【解決手段】 バイアホール６ａ及び６ｂの形状は、だ
円柱をなしており、該だ円柱のホールにおいて、開口部
をなすだ円の長径がソース電極５ａから５ｄの配列に対
して垂直になるように形成し、接地電極７ａ及び７ｂ
は、バイアホール６ａ及び６ｂのだ円形の開口部を覆う
ことができる大きさの長方形をなすと共に、バイアホー
ル６ａ及び６ｂにおける一方の開口部を覆い、接地電極
７ａにおける一方の長辺にソース電極５を接続し、接地
電極７ｂにおける一方の長辺にソース電極５ｂを接続す
る。
り、総ゲート幅増大に起因するマイクロ波帯以上の高い
周波数帯における利得の低下を防止し、高周波特性を改
善すると共にオンウエハ検査時に行われる各種測定の測
定精度を向上させる、ＦＥＴを使用した半導体装置を得
る。 【解決手段】 バイアホール６ａ及び６ｂの形状は、だ
円柱をなしており、該だ円柱のホールにおいて、開口部
をなすだ円の長径がソース電極５ａから５ｄの配列に対
して垂直になるように形成し、接地電極７ａ及び７ｂ
は、バイアホール６ａ及び６ｂのだ円形の開口部を覆う
ことができる大きさの長方形をなすと共に、バイアホー
ル６ａ及び６ｂにおける一方の開口部を覆い、接地電極
７ａにおける一方の長辺にソース電極５を接続し、接地
電極７ｂにおける一方の長辺にソース電極５ｂを接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、くし形構造のゲー
ト電極を有する電界効果トランジスタを使用した半導体
装置に関し、特にマイクロ波帯以上の高い周波数帯にお
ける利得の低下を防止する半導体装置の構造に関する。
ト電極を有する電界効果トランジスタを使用した半導体
装置に関し、特にマイクロ波帯以上の高い周波数帯にお
ける利得の低下を防止する半導体装置の構造に関する。
【０００２】
【従来の技術】図１９は、従来のくし形ゲート構造を有
する電界効果トランジスタを備えた半導体装置の例を示
した図である。図１９において、マイクロ波帯以上の高
い周波数で使用する電界効果トランジスタ（以下、ＦＥ
Ｔと呼ぶ）２００は、くし形構造を有するゲート電極２
０１、同じくくし形構造を有するドレイン電極２０２、
及びエアブリッジ２０３でそれぞれ接続された各ソース
電極２０４を備えている。該各ソース電極２０４の配列
における両端のソース電極は、バイアホール２０５ａ及
び２０５ｂを介してそれぞれ接地されている接地電極２
０６ａ及び２０６ｂに対応して接続されている。
する電界効果トランジスタを備えた半導体装置の例を示
した図である。図１９において、マイクロ波帯以上の高
い周波数で使用する電界効果トランジスタ（以下、ＦＥ
Ｔと呼ぶ）２００は、くし形構造を有するゲート電極２
０１、同じくくし形構造を有するドレイン電極２０２、
及びエアブリッジ２０３でそれぞれ接続された各ソース
電極２０４を備えている。該各ソース電極２０４の配列
における両端のソース電極は、バイアホール２０５ａ及
び２０５ｂを介してそれぞれ接地されている接地電極２
０６ａ及び２０６ｂに対応して接続されている。
【０００３】更に、ＦＥＴ２００が形成された半導体チ
ップ上には、ウエハ状態でＦＥＴ２００の特性検査を行
うオンウエハ検査時に使用する検査用電極２１０ａ，２
１０ｂ，２２０ａ，２２０ｂが形成されており、該検査
用電極２１０ａ，２１０ｂ，２２０ａ，２２０ｂは、オ
ンウエハ検査時に、検査装置と接続するために使用する
各検査用パッド２１１ａ，２１１ｂ，２２１ａ，２２１
ｂに対応して接続されている。
ップ上には、ウエハ状態でＦＥＴ２００の特性検査を行
うオンウエハ検査時に使用する検査用電極２１０ａ，２
１０ｂ，２２０ａ，２２０ｂが形成されており、該検査
用電極２１０ａ，２１０ｂ，２２０ａ，２２０ｂは、オ
ンウエハ検査時に、検査装置と接続するために使用する
各検査用パッド２１１ａ，２１１ｂ，２２１ａ，２２１
ｂに対応して接続されている。
【０００４】検査用パッド２１１ａ，２１１ｂ，２２１
ａ，２２１ｂは、対応するバイアホール２１２ａ，２１
２ｂ，２２２ａ，２２２ｂを介してそれぞれ接地されて
いる。また、検査用パッド２１１ａ及び２１１ｂの間に
形成された接続用パッド２１３からオンウエハ検査時に
入力された外部からの高周波信号は、信号線２１４を介
してゲート電極２０１に入力される。該入力された高周
波信号はＦＥＴ２００で増幅され、該増幅された高周波
信号は、ドレイン電極２０２から信号線２２４を介し
て、検査用パッド２２１ａ及び２２１ｂの間に形成され
た接続用パッド２２３から出力される。接続用パッド２
１３及び２２３は、製品化されたＦＥＴ２００を使用す
る際には外部回路が接続される。
ａ，２２１ｂは、対応するバイアホール２１２ａ，２１
２ｂ，２２２ａ，２２２ｂを介してそれぞれ接地されて
いる。また、検査用パッド２１１ａ及び２１１ｂの間に
形成された接続用パッド２１３からオンウエハ検査時に
入力された外部からの高周波信号は、信号線２１４を介
してゲート電極２０１に入力される。該入力された高周
波信号はＦＥＴ２００で増幅され、該増幅された高周波
信号は、ドレイン電極２０２から信号線２２４を介し
て、検査用パッド２２１ａ及び２２１ｂの間に形成され
た接続用パッド２２３から出力される。接続用パッド２
１３及び２２３は、製品化されたＦＥＴ２００を使用す
る際には外部回路が接続される。
【０００５】このような構成において、ＦＥＴ２００
は、ソース電極２０４、バイアホール２０５ａ，２０５
ｂ及び接地電極２０６ａ，２０６ｂの構造から発生す
る、ソース抵抗Ｒs及びソース電極側の寄生インダクタ
ンス（以下、ソースインダクタンスと呼ぶ）Ｌsからな
る寄生インピーダンスを有している。図２０は、図１９
で示したＦＥＴ２００のソースインダクタンスＬsにお
ける、ゲート電極２０１の単位ゲート幅Ｗgu及び総ゲー
ト幅Ｗgtとの関係を示した図である。図２０から、単位
ゲート幅Ｗguの減少及び総ゲート幅Ｗgtの増加に伴って
ソースインダクタンスＬsが増加することが分かる。
は、ソース電極２０４、バイアホール２０５ａ，２０５
ｂ及び接地電極２０６ａ，２０６ｂの構造から発生す
る、ソース抵抗Ｒs及びソース電極側の寄生インダクタ
ンス（以下、ソースインダクタンスと呼ぶ）Ｌsからな
る寄生インピーダンスを有している。図２０は、図１９
で示したＦＥＴ２００のソースインダクタンスＬsにお
ける、ゲート電極２０１の単位ゲート幅Ｗgu及び総ゲー
ト幅Ｗgtとの関係を示した図である。図２０から、単位
ゲート幅Ｗguの減少及び総ゲート幅Ｗgtの増加に伴って
ソースインダクタンスＬsが増加することが分かる。
【０００６】一方、図２１は、オンウエハ検査時におけ
るＦＥＴ２００の等価回路を示しており、図２１で示し
ているように、オンウエハ検査時には、ソースインダク
タンスＬsに加えて検査用電極２１０ａ，２１０ｂ，２
２０ａ，２２０ｂ及びバイアホール２１２ａ，２１２
ｂ，２２２ａ，２２２ｂの構造から発生する寄生インダ
クタンスＬtが発生する。なお、図２１のＲsは、ＦＥＴ
２００のソース抵抗を示している。
るＦＥＴ２００の等価回路を示しており、図２１で示し
ているように、オンウエハ検査時には、ソースインダク
タンスＬsに加えて検査用電極２１０ａ，２１０ｂ，２
２０ａ，２２０ｂ及びバイアホール２１２ａ，２１２
ｂ，２２２ａ，２２２ｂの構造から発生する寄生インダ
クタンスＬtが発生する。なお、図２１のＲsは、ＦＥＴ
２００のソース抵抗を示している。
【０００７】
【発明が解決しようとする課題】このように、従来は、
マイクロ波帯以上の高い周波数では、周波数の増加やＦ
ＥＴ２００の総ゲート幅増大に伴って寄生インピーダン
スが増加するため、ＦＥＴ２００の利得が低下し、高周
波特性が劣化するという問題があった。このようなこと
から、従来のくし形ゲート構造を有するＦＥＴ２００で
は、高周波数帯において高い利得と大きな出力電力を共
に得ることは困難であった。また、オンウエハ検査時に
行われる各種測定において、不要な寄生インダクタンス
Ｌtにより高周波数帯における測定精度が低下するとい
う問題があった。
マイクロ波帯以上の高い周波数では、周波数の増加やＦ
ＥＴ２００の総ゲート幅増大に伴って寄生インピーダン
スが増加するため、ＦＥＴ２００の利得が低下し、高周
波特性が劣化するという問題があった。このようなこと
から、従来のくし形ゲート構造を有するＦＥＴ２００で
は、高周波数帯において高い利得と大きな出力電力を共
に得ることは困難であった。また、オンウエハ検査時に
行われる各種測定において、不要な寄生インダクタンス
Ｌtにより高周波数帯における測定精度が低下するとい
う問題があった。
【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、各バイアホールによって発生
する寄生インダクタンスを低下させることにより、総ゲ
ート幅増大に起因するマイクロ波帯以上の高い周波数帯
における利得の低下を防止することができ、高周波特性
を改善することができると共にオンウエハ検査時に行わ
れる各種測定の測定精度を向上させることができる、Ｆ
ＥＴを使用した半導体装置を得ることを目的とする。
めになされたものであり、各バイアホールによって発生
する寄生インダクタンスを低下させることにより、総ゲ
ート幅増大に起因するマイクロ波帯以上の高い周波数帯
における利得の低下を防止することができ、高周波特性
を改善することができると共にオンウエハ検査時に行わ
れる各種測定の測定精度を向上させることができる、Ｆ
ＥＴを使用した半導体装置を得ることを目的とする。
【０００９】なお、本発明と構造が異なるが、バイアホ
ールをソース電極パッドに複数個配置してバイアホール
のソースインダクタンスを低減する電界効果トランジス
タが、特開平８−２７４１１６号公報で開示されてい
る。
ールをソース電極パッドに複数個配置してバイアホール
のソースインダクタンスを低減する電界効果トランジス
タが、特開平８−２７４１１６号公報で開示されてい
る。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、同軸上に配置された複数のソース電極が導電体で
それぞれ接続され、くし形構造のゲート電極及びドレイ
ン電極を有する電界効果トランジスタを使用した半導体
装置において、各ソース電極における両端に位置するソ
ース電極が対応して接続される各接地電極を、それぞれ
対応して接地する各バイアホールを備え、該各バイアホ
ールのホール形状をだ円にするものである。
置は、同軸上に配置された複数のソース電極が導電体で
それぞれ接続され、くし形構造のゲート電極及びドレイ
ン電極を有する電界効果トランジスタを使用した半導体
装置において、各ソース電極における両端に位置するソ
ース電極が対応して接続される各接地電極を、それぞれ
対応して接地する各バイアホールを備え、該各バイアホ
ールのホール形状をだ円にするものである。
【００１１】また、この発明に係る半導体装置は、同軸
上に配置された複数のソース電極が導電体でそれぞれ接
続され、くし形構造のゲート電極及びドレイン電極を有
する電界効果トランジスタを使用した半導体装置におい
て、各ソース電極における両端に位置するソース電極が
対応して接続される各接地電極を、それぞれ複数のバイ
アホールを介して接地するものである。
上に配置された複数のソース電極が導電体でそれぞれ接
続され、くし形構造のゲート電極及びドレイン電極を有
する電界効果トランジスタを使用した半導体装置におい
て、各ソース電極における両端に位置するソース電極が
対応して接続される各接地電極を、それぞれ複数のバイ
アホールを介して接地するものである。
【００１２】また、この発明に係る半導体装置は、請求
項２において、上記各接地電極に対応してそれぞれ設け
られる各バイアホールは、各ソース電極における配列の
軸に対して対称な位置に配置されるものである。
項２において、上記各接地電極に対応してそれぞれ設け
られる各バイアホールは、各ソース電極における配列の
軸に対して対称な位置に配置されるものである。
【００１３】また、この発明に係る半導体装置は、請求
項２において、１つの接地電極に対して設けられた各バ
イアホールは、少なくとも１つがドレイン電極及び／又
はゲート電極に対して接することなく近傍に配置される
と共に、接地電極は、ドレイン電極及び／又はゲート電
極の近傍に配置されたバイアホールに近接する端部が、
導電体を用いて近傍のソース電極に接続されるものであ
る。
項２において、１つの接地電極に対して設けられた各バ
イアホールは、少なくとも１つがドレイン電極及び／又
はゲート電極に対して接することなく近傍に配置される
と共に、接地電極は、ドレイン電極及び／又はゲート電
極の近傍に配置されたバイアホールに近接する端部が、
導電体を用いて近傍のソース電極に接続されるものであ
る。
【００１４】また、この発明に係る半導体装置は、請求
項１から請求項４のいずれかにおいて、上記バイアホー
ルは、ホールの深さが電界効果トランジスタが形成され
る基板の厚みよりも小さくしたものである。
項１から請求項４のいずれかにおいて、上記バイアホー
ルは、ホールの深さが電界効果トランジスタが形成され
る基板の厚みよりも小さくしたものである。
【００１５】また、この発明に係る半導体装置は、請求
項５において、電界効果トランジスタが形成された基板
面の裏面に凹部を更に設け、該凹部はバイアホールが形
成された位置に形成されるものである。
項５において、電界効果トランジスタが形成された基板
面の裏面に凹部を更に設け、該凹部はバイアホールが形
成された位置に形成されるものである。
【００１６】また、この発明に係る半導体装置は、請求
項１において、所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、対応す
る該検査用パッドに接続される少なくとも１つの検査用
電極と、各バイアホールの開口部面積よりも大きい開口
部面積を有するように該検査用電極ごとに形成され、対
応する検査用電極を接地する検査用バイアホールとを備
えるものである。
項１において、所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、対応す
る該検査用パッドに接続される少なくとも１つの検査用
電極と、各バイアホールの開口部面積よりも大きい開口
部面積を有するように該検査用電極ごとに形成され、対
応する検査用電極を接地する検査用バイアホールとを備
えるものである。
【００１７】また、この発明に係る半導体装置は、請求
項２において、所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、対応す
る該検査用パッドに接続される少なくとも１つの検査用
電極と、各バイアホールのそれぞれの開口部面積を加算
した総面積よりも大きい開口部面積を有するように検査
用電極ごとに形成され、対応する検査用電極を接地する
検査用バイアホールとを備えるものである。
項２において、所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、対応す
る該検査用パッドに接続される少なくとも１つの検査用
電極と、各バイアホールのそれぞれの開口部面積を加算
した総面積よりも大きい開口部面積を有するように検査
用電極ごとに形成され、対応する検査用電極を接地する
検査用バイアホールとを備えるものである。
【００１８】また、この発明に係る半導体装置は、請求
項７において、上記検査用バイアホールは、ホール形状
が上記各バイアホールのだ円の長径以上の直径を有した
円になるように形成されるものである。
項７において、上記検査用バイアホールは、ホール形状
が上記各バイアホールのだ円の長径以上の直径を有した
円になるように形成されるものである。
【００１９】また、この発明に係る半導体装置は、請求
項１において、所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、対応す
る該検査用パッドに接続される少なくとも１つの検査用
電極と、各ホールのそれぞれの開口部面積を加算した総
面積が上記各バイアホールの開口部面積よりも大きくな
るように検査用電極ごとに形成され、対応する１つの検
査用電極を接地する複数の検査用バイアホールとを備え
るものである。
項１において、所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、対応す
る該検査用パッドに接続される少なくとも１つの検査用
電極と、各ホールのそれぞれの開口部面積を加算した総
面積が上記各バイアホールの開口部面積よりも大きくな
るように検査用電極ごとに形成され、対応する１つの検
査用電極を接地する複数の検査用バイアホールとを備え
るものである。
【００２０】また、この発明に係る半導体装置は、請求
項２において、所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、対応す
る該検査用パッドに接続される少なくとも１つの検査用
電極と、各ホールのそれぞれの開口部面積を加算した総
面積が各バイアホールのそれぞれの開口部面積を加算し
た総面積よりも大きくなるように検査用電極ごとに形成
され、対応する１つの検査用電極を接地する複数の検査
用バイアホールとを備えるものである。
項２において、所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、対応す
る該検査用パッドに接続される少なくとも１つの検査用
電極と、各ホールのそれぞれの開口部面積を加算した総
面積が各バイアホールのそれぞれの開口部面積を加算し
た総面積よりも大きくなるように検査用電極ごとに形成
され、対応する１つの検査用電極を接地する複数の検査
用バイアホールとを備えるものである。
【００２１】また、この発明に係る半導体装置は、請求
項１１において、複数の検査用バイアホールの内、少な
くとも１つの検査用バイアホール及び該検査用バイアホ
ールが形成された検査用電極の一部は、各半導体チップ
を切断して分離する際のウエハ上におけるチップ切断領
域上に形成され、半導体チップを切断して分離する際に
分離されるものである。
項１１において、複数の検査用バイアホールの内、少な
くとも１つの検査用バイアホール及び該検査用バイアホ
ールが形成された検査用電極の一部は、各半導体チップ
を切断して分離する際のウエハ上におけるチップ切断領
域上に形成され、半導体チップを切断して分離する際に
分離されるものである。
【００２２】また、この発明に係る半導体装置は、請求
項１２において、チップ切断領域上に形成された検査用
バイアホール及び該検査用バイアホールが形成された検
査用電極の一部は、ウエハ上に隣接して形成された各電
界効果トランジスタで共用されるものである。
項１２において、チップ切断領域上に形成された検査用
バイアホール及び該検査用バイアホールが形成された検
査用電極の一部は、ウエハ上に隣接して形成された各電
界効果トランジスタで共用されるものである。
【００２３】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体装置の例を示した図であり、図１では、くし形ゲ
ート構造を有した電界効果トランジスタの構造を示して
いる。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体装置の例を示した図であり、図１では、くし形ゲ
ート構造を有した電界効果トランジスタの構造を示して
いる。
【００２４】図１において、マイクロ波帯以上の高い周
波数で使用する電界効果トランジスタ（以下、ＦＥＴと
呼ぶ）１は、くし形構造を有するゲート電極２、同じく
くし形構造を有するドレイン電極３、及びエアブリッジ
４でそれぞれ接続された各ソース電極５ａ〜５ｄを備え
ている。該各ソース電極５ａ〜５ｄにおける両端のソー
ス電極５ａ及び５ｂは、バイアホール６ａ及び６ｂを介
してそれぞれ接地されている接地電極７ａ及び７ｂに対
応して接続されている。バイアホール６ａ及び６ｂの形
状は、だ円柱をなしており、該だ円柱のホールにおい
て、開口部をなすだ円の長径がソース電極５ａから５ｄ
の配列に対して垂直になるように形成されている。
波数で使用する電界効果トランジスタ（以下、ＦＥＴと
呼ぶ）１は、くし形構造を有するゲート電極２、同じく
くし形構造を有するドレイン電極３、及びエアブリッジ
４でそれぞれ接続された各ソース電極５ａ〜５ｄを備え
ている。該各ソース電極５ａ〜５ｄにおける両端のソー
ス電極５ａ及び５ｂは、バイアホール６ａ及び６ｂを介
してそれぞれ接地されている接地電極７ａ及び７ｂに対
応して接続されている。バイアホール６ａ及び６ｂの形
状は、だ円柱をなしており、該だ円柱のホールにおい
て、開口部をなすだ円の長径がソース電極５ａから５ｄ
の配列に対して垂直になるように形成されている。
【００２５】また、接地電極７ａ及び７ｂは、バイアホ
ール６ａ及び６ｂのだ円形の開口部を覆うことができる
大きさの長方形をなすと共に、バイアホール６ａ及び６
ｂにおける一方の開口部を覆っている。接地電極７ａに
おける一方の長辺にソース電極５ａが接続されており、
接地電極７ｂにおける一方の長辺にソース電極５ｂが接
続されている。
ール６ａ及び６ｂのだ円形の開口部を覆うことができる
大きさの長方形をなすと共に、バイアホール６ａ及び６
ｂにおける一方の開口部を覆っている。接地電極７ａに
おける一方の長辺にソース電極５ａが接続されており、
接地電極７ｂにおける一方の長辺にソース電極５ｂが接
続されている。
【００２６】このような構成にすることによって、接地
電極に接続されているソース電極からバイアホールにお
ける信号伝達経路までの距離を小さくすることができる
と共に、バイアホールにおける信号伝達経路を大きくす
ることができる。
電極に接続されているソース電極からバイアホールにお
ける信号伝達経路までの距離を小さくすることができる
と共に、バイアホールにおける信号伝達経路を大きくす
ることができる。
【００２７】図２は、図１で示したＦＥＴ１の等価回路
を示した回路図である。図２において、Ｒsはソース抵
抗を、Ｌsはソース電極側の寄生インダクタンス（以
下、ソースインダクタンスと呼ぶ）をそれぞれ示してお
り、該ソース抵抗Ｒs及びソースインダクタンスＬsが寄
生インピーダンスをなしている。
を示した回路図である。図２において、Ｒsはソース抵
抗を、Ｌsはソース電極側の寄生インダクタンス（以
下、ソースインダクタンスと呼ぶ）をそれぞれ示してお
り、該ソース抵抗Ｒs及びソースインダクタンスＬsが寄
生インピーダンスをなしている。
【００２８】図３は、バイアホール６ａ及び６ｂにおけ
るだ円の長径ｒと、バイアホール６ａ又は６ｂのいずれ
か一方の寄生インダクタンスとの関係を示した図であ
る。なお、図３では、だ円の短径は５０μｍの場合を示
しており、すなわち、だ円の長径が５０μｍのときはバ
イアホールの形状が円柱をなすことを示している。図３
から、だ円の長径を大きくするほどバイアホールのイン
ダクタンスが小さくなることが分かる。
るだ円の長径ｒと、バイアホール６ａ又は６ｂのいずれ
か一方の寄生インダクタンスとの関係を示した図であ
る。なお、図３では、だ円の短径は５０μｍの場合を示
しており、すなわち、だ円の長径が５０μｍのときはバ
イアホールの形状が円柱をなすことを示している。図３
から、だ円の長径を大きくするほどバイアホールのイン
ダクタンスが小さくなることが分かる。
【００２９】上記のように、本実施の形態１における半
導体装置は、バイアホール６ａ及び６ｂの形状をだ円柱
にした。このため、バイアホールの寄生インダクタンス
を小さくすることができ、接地電極及びバイアホールを
用いてソース電極を接地することによる寄生インピーダ
ンスを低下させることができ、マイクロ波帯以上の高い
周波数帯におけるＦＥＴの利得の低下等の高周波特性の
劣化を防止することができる。
導体装置は、バイアホール６ａ及び６ｂの形状をだ円柱
にした。このため、バイアホールの寄生インダクタンス
を小さくすることができ、接地電極及びバイアホールを
用いてソース電極を接地することによる寄生インピーダ
ンスを低下させることができ、マイクロ波帯以上の高い
周波数帯におけるＦＥＴの利得の低下等の高周波特性の
劣化を防止することができる。
【００３０】実施の形態２．実施の形態１では、１つの
接地電極に対して１つのバイアホールが形成されていた
が、１つの接地電極に対して複数のバイアホールを設け
てもよく、このようにしたものを本発明の実施の形態２
とする。図４は、本発明の実施の形態２における半導体
装置の例を示した図であり、図４においても図１と同
様、くし形ゲート構造を有したＦＥＴの構造を示してい
る。なお、図４では、図１と同じものは同じ符号で示し
ており、ここではその説明を省略すると共に、図１との
相違点のみ説明する。
接地電極に対して１つのバイアホールが形成されていた
が、１つの接地電極に対して複数のバイアホールを設け
てもよく、このようにしたものを本発明の実施の形態２
とする。図４は、本発明の実施の形態２における半導体
装置の例を示した図であり、図４においても図１と同
様、くし形ゲート構造を有したＦＥＴの構造を示してい
る。なお、図４では、図１と同じものは同じ符号で示し
ており、ここではその説明を省略すると共に、図１との
相違点のみ説明する。
【００３１】図４における図１との相違点は、１つの接
地電極に対して円柱形の２つのバイアホールを設けたこ
とにあり、ソース電極５ａが接続されている接地電極を
接地電極２７ａとし、ソース電極５ｂが接続されている
接地電極を接地電極２７ｂとし、接地電極２７ａは、２
つのバイアホール２２ａ及び２３ａを介して接地され、
接地電極２７ｂは、２つのバイアホール２２ｂ及び２３
ｂを介して接地されていることにある。これらに伴っ
て、図１のＦＥＴ１をＦＥＴ２５とした。
地電極に対して円柱形の２つのバイアホールを設けたこ
とにあり、ソース電極５ａが接続されている接地電極を
接地電極２７ａとし、ソース電極５ｂが接続されている
接地電極を接地電極２７ｂとし、接地電極２７ａは、２
つのバイアホール２２ａ及び２３ａを介して接地され、
接地電極２７ｂは、２つのバイアホール２２ｂ及び２３
ｂを介して接地されていることにある。これらに伴っ
て、図１のＦＥＴ１をＦＥＴ２５とした。
【００３２】図４において、マイクロ波帯以上の高い周
波数で使用するＦＥＴ２５は、ゲート電極２、ドレイン
電極３、及びエアブリッジ４でそれぞれ接続された各ソ
ース電極５ａ〜５ｄを備えている。ソース電極５ａは、
バイアホール２２ａ及び２３ａを介して接地されている
接地電極２７ａに接続され、ソース電極５ｂは、バイア
ホール２２ｂ及び２３ｂを介して接地されている接地電
極２７ｂに接続されている。バイアホール２２ａ、２３
ａ、２２ｂ及び２３ｂの形状は、円柱をなしている。バ
イアホール２２ａ及び２３ａは、ソース電極５ａの中心
からできるだけ近く等距離に形成され、バイアホール２
２ｂ及び２３ｂは、ソース電極５ｂの中心からできるだ
け近く等距離に形成されている。
波数で使用するＦＥＴ２５は、ゲート電極２、ドレイン
電極３、及びエアブリッジ４でそれぞれ接続された各ソ
ース電極５ａ〜５ｄを備えている。ソース電極５ａは、
バイアホール２２ａ及び２３ａを介して接地されている
接地電極２７ａに接続され、ソース電極５ｂは、バイア
ホール２２ｂ及び２３ｂを介して接地されている接地電
極２７ｂに接続されている。バイアホール２２ａ、２３
ａ、２２ｂ及び２３ｂの形状は、円柱をなしている。バ
イアホール２２ａ及び２３ａは、ソース電極５ａの中心
からできるだけ近く等距離に形成され、バイアホール２
２ｂ及び２３ｂは、ソース電極５ｂの中心からできるだ
け近く等距離に形成されている。
【００３３】図５は、１つの接地電極に対する、バイア
ホールの数とバイアホールによる総寄生インダクタンス
との関係を示した図である。図５から、１つの接地電極
に対するバイアホールの数を増やすほど各バイアホール
における総寄生インダクタンスが小さくなることが分か
る。
ホールの数とバイアホールによる総寄生インダクタンス
との関係を示した図である。図５から、１つの接地電極
に対するバイアホールの数を増やすほど各バイアホール
における総寄生インダクタンスが小さくなることが分か
る。
【００３４】また、図６は、ＦＥＴにおけるＳパラメー
タのＳ１１の絶対値及びＳ１１の角度（図６では、＜Ｓ
１１で示している）のそれぞれと１つの接地電極に対す
るバイアホールの数との関係を示した図であり、図７
は、ＦＥＴにおけるＳパラメータのＳ２２の絶対値及び
Ｓ２２の角度（図７では、＜Ｓ２２で示している）のそ
れぞれと１つの接地電極に対するバイアホールの数との
関係を示した図である。図６及び図７より、バイアホー
ルの数を変えることによって、インピーダンス整合を行
う上で、ＦＥＴの固有インピーダンスを変え得ることを
示している。
タのＳ１１の絶対値及びＳ１１の角度（図６では、＜Ｓ
１１で示している）のそれぞれと１つの接地電極に対す
るバイアホールの数との関係を示した図であり、図７
は、ＦＥＴにおけるＳパラメータのＳ２２の絶対値及び
Ｓ２２の角度（図７では、＜Ｓ２２で示している）のそ
れぞれと１つの接地電極に対するバイアホールの数との
関係を示した図である。図６及び図７より、バイアホー
ルの数を変えることによって、インピーダンス整合を行
う上で、ＦＥＴの固有インピーダンスを変え得ることを
示している。
【００３５】図８は、図４で示したＦＥＴ２５における
総ゲート幅Ｗgtと最大利得の関係を示した図である。図
８において、点線で示したグラフは、１つの接地電極に
対して１つのバイアホールを設けた従来の場合を示して
おり、実線で示したグラフは、図４で示したように１つ
の接地電極に２つのバイアホールを設けた場合を示して
いる。図８から、１つの接地電極に対して２つのバイア
ホールを設けた方が高い最大利得を得られることが分か
る。
総ゲート幅Ｗgtと最大利得の関係を示した図である。図
８において、点線で示したグラフは、１つの接地電極に
対して１つのバイアホールを設けた従来の場合を示して
おり、実線で示したグラフは、図４で示したように１つ
の接地電極に２つのバイアホールを設けた場合を示して
いる。図８から、１つの接地電極に対して２つのバイア
ホールを設けた方が高い最大利得を得られることが分か
る。
【００３６】なお、本実施の形態２においては、１つの
接地電極に対して、２つのバイアホールを設けるように
したが、本発明はこれに限定するものではなく、１つの
接地電極に対して複数のバイアホールで接地すればよ
い。図９は、ＦＥＴの安定指数であるＫ値と１つの接地
電極に対するバイアホールの数との関係を示した図であ
る。図９から分かるように、バイアホールの数を増やす
ことによってＦＥＴの動作を安定させることができる。
接地電極に対して、２つのバイアホールを設けるように
したが、本発明はこれに限定するものではなく、１つの
接地電極に対して複数のバイアホールで接地すればよ
い。図９は、ＦＥＴの安定指数であるＫ値と１つの接地
電極に対するバイアホールの数との関係を示した図であ
る。図９から分かるように、バイアホールの数を増やす
ことによってＦＥＴの動作を安定させることができる。
【００３７】上記のように、本実施の形態２における半
導体装置は、１つの接地電極に対して複数のバイアホー
ルを介して接地するようにした。このため、各バイアホ
ールにおける寄生インダクタンスを総合的に小さくする
ことができ、接地電極及びバイアホールを用いてソース
電極を接地することによる寄生インピーダンスを低下さ
せることができ、マイクロ波帯以上の高い周波数帯にお
けるＦＥＴの利得の低下等の高周波特性の劣化を防止す
ることができる。
導体装置は、１つの接地電極に対して複数のバイアホー
ルを介して接地するようにした。このため、各バイアホ
ールにおける寄生インダクタンスを総合的に小さくする
ことができ、接地電極及びバイアホールを用いてソース
電極を接地することによる寄生インピーダンスを低下さ
せることができ、マイクロ波帯以上の高い周波数帯にお
けるＦＥＴの利得の低下等の高周波特性の劣化を防止す
ることができる。
【００３８】また、１つの接地電極に対するバイアホー
ルの数及びホール断面の大きさを変えることによって、
固有インピーダンス及び特性を変えることができる。特
に、低雑音増幅器では、１つの接地電極に対するバイア
ホールの数を減らしたりバイアホールのホール断面を小
さくすることによって、雑音特性と利得の改善を行うこ
とができる。更に、高出力増幅器では、１つの接地電極
に対するバイアホールの数を増やしたりバイアホールの
ホール断面を大きくすることによって、入出力特性と利
得の改善を行うことができる。
ルの数及びホール断面の大きさを変えることによって、
固有インピーダンス及び特性を変えることができる。特
に、低雑音増幅器では、１つの接地電極に対するバイア
ホールの数を減らしたりバイアホールのホール断面を小
さくすることによって、雑音特性と利得の改善を行うこ
とができる。更に、高出力増幅器では、１つの接地電極
に対するバイアホールの数を増やしたりバイアホールの
ホール断面を大きくすることによって、入出力特性と利
得の改善を行うことができる。
【００３９】実施の形態３．実施の形態２においては、
１つの接地電極に対する各バイアホールは、ソース電極
の中心からできるだけ近く等距離に形成するようにした
が、１つの接地電極に対して複数のバイアホールを設け
る場合、ドレイン電極及び／又はゲート電極に接するこ
となくできるだけ近くに配置される少なくとも１つのバ
イアホールを設けるようにしてもよく、このようにした
ものを、本発明の実施の形態３とする。
１つの接地電極に対する各バイアホールは、ソース電極
の中心からできるだけ近く等距離に形成するようにした
が、１つの接地電極に対して複数のバイアホールを設け
る場合、ドレイン電極及び／又はゲート電極に接するこ
となくできるだけ近くに配置される少なくとも１つのバ
イアホールを設けるようにしてもよく、このようにした
ものを、本発明の実施の形態３とする。
【００４０】図１０は、本発明の実施の形態３における
半導体装置の例を示した図であり、図１０においても図
１と同様、くし形ゲート構造を有したＦＥＴの構造を示
している。なお、図１０では、図１及び図４と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図４との相違点のみ説明する。また、図１０で
は、１つの接地電極に対して３つのバイアホールを設け
た場合を例にして示している。
半導体装置の例を示した図であり、図１０においても図
１と同様、くし形ゲート構造を有したＦＥＴの構造を示
している。なお、図１０では、図１及び図４と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図４との相違点のみ説明する。また、図１０で
は、１つの接地電極に対して３つのバイアホールを設け
た場合を例にして示している。
【００４１】図１０における図４との相違点は、１つの
接地電極に対して設けられた複数のバイアホールの内、
ゲート電極２及び／又はドレイン電極３に接することな
くできるだけ近くに配置される少なくとも１つのバイア
ホールを設けたことにある。このことから、ソース電極
５ａが接続されている接地電極を接地電極３７ａとし、
ソース電極５ｂが接続されている接地電極を接地電極３
７ｂとする。接地電極３７ａは、３つのバイアホール３
２ａ、３３ａ及び３４ａを介して接地され、接地電極３
７ｂは、３つのバイアホール３２ｂ、３３ｂ及び３４ｂ
を介して接地されている。これらに伴って、図４のＦＥ
Ｔ２５をＦＥＴ３５とした。
接地電極に対して設けられた複数のバイアホールの内、
ゲート電極２及び／又はドレイン電極３に接することな
くできるだけ近くに配置される少なくとも１つのバイア
ホールを設けたことにある。このことから、ソース電極
５ａが接続されている接地電極を接地電極３７ａとし、
ソース電極５ｂが接続されている接地電極を接地電極３
７ｂとする。接地電極３７ａは、３つのバイアホール３
２ａ、３３ａ及び３４ａを介して接地され、接地電極３
７ｂは、３つのバイアホール３２ｂ、３３ｂ及び３４ｂ
を介して接地されている。これらに伴って、図４のＦＥ
Ｔ２５をＦＥＴ３５とした。
【００４２】図１０において、マイクロ波帯以上の高い
周波数で使用するＦＥＴ３５は、ゲート電極２、ドレイ
ン電極３、及びエアブリッジ４でそれぞれ接続された各
ソース電極５ａ〜５ｄを備えている。ソース電極５ａ
は、バイアホール３２ａ、３３ａ及び３４ａを介して接
地されている接地電極３７ａに接続され、ソース電極５
ｂは、バイアホール３２ｂ、３３ｂ及び３４ｂを介して
接地されている接地電極３７ｂに接続されている。
周波数で使用するＦＥＴ３５は、ゲート電極２、ドレイ
ン電極３、及びエアブリッジ４でそれぞれ接続された各
ソース電極５ａ〜５ｄを備えている。ソース電極５ａ
は、バイアホール３２ａ、３３ａ及び３４ａを介して接
地されている接地電極３７ａに接続され、ソース電極５
ｂは、バイアホール３２ｂ、３３ｂ及び３４ｂを介して
接地されている接地電極３７ｂに接続されている。
【００４３】バイアホール３２ａ〜３４ａ及び３２ｂ〜
３４ｂの各形状は、円柱をなしている。バイアホール３
２ａ及び３２ｂはゲート電極２側に、バイアホール３３
ａ及び３３ｂはソース電極５ａ，５ｂ側に、バイアホー
ル３４ａ及び３４ｂはドレイン電極３側に、それぞれ各
電極に接することなくできるだけ近くに位置するように
設けられている。このようにして、各バイアホール３２
ａ〜３４ａ及び３２ｂ〜３４ｂは、ゲート電極２、ドレ
イン電極３及びソース電極５ａ〜５ｄからなるＦＥＴを
囲むように配置される。
３４ｂの各形状は、円柱をなしている。バイアホール３
２ａ及び３２ｂはゲート電極２側に、バイアホール３３
ａ及び３３ｂはソース電極５ａ，５ｂ側に、バイアホー
ル３４ａ及び３４ｂはドレイン電極３側に、それぞれ各
電極に接することなくできるだけ近くに位置するように
設けられている。このようにして、各バイアホール３２
ａ〜３４ａ及び３２ｂ〜３４ｂは、ゲート電極２、ドレ
イン電極３及びソース電極５ａ〜５ｄからなるＦＥＴを
囲むように配置される。
【００４４】更に、ソース電極５ａと５ｃ、ソース電極
５ｃと５ｄ、ソース電極５ｄと５ｂがエアブリッジ４で
それぞれ接続され、ソース電極５ｃと、接地電極３７ａ
におけるバイアホール３２ａ及び３４ａの各近傍部分と
をそれぞれエアブリッジ４で接続されている。同様に、
ソース電極５ｄと、接地電極３７ｂにおけるバイアホー
ル３２ｂ及び３４ｂの各近傍部分とをそれぞれエアブリ
ッジ４で接続されている。
５ｃと５ｄ、ソース電極５ｄと５ｂがエアブリッジ４で
それぞれ接続され、ソース電極５ｃと、接地電極３７ａ
におけるバイアホール３２ａ及び３４ａの各近傍部分と
をそれぞれエアブリッジ４で接続されている。同様に、
ソース電極５ｄと、接地電極３７ｂにおけるバイアホー
ル３２ｂ及び３４ｂの各近傍部分とをそれぞれエアブリ
ッジ４で接続されている。
【００４５】本実施の形態３における半導体装置は、こ
のようにすることによって、ソースインダクタンスＬs
に含まれるエアブリッジ４のインダクタンス成分をバイ
アホールによって低減することができる。特に、ゲート
電極２及びドレイン電極３におけるフィンガ数が多く、
総ゲート幅の大きいＦＥＴに対してエアブリッジ４のイ
ンダクタンス成分を効果的に低減することができる。こ
のため、接地電極及びバイアホールを用いてソース電極
を接地することによる寄生インピーダンスを低下させる
ことができ、マイクロ波帯以上の高い周波数帯における
ＦＥＴの利得の低下等の高周波特性の劣化を防止するこ
とができる。
のようにすることによって、ソースインダクタンスＬs
に含まれるエアブリッジ４のインダクタンス成分をバイ
アホールによって低減することができる。特に、ゲート
電極２及びドレイン電極３におけるフィンガ数が多く、
総ゲート幅の大きいＦＥＴに対してエアブリッジ４のイ
ンダクタンス成分を効果的に低減することができる。こ
のため、接地電極及びバイアホールを用いてソース電極
を接地することによる寄生インピーダンスを低下させる
ことができ、マイクロ波帯以上の高い周波数帯における
ＦＥＴの利得の低下等の高周波特性の劣化を防止するこ
とができる。
【００４６】実施の形態４．実施の形態１から実施の形
態３では、各バイアホールの深さはＦＥＴが形成されて
いる基板の厚みと同じであり、ホール形状は一定であっ
たが、バイアホールのホール形状を途中から大きくする
ようにしてもよく、このようにしたものを本発明の実施
の形態４とする。
態３では、各バイアホールの深さはＦＥＴが形成されて
いる基板の厚みと同じであり、ホール形状は一定であっ
たが、バイアホールのホール形状を途中から大きくする
ようにしてもよく、このようにしたものを本発明の実施
の形態４とする。
【００４７】図１１は、本発明の実施の形態４における
半導体装置の例を示した図であり、図１１においても図
１と同様、くし形ゲート構造を有したＦＥＴの構造を示
している。なお、図１１では、図１と同じものは同じ符
号で示しており、ここではその説明を省略する。また、
図１２は、図１１におけるＡ−Ａ’部分の断面を示した
図である。
半導体装置の例を示した図であり、図１１においても図
１と同様、くし形ゲート構造を有したＦＥＴの構造を示
している。なお、図１１では、図１と同じものは同じ符
号で示しており、ここではその説明を省略する。また、
図１２は、図１１におけるＡ−Ａ’部分の断面を示した
図である。
【００４８】図１１及び図１２において、マイクロ波帯
以上の高い周波数で使用するＦＥＴ４５は、ゲート電極
２、ドレイン電極３、及びエアブリッジ４でそれぞれ接
続された各ソース電極５ａ〜５ｄを備えている。ソース
電極５ａは、バイアホール４２ａ及び４３ａを介して接
地されている接地電極４７ａに接続され、ソース電極５
ｂは、バイアホール４２ｂ及び４３ｂを介して接地され
ている接地電極４７ｂに接続されている。バイアホール
４２ａ、４３ａ、４２ｂ及び４３ｂの形状は、円柱をな
している。
以上の高い周波数で使用するＦＥＴ４５は、ゲート電極
２、ドレイン電極３、及びエアブリッジ４でそれぞれ接
続された各ソース電極５ａ〜５ｄを備えている。ソース
電極５ａは、バイアホール４２ａ及び４３ａを介して接
地されている接地電極４７ａに接続され、ソース電極５
ｂは、バイアホール４２ｂ及び４３ｂを介して接地され
ている接地電極４７ｂに接続されている。バイアホール
４２ａ、４３ａ、４２ｂ及び４３ｂの形状は、円柱をな
している。
【００４９】バイアホール４２ａ及び４３ａが形成され
る位置における、基板４８のＦＥＴが形成された面の裏
面は、凹部４９ａが形成されて凹面をなしており、同様
に、バイアホール４２ｂ及び４３ｂが形成される位置に
おける、基板４８のＦＥＴが形成された面の裏面は、凹
部４９ｂが形成されて凹面をなしている。各凹部４９ａ
及び４９ｂの凹面上には、電極５０が形成されており、
該電極５０は、バイアホールを介して対応する接地電極
に接続されている。
る位置における、基板４８のＦＥＴが形成された面の裏
面は、凹部４９ａが形成されて凹面をなしており、同様
に、バイアホール４２ｂ及び４３ｂが形成される位置に
おける、基板４８のＦＥＴが形成された面の裏面は、凹
部４９ｂが形成されて凹面をなしている。各凹部４９ａ
及び４９ｂの凹面上には、電極５０が形成されており、
該電極５０は、バイアホールを介して対応する接地電極
に接続されている。
【００５０】図１３は、図１２で示したバイアホール４
２ａ，４３ａ及び凹部４９ａにおける各寄生インダクタ
ンスの等価回路を示した回路図である。図１３におい
て、バイアホール４２ａの寄生インダクタンスＬ42とバ
イアホール４３ａの寄生インダクタンスＬ43は並列に接
続されており、該並列回路と接地との間に凹部４９ａの
寄生インダクタンスＬ49が接続されている。図１３で示
した回路は、図２のソースインダクタンスＬsを構成し
ており、図２のソース抵抗Ｒsに接続される。
２ａ，４３ａ及び凹部４９ａにおける各寄生インダクタ
ンスの等価回路を示した回路図である。図１３におい
て、バイアホール４２ａの寄生インダクタンスＬ42とバ
イアホール４３ａの寄生インダクタンスＬ43は並列に接
続されており、該並列回路と接地との間に凹部４９ａの
寄生インダクタンスＬ49が接続されている。図１３で示
した回路は、図２のソースインダクタンスＬsを構成し
ており、図２のソース抵抗Ｒsに接続される。
【００５１】寄生インダクタンスＬ42及びＬ43は、対応
するバイアホールのホールの深さが深くなるほど大きく
なり、寄生インダクタンスＬ49は、凹部４９ａの開口部
の大きさが大きいほど小さくなる。このことから、凹部
４９ａ及び４９ｂの各深さを深くすると共に各開口部の
大きさを大きくすることによって、ＦＥＴ４５における
ソースインダクタンスＬsが小さくなる。
するバイアホールのホールの深さが深くなるほど大きく
なり、寄生インダクタンスＬ49は、凹部４９ａの開口部
の大きさが大きいほど小さくなる。このことから、凹部
４９ａ及び４９ｂの各深さを深くすると共に各開口部の
大きさを大きくすることによって、ＦＥＴ４５における
ソースインダクタンスＬsが小さくなる。
【００５２】なお、本実施の形態４においては、１つの
接地電極に対して２つのバイアホールが形成される場合
を例にして示したが、本発明はこれに限定するものでは
なく、１つの接地電極に対して少なくとも１つのバイア
ホールが形成される場合に有効である。
接地電極に対して２つのバイアホールが形成される場合
を例にして示したが、本発明はこれに限定するものでは
なく、１つの接地電極に対して少なくとも１つのバイア
ホールが形成される場合に有効である。
【００５３】このように、本実施の形態４における半導
体装置は、バイアホール４２ａ及び４３ａのホールの深
さを凹部４９ａによって調整し、バイアホール４２ｂ及
び４３ｂのホールの深さを凹部４９ｂによって調整する
と共に、各凹部４９ａ及び４９ｂの開口部の大きさを調
整して、ソースインダクタンスＬsが小さくなるように
した。このことから、各バイアホール及び各凹部におけ
る総合的な寄生インダクタンスを小さくすることがで
き、ＦＥＴのソースインダクタンスを小さくすることが
できる。このため、接地電極及びバイアホールを用いて
ソース電極を接地することによる寄生インピーダンスを
低下させることができ、マイクロ波帯以上の高い周波数
帯におけるＦＥＴの利得の低下等の高周波特性の劣化を
防止することができる。
体装置は、バイアホール４２ａ及び４３ａのホールの深
さを凹部４９ａによって調整し、バイアホール４２ｂ及
び４３ｂのホールの深さを凹部４９ｂによって調整する
と共に、各凹部４９ａ及び４９ｂの開口部の大きさを調
整して、ソースインダクタンスＬsが小さくなるように
した。このことから、各バイアホール及び各凹部におけ
る総合的な寄生インダクタンスを小さくすることがで
き、ＦＥＴのソースインダクタンスを小さくすることが
できる。このため、接地電極及びバイアホールを用いて
ソース電極を接地することによる寄生インピーダンスを
低下させることができ、マイクロ波帯以上の高い周波数
帯におけるＦＥＴの利得の低下等の高周波特性の劣化を
防止することができる。
【００５４】実施の形態５．上記実施の形態１から実施
の形態４では、ＦＥＴの構造だけについて説明したが、
ＦＥＴに、製造時に行われるオンウエハ検査で使用され
る各パッド、各電極及び各バイアホールをそれぞれ設け
てもよく、このようにしたものを本発明の実施の形態５
とする。なお、本実施の形態５では、図１で示した実施
の形態１におけるＦＥＴ１の場合を例にして説明する。
の形態４では、ＦＥＴの構造だけについて説明したが、
ＦＥＴに、製造時に行われるオンウエハ検査で使用され
る各パッド、各電極及び各バイアホールをそれぞれ設け
てもよく、このようにしたものを本発明の実施の形態５
とする。なお、本実施の形態５では、図１で示した実施
の形態１におけるＦＥＴ１の場合を例にして説明する。
【００５５】図１４は、本発明の実施の形態５における
半導体装置の例を示した図であり、くし形ゲート構造を
有したＦＥＴ及びその周辺の構造を示している。なお、
図１４では、図１と同じものは同じ符号で示しており、
ここではその説明を省略する。図１４において、ＦＥＴ
１が形成された半導体チップ上には、ウエハ状態でＦＥ
Ｔの特性検査を行うオンウエハ検査時に使用する検査用
電極６０ａ及び６０ｂが形成されており、該検査用電極
６０ａは、オンウエハ検査時に、検査装置と接続するた
めに使用する検査用パッド６１ａに接続されており、同
様に、検査用電極６０ｂは、オンウエハ検査時に、検査
装置と接続するために使用する検査用パッド６１ｂに接
続されている。
半導体装置の例を示した図であり、くし形ゲート構造を
有したＦＥＴ及びその周辺の構造を示している。なお、
図１４では、図１と同じものは同じ符号で示しており、
ここではその説明を省略する。図１４において、ＦＥＴ
１が形成された半導体チップ上には、ウエハ状態でＦＥ
Ｔの特性検査を行うオンウエハ検査時に使用する検査用
電極６０ａ及び６０ｂが形成されており、該検査用電極
６０ａは、オンウエハ検査時に、検査装置と接続するた
めに使用する検査用パッド６１ａに接続されており、同
様に、検査用電極６０ｂは、オンウエハ検査時に、検査
装置と接続するために使用する検査用パッド６１ｂに接
続されている。
【００５６】検査用電極６０ａは検査用バイアホール６
２ａを介して、検査用電極６０ｂは検査用バイアホール
６２ｂを介してそれぞれ接地されており、このことか
ら、検査用パッド６１ａ及び６１ｂはそれぞれ接地され
ている。また、検査用パッド６１ａ及び６１ｂの間に
は、オンウエハ検査時に検査装置を接続するために使用
され、ＦＥＴ１を使用する際には外部回路を接続する接
続用パッド６３が形成されている。接続用パッド６３
は、信号線６４を介してＦＥＴ１のゲート電極２に接続
されている。
２ａを介して、検査用電極６０ｂは検査用バイアホール
６２ｂを介してそれぞれ接地されており、このことか
ら、検査用パッド６１ａ及び６１ｂはそれぞれ接地され
ている。また、検査用パッド６１ａ及び６１ｂの間に
は、オンウエハ検査時に検査装置を接続するために使用
され、ＦＥＴ１を使用する際には外部回路を接続する接
続用パッド６３が形成されている。接続用パッド６３
は、信号線６４を介してＦＥＴ１のゲート電極２に接続
されている。
【００５７】更に、ＦＥＴ１が形成された半導体チップ
上には、オンウエハ検査時に使用する検査用電極７０ａ
及び７０ｂが形成されており、該検査用電極７０ａは、
オンウエハ検査時に、検査装置と接続するために使用す
る検査用パッド７１ａに接続されており、同様に、検査
用電極７０ｂは、オンウエハ検査時に、検査装置と接続
するために使用する検査用パッド７１ｂに接続されてい
る。
上には、オンウエハ検査時に使用する検査用電極７０ａ
及び７０ｂが形成されており、該検査用電極７０ａは、
オンウエハ検査時に、検査装置と接続するために使用す
る検査用パッド７１ａに接続されており、同様に、検査
用電極７０ｂは、オンウエハ検査時に、検査装置と接続
するために使用する検査用パッド７１ｂに接続されてい
る。
【００５８】検査用電極７０ａは検査用バイアホール７
２ａを介して、検査用電極７０ｂは検査用バイアホール
７２ｂを介してそれぞれ接地されており、このことか
ら、検査用パッド７１ａ及び７１ｂはそれぞれ接地され
ている。また、検査用パッド７１ａ及び７１ｂの間に
は、オンウエハ検査時に検査装置を接続するために使用
され、ＦＥＴ１を使用する際には外部回路を接続する接
続用パッド７３が形成されている。接続用パッド７３
は、信号線７４を介してＦＥＴ１のドレイン電極３に接
続されている。
２ａを介して、検査用電極７０ｂは検査用バイアホール
７２ｂを介してそれぞれ接地されており、このことか
ら、検査用パッド７１ａ及び７１ｂはそれぞれ接地され
ている。また、検査用パッド７１ａ及び７１ｂの間に
は、オンウエハ検査時に検査装置を接続するために使用
され、ＦＥＴ１を使用する際には外部回路を接続する接
続用パッド７３が形成されている。接続用パッド７３
は、信号線７４を介してＦＥＴ１のドレイン電極３に接
続されている。
【００５９】ここで、検査用バイアホール６２ａ，６２
ｂ，７２ａ，７２ｂの各形状は円柱をなしており、該各
穴径がバイアホール６ａ及び６ｂの長径以上になるよう
に検査用バイアホール６２ａ，６２ｂ，７２ａ，７２ｂ
を形成する。少なくとも、検査用バイアホール６２ａ，
６２ｂ，７２ａ，７２ｂは、各ホールの開口部面積がＦ
ＥＴ１の各バイアホール６ａ，６ｂにおける各開口部面
積よりも大きくなるようにそれぞれ形成される。各検査
用電極６０ａ，６０ｂ，７０ａ，７０ｂは、対応する検
査用バイアホール６２ａ，６２ｂ，７２ａ，７２ｂに対
して、開口部を覆うことができる大きさの形状、例えば
図１４では正方形をなすと共に、各一方の開口部を覆う
ように形成されている。
ｂ，７２ａ，７２ｂの各形状は円柱をなしており、該各
穴径がバイアホール６ａ及び６ｂの長径以上になるよう
に検査用バイアホール６２ａ，６２ｂ，７２ａ，７２ｂ
を形成する。少なくとも、検査用バイアホール６２ａ，
６２ｂ，７２ａ，７２ｂは、各ホールの開口部面積がＦ
ＥＴ１の各バイアホール６ａ，６ｂにおける各開口部面
積よりも大きくなるようにそれぞれ形成される。各検査
用電極６０ａ，６０ｂ，７０ａ，７０ｂは、対応する検
査用バイアホール６２ａ，６２ｂ，７２ａ，７２ｂに対
して、開口部を覆うことができる大きさの形状、例えば
図１４では正方形をなすと共に、各一方の開口部を覆う
ように形成されている。
【００６０】このような構成において、オンウエハ検査
時には、検査用パッド６１ａ，６１ｂ及び接続用パッド
６３に、検査装置（図示せず）に接続された例えば導波
管型プローブヘッド（以下、ＲＦプローブと呼ぶ）の各
端子（図示せず）が対応して接続され、高周波信号が接
続用パッド６３に入力される。同時に、オンウエハ検査
時には、検査用パッド７１ａ，７１ｂ及び接続用パッド
７３に、他のＲＦプローブの各端子（図示せず）が対応
して接続され、ＦＥＴ１で増幅された高周波信号が接続
用パッド７３からＲＦプローブを介して検査装置に出力
される。
時には、検査用パッド６１ａ，６１ｂ及び接続用パッド
６３に、検査装置（図示せず）に接続された例えば導波
管型プローブヘッド（以下、ＲＦプローブと呼ぶ）の各
端子（図示せず）が対応して接続され、高周波信号が接
続用パッド６３に入力される。同時に、オンウエハ検査
時には、検査用パッド７１ａ，７１ｂ及び接続用パッド
７３に、他のＲＦプローブの各端子（図示せず）が対応
して接続され、ＦＥＴ１で増幅された高周波信号が接続
用パッド７３からＲＦプローブを介して検査装置に出力
される。
【００６１】一方、図１４では、検査用バイアホール６
２ａ，６２ｂ，７２ａ，７２ｂの形状が円柱の場合を例
にして説明したが、検査用バイアホール６２ａ，６２
ｂ，７２ａ，７２ｂにおけるホール形状が、対応する検
査用パッド６１ａ，６１ｂ，７１ａ，７１ｂの隣接する
２辺に接するように配置された大略Ｌ字型をなす６角形
になるようにしてもよい。
２ａ，６２ｂ，７２ａ，７２ｂの形状が円柱の場合を例
にして説明したが、検査用バイアホール６２ａ，６２
ｂ，７２ａ，７２ｂにおけるホール形状が、対応する検
査用パッド６１ａ，６１ｂ，７１ａ，７１ｂの隣接する
２辺に接するように配置された大略Ｌ字型をなす６角形
になるようにしてもよい。
【００６２】図１５は、本発明の実施の形態５における
半導体装置の他の例を示した図であり、くし形ゲート構
造を有した電界効果トランジスタ及びその周辺の構造を
示している。なお、図１５では、図１４と同じものは同
じ符号で示しており、ここではその説明を省略すると共
に図１４との相違点のみ説明する。図１５における図１
４との相違点は、図１４の各検査用電極６０ａ，６０
ｂ，７０ａ，７０ｂ及び各検査用バイアホール６２ａ，
６２ｂ，７２ａ，７２ｂの形状を変えたことにあり、図
１４の検査用電極６０ａ，６０ｂ，７０ａ，７０ｂを検
査用電極８０ａ，８０ｂ，８５ａ，８５ｂにすると共に
図１４の検査用バイアホール６２ａ，６２ｂ，７２ａ，
７２ｂを検査用バイアホール８１ａ，８１ｂ，８６ａ，
８６ｂにしたことにある。
半導体装置の他の例を示した図であり、くし形ゲート構
造を有した電界効果トランジスタ及びその周辺の構造を
示している。なお、図１５では、図１４と同じものは同
じ符号で示しており、ここではその説明を省略すると共
に図１４との相違点のみ説明する。図１５における図１
４との相違点は、図１４の各検査用電極６０ａ，６０
ｂ，７０ａ，７０ｂ及び各検査用バイアホール６２ａ，
６２ｂ，７２ａ，７２ｂの形状を変えたことにあり、図
１４の検査用電極６０ａ，６０ｂ，７０ａ，７０ｂを検
査用電極８０ａ，８０ｂ，８５ａ，８５ｂにすると共に
図１４の検査用バイアホール６２ａ，６２ｂ，７２ａ，
７２ｂを検査用バイアホール８１ａ，８１ｂ，８６ａ，
８６ｂにしたことにある。
【００６３】図１５において、検査用バイアホール８１
ａ，８１ｂ，８６ａ，８６ｂにおける各開口部の形状
は、対応する検査用パッド６１ａ，６１ｂ，７１ａ，７
１ｂの隣接する２辺に接するように配置された大略Ｌ字
型の６角形をなしている。各検査用バイアホール８１
ａ，８１ｂ，８６ａ，８６ｂは、各ホールの開口部面積
がＦＥＴ１の各バイアホール６ａ，６ｂにおける各開口
部面積よりも大きくなるようにそれぞれ形成される。
ａ，８１ｂ，８６ａ，８６ｂにおける各開口部の形状
は、対応する検査用パッド６１ａ，６１ｂ，７１ａ，７
１ｂの隣接する２辺に接するように配置された大略Ｌ字
型の６角形をなしている。各検査用バイアホール８１
ａ，８１ｂ，８６ａ，８６ｂは、各ホールの開口部面積
がＦＥＴ１の各バイアホール６ａ，６ｂにおける各開口
部面積よりも大きくなるようにそれぞれ形成される。
【００６４】また、各検査用電極８０ａ，８０ｂ，８５
ａ，８５ｂは、対応する検査用バイアホール８１ａ，８
１ｂ，８５ａ，８５ｂの開口部を覆うことができる大き
さの形状、例えば図１５では各検査用バイアホール８１
ａ，８１ｂ，８６ａ，８６ｂの各開口部よりも大きい相
似形をなす大略Ｌ字型の６角形をなしている。各検査用
電極８０ａ，８０ｂ，８５ａ，８５ｂは、対応する検査
用バイアホール８１ａ，８１ｂ，８６ａ，８６ｂにおけ
る各一方の開口部を覆うと共に、対応する検査用パッド
６１ａ，６１ｂ，７１ａ，７１ｂの隣接する２辺に接続
されている。
ａ，８５ｂは、対応する検査用バイアホール８１ａ，８
１ｂ，８５ａ，８５ｂの開口部を覆うことができる大き
さの形状、例えば図１５では各検査用バイアホール８１
ａ，８１ｂ，８６ａ，８６ｂの各開口部よりも大きい相
似形をなす大略Ｌ字型の６角形をなしている。各検査用
電極８０ａ，８０ｂ，８５ａ，８５ｂは、対応する検査
用バイアホール８１ａ，８１ｂ，８６ａ，８６ｂにおけ
る各一方の開口部を覆うと共に、対応する検査用パッド
６１ａ，６１ｂ，７１ａ，７１ｂの隣接する２辺に接続
されている。
【００６５】なお、本実施の形態５では、上記実施の形
態１のＦＥＴ１の場合を例にして示したが、実施の形態
２から実施の形態４においても同様であるのでその説明
を省略する。但し、実施の形態２から実施の形態４の各
ＦＥＴのように、１つの接地電極に対して複数のバイア
ホールが形成されている場合、図１４の各検査用バイア
ホール６２ａ，６２ｂ，７２ａ，７２ｂ及び図１５の各
検査用バイアホール８１ａ，８１ｂ，８６ａ，８６ｂの
開口部面積が、それぞれ、１つの接地電極に形成された
各バイアホールのそれぞれの開口部面積を加算した総面
積よりも大きくなるように、図１４の各検査用バイアホ
ール６２ａ，６２ｂ，７２ａ，７２ｂ及び図１５の各検
査用バイアホール８１ａ，８１ｂ，８６ａ，８６ｂをそ
れぞれ形成する。
態１のＦＥＴ１の場合を例にして示したが、実施の形態
２から実施の形態４においても同様であるのでその説明
を省略する。但し、実施の形態２から実施の形態４の各
ＦＥＴのように、１つの接地電極に対して複数のバイア
ホールが形成されている場合、図１４の各検査用バイア
ホール６２ａ，６２ｂ，７２ａ，７２ｂ及び図１５の各
検査用バイアホール８１ａ，８１ｂ，８６ａ，８６ｂの
開口部面積が、それぞれ、１つの接地電極に形成された
各バイアホールのそれぞれの開口部面積を加算した総面
積よりも大きくなるように、図１４の各検査用バイアホ
ール６２ａ，６２ｂ，７２ａ，７２ｂ及び図１５の各検
査用バイアホール８１ａ，８１ｂ，８６ａ，８６ｂをそ
れぞれ形成する。
【００６６】このように、本実施の形態５における半導
体装置は、オンウエハ検査の測定時に必要なＲＦプロー
ブにおける所定の端子を接地するために使用する各検査
用バイアホールの開口部面積が、ＦＥＴ１の１つの接地
電極に形成されたバイアホールの開口部面積よりも大き
くなるように各検査用バイアホールを形成した。このこ
とから、オンウエハ検査時において、ＲＦプローブの所
定の端子を接地する際に使用される検査用バイアホール
による不要な寄生インダクタンスを低減することがで
き、高周波数帯における測定精度の低下を防止すること
ができる。
体装置は、オンウエハ検査の測定時に必要なＲＦプロー
ブにおける所定の端子を接地するために使用する各検査
用バイアホールの開口部面積が、ＦＥＴ１の１つの接地
電極に形成されたバイアホールの開口部面積よりも大き
くなるように各検査用バイアホールを形成した。このこ
とから、オンウエハ検査時において、ＲＦプローブの所
定の端子を接地する際に使用される検査用バイアホール
による不要な寄生インダクタンスを低減することがで
き、高周波数帯における測定精度の低下を防止すること
ができる。
【００６７】実施の形態６．実施の形態５では、１つの
検査用電極に対して１つの検査用バイアホールが形成さ
れていたが、１つの検査用電極に対して複数の検査用バ
イアホールを設けてもよく、このようにしたものを本発
明の実施の形態６とする。図１６は、本発明の実施の形
態６における半導体装置の例を示した図であり、くし形
ゲート構造を有したＦＥＴ及びその周辺の構造を示して
いる。なお、図１６では、図１４と同じものは同じ符号
で示しており、ここではその説明を省略すると共に図１
４との相違点のみ説明する。
検査用電極に対して１つの検査用バイアホールが形成さ
れていたが、１つの検査用電極に対して複数の検査用バ
イアホールを設けてもよく、このようにしたものを本発
明の実施の形態６とする。図１６は、本発明の実施の形
態６における半導体装置の例を示した図であり、くし形
ゲート構造を有したＦＥＴ及びその周辺の構造を示して
いる。なお、図１６では、図１４と同じものは同じ符号
で示しており、ここではその説明を省略すると共に図１
４との相違点のみ説明する。
【００６８】図１６における図１４との相違点は、図１
４の各検査用電極６０ａ，６０ｂ，７０ａ，７０ｂの形
状を変えると共に、１つの検査用電極に対して複数の検
査用バイアホールをそれぞれ形成したことにある。図１
６において、ＦＥＴ１が形成された半導体チップ上に
は、オンウエハ検査時に使用する検査用電極９０ａ及び
９０ｂが形成されており、該検査用電極９０ａは検査用
パッド６１ａに、検査用電極９０ｂは検査用パッド６１
ｂにそれぞれ接続されている。検査用電極９０ａは２つ
の検査用バイアホール９１ａ及び９２ａを介して、検査
用電極９０ｂは２つの検査用バイアホール９１ｂ及び９
２ｂを介してそれぞれ接地されており、このことから、
検査用パッド６１ａ及び６１ｂはそれぞれ接地されてい
る。
４の各検査用電極６０ａ，６０ｂ，７０ａ，７０ｂの形
状を変えると共に、１つの検査用電極に対して複数の検
査用バイアホールをそれぞれ形成したことにある。図１
６において、ＦＥＴ１が形成された半導体チップ上に
は、オンウエハ検査時に使用する検査用電極９０ａ及び
９０ｂが形成されており、該検査用電極９０ａは検査用
パッド６１ａに、検査用電極９０ｂは検査用パッド６１
ｂにそれぞれ接続されている。検査用電極９０ａは２つ
の検査用バイアホール９１ａ及び９２ａを介して、検査
用電極９０ｂは２つの検査用バイアホール９１ｂ及び９
２ｂを介してそれぞれ接地されており、このことから、
検査用パッド６１ａ及び６１ｂはそれぞれ接地されてい
る。
【００６９】更に、ＦＥＴ１が形成された半導体チップ
上には、オンウエハ検査時に使用する検査用電極９５ａ
及び９５ｂが形成されており、該検査用電極９５ａは検
査用パッド７１ａに、検査用電極９５ｂは検査用パッド
７１ｂにそれぞれ接続されている。検査用電極９５ａは
２つの検査用バイアホール９６ａ及び９７ａを介して、
検査用電極９５ｂは２つの検査用バイアホール９６ｂ及
び９７ｂを介してそれぞれ接地されており、このことか
ら、検査用パッド７１ａ及び７１ｂはそれぞれ接地され
ている。
上には、オンウエハ検査時に使用する検査用電極９５ａ
及び９５ｂが形成されており、該検査用電極９５ａは検
査用パッド７１ａに、検査用電極９５ｂは検査用パッド
７１ｂにそれぞれ接続されている。検査用電極９５ａは
２つの検査用バイアホール９６ａ及び９７ａを介して、
検査用電極９５ｂは２つの検査用バイアホール９６ｂ及
び９７ｂを介してそれぞれ接地されており、このことか
ら、検査用パッド７１ａ及び７１ｂはそれぞれ接地され
ている。
【００７０】ここで、検査用バイアホール９１ａ，９１
ｂ，９２ａ，９２ｂ，９６ａ，９６ｂ，９７ａ，９７ｂ
の各形状は円柱をなしている。検査用バイアホール９１
ａ及び９１ｂの各開口部面積を加算した値、検査用バイ
アホール９２ａ及び９２ｂの各開口部面積を加算した
値、検査用バイアホール９６ａ及び９６ｂの各開口部面
積を加算した値、検査用バイアホール９７ａ及び９７ｂ
の各開口部面積を加算した値は、それぞれバイアホール
６ａ及び６ｂの各開口部面積よりも大きくなるようにそ
れぞれの検査用バイアホールを形成する。
ｂ，９２ａ，９２ｂ，９６ａ，９６ｂ，９７ａ，９７ｂ
の各形状は円柱をなしている。検査用バイアホール９１
ａ及び９１ｂの各開口部面積を加算した値、検査用バイ
アホール９２ａ及び９２ｂの各開口部面積を加算した
値、検査用バイアホール９６ａ及び９６ｂの各開口部面
積を加算した値、検査用バイアホール９７ａ及び９７ｂ
の各開口部面積を加算した値は、それぞれバイアホール
６ａ及び６ｂの各開口部面積よりも大きくなるようにそ
れぞれの検査用バイアホールを形成する。
【００７１】また、例えば検査用電極９０ａに形成され
た検査用バイアホール９１ａ及び９２ａにおいて、検査
用パッド６１ａの一辺と相対する位置に検査用バイアホ
ール９１ａが配置されると共に、検査用パッド６１ａの
該一辺に隣接する一辺と相対する位置に検査用バイアホ
ール９２ａが配置されている。また、検査用バイアホー
ル９１ａ及び９２ａは、ホールの直径及び位置が互いに
干渉しないように形成されている。このことから、検査
用電極９０ａは、対応する検査用バイアホール９１ａ，
９２ａの開口部を覆うことができる大きさの形状、例え
ば図１６では検査用パッド６１ａの隣接する２辺に接続
された大略Ｌ字型の６角形をなしている。他の検査用電
極９０ｂ，９５ａ，９５ｂ及び検査用バイアホール９１
ｂ，９２ｂ，９６ａ，９６ｂ，９７ａ，９７ｂにおいて
も同様であるのでその説明を省略する。
た検査用バイアホール９１ａ及び９２ａにおいて、検査
用パッド６１ａの一辺と相対する位置に検査用バイアホ
ール９１ａが配置されると共に、検査用パッド６１ａの
該一辺に隣接する一辺と相対する位置に検査用バイアホ
ール９２ａが配置されている。また、検査用バイアホー
ル９１ａ及び９２ａは、ホールの直径及び位置が互いに
干渉しないように形成されている。このことから、検査
用電極９０ａは、対応する検査用バイアホール９１ａ，
９２ａの開口部を覆うことができる大きさの形状、例え
ば図１６では検査用パッド６１ａの隣接する２辺に接続
された大略Ｌ字型の６角形をなしている。他の検査用電
極９０ｂ，９５ａ，９５ｂ及び検査用バイアホール９１
ｂ，９２ｂ，９６ａ，９６ｂ，９７ａ，９７ｂにおいて
も同様であるのでその説明を省略する。
【００７２】このように、各検査用電極９０ａ，９０
ｂ，９５ａ，９５ｂは、対応する検査用バイアホール９
１ａ，９１ｂ，９２ａ，９２ｂ，９６ａ，９６ｂ，９７
ａ，９７ｂにおける各一方の開口部を覆うと共に、対応
する検査用パッド６１ａ，６１ｂ，７１ａ，７１ｂの隣
接する２辺に接続されている。
ｂ，９５ａ，９５ｂは、対応する検査用バイアホール９
１ａ，９１ｂ，９２ａ，９２ｂ，９６ａ，９６ｂ，９７
ａ，９７ｂにおける各一方の開口部を覆うと共に、対応
する検査用パッド６１ａ，６１ｂ，７１ａ，７１ｂの隣
接する２辺に接続されている。
【００７３】このように、本実施の形態６における半導
体装置は、オンウエハ検査の測定時に必要なＲＦプロー
ブの所定の端子を接地するために使用する１つの検査用
電極に形成された各検査用バイアホールの総開口部面積
が、ＦＥＴ１の１つの接地電極に形成されたバイアホー
ルの開口部面積よりも大きくなるように各検査用バイア
ホールを形成した。このことから、上記実施の形態５と
同様の効果を得ることができる。更に、１つの検査用電
極に形成された各検査用バイアホールをホールの直径及
び位置が互いに干渉しないように形成したことから、検
査用バイアホールの数が増加したことに伴う強度の劣化
を防止することができる。
体装置は、オンウエハ検査の測定時に必要なＲＦプロー
ブの所定の端子を接地するために使用する１つの検査用
電極に形成された各検査用バイアホールの総開口部面積
が、ＦＥＴ１の１つの接地電極に形成されたバイアホー
ルの開口部面積よりも大きくなるように各検査用バイア
ホールを形成した。このことから、上記実施の形態５と
同様の効果を得ることができる。更に、１つの検査用電
極に形成された各検査用バイアホールをホールの直径及
び位置が互いに干渉しないように形成したことから、検
査用バイアホールの数が増加したことに伴う強度の劣化
を防止することができる。
【００７４】実施の形態７．複数のＦＥＴがウエハ上に
隣接して形成される場合、隣接したＦＥＴ間で検査用電
極及び該検査用電極に形成された検査用バイアホールを
共有するように形成してもよく、このようにしたものを
本発明の実施の形態７とする。図１７は、本発明の実施
の形態７における半導体装置の例を示した図であり、く
し形ゲート構造を有したＦＥＴ及びその周辺の構造を示
している。なお、図１７では、図１６と同じものは同じ
符号で示しており、ここではその説明を省略すると共に
図１６との相違点のみ説明する。
隣接して形成される場合、隣接したＦＥＴ間で検査用電
極及び該検査用電極に形成された検査用バイアホールを
共有するように形成してもよく、このようにしたものを
本発明の実施の形態７とする。図１７は、本発明の実施
の形態７における半導体装置の例を示した図であり、く
し形ゲート構造を有したＦＥＴ及びその周辺の構造を示
している。なお、図１７では、図１６と同じものは同じ
符号で示しており、ここではその説明を省略すると共に
図１６との相違点のみ説明する。
【００７５】図１７における図１６との相違点は、隣接
して形成された各ＦＥＴ１及びその周辺において、検査
用電極９０ａ，９０ｂ及び検査用バイアホール９２ａ，
９２ｂをＦＥＴ１に隣接するＦＥＴと共有するように形
成したことにあり、該共有するように形成された検査用
電極９０ａを検査用電極１００ａとし、共有するように
形成された検査用電極９０ｂを検査用電極１００ｂとし
たことにある。
して形成された各ＦＥＴ１及びその周辺において、検査
用電極９０ａ，９０ｂ及び検査用バイアホール９２ａ，
９２ｂをＦＥＴ１に隣接するＦＥＴと共有するように形
成したことにあり、該共有するように形成された検査用
電極９０ａを検査用電極１００ａとし、共有するように
形成された検査用電極９０ｂを検査用電極１００ｂとし
たことにある。
【００７６】図１７において、検査用電極１００ａは、
ＦＥＴ１側の検査用バイアホール９２ａと該ＦＥＴ１に
隣接するＦＥＴ（図示せず）側の検査用バイアホール９
７ａが１つの検査用バイアホールで共用するように、Ｆ
ＥＴ１側の検査用電極９０ａとＦＥＴ１に隣接するＦＥ
Ｔ側の検査用電極９５ａとを重ねた形状に形成されてお
り、ＦＥＴ１側の検査用バイアホール９２ａはＦＥＴ１
に隣接するＦＥＴ側の検査用バイアホール９７ａをなす
ように形成されている。
ＦＥＴ１側の検査用バイアホール９２ａと該ＦＥＴ１に
隣接するＦＥＴ（図示せず）側の検査用バイアホール９
７ａが１つの検査用バイアホールで共用するように、Ｆ
ＥＴ１側の検査用電極９０ａとＦＥＴ１に隣接するＦＥ
Ｔ側の検査用電極９５ａとを重ねた形状に形成されてお
り、ＦＥＴ１側の検査用バイアホール９２ａはＦＥＴ１
に隣接するＦＥＴ側の検査用バイアホール９７ａをなす
ように形成されている。
【００７７】同様に、検査用電極１００ｂは、ＦＥＴ１
側の検査用バイアホール９２ｂとＦＥＴ１に隣接するＦ
ＥＴ側の検査用バイアホール９７ｂが１つの検査用バイ
アホールで共用するように、ＦＥＴ１側の検査用電極９
０ｂとＦＥＴ１に隣接するＦＥＴ側の検査用電極９５ｂ
とを重ねた形状に形成されており、ＦＥＴ１側の検査用
バイアホール９２ｂはＦＥＴ１と隣接するＦＥＴ側の検
査用バイアホール９７ｂをなすように形成されている。
側の検査用バイアホール９２ｂとＦＥＴ１に隣接するＦ
ＥＴ側の検査用バイアホール９７ｂが１つの検査用バイ
アホールで共用するように、ＦＥＴ１側の検査用電極９
０ｂとＦＥＴ１に隣接するＦＥＴ側の検査用電極９５ｂ
とを重ねた形状に形成されており、ＦＥＴ１側の検査用
バイアホール９２ｂはＦＥＴ１と隣接するＦＥＴ側の検
査用バイアホール９７ｂをなすように形成されている。
【００７８】また、検査用バイアホール９２ａ，９２ｂ
及び検査用電極１００ａ，１００ｂの各一部分は、ＦＥ
Ｔ１とＦＥＴ１に隣接するＦＥＴとを分離するときに半
導体チップを切断して分離する所定の幅のチップ切断領
域１０５上に形成される。このような構成において、オ
ンウエハ検査時には、実施の形態６と同様にして、ＦＥ
Ｔ１及びＦＥＴ１に隣接するＦＥＴの検査をそれぞれ行
う。オンウエハ検査が終了した後、ＦＥＴ１とＦＥＴ１
に隣接するＦＥＴとを分離する際に行われるチップ切断
領域１０５の切断時に、検査用バイアホール９２ａ，９
２ｂ及び検査用電極１００ａ，１００ｂのチップ切断領
域１０５上に形成された部分が切断される。
及び検査用電極１００ａ，１００ｂの各一部分は、ＦＥ
Ｔ１とＦＥＴ１に隣接するＦＥＴとを分離するときに半
導体チップを切断して分離する所定の幅のチップ切断領
域１０５上に形成される。このような構成において、オ
ンウエハ検査時には、実施の形態６と同様にして、ＦＥ
Ｔ１及びＦＥＴ１に隣接するＦＥＴの検査をそれぞれ行
う。オンウエハ検査が終了した後、ＦＥＴ１とＦＥＴ１
に隣接するＦＥＴとを分離する際に行われるチップ切断
領域１０５の切断時に、検査用バイアホール９２ａ，９
２ｂ及び検査用電極１００ａ，１００ｂのチップ切断領
域１０５上に形成された部分が切断される。
【００７９】図１７では、２つのＦＥＴが隣接する場合
を例にして示したが、ＦＥＴ１が半導体チップの端部に
形成された場合は、図１８で示すようになる。なお、図
１８では、図１６及び図１７と同じものは同じ符号で示
している。図１８において、検査用バイアホール９２
ａ，９２ｂ及び検査用電極９０ａ，９０ｂの各一部分が
チップ切断領域１０５上に形成されており、オンウエハ
検査が終了した後、チップ切断領域１０５の切断時に、
検査用バイアホール９２ａ，９２ｂ及び検査用電極９０
ａ，９０ｂのチップ切断領域１０５上に形成された部分
が切断される。
を例にして示したが、ＦＥＴ１が半導体チップの端部に
形成された場合は、図１８で示すようになる。なお、図
１８では、図１６及び図１７と同じものは同じ符号で示
している。図１８において、検査用バイアホール９２
ａ，９２ｂ及び検査用電極９０ａ，９０ｂの各一部分が
チップ切断領域１０５上に形成されており、オンウエハ
検査が終了した後、チップ切断領域１０５の切断時に、
検査用バイアホール９２ａ，９２ｂ及び検査用電極９０
ａ，９０ｂのチップ切断領域１０５上に形成された部分
が切断される。
【００８０】このように、本実施の形態７における半導
体装置は、半導体チップの切断が行われるチップ切断領
域１０５上に検査用バイアホールと検査用電極の一部分
とを形成し、オンウエハ検査が終了した後のチップ切断
領域１０５の切断時に、チップ切断領域１０５上に形成
された検査用バイアホールと検査用電極の一部分が切断
されるようにした。このことから、実施の形態６と同様
の効果を得ることができると共に、ＦＥＴとして不要な
部分を少なくすることができ、ＦＥＴを形成する半導体
チップのサイズを小さくすることができる。
体装置は、半導体チップの切断が行われるチップ切断領
域１０５上に検査用バイアホールと検査用電極の一部分
とを形成し、オンウエハ検査が終了した後のチップ切断
領域１０５の切断時に、チップ切断領域１０５上に形成
された検査用バイアホールと検査用電極の一部分が切断
されるようにした。このことから、実施の形態６と同様
の効果を得ることができると共に、ＦＥＴとして不要な
部分を少なくすることができ、ＦＥＴを形成する半導体
チップのサイズを小さくすることができる。
【００８１】なお、実施の形態６及び７では、１つの検
査用電極に対して２つの検査用バイアホールを形成した
場合を例にして説明したが、本発明はこれに限定するも
のではなく、１つの検査用電極に対して３個以上の検査
用バイアホールを形成してもよく、この場合、各検査用
バイアホールは、対応する検査用電極の隣接する２辺に
対して大略Ｌ字型を形成するように配置される。また、
本実施の形態６及び７では、各検査用電極に対して形成
された検査用バイアホールの形状が円柱の場合を例にし
て説明したが、本発明はこれに限定するものではなく、
各検査用電極に対して形成された検査用バイアホールの
形状を多角柱にしてもよい。
査用電極に対して２つの検査用バイアホールを形成した
場合を例にして説明したが、本発明はこれに限定するも
のではなく、１つの検査用電極に対して３個以上の検査
用バイアホールを形成してもよく、この場合、各検査用
バイアホールは、対応する検査用電極の隣接する２辺に
対して大略Ｌ字型を形成するように配置される。また、
本実施の形態６及び７では、各検査用電極に対して形成
された検査用バイアホールの形状が円柱の場合を例にし
て説明したが、本発明はこれに限定するものではなく、
各検査用電極に対して形成された検査用バイアホールの
形状を多角柱にしてもよい。
【００８２】更に、実施の形態６及び７においても、上
記実施の形態１のＦＥＴ１の場合を例にして示したが、
実施の形態２から実施の形態４の各ＦＥＴにおいても同
様であるのでその説明を省略する。但し、実施の形態２
から実施の形態４の各ＦＥＴのように、１つの接地電極
に対して複数のバイアホールが形成されている場合、１
つの検査用電極に形成された各検査用バイアホールのそ
れぞれの開口部面積を加算した総面積が、１つの接地電
極に形成された各バイアホールのそれぞれの開口部面積
を加算した総面積よりも大きくなるように、各検査用電
極にそれぞれの検査用バイアホールを形成する。
記実施の形態１のＦＥＴ１の場合を例にして示したが、
実施の形態２から実施の形態４の各ＦＥＴにおいても同
様であるのでその説明を省略する。但し、実施の形態２
から実施の形態４の各ＦＥＴのように、１つの接地電極
に対して複数のバイアホールが形成されている場合、１
つの検査用電極に形成された各検査用バイアホールのそ
れぞれの開口部面積を加算した総面積が、１つの接地電
極に形成された各バイアホールのそれぞれの開口部面積
を加算した総面積よりも大きくなるように、各検査用電
極にそれぞれの検査用バイアホールを形成する。
【００８３】
【発明の効果】請求項１に係る半導体装置は、各バイア
ホールのホール形状をだ円にした。このことから、接地
電極に接続されているソース電極からバイアホールにお
ける信号伝達経路までの距離を小さくすることができる
と共に、バイアホールにおける信号伝達経路を大きくす
ることができる。このため、バイアホールの寄生インダ
クタンスを小さくすることができ、接地電極及びバイア
ホールを用いてソース電極を接地することによる寄生イ
ンピーダンスを低下させることができ、マイクロ波帯以
上の高い周波数帯における利得の低下等の高周波特性の
劣化を防止することができる。
ホールのホール形状をだ円にした。このことから、接地
電極に接続されているソース電極からバイアホールにお
ける信号伝達経路までの距離を小さくすることができる
と共に、バイアホールにおける信号伝達経路を大きくす
ることができる。このため、バイアホールの寄生インダ
クタンスを小さくすることができ、接地電極及びバイア
ホールを用いてソース電極を接地することによる寄生イ
ンピーダンスを低下させることができ、マイクロ波帯以
上の高い周波数帯における利得の低下等の高周波特性の
劣化を防止することができる。
【００８４】請求項２に係る半導体装置は、各ソース電
極における両端に位置するソース電極が対応して接続さ
れる各接地電極を、それぞれ複数のバイアホールを介し
て接地した。このことから、各バイアホールにおける寄
生インダクタンスを総合的に小さくすることができるた
め、接地電極及びバイアホールを用いてソース電極を接
地することによる寄生インピーダンスを低下させること
ができ、マイクロ波帯以上の高い周波数帯における利得
の低下等の高周波特性の劣化を防止することができる。
極における両端に位置するソース電極が対応して接続さ
れる各接地電極を、それぞれ複数のバイアホールを介し
て接地した。このことから、各バイアホールにおける寄
生インダクタンスを総合的に小さくすることができるた
め、接地電極及びバイアホールを用いてソース電極を接
地することによる寄生インピーダンスを低下させること
ができ、マイクロ波帯以上の高い周波数帯における利得
の低下等の高周波特性の劣化を防止することができる。
【００８５】請求項３に係る半導体装置は、請求項２に
おいて、各接地電極に対応してそれぞれ設けられる各バ
イアホールを、各ソース電極における配列の軸に対して
対称になる位置に配置した。このことから、各バイアホ
ールにおける寄生インダクタンスを更に小さくすること
ができるため、接地電極及びバイアホールを用いてソー
ス電極を接地することによる寄生インピーダンスを更に
低下させることができ、マイクロ波帯以上の高い周波数
帯における利得の低下等の高周波特性の劣化をより一層
防止することができる。
おいて、各接地電極に対応してそれぞれ設けられる各バ
イアホールを、各ソース電極における配列の軸に対して
対称になる位置に配置した。このことから、各バイアホ
ールにおける寄生インダクタンスを更に小さくすること
ができるため、接地電極及びバイアホールを用いてソー
ス電極を接地することによる寄生インピーダンスを更に
低下させることができ、マイクロ波帯以上の高い周波数
帯における利得の低下等の高周波特性の劣化をより一層
防止することができる。
【００８６】請求項４に係る半導体装置は、請求項２に
おいて、１つの接地電極に対する各バイアホールの少な
くとも１つをドレイン電極及び／又はゲート電極に対し
て接することなく近傍に配置すると共に、ドレイン電極
及び／又はゲート電極の近傍にあるバイアホールに近接
する接地電極の端部を近傍のソース電極に接続した。こ
のことから、電界効果トランジスタのソースインダクタ
ンスに含まれる導電体の寄生インダクタンス成分をバイ
アホールによって低減することができる。特に、ゲート
電極及びドレイン電極におけるフィンガ数が多く、総ゲ
ート幅の大きい電界効果トランジスタに対して導電体の
寄生インダクタンス成分を効果的に低減することができ
る。このため、接地電極及びバイアホールを用いてソー
ス電極を接地することによる寄生インピーダンスを低下
させることができ、マイクロ波帯以上の高い周波数帯に
おける利得の低下等の高周波特性の劣化を防止すること
ができる。
おいて、１つの接地電極に対する各バイアホールの少な
くとも１つをドレイン電極及び／又はゲート電極に対し
て接することなく近傍に配置すると共に、ドレイン電極
及び／又はゲート電極の近傍にあるバイアホールに近接
する接地電極の端部を近傍のソース電極に接続した。こ
のことから、電界効果トランジスタのソースインダクタ
ンスに含まれる導電体の寄生インダクタンス成分をバイ
アホールによって低減することができる。特に、ゲート
電極及びドレイン電極におけるフィンガ数が多く、総ゲ
ート幅の大きい電界効果トランジスタに対して導電体の
寄生インダクタンス成分を効果的に低減することができ
る。このため、接地電極及びバイアホールを用いてソー
ス電極を接地することによる寄生インピーダンスを低下
させることができ、マイクロ波帯以上の高い周波数帯に
おける利得の低下等の高周波特性の劣化を防止すること
ができる。
【００８７】請求項５に係る半導体装置は、請求項１か
ら請求項４のいずれかにおいて、上記バイアホールの深
さが基板の厚みよりも小さくなるようにした。このこと
から、各バイアホールにおける寄生インダクタンスを小
さくすることができ、電界効果トランジスタのソースイ
ンダクタンスを小さくすることができる。このため、接
地電極及びバイアホールを用いてソース電極を接地する
ことによる寄生インピーダンスを低下させることがで
き、マイクロ波帯以上の高い周波数帯における利得の低
下等の高周波特性の劣化を防止することができる。
ら請求項４のいずれかにおいて、上記バイアホールの深
さが基板の厚みよりも小さくなるようにした。このこと
から、各バイアホールにおける寄生インダクタンスを小
さくすることができ、電界効果トランジスタのソースイ
ンダクタンスを小さくすることができる。このため、接
地電極及びバイアホールを用いてソース電極を接地する
ことによる寄生インピーダンスを低下させることがで
き、マイクロ波帯以上の高い周波数帯における利得の低
下等の高周波特性の劣化を防止することができる。
【００８８】請求項６に係る半導体装置は、請求項５に
おいて、各バイアホールの深さを基板の裏面に設けた凹
部によって調整すると共に、該凹部の開口部の大きさを
調整するようにした。このことから、各バイアホール及
び各凹部における寄生インダクタンスを小さくすること
ができ、電界効果トランジスタのソースインダクタンス
を小さくすることができる。このため、接地電極及びバ
イアホールを用いてソース電極を接地することによる寄
生インピーダンスを低下させることができ、マイクロ波
帯以上の高い周波数帯における利得の低下等の高周波特
性の劣化を防止することができる。
おいて、各バイアホールの深さを基板の裏面に設けた凹
部によって調整すると共に、該凹部の開口部の大きさを
調整するようにした。このことから、各バイアホール及
び各凹部における寄生インダクタンスを小さくすること
ができ、電界効果トランジスタのソースインダクタンス
を小さくすることができる。このため、接地電極及びバ
イアホールを用いてソース電極を接地することによる寄
生インピーダンスを低下させることができ、マイクロ波
帯以上の高い周波数帯における利得の低下等の高周波特
性の劣化を防止することができる。
【００８９】請求項７に係る半導体装置は、請求項１に
おいて、更に、各検査用バイアホールの開口部面積が、
各接地電極に形成されたそれぞれのバイアホールの開口
部面積よりも大きくなるように各検査用バイアホールを
形成した。このことから、オンウエハ検査等の所定の検
査時において、検査装置の所定の端子を接地する際に使
用される検査用バイアホールによる不要な寄生インダク
タンスを低減することができ、高周波数帯における測定
精度が低下を防止することができる。
おいて、更に、各検査用バイアホールの開口部面積が、
各接地電極に形成されたそれぞれのバイアホールの開口
部面積よりも大きくなるように各検査用バイアホールを
形成した。このことから、オンウエハ検査等の所定の検
査時において、検査装置の所定の端子を接地する際に使
用される検査用バイアホールによる不要な寄生インダク
タンスを低減することができ、高周波数帯における測定
精度が低下を防止することができる。
【００９０】請求項８に係る半導体装置は、請求項２に
おいて、更に、各検査用バイアホールの開口部面積が、
１つの接地電極に形成されたそれぞれのバイアホールの
開口部面積を加算した総面積よりも大きくなるように各
検査用バイアホールを形成した。このことから、１つの
接地電極に複数のバイアホールが形成されている場合に
おけるオンウエハ検査等の所定の検査時において、検査
装置の所定の端子を接地する際に使用される検査用バイ
アホールによる不要な寄生インダクタンスを低減するこ
とができ、高周波数帯における測定精度の低下を防止す
ることができる。
おいて、更に、各検査用バイアホールの開口部面積が、
１つの接地電極に形成されたそれぞれのバイアホールの
開口部面積を加算した総面積よりも大きくなるように各
検査用バイアホールを形成した。このことから、１つの
接地電極に複数のバイアホールが形成されている場合に
おけるオンウエハ検査等の所定の検査時において、検査
装置の所定の端子を接地する際に使用される検査用バイ
アホールによる不要な寄生インダクタンスを低減するこ
とができ、高周波数帯における測定精度の低下を防止す
ることができる。
【００９１】請求項９に係る半導体装置は、請求項７に
おいて、具体的には、上記検査用バイアホールを、ホー
ル形状が各バイアホールのだ円の長径以上の直径を有し
た円になるように形成した。このことから、オンウエハ
検査等の所定の検査時において、検査装置の所定の端子
を接地する際に使用される検査用バイアホールによる不
要な寄生インダクタンスを低減することができ、高周波
数帯における測定精度の低下を防止することができる。
おいて、具体的には、上記検査用バイアホールを、ホー
ル形状が各バイアホールのだ円の長径以上の直径を有し
た円になるように形成した。このことから、オンウエハ
検査等の所定の検査時において、検査装置の所定の端子
を接地する際に使用される検査用バイアホールによる不
要な寄生インダクタンスを低減することができ、高周波
数帯における測定精度の低下を防止することができる。
【００９２】請求項１０に係る半導体装置は、請求項１
において、更に、オンウエハ検査の測定時に必要な検査
装置の所定の端子を接地するために使用する１つの検査
用電極に形成された各検査用バイアホールの総開口部面
積が、ＦＥＴの１つの接地電極に形成された各バイアホ
ールの開口部面積よりも大きくなるように各検査用バイ
アホールを形成した。このことから、オンウエハ検査等
の所定の検査時において、検査装置の所定の端子を接地
する際に使用される検査用バイアホールによる不要な寄
生インダクタンスを低減することができ、高周波数帯に
おける測定精度の低下を防止することができる。更に、
１つの検査用電極に形成された各検査用バイアホールを
ホールの直径及び位置が互いに干渉しないように形成す
ることによって、検査用バイアホールの数が増加したこ
とに伴う強度の劣化を防止することができる。
において、更に、オンウエハ検査の測定時に必要な検査
装置の所定の端子を接地するために使用する１つの検査
用電極に形成された各検査用バイアホールの総開口部面
積が、ＦＥＴの１つの接地電極に形成された各バイアホ
ールの開口部面積よりも大きくなるように各検査用バイ
アホールを形成した。このことから、オンウエハ検査等
の所定の検査時において、検査装置の所定の端子を接地
する際に使用される検査用バイアホールによる不要な寄
生インダクタンスを低減することができ、高周波数帯に
おける測定精度の低下を防止することができる。更に、
１つの検査用電極に形成された各検査用バイアホールを
ホールの直径及び位置が互いに干渉しないように形成す
ることによって、検査用バイアホールの数が増加したこ
とに伴う強度の劣化を防止することができる。
【００９３】請求項１１に係る半導体装置は、請求項２
において、オンウエハ検査の測定時に必要な検査装置の
所定の端子を接地するために使用する１つの検査用電極
に形成された各検査用バイアホールの総開口部面積が、
ＦＥＴの１つの接地電極に形成された各バイアホールの
それぞれの開口部面積を加算した総面積よりも大きくな
るように各検査用バイアホールを形成した。このことか
ら、オンウエハ検査等の所定の検査時において、検査装
置の所定の端子を接地する際に使用される検査用バイア
ホールによる不要な寄生インダクタンスを低減すること
ができ、高周波数帯における測定精度の低下を防止する
ことができる。更に、１つの検査用電極に形成された各
検査用バイアホールをホールの直径及び位置が互いに干
渉しないように形成することによって、検査用バイアホ
ールの数が増加したことに伴う強度の劣化を防止するこ
とができる。
において、オンウエハ検査の測定時に必要な検査装置の
所定の端子を接地するために使用する１つの検査用電極
に形成された各検査用バイアホールの総開口部面積が、
ＦＥＴの１つの接地電極に形成された各バイアホールの
それぞれの開口部面積を加算した総面積よりも大きくな
るように各検査用バイアホールを形成した。このことか
ら、オンウエハ検査等の所定の検査時において、検査装
置の所定の端子を接地する際に使用される検査用バイア
ホールによる不要な寄生インダクタンスを低減すること
ができ、高周波数帯における測定精度の低下を防止する
ことができる。更に、１つの検査用電極に形成された各
検査用バイアホールをホールの直径及び位置が互いに干
渉しないように形成することによって、検査用バイアホ
ールの数が増加したことに伴う強度の劣化を防止するこ
とができる。
【００９４】請求項１２に係る半導体装置は、請求項１
１において、具体的には、半導体チップの切断が行われ
るチップ切断領域上に、検査用バイアホールと該検査用
バイアホールが形成された検査用電極の一部分とを形成
し、所定の検査が終了した後のチップ切断領域の切断時
に、チップ切断領域上に形成された検査用バイアホール
と検査用電極の一部分が切断されるようにした。このこ
とから、ＦＥＴとして不要な部分を少なくすることがで
き、ＦＥＴを形成する半導体チップのサイズを小さくす
ることができる。
１において、具体的には、半導体チップの切断が行われ
るチップ切断領域上に、検査用バイアホールと該検査用
バイアホールが形成された検査用電極の一部分とを形成
し、所定の検査が終了した後のチップ切断領域の切断時
に、チップ切断領域上に形成された検査用バイアホール
と検査用電極の一部分が切断されるようにした。このこ
とから、ＦＥＴとして不要な部分を少なくすることがで
き、ＦＥＴを形成する半導体チップのサイズを小さくす
ることができる。
【００９５】請求項１３に係る半導体装置は、請求項１
２において、具体的には、上記チップ切断領域上に形成
された検査用バイアホール及び該検査用バイアホールが
形成された検査用電極の一部を、ウエハ上に隣接して形
成された各ＦＥＴで共用するようにした。このことか
ら、ＦＥＴとして不要な部分を更に少なくすることがで
き、ＦＥＴを形成する半導体チップのサイズを更に小さ
くすることができる。
２において、具体的には、上記チップ切断領域上に形成
された検査用バイアホール及び該検査用バイアホールが
形成された検査用電極の一部を、ウエハ上に隣接して形
成された各ＦＥＴで共用するようにした。このことか
ら、ＦＥＴとして不要な部分を更に少なくすることがで
き、ＦＥＴを形成する半導体チップのサイズを更に小さ
くすることができる。
【図１】 本発明の実施の形態１における半導体装置の
例を示した図である。
例を示した図である。
【図２】 図１におけるＦＥＴ１の等価回路を示した回
路図である。
路図である。
【図３】 図１のバイアホールにおけるだ円の長径と寄
生インダクタンスとの関係を示した図である。
生インダクタンスとの関係を示した図である。
【図４】 本発明の実施の形態２における半導体装置の
例を示した図である。
例を示した図である。
【図５】 １つの接地電極に対する、バイアホールの数
と各バイアホールによる総寄生インダクタンスとの関係
を示した図である。
と各バイアホールによる総寄生インダクタンスとの関係
を示した図である。
【図６】 ＦＥＴにおけるＳパラメータのＳ１１の絶対
値及びＳ１１の角度のそれぞれと１つの接地電極に対す
るバイアホールの数との関係を示した図である。
値及びＳ１１の角度のそれぞれと１つの接地電極に対す
るバイアホールの数との関係を示した図である。
【図７】 ＦＥＴにおけるＳパラメータのＳ２２の絶対
値及びＳ２２の角度のそれぞれと１つの接地電極に対す
るバイアホールの数との関係を示した図である。
値及びＳ２２の角度のそれぞれと１つの接地電極に対す
るバイアホールの数との関係を示した図である。
【図８】 図４のＦＥＴ２５における総ゲート幅と最大
利得の関係を示した図である。
利得の関係を示した図である。
【図９】 ＦＥＴにおける安定指数と１つの接地電極に
対するバイアホールの数との関係を示した図である。
対するバイアホールの数との関係を示した図である。
【図１０】 本発明の実施の形態３における半導体装置
の例を示した図である。
の例を示した図である。
【図１１】 本発明の実施の形態４における半導体装置
の例を示した図である。
の例を示した図である。
【図１２】 図１１におけるＡ−Ａ’部分の断面を示し
た図である。
た図である。
【図１３】 図１２のバイアホール４２ａ，４３ａ及び
凹部４９ａにおける各寄生インダクタンスの等価回路を
示した回路図である。
凹部４９ａにおける各寄生インダクタンスの等価回路を
示した回路図である。
【図１４】 本発明の実施の形態５における半導体装置
の例を示した図である。
の例を示した図である。
【図１５】 本発明の実施の形態５における半導体装置
の他の例を示した図である。
の他の例を示した図である。
【図１６】 本発明の実施の形態６における半導体装置
の例を示した図である。
の例を示した図である。
【図１７】 本発明の実施の形態７における半導体装置
の例を示した図である。
の例を示した図である。
【図１８】 本発明の実施の形態７における半導体装置
の他の例を示した図である。
の他の例を示した図である。
【図１９】 従来のくし形ゲート構造を有する電界効果
トランジスタの例を示した図である。
トランジスタの例を示した図である。
【図２０】 図１９のＦＥＴ２００における、ソースイ
ンダクタンスＬs、単位ゲート幅Ｗgu及び総ゲート幅Ｗg
tとの関係を示した図である。
ンダクタンスＬs、単位ゲート幅Ｗgu及び総ゲート幅Ｗg
tとの関係を示した図である。
【図２１】 オンウエハ検査時におけるＦＥＴ２００の
等価回路を示した図である。
等価回路を示した図である。
１，２５，３５，４５ ＦＥＴ、 ２ ゲート電極、
３ ドレイン電極、４ エアブリッジ、 ５ａ〜５ｄ
ソース電極、 ６ａ，６ｂ，２２ａ，２２ｂ，２３ａ，
２３ｂ，３２ａ〜３４ａ，３２ｂ〜３４ｂ，４２ａ，４
２ｂ，４３ａ，４３ｂ バイアホール、 ７ａ，７ｂ，
２７ａ，２７ｂ，３７ａ，３７ｂ，４７ａ，４７ｂ 接
地電極、 ４８ 基板、 ４９ａ，４９ｂ 凹部、 ５
０ 電極、 ６０ａ，６０ｂ，７０ａ，７０ｂ，８０
ａ，８０ｂ，８５ａ，８５ｂ，９０ａ，９０ｂ，９５
ａ，９５ｂ，１００ａ，１００ｂ 検査用電極、 ６１
ａ，６１ｂ，７１ａ，７１ｂ 検査用パッド、 ６２
ａ，６２ｂ，７２ａ，７２ｂ，８１ａ，８１ｂ，８６
ａ，８６ｂ，９１ａ，９１ｂ，９２ａ，９２ｂ，９６
ａ，９６ｂ，９７ａ，９７ｂ 検査用バイアホール、
６３，７３ 接続用パッド、１０５ チップ切断領域。
３ ドレイン電極、４ エアブリッジ、 ５ａ〜５ｄ
ソース電極、 ６ａ，６ｂ，２２ａ，２２ｂ，２３ａ，
２３ｂ，３２ａ〜３４ａ，３２ｂ〜３４ｂ，４２ａ，４
２ｂ，４３ａ，４３ｂ バイアホール、 ７ａ，７ｂ，
２７ａ，２７ｂ，３７ａ，３７ｂ，４７ａ，４７ｂ 接
地電極、 ４８ 基板、 ４９ａ，４９ｂ 凹部、 ５
０ 電極、 ６０ａ，６０ｂ，７０ａ，７０ｂ，８０
ａ，８０ｂ，８５ａ，８５ｂ，９０ａ，９０ｂ，９５
ａ，９５ｂ，１００ａ，１００ｂ 検査用電極、 ６１
ａ，６１ｂ，７１ａ，７１ｂ 検査用パッド、 ６２
ａ，６２ｂ，７２ａ，７２ｂ，８１ａ，８１ｂ，８６
ａ，８６ｂ，９１ａ，９１ｂ，９２ａ，９２ｂ，９６
ａ，９６ｂ，９７ａ，９７ｂ 検査用バイアホール、
６３，７３ 接続用パッド、１０５ チップ切断領域。
Claims (13)
- 【請求項１】 同軸上に配置された複数のソース電極が
導電体でそれぞれ接続され、くし形構造のゲート電極及
びドレイン電極を有する電界効果トランジスタを使用し
た半導体装置において、 上記各ソース電極における両端に位置するソース電極が
対応して接続される各接地電極を、それぞれ対応して接
地する各バイアホールを備え、 該各バイアホールは、ホール形状がだ円であることを特
徴とする半導体装置。 - 【請求項２】 同軸上に配置された複数のソース電極が
導電体でそれぞれ接続され、くし形構造のゲート電極及
びドレイン電極を有する電界効果トランジスタを使用し
た半導体装置において、 上記各ソース電極における両端に位置するソース電極が
対応して接続される各接地電極を、それぞれ複数のバイ
アホールを介して接地することを特徴とする半導体装
置。 - 【請求項３】 上記各接地電極に対応してそれぞれ設け
られる各バイアホールは、上記各ソース電極における配
列の軸に対して対称な位置に配置されることを特徴とす
る請求項２に記載の半導体装置。 - 【請求項４】 １つの接地電極に対して設けられた上記
各バイアホールは、少なくとも１つが上記ドレイン電極
及び／又はゲート電極に対して接することなく近傍に配
置されると共に、上記接地電極は、上記ドレイン電極及
び／又はゲート電極の近傍に配置されたバイアホールに
近接する端部が、導電体を用いて近傍のソース電極に接
続されることを特徴とする請求項２に記載の半導体装
置。 - 【請求項５】 上記バイアホールは、ホールの深さが上
記電界効果トランジスタが形成される基板の厚みよりも
小さいことを特徴とする請求項１から請求項４のいずれ
かに記載の半導体装置。 - 【請求項６】 上記電界効果トランジスタが形成された
基板面の裏面に凹部を更に設け、該凹部は上記バイアホ
ールが形成された位置に形成されることを特徴とする請
求項５に記載の半導体装置。 - 【請求項７】 所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、 対応する該検査用パッドに接続される少なくとも１つの
検査用電極と、 上記各バイアホールの開口部面積よりも大きい開口部面
積を有するように該検査用電極ごとに形成され、対応す
る検査用電極を接地する検査用バイアホールと、を備え
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項８】 所定の検査を行う際に、検査装置との接
続が行われる少なくとも１つの検査用パッドと、 対応する該検査用パッドに接続される少なくとも１つの
検査用電極と、 上記各バイアホールのそれぞれの開口部面積を加算した
総面積よりも大きい開口部面積を有するように該検査用
電極ごとに形成され、対応する検査用電極を接地する検
査用バイアホールと、を備えることを特徴とする請求項
２に記載の半導体装置。 - 【請求項９】 上記検査用バイアホールは、ホール形状
が上記各バイアホールのだ円の長径以上の直径を有した
円になるように形成されることを特徴とする請求項７に
記載の半導体装置。 - 【請求項１０】 所定の検査を行う際に、検査装置との
接続が行われる少なくとも１つの検査用パッドと、 対応する該検査用パッドに接続される少なくとも１つの
検査用電極と、 各ホールのそれぞれの開口部面積を加算した総面積が上
記各バイアホールの開口部面積よりも大きくなるように
検査用電極ごとに形成され、対応する１つの検査用電極
を接地する複数の検査用バイアホールと、を備えること
を特徴とする請求項１に記載の半導体装置。 - 【請求項１１】 所定の検査を行う際に、検査装置との
接続が行われる少なくとも１つの検査用パッドと、 対応する該検査用パッドに接続される少なくとも１つの
検査用電極と、 各ホールのそれぞれの開口部面積を加算した総面積が上
記各バイアホールのそれぞれの開口部面積を加算した総
面積よりも大きくなるように検査用電極ごとに形成さ
れ、対応する１つの検査用電極を接地する複数の検査用
バイアホールと、を備えることを特徴とする請求項２に
記載の半導体装置。 - 【請求項１２】 上記複数の検査用バイアホールの内、
少なくとも１つの検査用バイアホール及び該検査用バイ
アホールが形成された検査用電極の一部は、各半導体チ
ップを切断して分離する際のウエハ上におけるチップ切
断領域上に形成され、半導体チップを切断して分離する
際に分離されることを特徴とする請求項１１に記載の半
導体装置。 - 【請求項１３】 上記チップ切断領域上に形成された検
査用バイアホール及び該検査用バイアホールが形成され
た検査用電極の一部は、ウエハ上に隣接して形成された
各電界効果トランジスタで共用されることを特徴とする
請求項１２に記載の半導体装置。
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| JP11029982A JP2000138236A (ja) | 1998-08-26 | 1999-02-08 | 半導体装置 |
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24005198 | 1998-08-26 | ||
| JP10-240051 | 1998-08-26 | ||
| JP11029982A JP2000138236A (ja) | 1998-08-26 | 1999-02-08 | 半導体装置 |
Publications (1)
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|---|---|
| JP2000138236A true JP2000138236A (ja) | 2000-05-16 |
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ID=26368235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11029982A Pending JP2000138236A (ja) | 1998-08-26 | 1999-02-08 | 半導体装置 |
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| US7622776B2 (en) | 2006-09-15 | 2009-11-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO2009145111A1 (ja) * | 2008-05-29 | 2009-12-03 | ユーディナデバイス株式会社 | 半導体装置 |
| JP2012114330A (ja) * | 2010-11-26 | 2012-06-14 | Toshiba Corp | 電力増幅装置及び連結電力増幅装置 |
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| JP2023049404A (ja) * | 2021-09-29 | 2023-04-10 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
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-
1999
- 1999-02-08 JP JP11029982A patent/JP2000138236A/ja active Pending
- 1999-07-12 US US09/350,525 patent/US6252266B1/en not_active Expired - Fee Related
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