JP2000132416A - 半導体集積回路設計検証装置 - Google Patents
半導体集積回路設計検証装置Info
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
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- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
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Abstract
(57)【要約】 (修正有)
【課題】被試験デバイスの機能やその試験に用いるため
のテストパターンを実際のデバイスやテスタを用いずに
高速に検証する半導体集積回路検証装置の提供。 【解決手段】被試験デバイスに与えるテストパターンを
格納するテストパターンファイルからテストパターンを
受け取り、テスタイベント情報として格納する第1の記
憶手段と、第1の記憶手段からのテスタイベント情報を
入力し、入力順に出力として取り出す第1のFIFO5
4と、被試験デバイスのコンピュータ支援による設計デ
ータに基づいて、そのデバイスの動作を論理シミュレー
トした結果としてのイベント情報を受け取り、デバイス
イベント情報として格納する第2の記憶手段と、第2の
記憶手段からのデバイスイベント情報を入力し、入力順
に出力として取り出す第2のFIFO157と、第1お
よび第2のFIFOからのイベント情報を比較する比較
器55から構成される。
のテストパターンを実際のデバイスやテスタを用いずに
高速に検証する半導体集積回路検証装置の提供。 【解決手段】被試験デバイスに与えるテストパターンを
格納するテストパターンファイルからテストパターンを
受け取り、テスタイベント情報として格納する第1の記
憶手段と、第1の記憶手段からのテスタイベント情報を
入力し、入力順に出力として取り出す第1のFIFO5
4と、被試験デバイスのコンピュータ支援による設計デ
ータに基づいて、そのデバイスの動作を論理シミュレー
トした結果としてのイベント情報を受け取り、デバイス
イベント情報として格納する第2の記憶手段と、第2の
記憶手段からのデバイスイベント情報を入力し、入力順
に出力として取り出す第2のFIFO157と、第1お
よび第2のFIFOからのイベント情報を比較する比較
器55から構成される。
Description
【0001】
【発明の属する技術分野】本発明は超LSI等の半導体
集積回路を試験するための検証システムに関し、特に、
被試験半導体回路のCADによる設計段階において作成
された論理シミュレーションデータを基にして半導体試
験装置用に変換された試験パターンの良否や被試験半導
体の模擬的な故障診断を、実際の半導体試験装置や被試
験半導体回路を用いずに高速に検証する半導体集積回路
検証装置に関する。
集積回路を試験するための検証システムに関し、特に、
被試験半導体回路のCADによる設計段階において作成
された論理シミュレーションデータを基にして半導体試
験装置用に変換された試験パターンの良否や被試験半導
体の模擬的な故障診断を、実際の半導体試験装置や被試
験半導体回路を用いずに高速に検証する半導体集積回路
検証装置に関する。
【0002】
【従来の技術】超LSI等の半導体集積回路を開発する
工程において、ほとんどの場合コンピュータ支援による
設計(CAD)手法が用いられる。このようなCADに
よる開発環境を電子設計自動化(EDA)環境と称すこ
ともある。このような設計自動化の工程においては、V
HDLやVerilogのようなハードウエア記述言語
(ハードウエア・デスクリプション・ランゲージ)を用
いて、意図した半導体回路をLSI中に設計するととも
に、その設計した回路の機能を、デバイス論理シミュレ
ータと呼ばれるソフトウエアシミュレータによりコンピ
ュータ上で検証している。
工程において、ほとんどの場合コンピュータ支援による
設計(CAD)手法が用いられる。このようなCADに
よる開発環境を電子設計自動化(EDA)環境と称すこ
ともある。このような設計自動化の工程においては、V
HDLやVerilogのようなハードウエア記述言語
(ハードウエア・デスクリプション・ランゲージ)を用
いて、意図した半導体回路をLSI中に設計するととも
に、その設計した回路の機能を、デバイス論理シミュレ
ータと呼ばれるソフトウエアシミュレータによりコンピ
ュータ上で検証している。
【0003】デバイス論理シミュレータは「テストベン
チ」と呼ばれるインターフェイスを有し、意図した半導
体回路の設計データに試験のためのデータ(テストベク
タ)を模擬的に与え、その半導体回路の応答を模擬的に
検証することができる。
チ」と呼ばれるインターフェイスを有し、意図した半導
体回路の設計データに試験のためのデータ(テストベク
タ)を模擬的に与え、その半導体回路の応答を模擬的に
検証することができる。
【0004】このような開発工程を経てLSIが生産さ
れると、そのLSIの機能等は、LSIテスタと呼ばれ
る半導体集積回路試験装置により試験される。LSIテ
スタは被試験LSIに試験パターン(テストベクタ)を
供給し、その結果として得られた被試験LSIの出力信
号を、所定の期待値と比較して、被試験LSIの良否を
判定する。LSIテスタで使用する試験(テスト)パタ
ーンは、被試験LSIデバイスの機能が高度化しかつ高
集積化するにともない長大かつ複雑になっており、その
作成には多大の時間と労力を要する。このため被試験デ
バイスが設計を終えて実際に生産されてからテストパタ
ーンを生成および検証することは、デバイスの市場への
出荷時期がそれだけ遅れ、ライフサイクルの短いデバイ
スの場合は特に好ましくない。
れると、そのLSIの機能等は、LSIテスタと呼ばれ
る半導体集積回路試験装置により試験される。LSIテ
スタは被試験LSIに試験パターン(テストベクタ)を
供給し、その結果として得られた被試験LSIの出力信
号を、所定の期待値と比較して、被試験LSIの良否を
判定する。LSIテスタで使用する試験(テスト)パタ
ーンは、被試験LSIデバイスの機能が高度化しかつ高
集積化するにともない長大かつ複雑になっており、その
作成には多大の時間と労力を要する。このため被試験デ
バイスが設計を終えて実際に生産されてからテストパタ
ーンを生成および検証することは、デバイスの市場への
出荷時期がそれだけ遅れ、ライフサイクルの短いデバイ
スの場合は特に好ましくない。
【0005】このためLSIの開発工程におけるデバイ
ス論理シミュレータの駆動によリ得られたデータを、実
際に生産されたLSIの試験に用いることにより、半導
体集積回路の試験の効率と総合的生産効率を高めるよう
試みられている。これはLSIテスタによる半導体集積
回路の試験は、上述のデバイス論理シミュレータによる
CAD上でのLSIの設計機能の検証と大きな類似性を
有しているため、このような設計段階で得られたデータ
資産を有効活用できる可能性があるからである。すなわ
ち論理シミュレーションを実行した結果としてのデータ
(ダンプファイル)からその被試験LSIの試験に適合
した、LSIテスタ用のテストパターンや期待値パター
ンを得るようにしている。しかし、現在のところ設計段
階で得られたダンプファイルから、LSIテスタ用のテ
ストパターンや期待値パターンを情報の欠如なしに作成
し高速かつ低コストで検証できるシステムはない。
ス論理シミュレータの駆動によリ得られたデータを、実
際に生産されたLSIの試験に用いることにより、半導
体集積回路の試験の効率と総合的生産効率を高めるよう
試みられている。これはLSIテスタによる半導体集積
回路の試験は、上述のデバイス論理シミュレータによる
CAD上でのLSIの設計機能の検証と大きな類似性を
有しているため、このような設計段階で得られたデータ
資産を有効活用できる可能性があるからである。すなわ
ち論理シミュレーションを実行した結果としてのデータ
(ダンプファイル)からその被試験LSIの試験に適合
した、LSIテスタ用のテストパターンや期待値パター
ンを得るようにしている。しかし、現在のところ設計段
階で得られたダンプファイルから、LSIテスタ用のテ
ストパターンや期待値パターンを情報の欠如なしに作成
し高速かつ低コストで検証できるシステムはない。
【0006】ところで、論理シミュレーションデータに
おいては、デバイスモデルに与えるテストパターンやデ
バイスモデルからの結果としての出力(期待値パター
ン)は、イベントベースで表現されている。ここでイベ
ントベースとは、注目するテストパターンが1から0に
あるいは0から1にスイッチするときのその変化点(イ
ベント)を、時間の経過との関係で現したものである。
時間の経過は例えばある基準からの連続した絶対的時間
として、あるいは直前のイベントからの相対的時間とし
て現されることが一般である。これに対して実際のLS
Iテスタでは、一般にサイクルベースによりテストパタ
ーンが表現される。サイクルベースにおいては、テスト
パターンはテスタの試験サイクル(テスタレート)との
関係で定義されている。
おいては、デバイスモデルに与えるテストパターンやデ
バイスモデルからの結果としての出力(期待値パター
ン)は、イベントベースで表現されている。ここでイベ
ントベースとは、注目するテストパターンが1から0に
あるいは0から1にスイッチするときのその変化点(イ
ベント)を、時間の経過との関係で現したものである。
時間の経過は例えばある基準からの連続した絶対的時間
として、あるいは直前のイベントからの相対的時間とし
て現されることが一般である。これに対して実際のLS
Iテスタでは、一般にサイクルベースによりテストパタ
ーンが表現される。サイクルベースにおいては、テスト
パターンはテスタの試験サイクル(テスタレート)との
関係で定義されている。
【0007】このようにして被試験LSIの開発設計時
におけるCADデータを基にして、実際に生産された被
試験LSIを試験するためのテストパターンを効率良く
生成できる。しかし、実際には種々の理由により、LS
Iテスタ用に生成されたテストパターンが、正しく被試
験LSIの不良等を検出できるような所望のテストパタ
ーンとならないことがある。このため上記の課程を経て
生成されたテストパターンの良否を検証する必要があ
る。
におけるCADデータを基にして、実際に生産された被
試験LSIを試験するためのテストパターンを効率良く
生成できる。しかし、実際には種々の理由により、LS
Iテスタ用に生成されたテストパターンが、正しく被試
験LSIの不良等を検出できるような所望のテストパタ
ーンとならないことがある。このため上記の課程を経て
生成されたテストパターンの良否を検証する必要があ
る。
【0008】従来技術において、論理シミュレーション
データから得られたLSIテスタ用のテストパターンや
期待値パターンを検証する場合には、実際のLSIテス
タを使用する方法と使用しない方法とがある。実際のL
SIテスタを使用する方法の場合、論理シミュレーショ
ンにおけるイベントベースのテストパターンを抽出して
これをサイクルベースのテストパターンに変更する必要
がある。サイクルベースに変換されたテストパターン
を、実際のLSIテスタを用いて、そのテストパターン
の正否を検証する。この方法では、高価なLSIテスタ
をテストパターンの検証に占有してしまうことに難点が
ある。
データから得られたLSIテスタ用のテストパターンや
期待値パターンを検証する場合には、実際のLSIテス
タを使用する方法と使用しない方法とがある。実際のL
SIテスタを使用する方法の場合、論理シミュレーショ
ンにおけるイベントベースのテストパターンを抽出して
これをサイクルベースのテストパターンに変更する必要
がある。サイクルベースに変換されたテストパターン
を、実際のLSIテスタを用いて、そのテストパターン
の正否を検証する。この方法では、高価なLSIテスタ
をテストパターンの検証に占有してしまうことに難点が
ある。
【0009】実際のLSIテスタを使用しない方法の場
合には、LSIテスタシミュレータを用いるが、この場
合においても上述のように、イベントベースからサイク
ルベースに変換されたテストパターンをデバッグする。
この場合、テスタシミュレータからのテストパターンに
対して被試験LSIの動作をシミュレートする役割とし
て、CADによる設計段階で得られた論理シミュレータ
を使用することになる。このように全ての動作をソフト
ウエア処理する場合には、非常に長い処理時間を必要と
する難点がある。
合には、LSIテスタシミュレータを用いるが、この場
合においても上述のように、イベントベースからサイク
ルベースに変換されたテストパターンをデバッグする。
この場合、テスタシミュレータからのテストパターンに
対して被試験LSIの動作をシミュレートする役割とし
て、CADによる設計段階で得られた論理シミュレータ
を使用することになる。このように全ての動作をソフト
ウエア処理する場合には、非常に長い処理時間を必要と
する難点がある。
【0010】実際のLSIテスタを使用しない従来技術
の例をより詳しく以下に説明する。第1図はテスタシミ
ュレータと論理シミュレータを用いた(したがってすべ
ての動作をソフトウエア処理する)テストパターン検証
方法の従来技術例である。
の例をより詳しく以下に説明する。第1図はテスタシミ
ュレータと論理シミュレータを用いた(したがってすべ
ての動作をソフトウエア処理する)テストパターン検証
方法の従来技術例である。
【0011】第1図においてLSIテスタのソフトウエ
アシミュレータ11に、LSIテスタ用に作成されたパ
ターンデータとタイミングデータをパターンファイル1
01とタイミングファイル102 からそれぞれロード
する。パターンデータとタイミングデータは例えばデバ
イスの設計時に用いられたデバイス論理シミュレータの
ダンプファイルからパターンデータとタイミングデータ
を抽出して作成される。デバイス論理シミュレータのダ
ンプファイルの例としては、VerilogのVCD
(Value Change Dump)がある。ダンプファイル15の
データを変換ソフトウェア17によりサイクルベースに
変換して、上記のようなパターンデータとタイミングデ
ータをパターンファイル101 とタイミングファイル
データ102にそれぞれ格納している。
アシミュレータ11に、LSIテスタ用に作成されたパ
ターンデータとタイミングデータをパターンファイル1
01とタイミングファイル102 からそれぞれロード
する。パターンデータとタイミングデータは例えばデバ
イスの設計時に用いられたデバイス論理シミュレータの
ダンプファイルからパターンデータとタイミングデータ
を抽出して作成される。デバイス論理シミュレータのダ
ンプファイルの例としては、VerilogのVCD
(Value Change Dump)がある。ダンプファイル15の
データを変換ソフトウェア17によりサイクルベースに
変換して、上記のようなパターンデータとタイミングデ
ータをパターンファイル101 とタイミングファイル
データ102にそれぞれ格納している。
【0012】LSIテスタシミュレータ11は、目的と
するデバイスを試験するために用いられるテストパター
ンあるいはその目的とするデバイスを、ハードウエアと
してのLSIテスタを用いずにデバッグするものであ
る。LSIテスタシミュレータ11からパターン情報と
タイミング情報を含むテストパターンを発生して、被試
験デバイスの論理シミュレータに与えるとともに、その
論理シミュレータからの結果としての出力信号を期待値
と比較して、そのテストパターンの適否や目的とするデ
バイスの評価をする。
するデバイスを試験するために用いられるテストパター
ンあるいはその目的とするデバイスを、ハードウエアと
してのLSIテスタを用いずにデバッグするものであ
る。LSIテスタシミュレータ11からパターン情報と
タイミング情報を含むテストパターンを発生して、被試
験デバイスの論理シミュレータに与えるとともに、その
論理シミュレータからの結果としての出力信号を期待値
と比較して、そのテストパターンの適否や目的とするデ
バイスの評価をする。
【0013】LSIテスタシミュレータ11はテストパ
ターンを入力データとしてフォーマット変換12に与え
る。フォーマット変換12はテスタシミュレータからの
入力データをデバイス論理シミュレータ13が受け付け
るフォーマットに変換する。デバイス論理シミュレータ
13は一般に「PLI(Programming Language Interfac
e)」と呼ばれるインターフェイスを有する。したがって
そのインターファイスの場合には、フォーマット変換1
2は被試験デバイスに印加すべき波形をPLIにフォー
マット変換する。
ターンを入力データとしてフォーマット変換12に与え
る。フォーマット変換12はテスタシミュレータからの
入力データをデバイス論理シミュレータ13が受け付け
るフォーマットに変換する。デバイス論理シミュレータ
13は一般に「PLI(Programming Language Interfac
e)」と呼ばれるインターフェイスを有する。したがって
そのインターファイスの場合には、フォーマット変換1
2は被試験デバイスに印加すべき波形をPLIにフォー
マット変換する。
【0014】デバイス論理シミュレータ13はLSIの
設計の際に用いられるものであり、論理シミュレータ1
31とのシミュレータが解釈できる言語で記述されたデ
バイスモデル132により構成されている。デバイスモ
デルが実際に試験されるべきLSIの動作をシミュレー
トする。デバイス論理シミュレータ13はPLIインタ
ーフェイスを経由して得られたテストパターンをデバイ
スモデルに与え、結果としてのデバイスモデルからの応
答出力をPLIインターフェイスを経由してフォーマッ
ト変換14に与える。フォーマット変換14はデバイス
論理シミュレータ13からのデバイス出力をPLIフォ
ーマットからLSIテスタシミュレータ11のフォーマ
ットに変換する。LSIテスタシミュレータ11はフォ
ーマット変換14からのデバイス出力を期待値データと
比較する。比較結果が一致する場合は、そのテストバタ
ーンは適正であると判断される。
設計の際に用いられるものであり、論理シミュレータ1
31とのシミュレータが解釈できる言語で記述されたデ
バイスモデル132により構成されている。デバイスモ
デルが実際に試験されるべきLSIの動作をシミュレー
トする。デバイス論理シミュレータ13はPLIインタ
ーフェイスを経由して得られたテストパターンをデバイ
スモデルに与え、結果としてのデバイスモデルからの応
答出力をPLIインターフェイスを経由してフォーマッ
ト変換14に与える。フォーマット変換14はデバイス
論理シミュレータ13からのデバイス出力をPLIフォ
ーマットからLSIテスタシミュレータ11のフォーマ
ットに変換する。LSIテスタシミュレータ11はフォ
ーマット変換14からのデバイス出力を期待値データと
比較する。比較結果が一致する場合は、そのテストバタ
ーンは適正であると判断される。
【0015】このようにデバイス論理シミュレータを用
いて、全ての動作をソフトウエア処理する場合には、非
常に長い処理時間を必要とする。特にデバイス論路シミ
ュレータ13における処理時間がその大部分をしめてい
る。
いて、全ての動作をソフトウエア処理する場合には、非
常に長い処理時間を必要とする。特にデバイス論路シミ
ュレータ13における処理時間がその大部分をしめてい
る。
【0016】
【発明が解決しようとする課題】したがって、本発明の
目的は、電子設計自動化(EDA)手法により設計され
たLSIの特性およびそのLSIをテスタにより試験す
るためのテストパターンの適否を、そのLSI開発設計
時におけるCADデータを基にして高速に検証するため
の、半導体集積回路検証装置を提供することにある。
目的は、電子設計自動化(EDA)手法により設計され
たLSIの特性およびそのLSIをテスタにより試験す
るためのテストパターンの適否を、そのLSI開発設計
時におけるCADデータを基にして高速に検証するため
の、半導体集積回路検証装置を提供することにある。
【0017】本発明の他の目的は、意図するLSIの開
発設計時におけるCADデータを基にして作成された、
LSIを試験するためのテストパターンの適否を高速に
検証することにより、設計したLSIが実際に生産され
る時点では、そのLSI試験のためのテストパターンが
完成していることを可能とするための、半導体集積回路
検証装置を提供することにある。
発設計時におけるCADデータを基にして作成された、
LSIを試験するためのテストパターンの適否を高速に
検証することにより、設計したLSIが実際に生産され
る時点では、そのLSI試験のためのテストパターンが
完成していることを可能とするための、半導体集積回路
検証装置を提供することにある。
【0018】本発明のさらに他の目的は、被試験LSI
の開発設計時におけるCADデータを基にして作成され
た、被試験LSIを試験するためのテストパターンの適
否を、小規模な専用ハードウエアにより、高速に検証す
ることができる半導体集積回路検証装置を提供すること
にある。
の開発設計時におけるCADデータを基にして作成され
た、被試験LSIを試験するためのテストパターンの適
否を、小規模な専用ハードウエアにより、高速に検証す
ることができる半導体集積回路検証装置を提供すること
にある。
【0019】本発明のさらに他の目的は、被試験LSI
の開発設計時におけるCADデータを基にして作成され
た、被試験LSIを試験するためのテストパターンの適
否を、小規模な専用ハードウエアにより構成されたアク
セラレータとシミュレーション機能をグラフィック表示
で実施するワークステーションとの組み合わせにより、
高速に検証することができる半導体集積回路検証装置を
提供することにある。
の開発設計時におけるCADデータを基にして作成され
た、被試験LSIを試験するためのテストパターンの適
否を、小規模な専用ハードウエアにより構成されたアク
セラレータとシミュレーション機能をグラフィック表示
で実施するワークステーションとの組み合わせにより、
高速に検証することができる半導体集積回路検証装置を
提供することにある。
【0020】
【課題を解決するための手段】本発明の半導体集積回路
検証装置では、電子設計自動化(EDA)環境において
設計されたLSIデバイスの機能を、デバイス論理シミ
ュレータにより、コンピュータ上においてテストする。
デバイス論理シミュレータの実行により得られたイベン
トデータをダンプファイルとして保存するとともに、そ
のダンプファイル中のデータを変換してLSIテスタ用
のテストパターンを作成する。このテストパターンの出
力ピン信号波形とダンプファイルから得られるデバイス
の出力ピン信号波形とのイベントを所定の時間関係のも
とに比較する。ダンプファイルに換わって、論理シミュ
レータからのイベントデータにおける出力ピン信号波形
を比較してもよい。比較結果が一致する場合は、そのテ
ストパターンは適正であると判断され、あるいはデバイ
スの機能が意図した通りであると判断される。
検証装置では、電子設計自動化(EDA)環境において
設計されたLSIデバイスの機能を、デバイス論理シミ
ュレータにより、コンピュータ上においてテストする。
デバイス論理シミュレータの実行により得られたイベン
トデータをダンプファイルとして保存するとともに、そ
のダンプファイル中のデータを変換してLSIテスタ用
のテストパターンを作成する。このテストパターンの出
力ピン信号波形とダンプファイルから得られるデバイス
の出力ピン信号波形とのイベントを所定の時間関係のも
とに比較する。ダンプファイルに換わって、論理シミュ
レータからのイベントデータにおける出力ピン信号波形
を比較してもよい。比較結果が一致する場合は、そのテ
ストパターンは適正であると判断され、あるいはデバイ
スの機能が意図した通りであると判断される。
【0021】本発明の半導体集積回路検証装置では、電
子設計自動化(EDA)手法により、設計されたLSI
デバイスの特性やそれを実際に試験するための試験パタ
ーンの適否を、そのLSIの設計段階で得られた設計デ
ータを基にして、高速かつ低コストで検証できる。本検
証装置では小規模な専用ハードウエアにより半導体集積
回路検証装置が構成でき、高速にかつ低コストでテスト
パターンの検証やLSIデバイスの特性試験が実際の生
産等の段階にいたる前に実施できる。
子設計自動化(EDA)手法により、設計されたLSI
デバイスの特性やそれを実際に試験するための試験パタ
ーンの適否を、そのLSIの設計段階で得られた設計デ
ータを基にして、高速かつ低コストで検証できる。本検
証装置では小規模な専用ハードウエアにより半導体集積
回路検証装置が構成でき、高速にかつ低コストでテスト
パターンの検証やLSIデバイスの特性試験が実際の生
産等の段階にいたる前に実施できる。
【0022】
【発明の実施の形態】本発明の実施例を図面を参照して
説明する。第2図(A)は本発明の半導体集積回路検証
装置を用いた検証システム26の概略構成を示すブロッ
ク図である。この検証システムの主要なブロックとして
は、半導体集積回路検証装置20、デバイスモデル2
3、論理シミュレータ25、シミュレートの結果(ダン
プ)ファイル27で構成されている。本発明による半導
体集積回路検証装置20は、エンジニアリングワークス
テーション(EWS)24とアクセラレータ22により
構成されている。あとに詳述するように、EWS24は
主としてLSIテスタのシミュレータとして構成され、
アクセラレータ22は高速処理を実現するための、専用
ハードウエアで構成されている。第2図(B)は第2図
(A)の検証装置と実質的に等価な機能を果たすLSI
テスタ30を示すものであり、第2図(A)の検証シス
テムにより、完成したLSIデバイスに実際のテスタ3
0からテストパターンを印加して試験するのと同等の試
験を実際に生産されたデバイスに実行する装置である。
説明する。第2図(A)は本発明の半導体集積回路検証
装置を用いた検証システム26の概略構成を示すブロッ
ク図である。この検証システムの主要なブロックとして
は、半導体集積回路検証装置20、デバイスモデル2
3、論理シミュレータ25、シミュレートの結果(ダン
プ)ファイル27で構成されている。本発明による半導
体集積回路検証装置20は、エンジニアリングワークス
テーション(EWS)24とアクセラレータ22により
構成されている。あとに詳述するように、EWS24は
主としてLSIテスタのシミュレータとして構成され、
アクセラレータ22は高速処理を実現するための、専用
ハードウエアで構成されている。第2図(B)は第2図
(A)の検証装置と実質的に等価な機能を果たすLSI
テスタ30を示すものであり、第2図(A)の検証シス
テムにより、完成したLSIデバイスに実際のテスタ3
0からテストパターンを印加して試験するのと同等の試
験を実際に生産されたデバイスに実行する装置である。
【0023】第2図(A)の検証システムにより、設計
された半導体デバイスを試験するためのテストパターン
の適否を検証するとともに、設計された半導体デバイス
の性能を検証することができる。この検証システムによ
り、半導体デバイスが実際にシリコンウエハ上に作成さ
れるよりはるかに以前の段階で、そのデバイスの評価を
高速に実施することが可能となる。またその半導体デバ
イスが実際に生産されるときより前に、それを試験する
ためのテストパターンが、すでに充分評価され完成され
ていることを可能にする。第2図(A)の検証システム
例では、EWS24には論理シミュレータ25からデー
タを入力する場合、またはダンプファイル27からデー
タを入力する場合のいずれも可能なようになっている。
された半導体デバイスを試験するためのテストパターン
の適否を検証するとともに、設計された半導体デバイス
の性能を検証することができる。この検証システムによ
り、半導体デバイスが実際にシリコンウエハ上に作成さ
れるよりはるかに以前の段階で、そのデバイスの評価を
高速に実施することが可能となる。またその半導体デバ
イスが実際に生産されるときより前に、それを試験する
ためのテストパターンが、すでに充分評価され完成され
ていることを可能にする。第2図(A)の検証システム
例では、EWS24には論理シミュレータ25からデー
タを入力する場合、またはダンプファイル27からデー
タを入力する場合のいずれも可能なようになっている。
【0024】前者の場合には、デバイスモデル23と論
理シミュレータ25により、設計された半導体デバイス
がシミュレートされてEWS24に与えられる。そのシ
ミュレートされたデバイスにEWS24からテストパタ
ーンを与えて、そのデバイスの応答出力をアクセラレー
タ22を用いて評価する。後者の場合は、デバイスの設
計時に用いられたデバイス論理試験シミュレーションの
結果としてのダンプファイル27からデータが、EWS
24に与えられる。このダンプファイル27のデバイス
出力信号をアクセラレータ22により評価する。デバイ
ス論理試験シミュレータのダンプファイルの例として
は、VerilogのVCD(Value Change Dump)や
IEEEのSTIL(Standard Test Interface Langua
ge)が知られている。
理シミュレータ25により、設計された半導体デバイス
がシミュレートされてEWS24に与えられる。そのシ
ミュレートされたデバイスにEWS24からテストパタ
ーンを与えて、そのデバイスの応答出力をアクセラレー
タ22を用いて評価する。後者の場合は、デバイスの設
計時に用いられたデバイス論理試験シミュレーションの
結果としてのダンプファイル27からデータが、EWS
24に与えられる。このダンプファイル27のデバイス
出力信号をアクセラレータ22により評価する。デバイ
ス論理試験シミュレータのダンプファイルの例として
は、VerilogのVCD(Value Change Dump)や
IEEEのSTIL(Standard Test Interface Langua
ge)が知られている。
【0025】本発明による半導体集積回路検証装置と、
半導体集積回路の設計から検証さらに生産と実試験等の
全体の工程との関連を、第3図の概念図に示す。第3図
の左端から略中央までが、半導体集積回路のCADによ
る設計と模擬的試験の工程であり、略中央から右端まで
が設計されたデバイスの製造と試験工程である。本発明
による半導体集積回路検証装置20はデバイスの設計段
階において、そのデバイスの設計データを基にして、デ
バイスの試験に用いるテストパターンの検証とそのテス
トパターンによるデバイスの試験を高速に実施する。
半導体集積回路の設計から検証さらに生産と実試験等の
全体の工程との関連を、第3図の概念図に示す。第3図
の左端から略中央までが、半導体集積回路のCADによ
る設計と模擬的試験の工程であり、略中央から右端まで
が設計されたデバイスの製造と試験工程である。本発明
による半導体集積回路検証装置20はデバイスの設計段
階において、そのデバイスの設計データを基にして、デ
バイスの試験に用いるテストパターンの検証とそのテス
トパターンによるデバイスの試験を高速に実施する。
【0026】半導体デバイスの初期の設計段階において
は、その設計の実施により、デバイスをハードウエア記
述言語HDLで記述された設計データ32とそのデバイ
スを試験するための試験信号データ31が生成される。
これらの高級言語で記述されたデータは、論理シミュレ
ータ25やシリコンコンパイラ33のプロセスにより、
ゲートレベルの論理に論理合成される。それらのシミュ
レータやコンパイラによる論理合成データから、各ゲー
トの接続関係のデータである、ネットリスト34や回路
図データ35が得られる。
は、その設計の実施により、デバイスをハードウエア記
述言語HDLで記述された設計データ32とそのデバイ
スを試験するための試験信号データ31が生成される。
これらの高級言語で記述されたデータは、論理シミュレ
ータ25やシリコンコンパイラ33のプロセスにより、
ゲートレベルの論理に論理合成される。それらのシミュ
レータやコンパイラによる論理合成データから、各ゲー
トの接続関係のデータである、ネットリスト34や回路
図データ35が得られる。
【0027】ネットリストデータ34や回路図データ3
5から、実際のシリコン基板上での物理的配置や配線を
検討するシミュレーション36や、それによる物理的パ
ラメータを決めるシミュレーション37のプロセスを経
て、物理的配置やそれによるパラメータの影響を加味し
たタイミング動作がシミュレートされる。そしてそのよ
うなシミュレーションの結果をふまえたレイアウトネッ
トリストのデータ38が形成される。さらにそのデータ
38に基づき、集積回路をシリコン基板上に形成するプ
ロセス39を経て、設計された集積回路デバイスDUT
が製造される。このようにして実際に製造された半導体
集積回路は、LSIテスタ30により各種の試験信号が
与えられて良否が検証される。
5から、実際のシリコン基板上での物理的配置や配線を
検討するシミュレーション36や、それによる物理的パ
ラメータを決めるシミュレーション37のプロセスを経
て、物理的配置やそれによるパラメータの影響を加味し
たタイミング動作がシミュレートされる。そしてそのよ
うなシミュレーションの結果をふまえたレイアウトネッ
トリストのデータ38が形成される。さらにそのデータ
38に基づき、集積回路をシリコン基板上に形成するプ
ロセス39を経て、設計された集積回路デバイスDUT
が製造される。このようにして実際に製造された半導体
集積回路は、LSIテスタ30により各種の試験信号が
与えられて良否が検証される。
【0028】本発明の半導体集積回路検証装置20は、
半導体の設計段階で図示する矢印のループの一部として
用いると好都合である。上記の物理的配置やそれによる
パラメータの影響を加味したタイミング動作をシミュレ
ートするプロセス36、37の結果は、例えばバリュー
チェンジダンプ(VCD)ファイル27として保存され
る。ダンプファイル27のデータは、変換ソフトウエア
43を通して、テストパターンデータ(LPAT)44
に変換される。そのようなテストパターンはパターンデ
ータとタイミングデータで構成され、テスト記述言語T
DL45に記述された試験目的に応じて具体的に作成さ
れる。LPAT44に格納されたテストパターンの適否
を、本発明の半導体集積回路検証装置20により検証す
る。その検証は例えば、テストパターン中の入力パター
ンに対する出力パターン(期待値)が、設計された半導
体デバイスの出力信号と一致するか等を確認にすること
により行う。
半導体の設計段階で図示する矢印のループの一部として
用いると好都合である。上記の物理的配置やそれによる
パラメータの影響を加味したタイミング動作をシミュレ
ートするプロセス36、37の結果は、例えばバリュー
チェンジダンプ(VCD)ファイル27として保存され
る。ダンプファイル27のデータは、変換ソフトウエア
43を通して、テストパターンデータ(LPAT)44
に変換される。そのようなテストパターンはパターンデ
ータとタイミングデータで構成され、テスト記述言語T
DL45に記述された試験目的に応じて具体的に作成さ
れる。LPAT44に格納されたテストパターンの適否
を、本発明の半導体集積回路検証装置20により検証す
る。その検証は例えば、テストパターン中の入力パター
ンに対する出力パターン(期待値)が、設計された半導
体デバイスの出力信号と一致するか等を確認にすること
により行う。
【0029】第4図は本発明の半導体集積回路検証装置
の構成およびその検証装置に直接的にかかわるソフトウ
エアやデータとの関係を示すブロック図である。第4図
において第3図との共通部分は同一の番号であらわして
いるが、論理シミュレータ25は、第3図のシミュレー
タ25、コンパイラ33、シミュレータ他36および3
7を含む概念である。ダンプファイル27のデータがフ
ァイル46を経由して、半導体集積回路検証装置20に
与えられ、あるいは論理シミュレータ25からのデータ
が半導体集積回路検証装置20に与えられる。また半導
体集積回路検証装置20には、LPAT44およびTD
L45により、テストパターンが与えられている。
の構成およびその検証装置に直接的にかかわるソフトウ
エアやデータとの関係を示すブロック図である。第4図
において第3図との共通部分は同一の番号であらわして
いるが、論理シミュレータ25は、第3図のシミュレー
タ25、コンパイラ33、シミュレータ他36および3
7を含む概念である。ダンプファイル27のデータがフ
ァイル46を経由して、半導体集積回路検証装置20に
与えられ、あるいは論理シミュレータ25からのデータ
が半導体集積回路検証装置20に与えられる。また半導
体集積回路検証装置20には、LPAT44およびTD
L45により、テストパターンが与えられている。
【0030】使用者は例えばグラフィックユーザインタ
ーフェイスGUI47のようなオペレーティングシステ
ムにより、この検証装置20を操作する。半導体集積回
路検証装置20は、EWS24とアクセラレータ22お
よびインターフェイスカード28により構成されてい
る。EWS24とアクセラレータ22は、テスタエミュ
レータとして機能する。またEWS24は、アクセラレ
ータ22のドライバソフトウエアを有し、インターフェ
イスカード28を経由してアクセラレータ22を制御す
る。アクセラレータ22の構成や動作については後に詳
述する。
ーフェイスGUI47のようなオペレーティングシステ
ムにより、この検証装置20を操作する。半導体集積回
路検証装置20は、EWS24とアクセラレータ22お
よびインターフェイスカード28により構成されてい
る。EWS24とアクセラレータ22は、テスタエミュ
レータとして機能する。またEWS24は、アクセラレ
ータ22のドライバソフトウエアを有し、インターフェ
イスカード28を経由してアクセラレータ22を制御す
る。アクセラレータ22の構成や動作については後に詳
述する。
【0031】本発明の半導体集積回路検証装置の動作例
を、第5図の波形図に示す。使用者はGUI47の画面
から試験開始のコマンドを送り、これによりTDL45
およびLPAT44からテストパターンが検証装置20
に供給される。これによりテスタエミュレータが機能す
る。この例では半導体デバイスのピン1ー3に図のよう
な試験波形を与えたとき、デバイスのピン4の出力が所
定のストローブタイミング(矢印)のとき図示の高レベ
ルまたは低レベルであることを示す。
を、第5図の波形図に示す。使用者はGUI47の画面
から試験開始のコマンドを送り、これによりTDL45
およびLPAT44からテストパターンが検証装置20
に供給される。これによりテスタエミュレータが機能す
る。この例では半導体デバイスのピン1ー3に図のよう
な試験波形を与えたとき、デバイスのピン4の出力が所
定のストローブタイミング(矢印)のとき図示の高レベ
ルまたは低レベルであることを示す。
【0032】この試験波形を論理シミュレータ25を経
由して、デバイスモデル23に与えた場合のピン4の出
力をテスタエミュレータのピン4の出力と比較する。あ
るいはダンプファイル27に含まれる出力ピン4のデー
タを、テスタエミュレータのピン4の出力と比較するこ
ともできる。これにより、設計した半導体デバイスの動
作の検証、あるいはそれを試験するためのテストパター
ンの検証ができる。比較結果が一致の場合は、その試験
パターンが適切であることを意味する。不一致の場合
は、試験パターンが不適である、あるいはデバイスの動
作にエラーがあることを意味する。また例えば図のよう
に、ピン1の試験信号波形が、実際のLSIテスタの最
小パルス幅を下回るような場合は、テストパターンのエ
ラーとして検出される。そのようなエラーがあった場合
は、ファイル51に記録される。
由して、デバイスモデル23に与えた場合のピン4の出
力をテスタエミュレータのピン4の出力と比較する。あ
るいはダンプファイル27に含まれる出力ピン4のデー
タを、テスタエミュレータのピン4の出力と比較するこ
ともできる。これにより、設計した半導体デバイスの動
作の検証、あるいはそれを試験するためのテストパター
ンの検証ができる。比較結果が一致の場合は、その試験
パターンが適切であることを意味する。不一致の場合
は、試験パターンが不適である、あるいはデバイスの動
作にエラーがあることを意味する。また例えば図のよう
に、ピン1の試験信号波形が、実際のLSIテスタの最
小パルス幅を下回るような場合は、テストパターンのエ
ラーとして検出される。そのようなエラーがあった場合
は、ファイル51に記録される。
【0033】本発明の半導体集積回路検証装置の動作例
をさらに第6図を用いて説明する。LPAT44のテス
トパターンデータは、テスタエミュレータ53により、
イベントベースによる具体的なコマンドやデータに分け
て処理される。第6図において、VGCはベクトルジェ
ネレータコントローラを意味し、この例ではNOPとな
っている。RATEはレートジェネレータを意味し、テ
スタレートを隣接するテストパルスの時間間隔として規
定している。TTBはツルーステーブルバッファを意味
し、試験パターンを1または0の真理値であらわしてい
る。FPはフレームプロセッサの意味であり、テストレ
ート中の波形タイミングを遅延時間として規定してい
る。第6図では第5図と同様に、半導体デバイスの出力
ピン4のデータ例を示している。
をさらに第6図を用いて説明する。LPAT44のテス
トパターンデータは、テスタエミュレータ53により、
イベントベースによる具体的なコマンドやデータに分け
て処理される。第6図において、VGCはベクトルジェ
ネレータコントローラを意味し、この例ではNOPとな
っている。RATEはレートジェネレータを意味し、テ
スタレートを隣接するテストパルスの時間間隔として規
定している。TTBはツルーステーブルバッファを意味
し、試験パターンを1または0の真理値であらわしてい
る。FPはフレームプロセッサの意味であり、テストレ
ート中の波形タイミングを遅延時間として規定してい
る。第6図では第5図と同様に、半導体デバイスの出力
ピン4のデータ例を示している。
【0034】テスタエミュレータ53のデータは、イベ
ントFIFO54に与えられる。論理シミュレータ25
あるいはダンプファイル27のデータはデバイス入力と
して検証装置20に印加される。論理シミュレータ25
のデータは、イベントFIFO57に直接的に与えら
れ、ダンプファイル27のデータはイベントデコーダ5
6を経て、イベントFIFO57に与えられる。テスタ
エミュレータ53(62)、イベントFIFO54およ
び57、さらにイベントフォーマットエミュレータ63
(第7図)は、ハードウエアとしてのアクセラレータ2
2に構成される。FIFO54および57の双方からの
出力データが、比較器55で比較される。この比較はい
ずれか先のイベントデータを他方のイベントデータと比
較することによりおこなう。比較結果はファイル58に
記録される。
ントFIFO54に与えられる。論理シミュレータ25
あるいはダンプファイル27のデータはデバイス入力と
して検証装置20に印加される。論理シミュレータ25
のデータは、イベントFIFO57に直接的に与えら
れ、ダンプファイル27のデータはイベントデコーダ5
6を経て、イベントFIFO57に与えられる。テスタ
エミュレータ53(62)、イベントFIFO54およ
び57、さらにイベントフォーマットエミュレータ63
(第7図)は、ハードウエアとしてのアクセラレータ2
2に構成される。FIFO54および57の双方からの
出力データが、比較器55で比較される。この比較はい
ずれか先のイベントデータを他方のイベントデータと比
較することによりおこなう。比較結果はファイル58に
記録される。
【0035】本発明の検証装置20におけるアクセラレ
ータ22の詳細な構成例を、第7図のブロック図に示
す。EWS24からのテストパターンデータと論理シミ
ュレータまたはダンプファイル27からのデータは、バ
ス61を経由してそれぞれテスタシミュレータ62とイ
ベントフォーマットエミュレータ63に与えられる。テ
スタエミュレータ62はパターンの深さ方向とピン数方
向にデータフィールドが構成され、第6図で説明したデ
ータがフィールド66、67、69、71に形成され、
パターンシーケンサ68により取り出される。これらの
イベントデータはイベントカリキュレータ72を通し
て、イベントFIFO54に供給される。
ータ22の詳細な構成例を、第7図のブロック図に示
す。EWS24からのテストパターンデータと論理シミ
ュレータまたはダンプファイル27からのデータは、バ
ス61を経由してそれぞれテスタシミュレータ62とイ
ベントフォーマットエミュレータ63に与えられる。テ
スタエミュレータ62はパターンの深さ方向とピン数方
向にデータフィールドが構成され、第6図で説明したデ
ータがフィールド66、67、69、71に形成され、
パターンシーケンサ68により取り出される。これらの
イベントデータはイベントカリキュレータ72を通し
て、イベントFIFO54に供給される。
【0036】イベントフォーマットエミュレータ63に
おいても同様に、ダンプファイルのフィールド74に、
イベントデータがパターン深さ方向およびピン数方向に
形成される。これらのイベントデータはイベントカリキ
ュレータ75を通して、イベントFIFO57に供給さ
れる。イベントFIFO54と57のイベントは所定の
時間を基準として、比較器55により比較される。さら
にこの比較結果を各ピンのステータス83、85につい
て実施し、パス・フェイルの比較結果81を得るように
してもよい。またパターンエラー73やタイミングエラ
ー77は、イベントFIFO54および57の出力を比
較することなく、直接的に検出できる。
おいても同様に、ダンプファイルのフィールド74に、
イベントデータがパターン深さ方向およびピン数方向に
形成される。これらのイベントデータはイベントカリキ
ュレータ75を通して、イベントFIFO57に供給さ
れる。イベントFIFO54と57のイベントは所定の
時間を基準として、比較器55により比較される。さら
にこの比較結果を各ピンのステータス83、85につい
て実施し、パス・フェイルの比較結果81を得るように
してもよい。またパターンエラー73やタイミングエラ
ー77は、イベントFIFO54および57の出力を比
較することなく、直接的に検出できる。
【0037】イベントFIFO54と57からのイベン
トデータの取り出しと、そのデータの比較器55による
比較動作を、第6図、第7図および第8図を用いてより
詳細に説明する。上述のように、イベントFIFO54
にはデバイスピンの信号(この例では出力ピン4)とし
てテスタから発生されるべき信号をエミュエートした情
報が蓄積されている。この情報の内容は第6図に示すよ
うに、時間情報(3ns,13ns等)とピンイベントの種類
(期待値ハイあるいはロー)となっている。イベントF
IFO57にも同じ内容の情報が入っているが、その情
報はシミュレーション済みのファイル(ダンプファイル
46)又は論理シミュレータ25から取り込む。
トデータの取り出しと、そのデータの比較器55による
比較動作を、第6図、第7図および第8図を用いてより
詳細に説明する。上述のように、イベントFIFO54
にはデバイスピンの信号(この例では出力ピン4)とし
てテスタから発生されるべき信号をエミュエートした情
報が蓄積されている。この情報の内容は第6図に示すよ
うに、時間情報(3ns,13ns等)とピンイベントの種類
(期待値ハイあるいはロー)となっている。イベントF
IFO57にも同じ内容の情報が入っているが、その情
報はシミュレーション済みのファイル(ダンプファイル
46)又は論理シミュレータ25から取り込む。
【0038】したがってイベントFIFO54と57に
はデバイスの同じピンの情報が蓄えられ、FIFO54
にはテストパターンとしての情報が与えられ、FIFO
57にはデバイスの入力波形または出力波形が与えられ
る。第8図はイベントFIFO54および57に蓄積さ
れるイベントデータを信号波形のイメージで示してい
る。第8図(A)はデバイスの情報であり、第8図
(B)はテストパターン情報である。
はデバイスの同じピンの情報が蓄えられ、FIFO54
にはテストパターンとしての情報が与えられ、FIFO
57にはデバイスの入力波形または出力波形が与えられ
る。第8図はイベントFIFO54および57に蓄積さ
れるイベントデータを信号波形のイメージで示してい
る。第8図(A)はデバイスの情報であり、第8図
(B)はテストパターン情報である。
【0039】第6図のイベント比較器55には、イベン
トFIFO54および57の出力からからイベント情報
が与えられており、それらはそれぞれ”3ns(ナノ
秒):期待値H”と”0ns:設定1”となっている。
この双方の情報中の時間を比較して先行するイベント情
報”0ns:設定1”をFIFO57から取り出す。し
たがってFIFO57の出口には次のイベント情報であ
る”10ns:設定1”が現れる。FIFO54の情報
はこの時点では取り出さないので、その出口には”3n
s:期待値H”が残っている。取り出したイベント情
報”0ns:設定1”は、デバイスピンの設定イベント
なので、ファイル58のピンステータスを1に設定す
る。これは設定イベントなので、比較は行わず、したが
ってファイル58の比較結果をパスとする。
トFIFO54および57の出力からからイベント情報
が与えられており、それらはそれぞれ”3ns(ナノ
秒):期待値H”と”0ns:設定1”となっている。
この双方の情報中の時間を比較して先行するイベント情
報”0ns:設定1”をFIFO57から取り出す。し
たがってFIFO57の出口には次のイベント情報であ
る”10ns:設定1”が現れる。FIFO54の情報
はこの時点では取り出さないので、その出口には”3n
s:期待値H”が残っている。取り出したイベント情
報”0ns:設定1”は、デバイスピンの設定イベント
なので、ファイル58のピンステータスを1に設定す
る。これは設定イベントなので、比較は行わず、したが
ってファイル58の比較結果をパスとする。
【0040】次に比較器55に与えられている”3n
s:期待値H”と”10ns:設定1”情報間では、前
者の情報が時間的に先行しているので、情報”3ns:
期待値H”をFIFO54から取り出す。この情報は比
較イベントなので、先に設定したピンステータス1とこ
のイベント情報の期待値Hを比較する。この比較結果は
一致するので、ファイル58に比較結果を「パス」と書
き込む。すなわちデバイスのイベント情報である設定イ
ベントは比較を行わずにファイル58に取り込み、その
直後にテスタエミュレータから比較イベントがあったと
きに、その設定イベントの設定値と比較イベントの期待
値とを比較するようにしている。このようなシーケンス
でイベントFIFO54と57の出口にあるイベント情
報を比較することにより、テストパターンの検証および
デバイス動作の検証が実行できる。
s:期待値H”と”10ns:設定1”情報間では、前
者の情報が時間的に先行しているので、情報”3ns:
期待値H”をFIFO54から取り出す。この情報は比
較イベントなので、先に設定したピンステータス1とこ
のイベント情報の期待値Hを比較する。この比較結果は
一致するので、ファイル58に比較結果を「パス」と書
き込む。すなわちデバイスのイベント情報である設定イ
ベントは比較を行わずにファイル58に取り込み、その
直後にテスタエミュレータから比較イベントがあったと
きに、その設定イベントの設定値と比較イベントの期待
値とを比較するようにしている。このようなシーケンス
でイベントFIFO54と57の出口にあるイベント情
報を比較することにより、テストパターンの検証および
デバイス動作の検証が実行できる。
【0041】実際のLSIテスタは試験するデバイスの
最大ピン数に対応する試験ピンを有しており、その数は
124ー1024ピンにもおよぶ。その試験ピン毎にパ
ターン発生器があり、それらが同時に動作する。本発明
の半導体集積回路検証装置に実際のLSIテスタと同じ
ピン数に相当する信号処理器を備えることはコスト的に
不合理である。したがって第7図に示す本発明の半導体
集積回路検証装置の構成においては、例えば数ピンから
数十ピンに相当する信号処理器を設けるにとどめ、また
各信号処理器に対応するメモリもテストパターンの深さ
よりはるかに小容量としている。したがって、本発明に
よるパターンやデバイスの検証はピン数やテストパター
ンを所定数に分割して行うようにして、コストとのバラ
ンスをはかっている。
最大ピン数に対応する試験ピンを有しており、その数は
124ー1024ピンにもおよぶ。その試験ピン毎にパ
ターン発生器があり、それらが同時に動作する。本発明
の半導体集積回路検証装置に実際のLSIテスタと同じ
ピン数に相当する信号処理器を備えることはコスト的に
不合理である。したがって第7図に示す本発明の半導体
集積回路検証装置の構成においては、例えば数ピンから
数十ピンに相当する信号処理器を設けるにとどめ、また
各信号処理器に対応するメモリもテストパターンの深さ
よりはるかに小容量としている。したがって、本発明に
よるパターンやデバイスの検証はピン数やテストパター
ンを所定数に分割して行うようにして、コストとのバラ
ンスをはかっている。
【0042】
【発明の効果】以上のように、本発明の半導体集積回路
検証装置、意図する半導体デバイス開発設計時における
CADデータを基にして作成された、LSIを試験する
ためのテストパターンの適否、あるいはそのデバイスの
良否を高速に検証することができる。本発明の半導体集
積回路検証装置使用することにより、設計したLSIデ
バイスが実際に生産される時点では、その試験のための
テストパターンが完成していることを可能とでき、この
ためLSIデバイスを迅速に市場に供給することができ
る。また本発明の半導体集積回路検証装置によれば、被
試験デバイスを試験するためのテストパターンの適否
を、実際のLSIテスタを用いることなく、小規模な専
用ハードウエアにより、高速に検証することができる。
検証装置、意図する半導体デバイス開発設計時における
CADデータを基にして作成された、LSIを試験する
ためのテストパターンの適否、あるいはそのデバイスの
良否を高速に検証することができる。本発明の半導体集
積回路検証装置使用することにより、設計したLSIデ
バイスが実際に生産される時点では、その試験のための
テストパターンが完成していることを可能とでき、この
ためLSIデバイスを迅速に市場に供給することができ
る。また本発明の半導体集積回路検証装置によれば、被
試験デバイスを試験するためのテストパターンの適否
を、実際のLSIテスタを用いることなく、小規模な専
用ハードウエアにより、高速に検証することができる。
【図1】従来技術におけるテストパターン検証方法の一
例であり、ソフトウエアであるデバイス論理シミュレー
タを用いたものである。
例であり、ソフトウエアであるデバイス論理シミュレー
タを用いたものである。
【図2】(A)は、本発明における半導体集積回路検証
装置の基本構成を示す概念的ブロック図であり、(B)
は第2図(A)の検証装置と実質的に等価な機能を果た
すLSIテスタを示す概念図である。
装置の基本構成を示す概念的ブロック図であり、(B)
は第2図(A)の検証装置と実質的に等価な機能を果た
すLSIテスタを示す概念図である。
【図3】半導体集積回路の設計から検証さらに実生産と
試験の全体の工程と、本発明による半導体集積回路検証
装置との関連および役割を示す概念図である。
試験の全体の工程と、本発明による半導体集積回路検証
装置との関連および役割を示す概念図である。
【図4】第2図(A)における本発明の半導体集積回路
検証装置の構成およびその検証装置にかかわるソフトウ
エアやデータとの関係をより詳細に示すブロック図であ
る。
検証装置の構成およびその検証装置にかかわるソフトウ
エアやデータとの関係をより詳細に示すブロック図であ
る。
【図5】本発明の半導体集積回路検証装置による動作の
具体例を示すための波形図である。
具体例を示すための波形図である。
【図6】本発明の半導体集積回路検証装置による動作の
具体例を論理データで示すための概念図である。
具体例を論理データで示すための概念図である。
【図7】本発明の半導体集積回路検証装置を詳細なハー
ドウエアの機能ブロックとして示すためのブロック図で
ある。
ドウエアの機能ブロックとして示すためのブロック図で
ある。
【図8】本発明の検証装置のイベントFIFOに蓄積さ
れるイベントデータを信号波形のイメージで示す波形図
である。
れるイベントデータを信号波形のイメージで示す波形図
である。
20 半導体集積回路検証装置 22 アクセラレータ 24 EWS 25 論理シミュレータ 27 ダンプファイル 28 インターフェイスカード 44 LPAT 45 TDL 47 グラフィックユーザインターフェイス
Claims (9)
- 【請求項1】 被試験デバイスを試験するためにその被
試験デバイスに与える入力パターンとその入力パターン
に対する被試験デバイスの応答出力を比較するための期
待値パターンとにより構成されるテストパターンを格納
するテストパターンファイルと、 そのテストパターンファイルからテストパターンを所定
量受け取り、それをテスタイベント情報として格納する
第1の記憶手段と、 その第1の記憶手段からのテスタイベント情報を所定量
入力し、その入力した順に出力として取り出す第1のフ
ァーストイン・ファーストアウトと、 被試験デバイスのコンピュータ支援による設計データに
基づいて、そのデバイスの動作を論理シミュレートした
結果としてのイベント情報を所定量受け取り、デバイス
イベント情報として格納する第2の記憶手段と、 その第2の記憶手段からのデバイスイベント情報を所定
量入力し、その入力した順に出力として取り出す第2の
ファーストイン・ファーストアウトと、 その第1および第2のファーストイン・ファーストアウ
トからのイベント情報を比較する比較器と、 その比較器による比較結果を出力する手段と、により構
成される半導体集積回路検証装置。 - 【請求項2】 上記第1および第2の記憶手段と、上記
第1および第2のファーストイン・ファーストアウト、
上記比較器、および上記比較結果を出力する手段は、ハ
ードウエアにより構成されている請求項1に記載の半導
体集積回路検証装置。 - 【請求項3】 上記テストパターンファイルはワークス
テーションによりアクセスされ、そのワークステーショ
ンからの指示により、上記第1の記憶手段にテストパタ
ーンを伝送するように構成されている請求項1に記載の
半導体集積回路検証装置。 - 【請求項4】 上記第1および第2の記憶手段と、上記
第1および第2のファーストイン・ファーストアウト
と、上記比較器と、および上記比較結果を出力する手段
により、ハードウエア・アクセラレータが構成され、こ
のハードウエア・アクセラレータとワークステーション
との協同によりテストパターンの検証と被試験デバイス
の模擬試験を行う請求項1に記載の半導体集積回路検証
装置。 - 【請求項5】 上記第1の記憶手段と上記第1のファー
ストイン・ファーストアウトの間に設けられた第1のイ
ベントカリキュレータと、上記第2の記憶手段と上記第
2のファーストイン・ファーストアウトの間に設けられ
た第2のイベントカリキュレータをさらに有する請求項
1に記載の半導体集積回路検証装置。 - 【請求項6】 上記第1のファーストイン・ファースト
アウトの出力端のデータと上記第2のファーストイン・
ファーストアウトの出力端のデータとの間で、それらの
イベント時間のいずれか先行しているデータを取り込む
ための比較データファイルをさらに有する請求項1に記
載の半導体集積回路検証装置。 - 【請求項7】 上記第1のファーストイン・ファースト
アウトの出力端のデータと上記第2のファーストイン・
ファーストアウトの出力端のデータとの間で、いずれか
時間データの先行しているデータを比較データファイル
に取り込み、その取り込んだデータがデバイスイベント
データであるときは、その直後に得られたテスタイベン
トデータ中の比較イベントの期待値とそのデバイスイベ
ントを上記比較器により比較して、両者間の一致不一致
を検証するようにするように動作する請求項1に記載の
半導体集積回路検証装置。 - 【請求項8】 上記テストパターンファイルに格納され
ているテストパターンは、被試験デバイスのコンピュー
タ支援による設計データに基づいて、そのデバイスの動
作を論理シミュレートした結果としてデータを格納する
ダンプファイルからのデータに基づいて作成される請求
項1に記載の半導体集積回路検証装置。 - 【請求項9】 上記第1および第2の記憶手段と、上記
第1および第2のファーストイン・ファーストアウト
と、上記比較器と、および上記比較結果を出力する手段
により、ハードウエア・アクセラレータが構成され、上
記テストパターンファイルからのテストパターンを用い
てLSIテスタの機能をエミュレートするワークステー
ションを有し、このハードウエア・アクセラレータとワ
ークステーションとの協同によりテストパターンの検証
と被試験デバイスの模擬試験を行う請求項1に記載の半
導体集積回路検証装置。
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US09/178,462 US6061283A (en) | 1998-10-23 | 1998-10-23 | Semiconductor integrated circuit evaluation system |
US09/178462 | 1998-10-23 |
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Family Applications (1)
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---|---|---|---|
JP11271865A Withdrawn JP2000132416A (ja) | 1998-10-23 | 1999-09-27 | 半導体集積回路設計検証装置 |
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JP (1) | JP2000132416A (ja) |
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DE (1) | DE19950821A1 (ja) |
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- 1999-10-15 TW TW088117895A patent/TW451129B/zh not_active IP Right Cessation
- 1999-10-21 DE DE19950821A patent/DE19950821A1/de not_active Withdrawn
- 1999-10-22 KR KR1019990045928A patent/KR20000029237A/ko not_active Application Discontinuation
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RD02 | Notification of acceptance of power of attorney |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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