JP2000132416A - 半導体集積回路設計検証装置 - Google Patents

半導体集積回路設計検証装置

Info

Publication number
JP2000132416A
JP2000132416A JP11271865A JP27186599A JP2000132416A JP 2000132416 A JP2000132416 A JP 2000132416A JP 11271865 A JP11271865 A JP 11271865A JP 27186599 A JP27186599 A JP 27186599A JP 2000132416 A JP2000132416 A JP 2000132416A
Authority
JP
Japan
Prior art keywords
data
test
test pattern
event
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11271865A
Other languages
English (en)
Inventor
Koji Takahashi
公二 高橋
Hiroaki Yamoto
裕明 矢元
Hidenobu Matsumura
英宜 松村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of JP2000132416A publication Critical patent/JP2000132416A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31935—Storing data, e.g. failure memory
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】被試験デバイスの機能やその試験に用いるため
のテストパターンを実際のデバイスやテスタを用いずに
高速に検証する半導体集積回路検証装置の提供。 【解決手段】被試験デバイスに与えるテストパターンを
格納するテストパターンファイルからテストパターンを
受け取り、テスタイベント情報として格納する第１の記
憶手段と、第１の記憶手段からのテスタイベント情報を
入力し、入力順に出力として取り出す第１のＦＩＦＯ５
４と、被試験デバイスのコンピュータ支援による設計デ
ータに基づいて、そのデバイスの動作を論理シミュレー
トした結果としてのイベント情報を受け取り、デバイス
イベント情報として格納する第２の記憶手段と、第２の
記憶手段からのデバイスイベント情報を入力し、入力順
に出力として取り出す第２のＦＩＦＯ１５７と、第１お
よび第２のＦＩＦＯからのイベント情報を比較する比較
器５５から構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は超ＬＳＩ等の半導体
集積回路を試験するための検証システムに関し、特に、
被試験半導体回路のＣＡＤによる設計段階において作成
された論理シミュレーションデータを基にして半導体試
験装置用に変換された試験パターンの良否や被試験半導
体の模擬的な故障診断を、実際の半導体試験装置や被試
験半導体回路を用いずに高速に検証する半導体集積回路
検証装置に関する。
【０００２】
【従来の技術】超ＬＳＩ等の半導体集積回路を開発する
工程において、ほとんどの場合コンピュータ支援による
設計（ＣＡＤ）手法が用いられる。このようなＣＡＤに
よる開発環境を電子設計自動化（ＥＤＡ）環境と称すこ
ともある。このような設計自動化の工程においては、Ｖ
ＨＤＬやＶｅｒｉｌｏｇのようなハードウエア記述言語
（ハードウエア・デスクリプション・ランゲージ）を用
いて、意図した半導体回路をＬＳＩ中に設計するととも
に、その設計した回路の機能を、デバイス論理シミュレ
ータと呼ばれるソフトウエアシミュレータによりコンピ
ュータ上で検証している。
【０００３】デバイス論理シミュレータは「テストベン
チ」と呼ばれるインターフェイスを有し、意図した半導
体回路の設計データに試験のためのデータ（テストベク
タ）を模擬的に与え、その半導体回路の応答を模擬的に
検証することができる。
【０００４】このような開発工程を経てＬＳＩが生産さ
れると、そのＬＳＩの機能等は、ＬＳＩテスタと呼ばれ
る半導体集積回路試験装置により試験される。ＬＳＩテ
スタは被試験ＬＳＩに試験パターン（テストベクタ）を
供給し、その結果として得られた被試験ＬＳＩの出力信
号を、所定の期待値と比較して、被試験ＬＳＩの良否を
判定する。ＬＳＩテスタで使用する試験（テスト）パタ
ーンは、被試験ＬＳＩデバイスの機能が高度化しかつ高
集積化するにともない長大かつ複雑になっており、その
作成には多大の時間と労力を要する。このため被試験デ
バイスが設計を終えて実際に生産されてからテストパタ
ーンを生成および検証することは、デバイスの市場への
出荷時期がそれだけ遅れ、ライフサイクルの短いデバイ
スの場合は特に好ましくない。
【０００５】このためＬＳＩの開発工程におけるデバイ
ス論理シミュレータの駆動によリ得られたデータを、実
際に生産されたＬＳＩの試験に用いることにより、半導
体集積回路の試験の効率と総合的生産効率を高めるよう
試みられている。これはＬＳＩテスタによる半導体集積
回路の試験は、上述のデバイス論理シミュレータによる
ＣＡＤ上でのＬＳＩの設計機能の検証と大きな類似性を
有しているため、このような設計段階で得られたデータ
資産を有効活用できる可能性があるからである。すなわ
ち論理シミュレーションを実行した結果としてのデータ
（ダンプファイル）からその被試験ＬＳＩの試験に適合
した、ＬＳＩテスタ用のテストパターンや期待値パター
ンを得るようにしている。しかし、現在のところ設計段
階で得られたダンプファイルから、ＬＳＩテスタ用のテ
ストパターンや期待値パターンを情報の欠如なしに作成
し高速かつ低コストで検証できるシステムはない。
【０００６】ところで、論理シミュレーションデータに
おいては、デバイスモデルに与えるテストパターンやデ
バイスモデルからの結果としての出力（期待値パター
ン）は、イベントベースで表現されている。ここでイベ
ントベースとは、注目するテストパターンが１から０に
あるいは０から１にスイッチするときのその変化点（イ
ベント）を、時間の経過との関係で現したものである。
時間の経過は例えばある基準からの連続した絶対的時間
として、あるいは直前のイベントからの相対的時間とし
て現されることが一般である。これに対して実際のＬＳ
Ｉテスタでは、一般にサイクルベースによりテストパタ
ーンが表現される。サイクルベースにおいては、テスト
パターンはテスタの試験サイクル（テスタレート）との
関係で定義されている。
【０００７】このようにして被試験ＬＳＩの開発設計時
におけるＣＡＤデータを基にして、実際に生産された被
試験ＬＳＩを試験するためのテストパターンを効率良く
生成できる。しかし、実際には種々の理由により、ＬＳ
Ｉテスタ用に生成されたテストパターンが、正しく被試
験ＬＳＩの不良等を検出できるような所望のテストパタ
ーンとならないことがある。このため上記の課程を経て
生成されたテストパターンの良否を検証する必要があ
る。
【０００８】従来技術において、論理シミュレーション
データから得られたＬＳＩテスタ用のテストパターンや
期待値パターンを検証する場合には、実際のＬＳＩテス
タを使用する方法と使用しない方法とがある。実際のＬ
ＳＩテスタを使用する方法の場合、論理シミュレーショ
ンにおけるイベントベースのテストパターンを抽出して
これをサイクルベースのテストパターンに変更する必要
がある。サイクルベースに変換されたテストパターン
を、実際のＬＳＩテスタを用いて、そのテストパターン
の正否を検証する。この方法では、高価なＬＳＩテスタ
をテストパターンの検証に占有してしまうことに難点が
ある。
【０００９】実際のＬＳＩテスタを使用しない方法の場
合には、ＬＳＩテスタシミュレータを用いるが、この場
合においても上述のように、イベントベースからサイク
ルベースに変換されたテストパターンをデバッグする。
この場合、テスタシミュレータからのテストパターンに
対して被試験ＬＳＩの動作をシミュレートする役割とし
て、ＣＡＤによる設計段階で得られた論理シミュレータ
を使用することになる。このように全ての動作をソフト
ウエア処理する場合には、非常に長い処理時間を必要と
する難点がある。
【００１０】実際のＬＳＩテスタを使用しない従来技術
の例をより詳しく以下に説明する。第１図はテスタシミ
ュレータと論理シミュレータを用いた（したがってすべ
ての動作をソフトウエア処理する）テストパターン検証
方法の従来技術例である。
【００１１】第１図においてＬＳＩテスタのソフトウエ
アシミュレータ１１に、ＬＳＩテスタ用に作成されたパ
ターンデータとタイミングデータをパターンファイル１
０１とタイミングファイル１０２ からそれぞれロード
する。パターンデータとタイミングデータは例えばデバ
イスの設計時に用いられたデバイス論理シミュレータの
ダンプファイルからパターンデータとタイミングデータ
を抽出して作成される。デバイス論理シミュレータのダ
ンプファイルの例としては、ＶｅｒｉｌｏｇのＶＣＤ
（Value Change Dump）がある。ダンプファイル１５の
データを変換ソフトウェア１７によりサイクルベースに
変換して、上記のようなパターンデータとタイミングデ
ータをパターンファイル１０１ とタイミングファイル
データ１０２にそれぞれ格納している。
【００１２】ＬＳＩテスタシミュレータ１１は、目的と
するデバイスを試験するために用いられるテストパター
ンあるいはその目的とするデバイスを、ハードウエアと
してのＬＳＩテスタを用いずにデバッグするものであ
る。ＬＳＩテスタシミュレータ１１からパターン情報と
タイミング情報を含むテストパターンを発生して、被試
験デバイスの論理シミュレータに与えるとともに、その
論理シミュレータからの結果としての出力信号を期待値
と比較して、そのテストパターンの適否や目的とするデ
バイスの評価をする。
【００１３】ＬＳＩテスタシミュレータ１１はテストパ
ターンを入力データとしてフォーマット変換１２に与え
る。フォーマット変換１２はテスタシミュレータからの
入力データをデバイス論理シミュレータ１３が受け付け
るフォーマットに変換する。デバイス論理シミュレータ
１３は一般に「ＰＬＩ(Programming Language Interfac
e)」と呼ばれるインターフェイスを有する。したがって
そのインターファイスの場合には、フォーマット変換１
２は被試験デバイスに印加すべき波形をＰＬＩにフォー
マット変換する。
【００１４】デバイス論理シミュレータ１３はＬＳＩの
設計の際に用いられるものであり、論理シミュレータ１
３１とのシミュレータが解釈できる言語で記述されたデ
バイスモデル１３２により構成されている。デバイスモ
デルが実際に試験されるべきＬＳＩの動作をシミュレー
トする。デバイス論理シミュレータ１３はＰＬＩインタ
ーフェイスを経由して得られたテストパターンをデバイ
スモデルに与え、結果としてのデバイスモデルからの応
答出力をＰＬＩインターフェイスを経由してフォーマッ
ト変換１４に与える。フォーマット変換１４はデバイス
論理シミュレータ１３からのデバイス出力をＰＬＩフォ
ーマットからＬＳＩテスタシミュレータ１１のフォーマ
ットに変換する。ＬＳＩテスタシミュレータ１１はフォ
ーマット変換１４からのデバイス出力を期待値データと
比較する。比較結果が一致する場合は、そのテストバタ
ーンは適正であると判断される。
【００１５】このようにデバイス論理シミュレータを用
いて、全ての動作をソフトウエア処理する場合には、非
常に長い処理時間を必要とする。特にデバイス論路シミ
ュレータ１３における処理時間がその大部分をしめてい
る。
【００１６】
【発明が解決しようとする課題】したがって、本発明の
目的は、電子設計自動化（ＥＤＡ）手法により設計され
たＬＳＩの特性およびそのＬＳＩをテスタにより試験す
るためのテストパターンの適否を、そのＬＳＩ開発設計
時におけるＣＡＤデータを基にして高速に検証するため
の、半導体集積回路検証装置を提供することにある。
【００１７】本発明の他の目的は、意図するＬＳＩの開
発設計時におけるＣＡＤデータを基にして作成された、
ＬＳＩを試験するためのテストパターンの適否を高速に
検証することにより、設計したＬＳＩが実際に生産され
る時点では、そのＬＳＩ試験のためのテストパターンが
完成していることを可能とするための、半導体集積回路
検証装置を提供することにある。
【００１８】本発明のさらに他の目的は、被試験ＬＳＩ
の開発設計時におけるＣＡＤデータを基にして作成され
た、被試験ＬＳＩを試験するためのテストパターンの適
否を、小規模な専用ハードウエアにより、高速に検証す
ることができる半導体集積回路検証装置を提供すること
にある。
【００１９】本発明のさらに他の目的は、被試験ＬＳＩ
の開発設計時におけるＣＡＤデータを基にして作成され
た、被試験ＬＳＩを試験するためのテストパターンの適
否を、小規模な専用ハードウエアにより構成されたアク
セラレータとシミュレーション機能をグラフィック表示
で実施するワークステーションとの組み合わせにより、
高速に検証することができる半導体集積回路検証装置を
提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体集積回路
検証装置では、電子設計自動化（ＥＤＡ）環境において
設計されたＬＳＩデバイスの機能を、デバイス論理シミ
ュレータにより、コンピュータ上においてテストする。
デバイス論理シミュレータの実行により得られたイベン
トデータをダンプファイルとして保存するとともに、そ
のダンプファイル中のデータを変換してＬＳＩテスタ用
のテストパターンを作成する。このテストパターンの出
力ピン信号波形とダンプファイルから得られるデバイス
の出力ピン信号波形とのイベントを所定の時間関係のも
とに比較する。ダンプファイルに換わって、論理シミュ
レータからのイベントデータにおける出力ピン信号波形
を比較してもよい。比較結果が一致する場合は、そのテ
ストパターンは適正であると判断され、あるいはデバイ
スの機能が意図した通りであると判断される。
【００２１】本発明の半導体集積回路検証装置では、電
子設計自動化（ＥＤＡ）手法により、設計されたＬＳＩ
デバイスの特性やそれを実際に試験するための試験パタ
ーンの適否を、そのＬＳＩの設計段階で得られた設計デ
ータを基にして、高速かつ低コストで検証できる。本検
証装置では小規模な専用ハードウエアにより半導体集積
回路検証装置が構成でき、高速にかつ低コストでテスト
パターンの検証やＬＳＩデバイスの特性試験が実際の生
産等の段階にいたる前に実施できる。
【００２２】
【発明の実施の形態】本発明の実施例を図面を参照して
説明する。第２図（Ａ）は本発明の半導体集積回路検証
装置を用いた検証システム２６の概略構成を示すブロッ
ク図である。この検証システムの主要なブロックとして
は、半導体集積回路検証装置２０、デバイスモデル２
３、論理シミュレータ２５、シミュレートの結果（ダン
プ）ファイル２７で構成されている。本発明による半導
体集積回路検証装置２０は、エンジニアリングワークス
テーション（ＥＷＳ）２４とアクセラレータ２２により
構成されている。あとに詳述するように、ＥＷＳ２４は
主としてＬＳＩテスタのシミュレータとして構成され、
アクセラレータ２２は高速処理を実現するための、専用
ハードウエアで構成されている。第２図（Ｂ）は第２図
（Ａ）の検証装置と実質的に等価な機能を果たすＬＳＩ
テスタ３０を示すものであり、第２図（Ａ）の検証シス
テムにより、完成したＬＳＩデバイスに実際のテスタ３
０からテストパターンを印加して試験するのと同等の試
験を実際に生産されたデバイスに実行する装置である。
【００２３】第２図（Ａ）の検証システムにより、設計
された半導体デバイスを試験するためのテストパターン
の適否を検証するとともに、設計された半導体デバイス
の性能を検証することができる。この検証システムによ
り、半導体デバイスが実際にシリコンウエハ上に作成さ
れるよりはるかに以前の段階で、そのデバイスの評価を
高速に実施することが可能となる。またその半導体デバ
イスが実際に生産されるときより前に、それを試験する
ためのテストパターンが、すでに充分評価され完成され
ていることを可能にする。第２図（Ａ）の検証システム
例では、ＥＷＳ２４には論理シミュレータ２５からデー
タを入力する場合、またはダンプファイル２７からデー
タを入力する場合のいずれも可能なようになっている。
【００２４】前者の場合には、デバイスモデル２３と論
理シミュレータ２５により、設計された半導体デバイス
がシミュレートされてＥＷＳ２４に与えられる。そのシ
ミュレートされたデバイスにＥＷＳ２４からテストパタ
ーンを与えて、そのデバイスの応答出力をアクセラレー
タ２２を用いて評価する。後者の場合は、デバイスの設
計時に用いられたデバイス論理試験シミュレーションの
結果としてのダンプファイル２７からデータが、ＥＷＳ
２４に与えられる。このダンプファイル２７のデバイス
出力信号をアクセラレータ２２により評価する。デバイ
ス論理試験シミュレータのダンプファイルの例として
は、ＶｅｒｉｌｏｇのＶＣＤ（Value Change Dump）や
ＩＥＥＥのＳＴＩＬ（Standard Test Interface Langua
ge）が知られている。
【００２５】本発明による半導体集積回路検証装置と、
半導体集積回路の設計から検証さらに生産と実試験等の
全体の工程との関連を、第３図の概念図に示す。第３図
の左端から略中央までが、半導体集積回路のＣＡＤによ
る設計と模擬的試験の工程であり、略中央から右端まで
が設計されたデバイスの製造と試験工程である。本発明
による半導体集積回路検証装置２０はデバイスの設計段
階において、そのデバイスの設計データを基にして、デ
バイスの試験に用いるテストパターンの検証とそのテス
トパターンによるデバイスの試験を高速に実施する。
【００２６】半導体デバイスの初期の設計段階において
は、その設計の実施により、デバイスをハードウエア記
述言語ＨＤＬで記述された設計データ３２とそのデバイ
スを試験するための試験信号データ３１が生成される。
これらの高級言語で記述されたデータは、論理シミュレ
ータ２５やシリコンコンパイラ３３のプロセスにより、
ゲートレベルの論理に論理合成される。それらのシミュ
レータやコンパイラによる論理合成データから、各ゲー
トの接続関係のデータである、ネットリスト３４や回路
図データ３５が得られる。
【００２７】ネットリストデータ３４や回路図データ３
５から、実際のシリコン基板上での物理的配置や配線を
検討するシミュレーション３６や、それによる物理的パ
ラメータを決めるシミュレーション３７のプロセスを経
て、物理的配置やそれによるパラメータの影響を加味し
たタイミング動作がシミュレートされる。そしてそのよ
うなシミュレーションの結果をふまえたレイアウトネッ
トリストのデータ３８が形成される。さらにそのデータ
３８に基づき、集積回路をシリコン基板上に形成するプ
ロセス３９を経て、設計された集積回路デバイスＤＵＴ
が製造される。このようにして実際に製造された半導体
集積回路は、ＬＳＩテスタ３０により各種の試験信号が
与えられて良否が検証される。
【００２８】本発明の半導体集積回路検証装置２０は、
半導体の設計段階で図示する矢印のループの一部として
用いると好都合である。上記の物理的配置やそれによる
パラメータの影響を加味したタイミング動作をシミュレ
ートするプロセス３６、３７の結果は、例えばバリュー
チェンジダンプ（ＶＣＤ）ファイル２７として保存され
る。ダンプファイル２７のデータは、変換ソフトウエア
４３を通して、テストパターンデータ（ＬＰＡＴ）４４
に変換される。そのようなテストパターンはパターンデ
ータとタイミングデータで構成され、テスト記述言語Ｔ
ＤＬ４５に記述された試験目的に応じて具体的に作成さ
れる。ＬＰＡＴ４４に格納されたテストパターンの適否
を、本発明の半導体集積回路検証装置２０により検証す
る。その検証は例えば、テストパターン中の入力パター
ンに対する出力パターン（期待値）が、設計された半導
体デバイスの出力信号と一致するか等を確認にすること
により行う。
【００２９】第４図は本発明の半導体集積回路検証装置
の構成およびその検証装置に直接的にかかわるソフトウ
エアやデータとの関係を示すブロック図である。第４図
において第３図との共通部分は同一の番号であらわして
いるが、論理シミュレータ２５は、第３図のシミュレー
タ２５、コンパイラ３３、シミュレータ他３６および３
７を含む概念である。ダンプファイル２７のデータがフ
ァイル４６を経由して、半導体集積回路検証装置２０に
与えられ、あるいは論理シミュレータ２５からのデータ
が半導体集積回路検証装置２０に与えられる。また半導
体集積回路検証装置２０には、ＬＰＡＴ４４およびＴＤ
Ｌ４５により、テストパターンが与えられている。
【００３０】使用者は例えばグラフィックユーザインタ
ーフェイスＧＵＩ４７のようなオペレーティングシステ
ムにより、この検証装置２０を操作する。半導体集積回
路検証装置２０は、ＥＷＳ２４とアクセラレータ２２お
よびインターフェイスカード２８により構成されてい
る。ＥＷＳ２４とアクセラレータ２２は、テスタエミュ
レータとして機能する。またＥＷＳ２４は、アクセラレ
ータ２２のドライバソフトウエアを有し、インターフェ
イスカード２８を経由してアクセラレータ２２を制御す
る。アクセラレータ２２の構成や動作については後に詳
述する。
【００３１】本発明の半導体集積回路検証装置の動作例
を、第５図の波形図に示す。使用者はＧＵＩ４７の画面
から試験開始のコマンドを送り、これによりＴＤＬ４５
およびＬＰＡＴ４４からテストパターンが検証装置２０
に供給される。これによりテスタエミュレータが機能す
る。この例では半導体デバイスのピン１ー３に図のよう
な試験波形を与えたとき、デバイスのピン４の出力が所
定のストローブタイミング（矢印）のとき図示の高レベ
ルまたは低レベルであることを示す。
【００３２】この試験波形を論理シミュレータ２５を経
由して、デバイスモデル２３に与えた場合のピン４の出
力をテスタエミュレータのピン４の出力と比較する。あ
るいはダンプファイル２７に含まれる出力ピン４のデー
タを、テスタエミュレータのピン４の出力と比較するこ
ともできる。これにより、設計した半導体デバイスの動
作の検証、あるいはそれを試験するためのテストパター
ンの検証ができる。比較結果が一致の場合は、その試験
パターンが適切であることを意味する。不一致の場合
は、試験パターンが不適である、あるいはデバイスの動
作にエラーがあることを意味する。また例えば図のよう
に、ピン１の試験信号波形が、実際のＬＳＩテスタの最
小パルス幅を下回るような場合は、テストパターンのエ
ラーとして検出される。そのようなエラーがあった場合
は、ファイル５１に記録される。
【００３３】本発明の半導体集積回路検証装置の動作例
をさらに第６図を用いて説明する。ＬＰＡＴ４４のテス
トパターンデータは、テスタエミュレータ５３により、
イベントベースによる具体的なコマンドやデータに分け
て処理される。第６図において、ＶＧＣはベクトルジェ
ネレータコントローラを意味し、この例ではＮＯＰとな
っている。ＲＡＴＥはレートジェネレータを意味し、テ
スタレートを隣接するテストパルスの時間間隔として規
定している。ＴＴＢはツルーステーブルバッファを意味
し、試験パターンを１または０の真理値であらわしてい
る。ＦＰはフレームプロセッサの意味であり、テストレ
ート中の波形タイミングを遅延時間として規定してい
る。第６図では第５図と同様に、半導体デバイスの出力
ピン４のデータ例を示している。
【００３４】テスタエミュレータ５３のデータは、イベ
ントＦＩＦＯ５４に与えられる。論理シミュレータ２５
あるいはダンプファイル２７のデータはデバイス入力と
して検証装置２０に印加される。論理シミュレータ２５
のデータは、イベントＦＩＦＯ５７に直接的に与えら
れ、ダンプファイル２７のデータはイベントデコーダ５
６を経て、イベントＦＩＦＯ５７に与えられる。テスタ
エミュレータ５３（６２）、イベントＦＩＦＯ５４およ
び５７、さらにイベントフォーマットエミュレータ６３
（第７図）は、ハードウエアとしてのアクセラレータ２
２に構成される。ＦＩＦＯ５４および５７の双方からの
出力データが、比較器５５で比較される。この比較はい
ずれか先のイベントデータを他方のイベントデータと比
較することによりおこなう。比較結果はファイル５８に
記録される。
【００３５】本発明の検証装置２０におけるアクセラレ
ータ２２の詳細な構成例を、第７図のブロック図に示
す。ＥＷＳ２４からのテストパターンデータと論理シミ
ュレータまたはダンプファイル２７からのデータは、バ
ス６１を経由してそれぞれテスタシミュレータ６２とイ
ベントフォーマットエミュレータ６３に与えられる。テ
スタエミュレータ６２はパターンの深さ方向とピン数方
向にデータフィールドが構成され、第６図で説明したデ
ータがフィールド６６、６７、６９、７１に形成され、
パターンシーケンサ６８により取り出される。これらの
イベントデータはイベントカリキュレータ７２を通し
て、イベントＦＩＦＯ５４に供給される。
【００３６】イベントフォーマットエミュレータ６３に
おいても同様に、ダンプファイルのフィールド７４に、
イベントデータがパターン深さ方向およびピン数方向に
形成される。これらのイベントデータはイベントカリキ
ュレータ７５を通して、イベントＦＩＦＯ５７に供給さ
れる。イベントＦＩＦＯ５４と５７のイベントは所定の
時間を基準として、比較器５５により比較される。さら
にこの比較結果を各ピンのステータス８３、８５につい
て実施し、パス・フェイルの比較結果８１を得るように
してもよい。またパターンエラー７３やタイミングエラ
ー７７は、イベントＦＩＦＯ５４および５７の出力を比
較することなく、直接的に検出できる。
【００３７】イベントＦＩＦＯ５４と５７からのイベン
トデータの取り出しと、そのデータの比較器５５による
比較動作を、第６図、第７図および第８図を用いてより
詳細に説明する。上述のように、イベントＦＩＦＯ５４
にはデバイスピンの信号（この例では出力ピン４）とし
てテスタから発生されるべき信号をエミュエートした情
報が蓄積されている。この情報の内容は第６図に示すよ
うに、時間情報（3ns,13ns等）とピンイベントの種類
（期待値ハイあるいはロー）となっている。イベントＦ
ＩＦＯ５７にも同じ内容の情報が入っているが、その情
報はシミュレーション済みのファイル（ダンプファイル
４６）又は論理シミュレータ２５から取り込む。
【００３８】したがってイベントＦＩＦＯ５４と５７に
はデバイスの同じピンの情報が蓄えられ、ＦＩＦＯ５４
にはテストパターンとしての情報が与えられ、ＦＩＦＯ
５７にはデバイスの入力波形または出力波形が与えられ
る。第８図はイベントＦＩＦＯ５４および５７に蓄積さ
れるイベントデータを信号波形のイメージで示してい
る。第８図（Ａ）はデバイスの情報であり、第８図
（Ｂ）はテストパターン情報である。
【００３９】第６図のイベント比較器５５には、イベン
トＦＩＦＯ５４および５７の出力からからイベント情報
が与えられており、それらはそれぞれ”３ｎｓ（ナノ
秒）：期待値Ｈ”と”０ｎｓ：設定１”となっている。
この双方の情報中の時間を比較して先行するイベント情
報”０ｎｓ：設定１”をＦＩＦＯ５７から取り出す。し
たがってＦＩＦＯ５７の出口には次のイベント情報であ
る”１０ｎｓ：設定１”が現れる。ＦＩＦＯ５４の情報
はこの時点では取り出さないので、その出口には”３ｎ
ｓ：期待値Ｈ”が残っている。取り出したイベント情
報”０ｎｓ：設定１”は、デバイスピンの設定イベント
なので、ファイル５８のピンステータスを１に設定す
る。これは設定イベントなので、比較は行わず、したが
ってファイル５８の比較結果をパスとする。
【００４０】次に比較器５５に与えられている”３ｎ
ｓ：期待値Ｈ”と”１０ｎｓ：設定１”情報間では、前
者の情報が時間的に先行しているので、情報”３ｎｓ：
期待値Ｈ”をＦＩＦＯ５４から取り出す。この情報は比
較イベントなので、先に設定したピンステータス１とこ
のイベント情報の期待値Ｈを比較する。この比較結果は
一致するので、ファイル５８に比較結果を「パス」と書
き込む。すなわちデバイスのイベント情報である設定イ
ベントは比較を行わずにファイル５８に取り込み、その
直後にテスタエミュレータから比較イベントがあったと
きに、その設定イベントの設定値と比較イベントの期待
値とを比較するようにしている。このようなシーケンス
でイベントＦＩＦＯ５４と５７の出口にあるイベント情
報を比較することにより、テストパターンの検証および
デバイス動作の検証が実行できる。
【００４１】実際のＬＳＩテスタは試験するデバイスの
最大ピン数に対応する試験ピンを有しており、その数は
１２４ー１０２４ピンにもおよぶ。その試験ピン毎にパ
ターン発生器があり、それらが同時に動作する。本発明
の半導体集積回路検証装置に実際のＬＳＩテスタと同じ
ピン数に相当する信号処理器を備えることはコスト的に
不合理である。したがって第７図に示す本発明の半導体
集積回路検証装置の構成においては、例えば数ピンから
数十ピンに相当する信号処理器を設けるにとどめ、また
各信号処理器に対応するメモリもテストパターンの深さ
よりはるかに小容量としている。したがって、本発明に
よるパターンやデバイスの検証はピン数やテストパター
ンを所定数に分割して行うようにして、コストとのバラ
ンスをはかっている。
【００４２】
【発明の効果】以上のように、本発明の半導体集積回路
検証装置、意図する半導体デバイス開発設計時における
ＣＡＤデータを基にして作成された、ＬＳＩを試験する
ためのテストパターンの適否、あるいはそのデバイスの
良否を高速に検証することができる。本発明の半導体集
積回路検証装置使用することにより、設計したＬＳＩデ
バイスが実際に生産される時点では、その試験のための
テストパターンが完成していることを可能とでき、この
ためＬＳＩデバイスを迅速に市場に供給することができ
る。また本発明の半導体集積回路検証装置によれば、被
試験デバイスを試験するためのテストパターンの適否
を、実際のＬＳＩテスタを用いることなく、小規模な専
用ハードウエアにより、高速に検証することができる。
【図面の簡単な説明】
【図１】従来技術におけるテストパターン検証方法の一
例であり、ソフトウエアであるデバイス論理シミュレー
タを用いたものである。
【図２】（Ａ）は、本発明における半導体集積回路検証
装置の基本構成を示す概念的ブロック図であり、（Ｂ）
は第２図（Ａ）の検証装置と実質的に等価な機能を果た
すＬＳＩテスタを示す概念図である。
【図３】半導体集積回路の設計から検証さらに実生産と
試験の全体の工程と、本発明による半導体集積回路検証
装置との関連および役割を示す概念図である。
【図４】第２図（Ａ）における本発明の半導体集積回路
検証装置の構成およびその検証装置にかかわるソフトウ
エアやデータとの関係をより詳細に示すブロック図であ
る。
【図５】本発明の半導体集積回路検証装置による動作の
具体例を示すための波形図である。
【図６】本発明の半導体集積回路検証装置による動作の
具体例を論理データで示すための概念図である。
【図７】本発明の半導体集積回路検証装置を詳細なハー
ドウエアの機能ブロックとして示すためのブロック図で
ある。
【図８】本発明の検証装置のイベントＦＩＦＯに蓄積さ
れるイベントデータを信号波形のイメージで示す波形図
である。
【符号の説明】
２０ 半導体集積回路検証装置 ２２ アクセラレータ ２４ ＥＷＳ ２５ 論理シミュレータ ２７ ダンプファイル ２８ インターフェイスカード ４４ ＬＰＡＴ ４５ ＴＤＬ ４７ グラフィックユーザインターフェイス

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 被試験デバイスを試験するためにその被
    試験デバイスに与える入力パターンとその入力パターン
    に対する被試験デバイスの応答出力を比較するための期
    待値パターンとにより構成されるテストパターンを格納
    するテストパターンファイルと、 そのテストパターンファイルからテストパターンを所定
    量受け取り、それをテスタイベント情報として格納する
    第１の記憶手段と、 その第１の記憶手段からのテスタイベント情報を所定量
    入力し、その入力した順に出力として取り出す第１のフ
    ァーストイン・ファーストアウトと、 被試験デバイスのコンピュータ支援による設計データに
    基づいて、そのデバイスの動作を論理シミュレートした
    結果としてのイベント情報を所定量受け取り、デバイス
    イベント情報として格納する第２の記憶手段と、 その第２の記憶手段からのデバイスイベント情報を所定
    量入力し、その入力した順に出力として取り出す第２の
    ファーストイン・ファーストアウトと、 その第１および第２のファーストイン・ファーストアウ
    トからのイベント情報を比較する比較器と、 その比較器による比較結果を出力する手段と、により構
    成される半導体集積回路検証装置。
  2. 【請求項２】 上記第１および第２の記憶手段と、上記
    第１および第２のファーストイン・ファーストアウト、
    上記比較器、および上記比較結果を出力する手段は、ハ
    ードウエアにより構成されている請求項１に記載の半導
    体集積回路検証装置。
  3. 【請求項３】 上記テストパターンファイルはワークス
    テーションによりアクセスされ、そのワークステーショ
    ンからの指示により、上記第１の記憶手段にテストパタ
    ーンを伝送するように構成されている請求項１に記載の
    半導体集積回路検証装置。
  4. 【請求項４】 上記第１および第２の記憶手段と、上記
    第１および第２のファーストイン・ファーストアウト
    と、上記比較器と、および上記比較結果を出力する手段
    により、ハードウエア・アクセラレータが構成され、こ
    のハードウエア・アクセラレータとワークステーション
    との協同によりテストパターンの検証と被試験デバイス
    の模擬試験を行う請求項１に記載の半導体集積回路検証
    装置。
  5. 【請求項５】 上記第１の記憶手段と上記第１のファー
    ストイン・ファーストアウトの間に設けられた第１のイ
    ベントカリキュレータと、上記第２の記憶手段と上記第
    ２のファーストイン・ファーストアウトの間に設けられ
    た第２のイベントカリキュレータをさらに有する請求項
    １に記載の半導体集積回路検証装置。
  6. 【請求項６】 上記第１のファーストイン・ファースト
    アウトの出力端のデータと上記第２のファーストイン・
    ファーストアウトの出力端のデータとの間で、それらの
    イベント時間のいずれか先行しているデータを取り込む
    ための比較データファイルをさらに有する請求項１に記
    載の半導体集積回路検証装置。
  7. 【請求項７】 上記第１のファーストイン・ファースト
    アウトの出力端のデータと上記第２のファーストイン・
    ファーストアウトの出力端のデータとの間で、いずれか
    時間データの先行しているデータを比較データファイル
    に取り込み、その取り込んだデータがデバイスイベント
    データであるときは、その直後に得られたテスタイベン
    トデータ中の比較イベントの期待値とそのデバイスイベ
    ントを上記比較器により比較して、両者間の一致不一致
    を検証するようにするように動作する請求項１に記載の
    半導体集積回路検証装置。
  8. 【請求項８】 上記テストパターンファイルに格納され
    ているテストパターンは、被試験デバイスのコンピュー
    タ支援による設計データに基づいて、そのデバイスの動
    作を論理シミュレートした結果としてデータを格納する
    ダンプファイルからのデータに基づいて作成される請求
    項１に記載の半導体集積回路検証装置。
  9. 【請求項９】 上記第１および第２の記憶手段と、上記
    第１および第２のファーストイン・ファーストアウト
    と、上記比較器と、および上記比較結果を出力する手段
    により、ハードウエア・アクセラレータが構成され、上
    記テストパターンファイルからのテストパターンを用い
    てＬＳＩテスタの機能をエミュレートするワークステー
    ションを有し、このハードウエア・アクセラレータとワ
    ークステーションとの協同によりテストパターンの検証
    と被試験デバイスの模擬試験を行う請求項１に記載の半
    導体集積回路検証装置。
JP11271865A 1998-10-23 1999-09-27 半導体集積回路設計検証装置 Withdrawn JP2000132416A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/178,462 US6061283A (en) 1998-10-23 1998-10-23 Semiconductor integrated circuit evaluation system
US09/178462 1998-10-23

Publications (1)

Publication Number Publication Date
JP2000132416A true JP2000132416A (ja) 2000-05-12

Family

ID=22652629

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11271865A Withdrawn JP2000132416A (ja) 1998-10-23 1999-09-27 半導体集積回路設計検証装置

Country Status (5)

Country Link
US (1) US6061283A (ja)
JP (1) JP2000132416A (ja)
KR (1) KR20000029237A (ja)
DE (1) DE19950821A1 (ja)
TW (1) TW451129B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007522439A (ja) * 2003-11-20 2007-08-09 プラクティカル エンジニアリング， インコーポレイテッド 多形態自動試験システムおよび方法
JP2008500515A (ja) * 2004-05-10 2008-01-10 ニベア クオリティー マネージメント ソリューションズ エルティーディー． 製品の機能保証と修理案内用の試験スート
KR100822889B1 (ko) 2007-03-02 2008-04-16 주식회사 칩스앤미디어 Ａｔｅ를 이용한 실제속도 칩 테스트 시스템 및 방법
KR100825811B1 (ko) 2007-02-27 2008-04-29 삼성전자주식회사 고속 검사가 가능한 반도체 소자 자동검사장치

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6370494B1 (en) * 1998-02-05 2002-04-09 Matsushita Electric Industrial Co., Ltd. Simulator and computer-readable recordable medium having program for execution on computer realizing the simulator recorded thereon
JP3662439B2 (ja) * 1998-04-24 2005-06-22 富士通株式会社 半導体試験用データ処理装置及び方法並びに半導体試験装置
US7480606B2 (en) * 1998-08-31 2009-01-20 Versity Design, Inc. VCD-on-demand system and method
US20060117274A1 (en) * 1998-08-31 2006-06-01 Tseng Ping-Sheng Behavior processor system and method
US6249892B1 (en) * 1998-10-29 2001-06-19 Advantest Corp. Circuit structure for testing microprocessors and test method thereof
US6324665B1 (en) * 1998-11-03 2001-11-27 Agilent Technologies, Inc. Event based fault diagnosis
US6226765B1 (en) * 1999-02-26 2001-05-01 Advantest Corp. Event based test system data memory compression
US6330685B1 (en) * 1999-03-22 2001-12-11 Ming C. Hao Non-invasive mechanism to automatically ensure 3D-graphical consistency among plurality applications
US6332201B1 (en) * 1999-03-23 2001-12-18 Hewlett-Packard Company Test results checking via predictive-reactive emulation
US6678643B1 (en) * 1999-06-28 2004-01-13 Advantest Corp. Event based semiconductor test system
TWI227329B (en) * 1999-09-25 2005-02-01 Advantest Corp Test language conversion method
JP4336029B2 (ja) * 2000-06-19 2009-09-30 株式会社アドバンテスト 半導体集積回路の故障シミュレーション方法および故障シミュレータ
CA2321346A1 (en) * 2000-09-28 2002-03-28 Stephen K. Sunter Method, system and program product for testing and/or diagnosing circuits using embedded test controller access data
US7089517B2 (en) * 2000-09-29 2006-08-08 Advantest Corp. Method for design validation of complex IC
KR100928134B1 (ko) * 2001-08-14 2009-11-25 베리시티 디자인 인코포레이티드 주문형 ｖｃｄ 시스템 및 방법
JP2003173270A (ja) * 2001-12-06 2003-06-20 Canon Inc ソフトウェアデバッグ装置
KR100487979B1 (ko) * 2002-04-01 2005-05-06 학교법인 성균관대학 지유아이와 데이터베이스를 이용한 전력계통모의고장발생시스템 및 이의 운용방법
DE10392497T5 (de) * 2002-04-11 2005-02-17 Advantest Corp. Herstellungsverfahren und Herstellungsvorrichtung zum Vermeiden eines Prototypen-Aufschubs bei der ASIC/SOC-Herstellung
US7089135B2 (en) * 2002-05-20 2006-08-08 Advantest Corp. Event based IC test system
JP3699949B2 (ja) * 2002-09-26 2005-09-28 株式会社東芝 パターン計測方法、このパターン計測方法を用いる半導体装置の製造方法、プログラムおよびコンピュータ読み取り可能な記録媒体、並びにパターン計測装置
US7437261B2 (en) * 2003-02-14 2008-10-14 Advantest Corporation Method and apparatus for testing integrated circuits
US7376917B1 (en) 2003-08-25 2008-05-20 Xilinx, Inc. Client-server semiconductor verification system
KR100594593B1 (ko) * 2004-12-31 2006-06-30 한국전자통신연구원 반도체 소자의 설계 검증을 위한 고속 병렬 시뮬레이션 방법
US7409654B2 (en) * 2005-10-17 2008-08-05 Freescale Semiconductor, Inc. Method and apparatus for performing test pattern autograding
KR100844496B1 (ko) * 2006-11-21 2008-07-08 삼성전기주식회사 Ｅｍ 시뮬레이션을 이용한 ｒｆｉｃ의 성능 열화 보상 방법
US20080247218A1 (en) * 2007-04-04 2008-10-09 International Business Machines Corporation Design structure for implementing improved write performance for pcram devices
US20080247216A1 (en) * 2007-04-04 2008-10-09 Lamorey Mark C H Method and apparatus for implementing improved write performance for pcram devices
KR102301651B1 (ko) * 2015-06-02 2021-09-14 에스케이하이닉스 주식회사 테스트 패턴 발생 장치 및 방법, 이를 이용한 테스트 시스템과, 컴퓨터 프로그램
US11733295B2 (en) 2021-09-13 2023-08-22 International Business Machines Corporation Methods and systems for identifying flaws and bugs in integrated circuits, for example, microprocessors

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140686A (en) * 1990-03-02 1992-08-18 Milliken Research Corporation Diagnostic system for textile dyeing apparatus
IL94115A (en) * 1990-04-18 1996-06-18 Ibm Israel Dynamic process for creating pseudo-random test templates for pompous hardware design violence
JP3212423B2 (ja) * 1993-09-30 2001-09-25 富士通株式会社 テストパターン作成装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007522439A (ja) * 2003-11-20 2007-08-09 プラクティカル エンジニアリング， インコーポレイテッド 多形態自動試験システムおよび方法
JP2008500515A (ja) * 2004-05-10 2008-01-10 ニベア クオリティー マネージメント ソリューションズ エルティーディー． 製品の機能保証と修理案内用の試験スート
KR100825811B1 (ko) 2007-02-27 2008-04-29 삼성전자주식회사 고속 검사가 가능한 반도체 소자 자동검사장치
KR100822889B1 (ko) 2007-03-02 2008-04-16 주식회사 칩스앤미디어 Ａｔｅ를 이용한 실제속도 칩 테스트 시스템 및 방법

Also Published As

Publication number Publication date
KR20000029237A (ko) 2000-05-25
TW451129B (en) 2001-08-21
US6061283A (en) 2000-05-09
DE19950821A1 (de) 2000-04-27

Similar Documents

Publication Publication Date Title
JP2000132416A (ja) 半導体集積回路設計検証装置
US8468475B2 (en) Conversion of circuit description to an abstract model of the circuit
US6678643B1 (en) Event based semiconductor test system
US7418681B2 (en) Simulation system, simulation method and simulation program for verifying logic behavior of a semiconductor integrated circuit
US6083269A (en) Digital integrated circuit design system and methodology with hardware
US8146061B2 (en) Systems and methods for graphics hardware design debugging and verification
JP2000082094A (ja) 半導体集積回路設計検証システム
JP2002215712A (ja) Ｉｃ設計の検証方法
US7584456B1 (en) Method and apparatus for debugging embedded systems having read only memory
EP1790989B1 (en) Test emulator, emulation program, and semiconductor device manufacturing method
JP2001189387A (ja) システムオンチップの設計検証方法および装置
US5974241A (en) Test bench interface generator for tester compatible simulations
EP1546947A2 (en) Method and system for debugging using replicated logic
US20090105970A1 (en) Semiconductor tester
US7454726B2 (en) Technique for generating input stimulus to cover properties not covered in random simulation
JP2000075005A (ja) 高速テストパタ―ン検証装置
JP4213306B2 (ja) 半導体試験用プログラムデバッグ装置
Huggi et al. Design and verification of memory elements using python
KR20060066634A (ko) 검증 성능과 검증 효율성을 높이는 동적검증 기법 방식의검증 장치 및 이를 이용한 검증 방법론
CN106503278B (zh) 数字电路设计的时序分析方法及其***
JP4097461B2 (ja) テスト容易化設計システム、テスト容易化設計方法、プログラムおよび記録媒体
Kaja et al. Fast and Accurate Model-Driven FPGA-based System-Level Fault Emulation
JP2891004B2 (ja) 論理ｉｃのタイミングチェック方式
JP2001255357A (ja) テストパターン妥当性検証方法及びその装置
Rajsuman Extending EDA environment from design to test

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20041214

A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20061205