KR100844496B1 - Ｅｍ 시뮬레이션을 이용한 ｒｆｉｃ의 성능 열화 보상 방법 - Google Patents

Ｅｍ 시뮬레이션을 이용한 ｒｆｉｃ의 성능 열화 보상 방법 Download PDF

Info

Publication number
KR100844496B1
KR100844496B1 KR1020060114964A KR20060114964A KR100844496B1 KR 100844496 B1 KR100844496 B1 KR 100844496B1 KR 1020060114964 A KR1020060114964 A KR 1020060114964A KR 20060114964 A KR20060114964 A KR 20060114964A KR 100844496 B1 KR100844496 B1 KR 100844496B1
Authority
KR
South Korea
Prior art keywords
simulation
layout
circuit
rfic
performance degradation
Prior art date
Application number
KR1020060114964A
Other languages
English (en)
Other versions
KR20080045826A (ko
Inventor
김유신
이창석
양창수
이광두
김학선
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020060114964A priority Critical patent/KR100844496B1/ko
Priority to FI20070880A priority patent/FI20070880L/fi
Priority to CN2007101664936A priority patent/CN101187954B/zh
Priority to US11/943,211 priority patent/US7954079B2/en
Publication of KR20080045826A publication Critical patent/KR20080045826A/ko
Application granted granted Critical
Publication of KR100844496B1 publication Critical patent/KR100844496B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Software Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 RFIC 설계시 EM 시뮬레이션을 이용하여 성능 열화 영역을 분석 및 보상하는 RFIC의 성능 열화 보상방법에 관한 것이다.
본 발명에 따른 EM 시뮬레이션을 이용한 RFIC의 성능 열화 보상방법은, a) RFIC(Radio Frequency Intergrated Circuit)의 회로 설계규격을 추출하여 회로 설계 및 회로 시뮬레이션을 수행하는 단계; b) 상기 a) 단계에서 설계 및 시뮬레이션된 회로의 레이아웃을 설계하고 상기 설계된 레이아웃을 이용하여 레이아웃 파라미터를 추출하는 단계; c) 상기 레이아웃을 간략화하고 EM 시뮬레이션(Electro Magnetic Simulation)을 수행하여 S 파라미터인 성능 파라미터를 추출하는 단계; d) 상기 b) 및 c) 단계에서 추출된 레이아웃 파라미터 및 성능 파라미터를 이용하여 회로 시뮬레이션을 수행하고, 상기 수행된 회로 시뮬레이션의 결과치가 상기 RFIC의 설계규격에 만족하는지의 여부를 판단하는 단계; 및 e) 상기 d) 단계에서 상기 회로가 RFIC의 설계규격에 만족할 경우, 회로 제조공정이 수행되는 단계;를 포함하며, f) 상기 d) 단계에서 상기 회로가 RFIC의 설계규격에 만족하지 못할 경우, 상기 레이아웃을 부분적으로 제거한 후 EM 시뮬레이션을 수행하여 성능 열화 영역을 분석하며, 보상 패턴을 삽입하여 수정하는 단계를 포함하는 것을 특징으로 한다.
RFIC, 레이아웃, EM 시뮬레이션, 성능 파라미터, 성능 열화 현상

Description

ＥＭ 시뮬레이션을 이용한 ＲＦＩＣ의 성능 열화 보상 방법{Method to compensate low performance of RFIC using EM simiulation}
도 1은 종래 기술에 의한 RFIC의 설계방법을 순차적으로 나타낸 순서도.
도 2는 본 발명에 따른 EM 시뮬레이션을 이용한 RFIC의 성능 열화 분석방법을 순차적으로 나타낸 순서도.
도 3은 RFIC의 EM 시뮬레이션 과정을 순차적으로 나타낸 순서도.
도 4a 및 도 4b는 RFIC의 레이아웃 간략화 방법의 제1 실시예를 설명하기 위한 CMOS의 단면도.
도 5는 도 4에 의해 금속 층이 줄어든 레이아웃 패던을 나타낸 예시도.
도 6은 도 4에 의해 간략화된 레이아웃의 수에 따른 시뮬레이션 시간을 나타낸 그래프.
도 7은 RFIC의 레이아웃 간략화 방법의 제2 실시예를 설명하기 위한 2단 증폭기의 회로도.
도 8은 도 7의 제2 실시예에 따른 포트 수를 비교하기 위한 일반적인 레이아웃.
도 9는 도 8의 제2 실시예에 따른 트랜지스터의 포트 수를 나타낸 레이아웃.
도 10은 레이아웃 간략화 방법의 제2 실시예에 의한 시뮬레이션 시간을 나타낸 그래프.
도 11a 및 도 11b는 RFIC의 레이아웃 간략화 방법의 제3 실시예에 따른 비아 수를 줄이기 위한 단면도.
도 12는 레이아웃 간략화 방법의 제3 실시예에 의한 시뮬레이션 시간을 나타낸 그래프.
도 13은 RFIC의 레이아웃 간략화 방법의 제4 실시예에 따른 수정 전의 커패시터를 나타낸 레이아웃.
도 14a 및 도 14b는 RFIC의 레이아웃 간략화 방법의 제4 실시예에 따른 간략화 후의 커패시터를 나타낸 레이아웃.
도 15는 레이아웃 간략화 방법의 제4 실시예에 의한 시뮬레이션 시간을 나타낸 그래프.
도 16는 레이아웃 간략화 방법에 따른 EM 시뮬레이션과 종래의 시뮬레이션 시간을 비교한 그래프.
도 17은 본 발명에 따른 RFCI의 성능 열화 보상방법을 순차적으로 나타낸 순서도.
도 18은 본 발명에 따른 RFIC의 성능 열화 보상방법을 설명하기 위한 저잡음 증폭기의 회로도.
도 19 및 도 20은 도 18의 고이득 모드에서 소신호 이득 및 잡음지수를 나타낸 그래프.
도 21은 본 발명에 따른 RFIC의 회로도를 다수의 영역으로 분리한 회로도.
도 22는 본 발명에 따른 RFIC의 성능 열화 분석방법 중 각 영역의 이득을 나타낸 그래프.
도 23은 본 발명에 따른 RFIC의 성능 열화 분석방법 중 각 영역의 잡음지수를 나타낸 그래프.
도 24 및 도 25는 본 발명에 따른 보상방법에 의해 보상되기 전후의 이득 및 잡음지수를 나타낸 그래프.
< 도면의 주요부분에 대한 부호의 설명 >
Cg, Cd : 커패시터 Lg, Ld, Ls : 인덕터
Rs, RL : 저항 Q1, Q2 : 트랜지스터
본 발명은 RFIC(Radio Frequency Intergrated Circuit)의 성능 열화 보상방법에 관한 것으로, 보다 상세하게는 EM 시뮬레이션(Electro Magnetic Simulation)을 이용하여 RFIC 회로의 성능 열화 영역을 분석 및 보상하기 위한 EM 시뮬레이션을 이용한 RFIC의 성능 열화 보상방법에 관한 것이다.
일반적으로, RFIC(Radio Frequency Integrated Circuit)는 능동소자와 수동 소자를 사용하여 하나의 반도체칩 위에 RF 회로를 구현한 것으로, 주로 증폭기(amplifier), 트랜스미터(transmitter)/리시버(receiver) 및 합성기(synthesizer) 등을 포함한다.
이러한, RFIC는 수 GHz 대역에서 동작하기 때문에 이의 특성을 예측하기 위해서는 각 소자의 배치배선에 따른 상호간섭에 대한 분석이 필수적이며 신속한 분석을 위하여 레이아웃 시뮬레이터가 사용되고 있다.
무선 통신 시스템의 발전 속도가 점차 빨라지고 있으며 무선 통신 부품의 고집적화에 따라 점차적으로 더욱 복작한 회로에 대한 빠르고 정확한 레이아웃 시뮬레이션 방법 및 이에 따른 성능 열화 보상방법이 요구되고 있다.
이하, 관련도면을 참조하여 종래 기술에 의한 RFIC의 회로 설계방법에 대하여 상세히 설명한다.
도 1은 종래 기술에 의한 RFIC 회로 설계방법을 순차적으로 나타낸 순서도이다.
먼저, 도 1에 도시한 바와 같이, 종래의 RFIC 회로 설계방법은 RFIC의 특성에 따라 설계규격을 추출한다(S10).
상기 S10 단계에서 설계규격을 추출한 후, 고주파 칩의 성능 및 제작비용을 고려하여 반도체 공정을 설정하며 상기 회로설계시 필요한 능도소자 및 수동소자의 특성을 이용하여 회로를 설계하고, 회로 시뮬레이션 툴을 사용하여 상기 설계된 회로의 회로 시뮬레이션을 수행한다(S20).
상기 회로설계가 완료되면 상기 설계된 회로를 바탕으로 하여 레이아웃을 수행하며, 레이아웃 과정에서 칩의 크기와 측정에 필요한 패드의 간격 및 배치를 결정한다. 또한, 능동소자 및 수동소자를 각각 배치하고 각각의 디바이스(Device)를 전송선으로 연결한다(S30).
상기 S30 단계를 통해 상기 레이아웃 과정이 완료되면 레이아웃 파라미터(parameter)를 추출하는데, 상기 레이아웃 파라미터는 상기 완료된 레이아웃이 RFIC의 공정조건에 만족하는지를 점검하는 DRC(Design Rule Checker), 회로도와 레이아웃의 배선연결이 일치하는지를 점검하는 LVS(Layout Versus Schematic) 및 기생 파라미터(parasitic parameter)를 추출하여 회로 시뮬레이션을 수행하는 RCX를 진행하여 레이아웃 특성을 분석함으로써, 레이아웃 파라미터를 추출한다(S40).
그런 다음, 상기 S40 단계에서 추출된 레이아웃 파라미터를 회로 시뮬레이션 툴에 적용하여 회로 시뮬레이션을 수행한다(S50).
상기 S50 단계에서 수행된 회로 시뮬레이션 결과치가 상기 RFIC의 설계규격에 만족하는지의 여부를 판단한다(S60).
이때, 상기 S60 단계에서 상기 회로 시뮬레이션 결과가 상기 RFIC의 설계규격을 만족하지 않는다고 판단될 경우 상기 S20 단계로 피드백하여 회로 설계 단계부터 다시 반복한다.
만약, 상기 S60 단계에서 상기 회로 시뮬레이션 결과가 상기 RFIC의 설계규격을 만족한다고 판단될 경우 상기 RFIC의 회로를 제조하기 위한 제조공정이 수행된다(S70).
그러나, 상기와 같은 종래 RFIC 회로 설계방법은, 소자의 배치배선에 따른 상호 간섭의 영향에 의해 회로 시뮬레이션 결과와 측정결과가 서로 다른 특성을 나타낼 경우 RFIC 회로를 설계 초기단계로 피드백되어 RFIC 회로를 재설계해야 함에 따라 회로 설계기간이 길어지는 문제점이 있었다.
또한, 종래의 RFIC 회로 설계방법은, 점차적으로 복잡해지는 RFIC를 회로 시뮬레이션 툴을 사용하여 시뮬레이션을 수행하는데 장시간이 소비되어 RFIC 회로설계 중 회로의 분석과정에서 많은 시간이 소비되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, RFIC의 레이아웃을 간략화하여 EM 시뮬레이션을 수행함으로써 회로의 시뮬레이션 시간을 단축시킬 수 있으며, 회로 시뮬레이션 결과치가 회로 설계규격에 만족하지 못할 경우 EM 시뮬레이션을 이용하여 성능 열화 영역을 분석 및 보상함으로써 설계기간을 단축시킬 수 있는 EM 시뮬레이션을 이용한 RFIC의 성능 열화 보상방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 EM 시뮬레이션을 이용한 RFIC의 성능 열화 보상방법은, a) RFIC(Radio Frequency Intergrated Circuit)의 회로 설계규격을 추출하여 회로 설계 및 회로 시뮬레이션을 수행하는 단계; b) 상기 a) 단계에서 설계 및 시뮬레이션된 회로의 레이아웃을 설계하고 상기 설계된 레이아웃을 이용하여 레이아웃 파라미터를 추출하는 단계; c) 상기 레이아웃을 간략화하고 EM 시뮬레이션(Electro Magnetic Simulation)을 수행하여 S 파라미터인 성능 파라미터를 추출하는 단계; d) 상기 b) 및 c) 단계에서 추출된 레이아웃 파라미터 및 성능 파라미터를 이용하여 회로 시뮬레이션을 수행하고, 상기 수행된 회로 시뮬레이션의 결과치가 상기 RFIC의 설계규격에 만족하는지의 여부를 판단하는 단계; 및 e) 상기 d) 단계에서 상기 회로가 RFIC의 설계규격에 만족할 경우, 회로 제조공정이 수행되는 단계;를 포함하며, f) 상기 d) 단계에서 상기 회로가 RFIC의 설계규격에 만족하지 못할 경우, 상기 레이아웃을 부분적으로 제거한 후 EM 시뮬레이션을 수행하여 성능 열화 영역을 분석하며, 보상 패턴을 삽입하여 수정하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 RFIC의 성능 열화 보상방법에 있어서, 상기 f) 단계는, f-1) 상기 레이아웃을 다수의 영역으로 구분하는 단계; f-2) 상기 구분된 레이아웃 중 선택된 어느 하나의 영역을 제거하여 EM 시뮬레이션을 수행하는 단계; f-3) 상기 EM 시뮬레이션이 모든 영역에 대하여 수행되었는지를 판단하는 단계; f-4) 상기 f-3) 단계에서 상기 EM 시뮬레이션이 모든 영역에 대하여 수행되었을 경우, 상기 레이아웃 중 성능 열화 영역을 분석하는 단계; 및 f-5) 상기 f-4) 단계에서 분석된 성능 열화 영역에 보상 패턴을 삽입하는 단계;를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 따른 RFIC의 성능 열화 보상방법에 있어서, 상기 f-3) 단계에서 상기 EM 시뮬레이션이 모든 영역에 대하여 수행되지 않았을 경우, 상기 f- 2) 단계로 피드백되는 것을 특징으로 하는 것을 특징으로 한다.
또한, 본 발명에 따른 RFIC의 성능 열화 보상방법에 있어서, 상기 f-4) 단계에서 레이아웃의 성능 열화 영역의 분석방법은, 회로의 이득을 측정하여 이를 비교하는 것을 특징으로 한다.
또한, 본 발명에 따른 RFIC의 성능 열화 보상방법에 있어서, 상기 f-4) 단계에서 레이아웃의 성능 열화 영역의 분석방법은, 회로의 잡음지수를 측정하여 이를 비교하는 것을 특징으로 한다.
아울러, 본 발명에 따른 RFIC의 성능 열화 보상방법에 있어서, 상기 f-4) 단계에서 레이아웃의 성능 열화 영역의 분석방법은, 회로의 이득 및 잡음지수를 측정하여 이를 비교하며, 상기 f-5) 단계에서 레이아웃의 성능 열화 영역을 접지시켜 보상하는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.
이하, 관련도면을 참조하여 본 발명에 따른 EM 시뮬레이션을 이용한 RFIC의 성능 열화 보상방법에 대하여 상세히 설명한다.
도 2는 본 발명에 따른 EM 시뮬레이션을 이용한 RFIC의 성능 열화 보상방법을 순차적으로 나타낸 순서도이고, 도 3은 본 발명에 따른 EM 시뮬레이션 과정을 순차적으로 나타낸 순서도이다.
우선, 도 2에 도시한 바와 같이, 본 발명에 따른 EM 시뮬레이션을 이용한 RFIC의 성능 열화 보상방법은, RFIC의 특성에 따라 설계규격을 추출한다.
상기 설계규격을 추출한 후, 고주파 칩의 성능 및 회로의 제작비용을 고려하여 RFIC의 반도체 공정을 설정하고 RFIC의 회로설계시 필요한 능동소자 및 수동소자의 특성을 이용하여 회로를 설계하며, 회로 시뮬레이션 툴을 이용하여 상기 설계된 회로의 회로 시뮬레이션을 수행한다(S110).
상기 회로설계가 완료되면 상기 설계된 회로를 바탕으로 하여 레이아웃을 수행하고, 레이아웃 과정에서 칩의 크기와 측정에 필요한 패드의 간격 및 배치를 결정한다. 또한, 능동소자 및 수동소자를 각각 배치하고 각각의 디바이스를 전송선으로 연결한다.
상기 레이아웃 과정이 완료되면 레이아웃 파라미터를 추출하는데, 상기 레이아웃 파라미터는 레이아웃이 상기 RFIC의 공정조건에 만족하는지를 점검하는 DRC 및 회로도와 레이아웃의 배선연결이 일치하는지를 점검하는 LVS를 진행하여 레이아웃 특성을 분석함으로써 레이아웃 파라미터를 추출한다(S120).
특히, 본 발명에서는 상기 S120 단계의 레이아웃 파라미터를 추출하는 과정에서 종래의 기생 파라미터를 추출하여 회로 시뮬레이션을 수행하는 RCX를 수행하 지 않고, 이를 대신하여 상기 레이아웃을 간략화시켜 EM 시뮬레이션을 수행한다(S130).
이때, 상기 EM 시뮬레이션 수행과정은, 도 3에 도시한 바와 같이, 상기 레이아웃을 간략화하여 EM 시뮬레이션을 수행할 수 있는 레이아웃으로 추출한다(S131).
그런 다음, 상기 S131 단계에서 추출된 레이아웃을 EM 시뮬레이션 툴에서 시뮬레이션을 진행할 수 있는 파일인 GDS 파일로 변환한다(S132).
상기 S132 단계에서 변환된 GDS 파일을 이용하여 EM 시뮬레이션을 수행한다(S133).
그 다음으로, 상기 S133 단계에서 수행된 EM 시뮬레이션을 통해 성능 파라미터인 S 파라미터를 추출한다(S134).
이러한 방법으로 EM 시뮬레이션을 수행함으로써, 종래 RCX를 수행하는 과정보다 시뮬레이션에 소비되는 시간을 줄일 수 있으며 제작될 RFIC 칩의 성능 파라미터를 설계단계에서 예측할 수 있어 회로 설계시간을 단축시킬 수 있는 이점이 있다.
상기 S120 및 S130 단계를 통해 추출된 파라미터를 회로 시뮬레이션 툴에 적용하여 회로 시뮬레이션을 수행한다(S140).
상기 S140 단계에서 수행된 회로 시뮬레이션 결과치가 상기 RFIC의 설계규격에 만족하는지의 여부를 판단한다(S150).
이때, 상기 S150 단계에서 상기 회로 시뮬레이션 결과가 상기 RFIC의 설계규격을 만족한다고 판단될 경우 상기 RFIC의 회로를 제조하기 위한 제조공정이 수행 됨에 따라 RFIC 회로가 제조된다(S170).
만약, 상기 S150 단계에서 상기 회로 시뮬레이션 결과가 상기 RFIC의 설계규격을 만족하지 않는다고 판단될 경우 상기 레이아웃을 부분적으로 제거 후 EM 시뮬레이션을 수행하여 성능 열화 영역을 분석하고, 설계규격을 만족시키기 위해 상기 분석된 영역을 수정한다(S160).
이하, 관련도면을 참조하여 본 발명에 따른 EM 시뮬레이션을 수행하기 위한 레이아웃 간략화 방법에 대하여 제1 실시예 내지 제4 실시예를 통해 보다 상세히 설명한다.
실시예 1
도 4a 및 도 4b는 RFIC의 레이아웃 간략화 방법의 제1 실시예를 설명하기 위한 CMOS의 단면도이다.
EM 시뮬레이션(Electro Magnetic Simulation)을 수행하기 위한 본 발명의 제1 실시예에 따른 레이아웃 간략화 방법은, 다층으로 이루어진 금속의 수를 줄이고, 줄어든 금속을 비아를 통해 서로 연결시켜 간략화시킴으로써 금속에 따른 저항을 줄일 수 있어 EM 시뮬레이션의 시간을 단축시킬 수 있다.
상기 RFIC(Radio Frequency Intergrated Circuit)에 포함되는 CMOS는 도 4a에 도시한 바와 같이, 1P6M(1Poly 6Metal) 배선구조로 이루어지며, P형 실리콘 기판(Silicon Substrate: 210) 상에 CMOS 디바이스간의 격리를 위한 절연체인 필드 옥사이드(Field Oxide: 220)가 층작되고 폴리(Poly)와 제1 금속(M1) 간의 전기적인 격리를 위한 층간절연막(Inter Layer Dielectric: 230)이 증착된다. 또한, 제1 금속(M1)과 제2 금속(M2) 및 각각의 제2 내지 제6 금속(M2~M6) 간의 전기적인 격리를 위한 다수의 금속층간절연막(Inter Metal Dielectric: 240~280)이 적층되고, 상기 제6 금속(M6) 상에는 상기 CMOS를 보호하기 위한 패시베이션(Passivation: 290)이 증착된다. 그리고, 상기 각각의 폴리 및 금속 간의 연결은 다수의 비아(VIAP1~VIA56)를 통해 이루어진다.
이때, 상기 CMOS 공정을 사용하는 RFIC의 경우 배선층의 수가 많고 회로가 복잡하여 전체회로에 대한 레이아웃 시뮬레이션이 불가능하였다. 이러한 구조의 CMOS를 EM 시뮬레이션을 이용하여 수행하기 위하여 이들의 구조를 간략화한다.
즉, 도 4b에 도시한 바와 같이, 제2 내지 제5 금속(M2, M3, M4, M5)을 제거하고 제1 금속(M1)과 제6 금속(M6)을 비아(VIA16)를 통해 직접 연결함으로써, 하기 [표 1]에 나타낸 바와 같이, 제2 내지 제5 금속(M2, M3, M4, M5)에 따른 저항을 줄일 수 있게 됨에 따라 시뮬레이션의 속도가 향상되어 시뮬레이션 시간을 단축시킬 수 있는 이점이 있다.
Figure 112006085051751-pat00001
상기 폴리(Poly), 제1 금속(M1), CTM 및 제6 금속(M6) 만을 남겨두고 그 이외의 금속을 제외한 CMOS의 레이아웃은 금속 층이 줄어든 레이아웃을 나타낸 도 5에서 도시한 바와 같이 간략화시켜 나타낼 수 있다.
이는, 하나의 폴리(Poly)와 하나의 금속(M)으로 이루어진 1P1M에서 하나의 폴리와 6개의 금속(M1~M6)으로 이루어진 1P6M까지 배선금속의 층수 증가에 따른 시뮬레이션 시간을 분석한 도 6과 같이, 금속의 수가 많은 1P6M의 경우 EM 시뮬레이션의 시간이 약 115초 정도 소요되고 금속의 수가 적은 1P1M의 경우에는 약 30초 정도의 시간이 소요된다. 이때, 상기 도 6은 2.4GHz의 주파수에서 분석하였다.
즉, 본 발명과 같이 1P6M에서 1P2M으로 금속의 수를 줄일 경우 115초에서 40초로 75초의 EM 시뮬레이션 시간을 줄일 수 있어 EM 시뮬레이션을 이용한 S 파라미터의 추출 시간을 단축시킬 수 있는 이점이 있다.
실시예 2
도 7은 RFIC의 레이아웃 간략화 방법의 제2 실시예를 설명하기 위한 2단 증폭기의 회로도이고, 도 8은 RFIC의 레이아웃 간략화 방법의 제2 실시예에 따른 포트 수를 비교하기 위한 레이아웃이며, 도 9는 도 8의 제2 실시예에 따른 트랜지스터의 포트 수를 나타낸 레이아웃이다.
EM 시뮬레이션을 수행하기 위한 본 발명의 제2 실시예에 따른 레이아웃 간략화 방법은, 상기 RFIC 회로를 이루는 다수의 소자 중 수동소자를 전송선에 포함시켜 포트 수를 줄임으로써 레이아웃을 간략화시켜 EM 시뮬레이션 시간을 단축시킬 수 있다.
즉, 도 7에 도시한 바와 같이, 2단 증폭기는 능동소자인 2개의 트랜지스터(Q1, Q2)와 수동소자인 저항(RF, RD, RG), 커패시터(Cg1, Cg2) 및 인덕터(LS1, LS2, LD)로 이루어진다.
이를 시뮬레이션하기 위해선, 도 8에 도시한 바와 같이 능동소자 및 수동소자 각각 포트(Port)를 모두 추출하여 시뮬레이션을 수행해야 한다. 그러나 본 발명은 EM 시뮬레이션을 수행하기 힘든 능동소자인 2개의 트랜지스터(Q1, Q2)만을 제외하고 그 외의 수동소자를 도 9에 도시한 바와 같이 전송선에 포함시킴으로써, 22개의 포트 수를 6개의 포트 수로 줄일 수 있다.
이는 포트 수에 따른 시뮬레이션 시간을 비교한 도 10에 도시한 바와 같이, 포트 수를 줄이기 전인 22개의 포트 수를 갖는 레이아웃의 시뮬레이션 시간은 약 150초가 소요된 것에 비해, 본 발명의 제2 실시예에 따라 수동소자를 전송선에 포함시켜 포트 수 6개로 줄인 레이아웃의 시뮬레이션 시간은 약 130초가 소요되어 시뮬레이션의 시간을 단축시킬 수 있는 장점이 있다.
실시예 3
도 11a 및 도 11b는 RFIC의 레이아웃 간략화 방법의 제3 실시예에 따른 비아 수를 줄이기 위한 단면도이다.
EM 시뮬레이션을 수행하기 위한 본 발명의 제3 실시예에 따른 레이아웃 간략화 방법은, 상기 RFIC 회로 중 서로 동일한 연결을 갖는 다수의 비아를 하나의 비아로 통합하여 간략화시킴에 따라 EM 시뮬레이션 시간을 단축시킬 수 있다.
상기 RFIC에서 하나의 금속(Metal)을 다른 금속과 연결시킬 경우 비아(VIA)를 통해 연결시키게 되는데, 도 11a에 도시한 바와 같이, 다수의 비아(VIA)가 동일하게 한정된 금속 간의 연결할 경우 도 11b에 도시한 바와 같이 하나의 비아(VIA)로 통합하여 금속 간을 연결시킬 수 있다.
이때, 상기 비아(VIA) 수에 따른 EM 시뮬레이션 시간을 나타낸 그래프인 도 12에 도시한 바와 같이 상기 비아(VIA)의 수가 100개일 경우 EM 시뮬레이션 시간은 약 220초 정도 소요되고, 상기 비아(VIA)를 통합하여 그 수가 25개일 경우의 EM 시뮬레이션 시간은 약 56초 정도가 소요된다.
또한, 도 12의 그래프에는 도시되지 않았지만 상기 비아(VIA)의 수를 1개로 통합하였을 경우에는 EM 시뮬레이션 시간은 약 5초를 유지하여 상기 비아(VIA)의 수를 줄일수록 상기 EM 시뮬레이션 시간을 단축시킬 수 있음을 알 수 있다.
따라서, 본 발명의 제3 실시예에 따라 금속 간의 전기적인 연결을 위한 다수개의 비아를 통합하여 그 수를 줄임으로써 RFIC의 레이아웃을 간략화시킴에 따라 EM 시뮬레이션의 시간을 단축시킬 수 있는 효과가 있다.
실시예 4
도 13은 RFIC의 레이아웃 간략화 방법의 제4 실시예에 따른 수정 전의 커패시터를 나타낸 레이아웃이고, 도 14a 및 도 14b는 RFIC의 레이아웃 간략화 방법의 제4 실시예에 따른 간략화 후의 커패시터의 레이아웃이다.
EM 시뮬레이션을 수행하기 위한 본 발명의 제4 실시예에 따른 레이아웃 간략화 방법은, 상기 RFIC 회로 중 커패시터의 더미를 제거하고, 상기 커패시터를 이루는 두개의 금속을 연결하기 위한 다수의 비아를 하나의 비아로 통합하여 간략화시킴으로써 EM 시뮬레이션 시간을 단축시킬 수 있다.
도 13에 도시한 바와 같이, 일반적인 커패시터의 레이아웃은, 커패시터의 주변부에 형성된 더미(DUMMY)와, 제5 및 제6 금속(M5, M6)과, CTM과, 비아(VIA56, VIA6C)로 이루어진다.
이때, 상기 비아(VIA56)는 상기 제5 금속(M5)과 제6 금속(M6)을 전기적으로 연결하며, 제6 금속(M6)을 따라 상기 제5 금속(M5)의 주변을 감싸도록 다수개로 형성된다.
상기와 같이 커패시터의 주변부에 형성되어 커패시터의 용량에 어떠한 영향도 미치지 않는 더미(DUMMY)를 도 14a에 도시한 바와 같이 제거함으로써, EM 시뮬레이션의 시간을 단축시킬 수 있다.
또한, 다수개로 형성된 비아(VIA56)를 하나의 비아(VIA561)로 통합하여 EM 시뮬레이션의 시간을 단축시킬 수 있으며, 도 14b에 도시한 바와 같이 상기 CTM과 제6 금속(M6)를 연결하는 비아(VIA6C)를 통합하여 하나의 비아(VIA6C1)로 형성할 수 있다.
상기 커패시터를 제4 실시예의 간략화 방법과 같이 수정하지 않았을 경우의 EM 시뮬레이션 시간은, 비아의 수에 따른 EM 시뮬레이션 소요시간을 나타낸 그래프인 도 15에 도시한 바와 같이, 수정전의 그래프에서처럼 커패시터의 용량이 5700fF일 경우 약 120초가 소요되며 커패시터의 용량이 112fF일 경우 약 13초 정도 소요됨에 비해, 상기한 제4 실시예의 간략화 방법에 따라 간략화시켰을 경우에는 수정후의 그래프에서처럼 상기 커패시터의 용량이 5700fF일 경우와 112fF일 경우에도 모두 3초가 소요됨을 알 수 있다.
이에 따라, 본 발명의 제4 실시예에 따른 커패시터의 간략화 방법인 더미를 제거하고, 제5 금속(M5)과 제6 금속(M6)을 연결하는 다수의 비아(VIA56)를 하나의 비아(VIA561)로 통합하며, 상기 제6 금속(M6)과 CTM을 연결하는 다수의 비아(VIA6C)를 하나의 비아(VIA6C1)로 통합하여 레이아웃을 간략화시킴으로써, EM 시뮬레이션에 소요되는 시간을 단축시킬 수 있는 장점이 있다.
한편, 상기 EM 시뮬레이션을 이용한 RFIC의 레이아웃 간략화 방법은, 상기 제1 내지 제4 실시예에서 설명한 간략화 방법 중 선택된 어느 하나 이상의 방법을 이용하여 EM 시뮬레이션을 수행할 수 있다.
특히, RFIC의 레이아웃 간략화 방법에 따른 EM 시뮬레이션과 종래의 시뮬레이션에 소요되는 시간을 비교한 그래프인 도 16에 도시한 바와 같이, 실제 설계된 회로를 테스트한 실제 측정값인 (c) 그래프는 종래 기술에 의한 레이아웃 시뮬레이션을 수행한 (a) 그래프 및 종래 기생 파라미터를 추출하여 시뮬레이션을 수행하는 (b) 그래프와는 많은 차이를 보임을 알 수 있다.
그러나, 상기 레이아웃을 간략화하여 EM 시뮬레이션을 수행한 (d) 그래프는 실제 측정값인 (c) 그래프와 매우 유사한 결과치과 나왔음을 알 수 있다. 이에 따라, 상기 EM 시뮬레이션을 이용한 RFIC의 레이아웃 간략화 방법은, 회로의 시뮬레이션 시간을 단축시킬 수 있으며, RFIC 회로의 특성을 정확히 파악하여 검증함으로써 설계단계를 예측하여 개발기간을 단출시킬 수 있는 이점이 있다.
특히, 상기와 같은 RFIC의 레이아웃 간략화 방법 EM 시뮬레이션을 진행한 후 이의 결과치를 이용하여 설계규격을 만족하는지의 여부를 판단하는 S150 단계에서, 상기 결과치가 설계규격을 만족하지 못하고 성능 열화 현상이 발생하게 되면, 종래와 같이 회로를 재설계하고 회로 시뮬레이션을 수행하는 초기 단계의 S110 단계로 피드백되지 않고 상기 EM 시뮬레이션을 이용하여 성능 열화 영역을 분석 및 선별하고 이를 수정하여 보상함으로써 설계기간을 단축시킬 수 있다.
그럼, 이하 관련도면을 참조하여 본 발명에 따른 RFIC의 성능 열화 보상방법에 대하여 보다 상세히 설명한다.
도 17은 본 발명에 따른 RFIC의 성능 열화 보상방법을 순차적으로 나타낸 순서도이다.
도 17에 도시한 바와 같이, 상기 S150 단계에서 상기 S120 단게에서 추출된 레이아웃 파리미터 및 상기 S130 단계에서의 EM 시뮬레이션에 의해 추출된 성능 파라미터를 이용하여 수행된 회로 시뮬레이션의 결과치가 설계규격에 만족하지 못하고 성능 열화 현상이 발생할 경우, 상기 레이아웃을 다수의 영역으로 구분한다(S161).
이때, 상기 S150 단계에서 상기 S140 단계에서의 회로 시뮬레이션 결과치가 설계규격에 만족하는지 판단하는 방법은, 성능 열화 보상방법을 설명하기 위한 저잡음 증폭기의 회로도인 도 18의 저잡음 회로를 상기 S110 단계에서 회로 시뮬레이션을 수행한 결과치와, 레이아웃 파라미터 및 성능 파라미터가 고려되어 커플링 특성(Coupling effects)이 적용된 S140 단계에서의 회로 시뮬레이션 결과치를 서로 비교하며, 상기 비교대상은 회로의 소신호 이득과 잡음지수 중 선택된 어느 하나 이상의 비교대상을 서로 비교하여 성능 열화 여부를 판단한다.
즉, 상기 저잡음 회로의 이득을 나타낸 그래프인 도 19에 도시한 바와 같이, 동작 주파수가 2.4GHz에서 고이득 모드로 동작할 경우 상기 S110에서의 레이아웃 특성이 분석되지 않은 가장 이상적인(Ideal) 시뮬레이션인 회로 시뮬레이션 결과치(M1)는 약 10db이고, S140에서의 레이아웃 특성이 분석되어 커플링 특성이 적용된 경우의 회로 시뮬레이션 결과치(M2)는 약 6.8db로 3.2db의 이득이 저하됨을 알 수 있다.
또한, 상기 저잡음 회로의 잡음지수를 나타낸 그래프인 도 20에 도시한 바와 같이, 동작 주파수가 2.4GHz에서 고이득 모드로 동작할 경우 상기 S110에서의 회로 시뮬레이션 결과치(M1)는 1.6db이고 S140에서의 회로 시뮬레이션 결과치(M2)는 2.9db로 1.3db 증가하여 상기 레이아웃은 정상적인 레이아웃이 아니라 성능 열화 현상을 나타냄에 따라, 상기 S150 단계에서 설계 규격에 만족하지 않는 것으로 판단하게 된다.
이와 같이, 상기 설계 규격에 만족하지 않을 경우 상기 레이아웃을 다수의 영역으로의 구분은 RFIC의 레이아웃에서의 성능 열화 영역의 위치를 찾기 위해 전체 레이아웃으로부터 각 소자들 간의 연결에 사용된 전송선을 기준으로 하여 각 영역을 구분한다.
즉, 상기 저잡음 회로를 다수의 영역으로 구분한 도 21과 같이 각 소자들 간의 연결에 사용된 전송선을 네트(NET) A 내지 네트 E와 같이 구분할 수 있다. 이때, 상기 네트 A 내지 네트 E에는 상기 S120 및 S130 단계에서 추출된 레이아웃 파라미터 및 성능 파라미터가 저장되어 있다.
그런 다음, 상기 S161 단계에서 구분된 레이아웃 중 선택된 어느 하나의 영역만을 제거하여 EM 시뮬레이션을 수행한다(S162).
상기 선택된 영역을 제거하여 EM 시뮬레이션을 수행한 후, 상기 EM 시뮬레이션이 모든 영역에 대하여 수행되었는지를 판단한다(S163). 예를 들어, 상기 네트 A를 제거한 후 상기 EM 시뮬레이션을 수행하여 각 영역의 이득 및 잡음지수를 나타낸 도 22 및 도 23에 도시한 바와 같이, 네트 A를 제거했을 경우의 이득 및 잡음지수를 기록한다.
그런 다음, 제거했던 네트 A를 다시 연결한 후 상기 네트 B를 제거하여 EM 시뮬레이션을 수행하고 이때의 이득 및 잡음지수를 기록한다. 상기와 같은 방법으로 모든 영역에 대하여 EM 시뮬레이션을 수행하여 기록한다. 이때, 상기 도 22 및 도 23의 CKT 그래프는 상기 S110 단계에서의 회로 시뮬레이션의 이득 및 잡음지수를 나타낸 것으로 상기 EM 시뮬레이션 결과치의 기준이 되며, 상기 S162 단계에서의 EM 시뮬레이션 결과치가 상기 기준이 되는 CKT 그래프와 유사하지 않고 네트 E와 같이 많은 차이를 보일 경우 이를 성능 열화 현상이 발생하는 영역으로 판단한다(S164).
상기 네트 E가 성능 열화 현상이 발생하는 영역이라고 판단될 경우 이를 확인하기 위하여 판단된 영역의 전송선의 길이를 줄여 상기 EM 시뮬레이션을 수행하고, 그 결과치가 VIN_S 그래프와 같이 상기 CKT 그래프와 유사한 이득 및 잡음지수를 나타내면, 상기 영역을 성능 열화 발생 영역으로 확정하고 상기 영역에 보상 패턴을 삽입하여 성능 열화 현상을 보상한다(S165).
이때, 상기 성능 열화 영역인 네트 E의 보상 패턴은 회로 상에서 상기 네트 E의 전송선 길이를 줄일 수 없기 때문에 상기 네트 E를 접지연결시킨다. 한편, 보상 방법으로 임피던스 매칭방법이 있지만 이는 후술하는 도 24 및 도 25의 MAT 그래프와 같이 0.5db 밖에 개성되지 않기 때문에 좋은 보상방법이 아니라고 할 수 있다.
이와 같이, 상기 S160의 과정을 통해 성능 열화 영역을 보상하게 되면, 성능 열화가 보상되기 전후의 이득 및 잡음지수를 나타낸 도 24 및 도 25에 도시한 보상 후의 시뮬레이션 결과치(Comp)가 보상 전의 시뮬레이션 결과치(EM)보다 레이아웃 특성이 분석되지 않은 이상적인 S110 단계에서의 회로 시뮬레이션 결과치(CKT)에 근접한 것을 알 수 있다.
이에 따라, 본 발명에 따른 EM 시뮬레이션을 이용한 RFIC의 성능 열화 보상방법은, EM 시뮬레이션을 이용하여 성능 파라미터를 추출하고, 회로에 성능 열화 현상이 발생할 경우 상기 추출된 성능 파라미터를 이용하여 성능 열화 영역을 분석 및 보정할 수 있게 됨에 따라, 성능 열화 현상이 발생할 경우 설계의 초기 단계부터 다시 시작해야 했던 종래에 비해 회로 설계기간을 단축시킬 수 있는 이점이 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
상술한 바와 같이, 본 발명에 따른 EM 시뮬레이션을 이용한 RFIC의 성능 열 화 보상방법은, RFIC의 레이아웃을 간략화하여 EM 시뮬레이션을 수행함으로써 회로의 시뮬레이션 시간을 단축시킬 수 있으며, 회로 시뮬레이션 결과치가 회로 설계규격에 만족하지 못할 경우 EM 시뮬레이션을 이용하여 성능 열화 영역을 분석 및 보상함으로써 설계기간을 단축시킬 수 있는 효과가 있다.

Claims (7)

  1. a) RFIC(Radio Frequency Intergrated Circuit)의 회로 설계규격을 추출하여 회로 설계 및 회로 시뮬레이션을 수행하는 단계;
    b) 상기 a) 단계에서 설계 및 시뮬레이션된 회로의 레이아웃을 설계하고 상기 설계된 레이아웃을 이용하여 레이아웃 파라미터를 추출하는 단계;
    c) 상기 레이아웃을 간략화하고 EM 시뮬레이션(Electro Magnetic Simulation)을 수행하여 S 파라미터인 성능 파라미터를 추출하는 단계;
    d) 상기 b) 및 c) 단계에서 추출된 레이아웃 파라미터 및 성능 파라미터를 이용하여 회로 시뮬레이션을 수행하고, 상기 수행된 회로 시뮬레이션의 결과치가 상기 RFIC의 설계규격에 만족하는지의 여부를 판단하는 단계; 및
    e) 상기 d) 단계에서 상기 회로가 RFIC의 설계규격에 만족할 경우, 회로 제조공정이 수행되는 단계;를 포함하며,
    f) 상기 d) 단계에서 상기 회로가 RFIC의 설계규격에 만족하지 못할 경우, 상기 레이아웃을 부분적으로 제거한 후 EM 시뮬레이션을 수행하여 성능 열화 영역을 분석하며, 보상 패턴을 삽입하여 수정하는 단계를 포함하는 것을 특징으로 하는 EM 시뮬레이션을 이용한 RFIC의 열화 보상방법.
  2. 제1항에 있어서,
    상기 f) 단계는,
    f-1) 상기 레이아웃을 다수의 영역으로 구분하는 단계;
    f-2) 상기 구분된 레이아웃 중 선택된 어느 하나의 영역을 제거하여 EM 시뮬레이션을 수행하는 단계;
    f-3) 상기 EM 시뮬레이션이 모든 영역에 대하여 수행되었는지를 판단하는 단계;
    f-4) 상기 f-3) 단계에서 상기 EM 시뮬레이션이 모든 영역에 대하여 수행되었을 경우, 상기 레이아웃 중 성능 열화 영역을 분석하는 단계; 및
    f-5) 상기 f-4) 단계에서 분석된 성능 열화 영역에 보상 패턴을 삽입하는 단계;
    를 포함하는 것을 특징으로 하는 EM 시뮬레이션을 이용한 RFIC의 열화 보상방법.
  3. 제2항에 있어서,
    상기 f-3) 단계에서 상기 EM 시뮬레이션이 모든 영역에 대하여 수행되지 않았을 경우, 상기 f-2) 단계로 피드백되는 것을 특징으로 하는 것을 특징으로 하는 EM 시뮬레이션을 이용한 RFIC의 열화 보상방법.
  4. 제2항에 있어서,
    상기 f-4) 단계에서 레이아웃의 성능 열화 영역의 분석방법은, 회로의 이득을 측정하여 이를 비교하는 것을 특징으로 하는 EM 시뮬레이션을 이용한 RFIC의 열화 보상방법.
  5. 제2항에 있어서,
    상기 f-4) 단계에서 레이아웃의 성능 열화 영역의 분석방법은, 회로의 잡음지수를 측정하여 이를 비교하는 것을 특징으로 하는 EM 시뮬레이션을 이용한 RFIC의 열화 보상방법.
  6. 제2항에 있어서,
    상기 f-4) 단계에서 레이아웃의 성능 열화 영역의 분석방법은, 회로의 이득 및 잡음지수를 측정하여 이를 비교하는 것을 특징으로 하는 EM 시뮬레이션을 이용한 RFIC의 열화 보상방법.
  7. 제2항에 있어서,
    상기 f-5) 단계에서 레이아웃의 성능 열화 영역을 접지시켜 보상하는 것을 특징으로 하는 EM 시뮬레이션을 이용한 RFIC의 열화 보상방법.
KR1020060114964A 2006-11-21 2006-11-21 Ｅｍ 시뮬레이션을 이용한 ｒｆｉｃ의 성능 열화 보상 방법 KR100844496B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060114964A KR100844496B1 (ko) 2006-11-21 2006-11-21 Ｅｍ 시뮬레이션을 이용한 ｒｆｉｃ의 성능 열화 보상 방법
FI20070880A FI20070880L (fi) 2006-11-21 2007-11-19 Menetelmä RFIC:n suorituskyvyn alenemisen kompensoimiseksi käyttämällä EM simulointia (2006.01)ALI
CN2007101664936A CN101187954B (zh) 2006-11-21 2007-11-20 用于使用em仿真来补偿rfic的性能退化的方法
US11/943,211 US7954079B2 (en) 2006-11-21 2007-11-20 Method for compensating performance degradation of RFIC using EM simulation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060114964A KR100844496B1 (ko) 2006-11-21 2006-11-21 Ｅｍ 시뮬레이션을 이용한 ｒｆｉｃ의 성능 열화 보상 방법

Publications (2)

Publication Number Publication Date
KR20080045826A KR20080045826A (ko) 2008-05-26
KR100844496B1 true KR100844496B1 (ko) 2008-07-08

Family

ID=38786665

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060114964A KR100844496B1 (ko) 2006-11-21 2006-11-21 Ｅｍ 시뮬레이션을 이용한 ｒｆｉｃ의 성능 열화 보상 방법

Country Status (4)

Country Link
US (1) US7954079B2 (ko)
KR (1) KR100844496B1 (ko)
CN (1) CN101187954B (ko)
FI (1) FI20070880L (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7933845B1 (en) 2004-07-27 2011-04-26 Stamps.Com Inc. Image-customization of computer-based value-bearing items
US10839332B1 (en) 2006-06-26 2020-11-17 Stamps.Com Image-customized labels adapted for bearing computer-based, generic, value-bearing items, and systems and methods for providing image-customized labels
US8505978B1 (en) 2006-12-20 2013-08-13 Stamps.Com Inc. Systems and methods for creating and providing shape-customized, computer-based, value-bearing items
US8327305B1 (en) * 2009-07-31 2012-12-04 Altera Corporation Voltage drop aware circuit placement
CN103455691A (zh) * 2013-09-25 2013-12-18 浪潮电子信息产业股份有限公司 一种简化的cct前仿真方法
CN103973291B (zh) * 2014-04-22 2017-02-01 华为技术有限公司 射频天线开关
CN105447222B (zh) * 2014-09-22 2018-09-25 台湾积体电路制造股份有限公司 用于集成电路的工艺变化分析的方法
KR20170133750A (ko) * 2016-05-26 2017-12-06 삼성전자주식회사 집적 회로의 설계를 위한 컴퓨터 구현 방법
CN106100761A (zh) * 2016-06-07 2016-11-09 上海传英信息技术有限公司 射频电路调试方法
US10909302B1 (en) * 2019-09-12 2021-02-02 Cadence Design Systems, Inc. Method, system, and computer program product for characterizing electronic designs with electronic design simplification techniques
US11101905B1 (en) 2020-07-08 2021-08-24 Keysight Technologies, Inc. Method for estimating radiative contamination at nodes of an RF circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000035982A (ja) 1998-07-21 2000-02-02 Mitsubishi Electric Corp Ｌｓｉ設計用検証装置
KR20000029237A (ko) * 1998-10-23 2000-05-25 어드밴테스트 코포레이션 반도체 집적 회로 평가 시스템
JP2002197133A (ja) 2000-10-17 2002-07-12 Hitachi Ltd 半導体集積回路の設計方法、データ処理システム、データ処理方法、及びアナログ・ディジタル混載集積回路の設計方法
JP2003124321A (ja) 2001-10-18 2003-04-25 Seiko Epson Corp 半導体集積回路及びその設計方法
JP2004318316A (ja) 2003-04-14 2004-11-11 Toshiba Solutions Corp 半導体設計支援装置、方法及びプログラム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6286128B1 (en) * 1998-02-11 2001-09-04 Monterey Design Systems, Inc. Method for design optimization using logical and physical information
JP2001117960A (ja) 1999-10-20 2001-04-27 Matsushita Electric Ind Co Ltd 論理シミュレーション方法
US7152215B2 (en) * 2002-06-07 2006-12-19 Praesagus, Inc. Dummy fill for integrated circuits
JP2005267019A (ja) 2004-03-17 2005-09-29 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法及び設計装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000035982A (ja) 1998-07-21 2000-02-02 Mitsubishi Electric Corp Ｌｓｉ設計用検証装置
KR20000029237A (ko) * 1998-10-23 2000-05-25 어드밴테스트 코포레이션 반도체 집적 회로 평가 시스템
JP2002197133A (ja) 2000-10-17 2002-07-12 Hitachi Ltd 半導体集積回路の設計方法、データ処理システム、データ処理方法、及びアナログ・ディジタル混載集積回路の設計方法
JP2003124321A (ja) 2001-10-18 2003-04-25 Seiko Epson Corp 半導体集積回路及びその設計方法
JP2004318316A (ja) 2003-04-14 2004-11-11 Toshiba Solutions Corp 半導体設計支援装置、方法及びプログラム

Also Published As

Publication number Publication date
CN101187954B (zh) 2012-08-08
FI20070880L (fi) 2008-05-22
US7954079B2 (en) 2011-05-31
FI20070880A0 (fi) 2007-11-19
KR20080045826A (ko) 2008-05-26
US20080134112A1 (en) 2008-06-05
CN101187954A (zh) 2008-05-28

Similar Documents

Publication Publication Date Title
KR100844496B1 (ko) Ｅｍ 시뮬레이션을 이용한 ｒｆｉｃ의 성능 열화 보상 방법
US7120893B2 (en) System and method for evaluation of electric characteristics of printed-circuit boards
US7675372B2 (en) Circuit simulator parameter extraction using a configurable ring oscillator
Ito et al. A simple through-only de-embedding method for on-wafer S-parameter measurements up to 110 GHz
JP4065242B2 (ja) 電源ノイズを抑えた半導体集積回路の設計方法
JP2007178440A (ja) 高帯域受動集積回路テスタのプローブカードアセンブリ
US9576915B2 (en) IC-package interconnect for millimeter wave systems
Eshghabadi et al. Post-process die-level electromagnetic field analysis on microwave CMOS low-noise amplifier for first-pass silicon fabrication success
US8806415B1 (en) Integrated circuit pad modeling
US20050114806A1 (en) Analysis of integrated circuits for high frequency performance
Mikkelsen et al. Crosstalk coupling effects of CMOS co-planar spiral inductors
Kapora et al. Methodology for interference analysis during early design stages of high-performance mixed-signal ICs
Erdin et al. Pin-capacitor spacing as a design guide to power delivery networks
Song et al. The investigation of the signal radiation mechanism of different GSG‐pads connection methods
Moez et al. Post layout simulation of RF CMOS integrated circuits with passive components
Janssen et al. Test Cases for Power-MOS Devices and RF-Circuitry
CN112711927B (zh) 一种基于电阻单元级联的去嵌方法
Kapur et al. Synthesis of optimal on-chip baluns
Rahimian et al. Inter-plane communication methods for 3-D ICs
Grujić et al. On the importance of electromagnetic models in RFIC design
Ruparelia et al. Characterization and Modeling of Harmonics in SOI Poly-Silicon Resistors
Molavi et al. Design and verification of integrated inductors in CMOS
Capovilla et al. Design and modeling of an RFIC pad structure and probe contact impedance correction for on-wafer measurements
Ballweber Design and computer aided optimization of a fully integrated CMOS RF distributed amplifier
Boglione et al. Design and Layout Challenges in a 2 GHz On-Chip Differential Wide Bandpass Filter

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee