JP2000114458A - Trenched capacitor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トレンチ型キャパ
シタに関する。The present invention relates to a trench capacitor.
【０００２】[0002]
【従来の技術】従来のポリシリコンを用いたトレンチ型
キャパシタは特開平２−１６５６６３号公報に記載され
ている。このトレンチ型キャパシタにおいては、半導体
基板表面に形成された凹部内に絶縁体層を形成し、絶縁
体層内側表面をポリシリコン層で覆っている。さらに、
ポリシリコン層の内側にはトレンチの芯を構成するＢＰ
ＳＧ（ボロン添加リンガラス）が埋設されている。2. Description of the Related Art A conventional trench type capacitor using polysilicon is described in Japanese Patent Application Laid-Open No. Hei 2-165661. In this trench capacitor, an insulator layer is formed in a concave portion formed on the surface of the semiconductor substrate, and the inner surface of the insulator layer is covered with a polysilicon layer. further,
The BP constituting the core of the trench is located inside the polysilicon layer.
SG (boron-added phosphorus glass) is embedded.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
トレンチ型キャパシタにおいては、ＢＰＳＧとポリシリ
コンとの間の熱応力によってこれらに亀裂が入り、歩留
まりを低下させていた。また、ＢＰＳＧは絶縁体である
ため、キャパシタとしての時定数を増加させ、その高速
動作を抑制していた。そこで、これらの不具合を解消す
るため、トレンチ型キャパシタの芯もポリシリコンで形
成することが考えられるが、高濃度ポリシリコンのトレ
ンチ内への埋め込み性能は低く、電流通過経路が細くな
ることから、時定数が増加することとなる。However, in conventional trench capacitors, cracks are formed in the trench capacitor due to thermal stress between the BPSG and the polysilicon, thereby lowering the yield. Further, since BPSG is an insulator, the time constant as a capacitor is increased, and its high-speed operation is suppressed. Therefore, in order to solve these problems, it is conceivable that the core of the trench type capacitor is also formed of polysilicon. The time constant will increase.
【０００４】本発明は上述の課題に鑑みてなされたもの
であり、亀裂等の要因による歩留まりの低下を抑制する
と共に、その時定数も短縮可能なトレンチ型キャパシタ
を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to provide a trench capacitor capable of suppressing a decrease in yield due to factors such as cracks and shortening the time constant.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るトレンチ型キャパシタは、半導体基板
表面の凹部を構成する外側導電層、該外側導電層の内側
表面を覆う絶縁体層、及び前記絶縁体層の内側表面を覆
う内側導電層を備えてなるトレンチ型キャパシタにおい
て、前記内側導電層は内側の不純物濃度が外側よりも低
く設定されたポリシリコンからなることを特徴とする。In order to solve the above-mentioned problems, a trench capacitor according to the present invention comprises an outer conductive layer forming a concave portion on a surface of a semiconductor substrate, an insulator layer covering an inner surface of the outer conductive layer, And a trench-type capacitor including an inner conductive layer covering an inner surface of the insulator layer, wherein the inner conductive layer is made of polysilicon having an inner impurity concentration set lower than that of the outer.
【０００６】このトレンチ型キャパシタによれば、外側
及び内側導電層がキャパシタにおける一対の電極を構成
する。キャパシタの一方の電極を構成する内側導電層
は、内側の不純物濃度が外側よりも低く設定されたポリ
シリコンからなるため、従来に比して凹部内の応力を低
減することができる。According to this trench capacitor, the outer and inner conductive layers form a pair of electrodes in the capacitor. Since the inner conductive layer forming one electrode of the capacitor is made of polysilicon whose impurity concentration on the inside is set lower than that on the outside, the stress in the concave portion can be reduced as compared with the related art.
【０００７】更に、内側導電層において、その内側の不
純物濃度を低下させることより、製造時のポリシリコン
の埋め込み性を向上させることができる。また、外側の
不純物濃度は内側に比して相対的に高く設定されるた
め、埋め込み性の向上に相乗した抵抗値の低下を達成す
ることができ、抵抗値及び寄生容量を低減させて高速動
作を可能とすることができる。Further, by lowering the impurity concentration inside the inner conductive layer, the filling property of polysilicon at the time of manufacturing can be improved. Further, since the impurity concentration on the outside is set relatively higher than that on the inside, a reduction in the resistance value can be achieved in synergy with the improvement of the embedding property, and the high-speed operation can be achieved by reducing the resistance value and the parasitic capacitance. Can be made possible.
【０００８】[0008]
【発明の実施の形態】以下、実施の形態に係るトレンチ
型キャパシタについて説明する。同一要素又は同一機能
を有する要素には同一符号を用いるものとし、重複する
説明は省略する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A trench capacitor according to an embodiment will be described below. The same reference numerals are used for the same elements or elements having the same functions, and overlapping descriptions are omitted.
【０００９】図１は、トレンチ型キャパシタの形成され
た半導体基板の断面図である。本実施の形態に係るトレ
ンチ型キャパシタは、ｎ型半導体基板１の平坦表面を構
成する高濃度ｎ型半導体層２と、基板１の凹部を構成す
る高濃度ｐ型半導体層からなる外側導電層３とを備えて
いる。外側導電層３の内側表面はＳｉＯ2からなる絶縁
体層４（トレンチ部分）で覆われており、絶縁体層４
（平坦部分）はｎ型半導体層２の表面も覆っている。な
お、高濃度ｎ型半導体層２は、他の機能素子への接続
等、必要に応じて設ければよい。FIG. 1 is a sectional view of a semiconductor substrate on which a trench capacitor is formed. The trench capacitor according to the present embodiment has a high-concentration n-type semiconductor layer 2 forming a flat surface of an n-type semiconductor substrate 1 and an outer conductive layer 3 formed of a high-concentration p-type semiconductor layer forming a recess of the substrate 1. And The inner surface of the outer conductive layer 3 is covered with an insulator layer 4 (trench portion) made of SiO 2.
The (flat portion) also covers the surface of the n-type semiconductor layer 2. Note that the high-concentration n-type semiconductor layer 2 may be provided as necessary, for example, for connection to another functional element.
【００１０】絶縁体層４凹部内の内側表面は、ポリシリ
コンからなる第１及び第２内側導電層５，６で凹部が閉
塞しないように覆われている。なお、トレンチの幅は
０．８μｍ以上である。The inner surface of the concave portion of the insulator layer 4 is covered with first and second inner conductive layers 5 and 6 made of polysilicon so that the concave portion is not closed. Note that the width of the trench is 0.8 μm or more.
【００１１】第１内側半導体層５は絶縁体層４の表面に
接触しており、高濃度ポリシリコンからなる。第２内側
半導体層６は、凹部内において第１内側半導体層５の内
側に位置し、ノンドープ或いは低濃度のポリシリコンか
らなる。換言すれば、内側導電層５，６は、内側の不純
物濃度が外側よりも低く設定されたポリシリコンからな
る。なお、内側半導体層５，６の導電型はｐ型及びｎ型
のいずれであってもよいが、ここではｎ型であることと
する。The first inner semiconductor layer 5 is in contact with the surface of the insulator layer 4 and is made of high-concentration polysilicon. The second inner semiconductor layer 6 is located inside the first inner semiconductor layer 5 in the recess, and is made of non-doped or low-concentration polysilicon. In other words, the inner conductive layers 5 and 6 are made of polysilicon whose impurity concentration on the inside is set lower than that on the outside. The conductivity type of the inner semiconductor layers 5 and 6 may be either p-type or n-type, but is assumed to be n-type here.
【００１２】このトレンチ型キャパシタによれば、外側
半導体層３及び内側導電層５，６がキャパシタにおける
一対の電極を構成する。キャパシタの一方の電極を構成
する内側導電層５，６は、内側の不純物濃度が外側より
も低く設定されたポリシリコンからなるため、従来に比
して凹部内の応力を低減することができ、亀裂の発生を
抑制し、製造時の歩留まりやその特性を向上させること
ができる。According to this trench capacitor, the outer semiconductor layer 3 and the inner conductive layers 5 and 6 form a pair of electrodes in the capacitor. Since the inner conductive layers 5 and 6 constituting one electrode of the capacitor are made of polysilicon in which the inner impurity concentration is set lower than that of the outer, the stress in the concave portion can be reduced as compared with the related art. The generation of cracks can be suppressed, and the production yield and its characteristics can be improved.
【００１３】更に、内側導電層５，６において、その内
側の不純物濃度を低下させることより、製造時のポリシ
リコンの埋め込み性を向上させることができる。また、
外側の不純物濃度は内側に比して相対的に高く設定され
ているため、埋め込み性の向上に相乗した抵抗値の低下
を達成することができ、抵抗値及び寄生容量を低減させ
て高速動作を可能とすることができる。Further, by lowering the impurity concentration inside the inner conductive layers 5 and 6, the filling property of polysilicon at the time of manufacturing can be improved. Also,
Since the impurity concentration on the outside is set relatively higher than that on the inside, it is possible to achieve a reduction in the resistance value synergistically with the improvement of the embedding property, and reduce the resistance value and the parasitic capacitance to achieve high-speed operation. Can be possible.
【００１４】なお、第２内側半導体層６は、基板１への
堆積時にはノンドープの状態であるが、その後の熱処理
によって、第１内側半導体層５内の不純物が第２内側半
導体層６内に拡散している。第２内側半導体層６は、こ
の拡散による不純物濃度の増加に加えて、熱処理による
結晶性改善、及び不純物の活性化が同時に行われている
ため、これらに伴って抵抗値は低下している。Although the second inner semiconductor layer 6 is non-doped when deposited on the substrate 1, impurities in the first inner semiconductor layer 5 diffuse into the second inner semiconductor layer 6 by a subsequent heat treatment. are doing. In the second inner semiconductor layer 6, in addition to the increase of the impurity concentration due to the diffusion, the improvement of the crystallinity by the heat treatment and the activation of the impurity are simultaneously performed, and accordingly, the resistance value is reduced.
【００１５】上記トレンチ型キャパシタの製造方法は、
種々考えられるが、好適な一例を以下に説明する。[0015] The method of manufacturing the trench capacitor is as follows.
Various examples are conceivable, and a preferred example will be described below.
【００１６】まず、低濃度ｎ型Ｓｉからなる半導体基板
１を用意し、熱酸化によって表面にＳｉＯ2からなる絶
縁体層４の平坦部分を形成する。次に、トレンチとなる
凹部の形成予定領域の絶縁体層４をエッチングによって
除去し、この絶縁体層４をマスクとしてドライエッチン
グを行い、基板表面から深部に延びた凹部を形成する。First, a semiconductor substrate 1 made of low-concentration n-type Si is prepared, and a flat portion of an insulator layer 4 made of SiO 2 is formed on the surface by thermal oxidation. Next, the insulating layer 4 in the region where the concave portion to be the trench is to be formed is removed by etching, and dry etching is performed using the insulating layer 4 as a mask to form a concave portion extending from the substrate surface to a deep portion.
【００１７】凹部内の表面には、熱拡散或いはイオン注
入法を用いてボロン等のｐ型不純物が添加され、外側半
導体層３が形成される。さらに、熱酸化を行うことによ
って、凹部内の表面にＳｉＯ2からなる絶縁体層４のト
レンチ部分を形成する。しかる後、絶縁体層４を介して
基板１の表面にイオン注入を行い、絶縁体層４の平坦部
直下に高濃度ｎ型半導体層２を形成する。The outer semiconductor layer 3 is formed by adding a p-type impurity such as boron to the surface in the concave portion by using thermal diffusion or ion implantation. Further, by performing thermal oxidation, a trench portion of the insulator layer 4 made of SiO 2 is formed on the surface in the concave portion. Thereafter, ions are implanted into the surface of the substrate 1 via the insulator layer 4 to form the high-concentration n-type semiconductor layer 2 immediately below the flat portion of the insulator layer 4.
【００１８】続いて、低圧化学的気相成長（ＬＰＣＶ
Ｄ）法を用いて、不純物濃度が５×１０20〜５×１０22
程度の高濃度ｎ型ポリシリコンからなる第１内側半導体
層５を絶縁体層４の表面に１００〜３００ｎｍ程度の厚
みで形成する。この時の厚みは、トレンチが閉塞しない
程度に設定される。原料ガスとしては、シリコンを含有
するシラン等の他にドーパントとしてのリンを含有する
ホスフィンを用い、形成温度は６２０℃に設定する。次
に、同様の方法を用いてノンドープシリコンからなる第
２内側半導体層６を第１内側半導体層５上に１μｍの厚
みで形成し、これで凹部内を埋める。ここで、第２内側
半導体層６は、第１内側半導体層５の形成後速やかに連
続して行われ、製造時間の短縮が図られる。Subsequently, low pressure chemical vapor deposition (LPCV)
Using the method D), the impurity concentration is 5 × 10 20 to 5 × 10 22.
A first inner semiconductor layer 5 made of approximately high-concentration n-type polysilicon is formed on the surface of the insulator layer 4 with a thickness of approximately 100 to 300 nm. The thickness at this time is set to such an extent that the trench is not closed. As a source gas, phosphine containing phosphorus as a dopant is used in addition to silane containing silicon and the like, and the formation temperature is set to 620 ° C. Next, a second inner semiconductor layer 6 made of non-doped silicon is formed with a thickness of 1 μm on the first inner semiconductor layer 5 using the same method, and the inside of the recess is filled with the second inner semiconductor layer 6. Here, the second inner semiconductor layer 6 is formed immediately and continuously after the formation of the first inner semiconductor layer 5, thereby shortening the manufacturing time.
【００１９】最後に、９５０℃で基板１をアニールす
る。この熱処理によって、高濃度の第１内側半導体層５
からノンドープの第２内側半導体層６内に不純物が拡散
し、第２内側半導体層６の不純物（キャリア）濃度は上
昇すると共に、上記の結晶性改善及び活性化が行われ
る。なお、上記工程により、トレンチ内のボイド及びこ
れに伴う亀裂の発生が抑制される。Finally, the substrate 1 is annealed at 950 ° C. By this heat treatment, the high concentration first inner semiconductor layer 5
The impurity diffuses into the non-doped second inner semiconductor layer 6 to increase the impurity (carrier) concentration of the second inner semiconductor layer 6 and perform the above-described improvement in crystallinity and activation. In addition, the above process suppresses the generation of voids in the trenches and the accompanying cracks.
【００２０】以上、説明したように、上記実施の形態に
係るトレンチ型キャパシタは、半導体基板１表面の凹部
を構成する外側導電層３、外側導電層３の内側表面を覆
う絶縁体層４、絶縁体層４の内側表面を覆う内側導電層
５，６を備えてなるトレンチ型キャパシタにおいて、内
側導電層５，６は内側の不純物濃度が外側よりも低く設
定されたポリシリコンからなる。本実施の形態に係るト
レンチ型キャパシタによれば、高速動作を達成すること
ができると共に、製造時の歩留まりも向上させることが
できる。このようなトレンチ型キャパシタは、ＵＭＯＳ
・ＩＧＢＴデバイス及びトレンチ絶縁分離に適用するこ
とができる。As described above, the trench type capacitor according to the above-described embodiment includes the outer conductive layer 3 forming the concave portion on the surface of the semiconductor substrate 1, the insulator layer 4 covering the inner surface of the outer conductive layer 3, In the trench capacitor including the inner conductive layers 5 and 6 covering the inner surface of the body layer 4, the inner conductive layers 5 and 6 are made of polysilicon whose inner impurity concentration is set lower than that of the outer. According to the trench capacitor of the present embodiment, high-speed operation can be achieved, and the yield during manufacturing can be improved. Such a trench type capacitor is a UMOS
-Applicable to IGBT devices and trench isolation.
【００２１】図２は、上記と同様のトレンチ型キャパシ
タを用いたＩＧＢＴ（絶縁ゲート型バイポーラトランジ
スタ）の断面図である。ｎ型半導体基板１０の表面層
は、ｐ型不純物が添加されることによりｐ型半導体層１
１に置換されている。ｐ型半導体層１１の表面に高濃度
ｎ型半導体領域１２を形成し、ｎ型半導体領域１２に隣
接するように高濃度ｐ型半導体領域１３が形成されてい
る。ｎ型半導体領域１２の露出表面はＳｉＯ2からなる
絶縁体層１４で覆われており、絶縁体層１４はトレンチ
の内部へ延びてキャパシタの一部１４’を構成してい
る。FIG. 2 is a cross-sectional view of an IGBT (insulated gate bipolar transistor) using the same trench type capacitor as described above. The surface layer of the n-type semiconductor substrate 10 has a p-type semiconductor layer 1
Has been replaced by 1. A high-concentration n-type semiconductor region 12 is formed on the surface of a p-type semiconductor layer 11, and a high-concentration p-type semiconductor region 13 is formed adjacent to the n-type semiconductor region 12. The exposed surface of the n-type semiconductor region 12 is covered with an insulator layer 14 made of SiO 2 , and the insulator layer 14 extends inside the trench to constitute a part 14 ′ of the capacitor.
【００２２】上記と同様に、トレンチ内の絶縁体層１
４’の内側は高濃度ポリシリコン層１５が形成され、更
に内側には低濃度ポリシリコン層１６が形成されてい
る。ポリシリコン層１６はアルミニウムからなるゲート
電極１７に接続されており、ｎ型半導体領域１２及びｐ
型半導体領域１３はアルミニウムからなるエミッタ電極
１８に接続されている。なお、電極１７，１８は、ＮＳ
ＧやＢＰＳＧ等からなる層間膜に設けられたスルーホー
ル内を貫通している。As described above, the insulator layer 1 in the trench
A high-concentration polysilicon layer 15 is formed inside 4 ′, and a low-concentration polysilicon layer 16 is formed further inside. The polysilicon layer 16 is connected to a gate electrode 17 made of aluminum, and the n-type semiconductor region 12 and the p-type
The type semiconductor region 13 is connected to an emitter electrode 18 made of aluminum. The electrodes 17 and 18 are NS
It penetrates through holes provided in an interlayer film made of G, BPSG, or the like.
【００２３】半導体基板１０の裏面側には裏面電極１９
が形成されている。ｎ型半導体領域１２はトランジスタ
のエミッタとして機能し、これに順方向バイアスを印加
した状態でＭＯＳ構造を有するトレンチ型キャパシタの
ゲート電極１７に正電位を与えると、トレンチ型キャパ
シタの外側に電子が集まり、これがｎ型チャネルとなっ
て、エミッタとコレクタとしての基板１０とを接続す
る。なお、このチャネル形成領域はキャパシタの外側導
電層を構成する。A back electrode 19 is provided on the back side of the semiconductor substrate 10.
Are formed. The n-type semiconductor region 12 functions as an emitter of the transistor. When a positive potential is applied to the gate electrode 17 of the trench-type capacitor having the MOS structure with a forward bias applied thereto, electrons gather outside the trench-type capacitor. This serves as an n-type channel and connects the emitter and the substrate 10 as a collector. Note that this channel formation region forms an outer conductive layer of the capacitor.
【００２４】また、トランジスタのスイッチング動作中
にｐ型半導体層１１内に残存する正孔は、ｐ型半導体領
域１３を介してエミッタ電極１８から引き抜くことがで
き、以て動作速度を向上させることができる。In addition, holes remaining in the p-type semiconductor layer 11 during the switching operation of the transistor can be extracted from the emitter electrode 18 through the p-type semiconductor region 13, thereby improving the operation speed. it can.
【００２５】[0025]
【発明の効果】以上、説明したように、本発明に係るト
レンチ型キャパシタによれば、ポリシリコンからなる内
側導電層の不純物濃度を設定することより、高速動作等
を達成することができる。As described above, according to the trench capacitor of the present invention, high-speed operation and the like can be achieved by setting the impurity concentration of the inner conductive layer made of polysilicon.
【図１】トレンチ型キャパシタの形成された半導体基板
の断面図。FIG. 1 is a sectional view of a semiconductor substrate on which a trench capacitor is formed.
【図２】ＩＧＢＴの形成された半導体基板の断面図。FIG. 2 is a cross-sectional view of a semiconductor substrate on which an IGBT is formed.
１…半導体基板、３…外側導電層、４…絶縁体層、５，
６…内側導電層。DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 3 ... Outer conductive layer, 4 ... Insulator layer, 5,
6 ... inner conductive layer.
Claims (1)
電層、該外側導電層の内側表面を覆う絶縁体層、及び前
記絶縁体層の内側表面を覆う内側導電層を備えてなるト
レンチ型キャパシタにおいて、前記内側導電層は内側の
不純物濃度が外側よりも低く設定されたポリシリコンか
らなることを特徴とするトレンチ型キャパシタ。1. A trench capacitor comprising: an outer conductive layer forming a recess in a surface of a semiconductor substrate; an insulator layer covering an inner surface of the outer conductive layer; and an inner conductive layer covering an inner surface of the insulator layer. 3. The trench-type capacitor according to claim 1, wherein the inner conductive layer is made of polysilicon whose impurity concentration on the inside is set lower than that on the outside.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10287980A JP2000114458A (en) | 1998-10-09 | 1998-10-09 | Trenched capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10287980A JP2000114458A (en) | 1998-10-09 | 1998-10-09 | Trenched capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114458A true JP2000114458A (en) | 2000-04-21 |
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ID=17724251
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10287980A Pending JP2000114458A (en) | 1998-10-09 | 1998-10-09 | Trenched capacitor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114458A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100986630B1 (en) | 2003-07-11 | 2010-10-08 | 매그나칩 반도체 유한회사 | Trench MOS transistor of semiconductor device and manufacturing method thereof |
| US7928515B2 (en) | 2005-12-12 | 2011-04-19 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the semiconductor device |
| JP7001162B2 (en) | 2018-08-01 | 2022-01-19 | 日産自動車株式会社 | Manufacturing method of semiconductor devices, power modules and semiconductor devices |
-
1998
- 1998-10-09 JP JP10287980A patent/JP2000114458A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100986630B1 (en) | 2003-07-11 | 2010-10-08 | 매그나칩 반도체 유한회사 | Trench MOS transistor of semiconductor device and manufacturing method thereof |
| US7928515B2 (en) | 2005-12-12 | 2011-04-19 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the semiconductor device |
| JP7001162B2 (en) | 2018-08-01 | 2022-01-19 | 日産自動車株式会社 | Manufacturing method of semiconductor devices, power modules and semiconductor devices |
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