JP2000114295A - 半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 内部リードの外部実装面への封止樹脂の流れ
出しを防止し、内部リードとプリント基板の接合パッド
の半田接合不良を防いで実装不良を低減できる半導体装
置の製造方法を提供する。 【解決手段】 導体回路ユニットフレーム１５の外部実
装面１１Ａを除く裏面側に、弾力性を有する絶縁皮膜層
１６を形成し、内部リード１１、支持枠１３及び半導体
素子搭載部１２の周辺は全て絶縁皮膜層１６で覆い、片
面樹脂封止金型２０の上型パッティング面２３と下型パ
ッティング面２４とで半導体素子搭載ユニットフレーム
１９を押圧固定して内部リード１１の外部実装面１１Ａ
を上下に押し付けた状態で、封止樹脂充填キャビティ２
２内に封止樹脂２１を注入し、外部実装面１１Ａが封止
樹脂２１の底面部位２５に露出した半導体素子パッケー
ジ２６を形成する。
出しを防止し、内部リードとプリント基板の接合パッド
の半田接合不良を防いで実装不良を低減できる半導体装
置の製造方法を提供する。 【解決手段】 導体回路ユニットフレーム１５の外部実
装面１１Ａを除く裏面側に、弾力性を有する絶縁皮膜層
１６を形成し、内部リード１１、支持枠１３及び半導体
素子搭載部１２の周辺は全て絶縁皮膜層１６で覆い、片
面樹脂封止金型２０の上型パッティング面２３と下型パ
ッティング面２４とで半導体素子搭載ユニットフレーム
１９を押圧固定して内部リード１１の外部実装面１１Ａ
を上下に押し付けた状態で、封止樹脂充填キャビティ２
２内に封止樹脂２１を注入し、外部実装面１１Ａが封止
樹脂２１の底面部位２５に露出した半導体素子パッケー
ジ２６を形成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子及び内
部リードを片面で樹脂封止する半導体装置の製造方法に
関し、特に封止樹脂の底面部位に内部リードの外部実装
面が露出した樹脂封止型半導体装置の製造方法に関す
る。 【０００２】 【従来の技術】従来、ＩＣ、ＬＳＩ等の半導体装置の実
装は、外周縁に沿ってＪ型、Ｉ型あるいはガルウイング
型等の形状に成形された複数の内部リードを突出させ、
この内部リードをプリント基板等の上に形成された配線
パターンの接続パッドに半田等を用いて接続していた。
しかし、この方法では、半導体装置から内部リードが外
周に突出する部分が比較的広い面積を占め、半導体装置
の小型化に対応できなかった。そこで、例えば、特開平
８−３１６３７１号公報には、半導体素子、半導体素子
搭載部、内部リード等を樹脂で封止した半導体装置の底
面部位に外部実装面となる内部リードの一部又は全部を
露出したＳＯＮ（Small Outline Non-leadPackage）や
ＱＦＮ（Quad Flat Non-lead Package）と呼ばれている
半導体装置が提案されている。この半導体装置を形成す
るための樹脂封止金型は、内部リードと半導体素子搭載
部が同一平面上に配置されたＳＯＮ型の半導体装置の例
について説明すると、例えば図５（Ａ）に示すように、
封止樹脂を充填する空間を形成するキャビティ５１及び
その周囲に形成された上型パッティング面５２Ａを備え
た上型５２と、上型パッティング面５２Ａに対面する平
板状の下型パッティング面５３Ａを備えた下型５３とか
ら構成されている。 【０００３】半導体装置を製造する方法は、まず、半導
体素子搭載部６１とその周辺に配列された内部リード６
２とこれを支持する支持枠６３を備えた導体回路パター
ン６４を複数連接した導体回路ユニットフレーム６５を
準備する。次に、導体回路ユニットフレーム６５の各半
導体素子搭載部６１に半導体素子６６を搭載し、半導体
素子６６のパッド部とそれに対応する内部リード６２の
一方の先端部をボンディングワイヤ６７により接続し
て、電気的導通回路を形成された半導体素子搭載ユニッ
トフレーム６８を形成する。次に、上型５２と、下型５
３との組み合わせからなる片面樹脂封止金型５０内に半
導体素子搭載ユニットフレーム６８を載置し、上型パッ
ティング面５２Ａと下型パッティング面５３Ａとで半導
体素子搭載ユニットフレーム６８を押圧固定して、内部
リード６２の下面に形成された外部実装面６２Ａ（図５
（Ｃ）参照）を下方に押し付けた状態で、キャビティ５
１内に封止樹脂５４を注入し、図５（Ｂ）に示すよう
に、外部実装面６２Ａが封止樹脂５４の底面部位に露出
した半導体素子パッケージユニットフレーム６９を形成
する。最後に、樹脂封止工程で形成された半導体素子パ
ッケージユニットフレーム６９の樹脂封止領域から外側
に突出した内部リード６２を切断し、図５（Ｂ）に示す
ように、各半導体素子パッケージユニットフレーム６９
の外周周辺部で半導体装置６０を個々に分離形成する。
この半導体装置６０によれば、外部実装面６２Ａを備え
た内部リード６２は半導体装置６０の外周から殆ど突出
することがなくなり、内部リード６２の下面に形成され
た外部実装面６２Ａは半導体装置６０の封止樹脂５４の
底面部位に露出しているので、半導体装置６０の小型化
が可能になる。また、外部実装面６２Ａにそれぞれ対応
して設けたプリント基板上の接続パッドに半導体装置６
０を位置決めして載置した後、加熱により溶融性の半田
等をリフローすることにより、全ての外部実装面６２Ａ
を接続パッドに同時に接続できるので、半導体装置６０
の実装工程が極めて簡単になる利点がある。 【０００４】 【発明が解決しようとする課題】ところが、ＳＯＮ型や
ＱＦＮ型の半導体装置の片面樹脂封止に用いる片面樹脂
封止金型では、上型パッティング面のパッティング領域
は、キャビティ内にある半導体素子搭載ユニットフレー
ムの部分を除く領域に、一方、下型パッティング面のパ
ッティング領域は半導体素子搭載ユニットフレームの下
面側の略全域面に圧接する構成となっている。そのた
め、未だ解決すべき次のような問題があった。 内部リード６２と半導体素子搭載部６１が同一平面上
に配置されたＳＯＮ型、ＱＦＮ型の半導体装置６０で
は、半導体素子搭載ユニットフレーム６８に圧接する下
型パッティング面５３Ａのパッティング領域に対して上
型パッティング面５２Ａのパッティング領域が狭くなっ
ている。そのため、上型パッティング面５２Ａ及び下型
パッティング面５３Ａが半導体素子搭載ユニットフレー
ム６８の上面及び下面を圧接すると、図５（Ｃ）に示す
ように、内部リード６２の先端部分が矢印Ｄ１の方向に
持ち上げられてキャビティ５１内のリード先端部６２Ｂ
と下型パッティング面５３Ａとの境界に隙間Ｇ１が生
じ、この隙間Ｇ１に封止樹脂５４が流入することがあ
る。この封止樹脂５４の流入圧力により、内部リード６
２のリード先端部６２Ｂがさらに押し上げられ、隙間Ｇ
１がさらに広がり、内部リード６２の外部実装面６２Ａ
に封止樹脂５４が付着し、内部リード６２の外部実装面
６２Ａとプリント基板の接合パッドのボンディング領域
が狭くなり半田接合不良が発生する。 【０００５】また、図６（Ａ）、（Ｂ）、（Ｃ）に示
すように、内部リード７２の第１の平坦部の外部実装面
７２Ａと、これに平行に形成された第２の平坦部のボン
ディング領域面７２Ｃと、第１の平坦部の外部実装面７
２Ａと第２の平坦部のボンディング領域面７２Ｃとを接
続する傾斜部７２Ｄとを備えたＳＯＮ型、ＱＦＮ型の半
導体装置７０においては、支持枠７１に連結されている
内部リード７２の先端部と半導体素子７３を搭載するた
めの半導体素子搭載部７４の高さが異なる半導体素子搭
載ユニットフレーム７８の場合は、上記で説明した現
象の外に、傾斜部７２Ｄが折り曲げ加工によって成形さ
れるため、第１の平坦部と傾斜部７２Ｄとの境界部に曲
げ加工時の引っ張り応力により、前記第１の平坦部の板
厚が引き込まれた薄肉部と曲面、すなわちＲ部７２Ｂが
形成される。このため、第１の平坦部の平坦度が損なわ
れると共に、樹脂封止の際、第１の平坦部と封止樹脂５
４との境界部に位置するＲ部７２Ｂと下型パッティング
面５３Ａとの間に隙間Ｇ２が生じ、更に封止樹脂５４が
流入して、図６（Ｂ）に示すように、Ｒ部７２Ｂが矢印
Ｄ２の方向に持ち上げられ、第１の平坦部の外部実装面
７２Ａに封止樹脂５４が付着し、と同様に、第１の平
坦部の外部実装面７２Ａとプリント基板の接合パッドと
の間の半田接合不良が発生する。上記半田接合不良を解
消するために、外部実装面を樹脂封止領域の境界に隣接
もしくは樹脂封止領域に設けると共に、外部実装面に付
着した封止樹脂を除去する必要があり、生産効率の低
下、半導体装置の小型化の隘路となっていた。本発明は
かかる事情に鑑みてなされたもので、内部リードの外部
実装面への封止樹脂の流れ出しを防止し、内部リードの
外部実装面とプリント基板の接合パッドの半田接合不良
を防いで実装不良を低減できる半導体装置の製造方法を
提供することを目的とする。また、他の目的は、所要の
外部実装面７２Ａを確保し、外部実装面７２Ａを半導体
素子側に隣接させて半導体装置の小型化を可能にする半
導体装置の製造方法を提供することを目的とする。 【０００６】 【課題を解決するための手段】前記目的に沿う本発明に
係る半導体装置の製造方法は、導体回路パターンを複数
連接した導体回路ユニットフレームの外部実装面を除く
裏面側に、弾力性を有する絶縁皮膜層を形成した半導体
素子搭載ユニットフレームを、複数の封止樹脂充填キャ
ビティ及びその周囲に形成された上型パッティング面を
備えた上型と、前記上型パッティング面に対面する下型
パッティング面を備えた下型との組み合わせからなる片
面樹脂封止金型内に載置し、前記上型パッティング面と
下型パッティング面とで前記半導体素子搭載ユニットフ
レームを圧接固定して、前記絶縁皮膜層を介して内部リ
ードを押し付けた状態で、前記封止樹脂充填キャビティ
内に封止樹脂を注入して、前記外部実装面が前記封止樹
脂の底面部位に露出した半導体素子パッケージユニット
フレームを形成する。 【０００７】このような製造方法によれば、導体回路ユ
ニットフレームの外部実装面を除く裏面に、弾力性を有
する絶縁皮膜層を形成しているので、内部リード、支持
枠及び半導体素子搭載部の周辺は全て絶縁皮膜層で被覆
される。また、上型パッティング面と下型パッティング
面が半導体素子搭載ユニットフレームの上面及び下面を
圧接すると、半導体素子搭載ユニットフレームの上面は
上型パッティング面に圧接し、絶縁皮膜層が内部リード
及び支持枠に押しつけられて、更に絶縁皮膜層が内部リ
ードと支持枠の周辺に密着する。したがって、封止樹脂
充填キャビティの周囲は全て封じ込まれた状態となり、
封止樹脂充填キャビティの中に注入された封止樹脂が内
部リードと下型パッティング面との間に流入する隙間は
生じない。また、一端部が上方にディプレスされた内部
リードの封止樹脂との境界部に位置する箇所にＲ部が形
成される場合についても、同様に内部リードの一端部
（ディプレス成形部を除く）、支持枠及び半導体素子搭
載部の周辺は全て絶縁皮膜層で被覆され、封止樹脂充填
キャビティ内のＲ部を有する他端部と下型パッティング
面との境界は絶縁皮膜層で被覆されるので、封止樹脂が
内部リードの他端部側に流入する隙間は生じない。 【０００８】ここで、片面樹脂封止金型は、前記上型パ
ッティング面と、これに対応し、前記上型パッティング
面より幅狭の凸形状の環状突起を設けた下型パッティン
グ面とを備えてもよい。この場合、上型パッティング面
と下型パッティング面が半導体素子搭載ユニットフレー
ムを圧接すると、環状突起の外側の内部リードが押し下
げられて、封止樹脂充填キャビティ内の内部リードの他
端部がさらに絶縁皮膜層に密着し、封止樹脂が内部リー
ドの他端部側に流入する隙間が生じることはない。ま
た、前記絶縁皮膜層には、前記外部実装面が露出する接
続用開口部を形成してもよい。この場合、接続用開口部
を介して外部実装面を外部接続端子に簡単に接続するこ
とができる。なお、内部リードの外部実装面が露出する
が、内部リード及び支持枠のそれぞれ周辺が絶縁皮膜層
によって覆われるので、封止樹脂充填キャビティの中に
注入された封止樹脂が内部リードと下型パッティング面
との間に流入する隙間は生じない。 【０００９】また、外部実装面が露出した接続用開口部
にソルダーボール又はバンプを接続して外部接続端子を
形成してもよい。この場合、内部リードの外部実装面に
確実に半田を載せることができ、半田接合不良を防ぐこ
とができる。更に、前記絶縁皮膜層は、ポリイミド系樹
脂又はポリエチレン系樹脂中にＳｉＣ、酸化珪素、酸化
アルミニューム等の酸化物の微粉末を均一に分散させた
混合樹脂から形成してもよい。この場合、絶縁皮膜層は
熱変形温度及び耐熱強度が高いポリイミド系樹脂又はポ
リエチレン系樹脂等の熱硬化性樹脂を使用しているの
で、封止樹脂を片面樹脂封止金型に注入したとき、封止
樹脂の成形時の熱によって絶縁皮膜層が溶融して破損す
るようなことはない。 【００１０】 【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図１（Ａ）、（Ｂ）、
（Ｃ）はそれぞれ本発明の第１の実施の形態に係る半導
体装置の製造方法の樹脂封止工程を示す側断面図、同樹
脂封止工程でのリード部分の拡大側断面図、同半導体素
子パッケージ分離工程を示す側断面図、図２（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ本発明の第１の実施
の形態に係る半導体装置の製造方法の形状加工工程を示
す平面図、同形状加工工程を示す側断面図、同弾力性皮
膜形成工程を示す側断面図、同半導体素子搭載工程を示
す側断面図、図３（Ａ）、（Ｂ）、（Ｃ）はそれぞれ本
発明の第２の実施の形態に係る半導体装置の製造方法の
樹脂封止工程を示す側断面図、同樹脂封止工程でのリー
ド部分の拡大側断面図、同半導体素子パッケージ分離工
程後の状態を示す側断面図、図４（Ａ）、（Ｂ）、
（Ｃ）はそれぞれ本発明の第３の実施の形態に係る半導
体装置の製造方法の樹脂封止工程を示す側断面図、同樹
脂封止工程でのリード部分の拡大側断面図、同半導体素
子パッケージ分離工程後の状態を示す側断面図である。 【００１１】図１（Ａ）、（Ｂ）、（Ｃ）、図２
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すように、本発明
の第１の実施の形態に係る半導体装置の製造方法は、内
部リードと半導体素子搭載部が同一平面上に配置された
ＳＯＮ型、ＱＦＮ型の半導体装置を例に取り上げ、次に
説明する工程の順序で進める。 まず、形状加工工程で、図２（Ａ）、（Ｂ）に示すよ
うに、銅系合金や鉄系合金などの金属条材からエッチン
グ加工及び／又はプレス加工によって、半導体素子搭載
部１２と、その周辺に配列された内部リード１１と、こ
れを支持する支持枠１３とを備えた導体回路パターン１
４を形成し、その導体回路パターン１４が複数個、一体
的に連接した導体回路ユニットフレーム１５を形成す
る。 弾力性皮膜形成工程では、図２（Ｃ）に模式図的に示
すように、導体回路ユニットフレーム１５に形成された
内部リード１１の外部実装面１１Ａを除く裏面側に、弾
力性を有する絶縁皮膜層１６を設けた半導体素子搭載基
板フレーム１５Ａを形成する。すなわち、例えば２０〜
１００μｍ程度の厚みの樹脂製テープあるいは樹脂フィ
ルムからなる絶縁皮膜層１６の内部リード１１の外部実
装面１１Ａに接触する部分に孔を開けておいて、絶縁皮
膜層１６を導体回路ユニットフレーム１５の外部実装面
１１Ａ側に、例えば１０〜３０μｍ程度の厚みの接着剤
で接着し、絶縁皮膜層１６に外部実装面１１Ａが露出す
るヴィアホールと呼ばれている接続用開口部１６Ａを形
成する。この絶縁皮膜層１６は、耐熱性の高いポリイミ
ド系樹脂又はポリエチレン系樹脂からなる熱硬化性樹脂
中にＳｉＣ、酸化珪素、酸化アルミニューム等の酸化物
の微粉末を均一に分散させた混合樹脂を使用している。
なお、絶縁皮膜層１６は、弾力性のあるカバーレジスト
層あるいはソルダーレジスト層を用いてもよい。 【００１２】半導体素子搭載工程では、図２（Ｄ）に
示すように、前記弾力性皮膜形成工程で形成された半導
体素子搭載基板フレーム１５Ａの各半導体素子搭載部１
２に半導体素子１７をＡｇペーストなどの接着剤によっ
て固着・搭載し、半導体素子１７の電極パッド部と対応
する内部リード１１の先端部（一端部）をボンディング
ワイヤ１８によって接続して電気的導通回路を形成する
半導体素子搭載ユニットフレーム１９を構成する。 樹脂封止工程では、図１（Ａ）に示すように、半導体
装置１０（図１（Ｃ）参照）を形成するための片面樹脂
封止金型２０を準備する。この片面樹脂封止金型２０
は、上型２０Ａと下型２０Ｂとの組み合わせで構成され
ている。上型２０Ａは、エポキシ樹脂などの耐熱性の高
い封止樹脂２１を充填する空間を形成する封止樹脂充填
キャビティ２２及びその周囲に形成された上型パッティ
ング面２３を備えると共に、封止樹脂充填キャビティ２
２の側面部には図示しない樹脂注入口が設けられてい
る。なお、図１（Ａ）に示すように、封止樹脂充填キャ
ビティ２２の上方に樹脂注入口２２Ａを設けることもで
きる。下型２０Ｂは、上型パッティング面２３に対面
し、半導体素子搭載ユニットフレーム１９に当接する下
型パッティング面２４を備えている。この状態で、半導
体素子搭載ユニットフレーム１９を片面樹脂封止金型２
０内に載置し、上型パッティング面２３と下型パッティ
ング面２４とで半導体素子搭載ユニットフレーム１９を
圧接固定する。 【００１３】ここで、この半導体装置の製造方法におい
て、樹脂封止工程での封止樹脂２１の外部実装面１１Ａ
への流入を防ぐ作用について説明する。半導体素子搭載
ユニットフレーム１９には、裏面側に内部リード１１の
他端部に形成された外部実装面１１Ａを露出する接続用
開口部１６Ａを設けた弾力性を有する絶縁皮膜層１６が
形成されて、内部リード１１、支持枠１３及び半導体素
子搭載部１２の周辺は全て絶縁皮膜層１６で被覆され
る。また、上型パッティング面２３及び下型パッティン
グ面２４が半導体素子搭載ユニットフレーム１９の上面
及び下面を圧接すると、弾力性のある絶縁皮膜層１６が
内部リード１１及び支持枠１３に押し付けられて内部リ
ード１１及び支持枠１３の下面が絶縁皮膜層１６の表面
に沈み込む。これにより、更に絶縁皮膜層１６が内部リ
ード１１と支持枠１３の周辺に密着し、内部リード１１
と支持枠１３の周辺は閉じられる。したがって、封止樹
脂充填キャビティ２２の中に注入された封止樹脂２１が
内部リード１１と下型パッティング面２４との間に流入
する隙間は生じない。次に、図１（Ｂ）に示すように、
内部リード１１の外部実装面１１Ａを上下から押し付け
た状態で、封止樹脂充填キャビティ２２の中央上面側に
設けた樹脂注入口２２Ａから封止樹脂充填キャビティ２
２内に封止樹脂２１を注入する。その結果、図１（Ｃ）
に示すように、封止樹脂２１の底面部位２５に外部実装
面１１Ａのみが露出した複数の半導体素子パッケージ２
６が形成され、その他の底面部位は絶縁皮膜層１６に被
覆された半導体素子パッケージユニットフレーム２７を
形成する。 半導体素子パッケージ分離工程では、前記樹脂封止工
程で形成された半導体素子パッケージユニットフレーム
２７の封止樹脂２１の外周面から外側に突出した内部リ
ード１１を、図１（Ｃ）に破線で示す切断面Ｃで切断
し、半導体素子パッケージ２６を半導体装置１０の外周
周辺部で個々に分離して半導体装置１０を形成する。 【００１４】図３（Ａ）、（Ｂ）、（Ｃ）に示すよう
に、本発明の第２の実施の形態に係る半導体装置の製造
方法は、内部リードと半導体素子搭載部が異なる平面上
に配置されたＳＯＮ型、ＱＦＮ型の半導体装置に適用し
た場合である。なお、製造工程及び片面樹脂封止金型の
構造は前記第１の実施の形態に係る半導体装置の製造方
法で説明した内容と略同じであり、同一の構成について
は同一の符号を付して、詳しい説明は省略する。第２の
実施の形態に係る半導体装置３０においては、形状加工
工程で、半導体素子搭載部３２と、その周辺に配列され
た内部リード３１と、これを支持する支持枠３３とをエ
ッチング加工又はプレス加工によって導体回路パターン
３４を形成する際、半導体素子搭載部３２を内部リード
３１に対して上方に変位させると共に、内部リード３１
の一端部のワイヤボンディング面３１Ａをプレスによる
曲げ加工などにより半導体素子３７に近い高さになるよ
うに変形させて、半導体素子搭載ユニットフレーム３９
を形成している点で第１の実施の形態に係る半導体装置
１０と異なる。また、その後の工程は前記第１の実施の
形態に係る半導体装置の製造方法と略同じであるが、概
略説明すると、形状加工工程では導体回路パターン３４
は数個、一体的に連接した導体回路ユニットフレーム３
５を形成する。弾力性皮膜形成工程では、導体回路ユニ
ットフレーム３５の外部実装面３１Ｂを除く裏面側に、
弾力性を有する絶縁皮膜層３６を形成する。すなわち、
内部リード３１の外部実装面３１Ｂを露出する接続用開
口部３６Ａを設けると共に、内部リード３１及び支持枠
３３のそれぞれ周辺を覆う部分を残して樹脂露出用開口
部３６Ｂを設けた絶縁皮膜層３６を形成する。半導体素
子搭載工程では、導体回路ユニットフレーム３５の各半
導体素子搭載部３２に半導体素子３７を固着・搭載し、
半導体素子３７のパッド部と対応する内部リード３１の
先端のワイヤボンディング面３１Ａをボンディングワイ
ヤ３８によって接続して電気的導通回路を形成する半導
体素子搭載ユニットフレーム３９を構成する。したがっ
て、樹脂封止工程で、封止樹脂充填キャビティ２２内に
封止樹脂２１Ａを注入すると、図３（Ｃ）に示すよう
に、封止樹脂２１Ａの底面部位２５Ａと外部実装面３１
Ｂが露出した半導体装置３０が形成される。 【００１５】このような方法により、導体回路ユニット
フレーム３５の外部実装面３１Ｂを除く裏面側に、弾力
性を有する絶縁皮膜層３６を形成しているので、内部リ
ード３１、支持枠３３の周辺は全て絶縁皮膜層３６で被
覆される。また、上型パッティング面２３及び下型パッ
ティング面２４が半導体素子搭載ユニットフレーム３９
の上面及び絶縁皮膜層３６を介して下面を圧接すると、
弾力性のある絶縁皮膜層３６が内部リード３１及び支持
枠３３に押しつけられて内部リード３１及び支持枠３３
の下面が絶縁皮膜層３６の表面に沈み込み、内部リード
３１と支持枠３３の周辺は閉じられる。したがって、内
部リード３１の封止樹脂２１Ａとの境界部に位置する箇
所のＲ部を含み、内部リード３１の周辺は絶縁皮膜層３
６によって覆われ、封止樹脂充填キャビティ２２の中に
注入された封止樹脂２１Ａが内部リード３１と下型パッ
ティング面２４との間に流入する隙間は生じない。 【００１６】図４（Ａ）、（Ｂ）、（Ｃ）に示すよう
に、本発明の第３の実施の形態に係る半導体装置の製造
方法は、前記第１及び第２の実施の形態の片面樹脂封止
金型の下型に微小高さの環状突起を形成させたものであ
る。なお、製造工程及は前記第２の実施の形態に係る半
導体装置の製造方法で説明した内容と略同じであり、同
一の構成については同一の符号を付して、詳しい説明は
省略する。第３の実施の形態に係る半導体装置３０Ａに
おいては、片面樹脂封止金型２００の上型２００Ａは、
封止樹脂２１０を充填する空間を形成する封止樹脂充填
キャビティ２２０及びその周囲に形成された上型パッテ
ィング面２３０を備えている。下型２００Ｂは、上型パ
ッティング面２３０に対面する下型パッティング面２４
０に、上型パッティング面２３０の上型パッティング領
域２３０Ａより幅狭の下型パッティング領域２４１Ａが
突出する、例えば０．０１〜０．３ｍｍ程度の微小高さ
の凸形状の環状突起２４１を備えている点で第２の実施
の形態に係る半導体装置３０と異なる。 【００１７】ここで、この半導体装置の製造方法によ
り、封止樹脂２１０の外部実装面３１Ｂへの流入を防ぐ
作用について説明する。上型パッティング面２３０及び
下型パッティング面２４０によって半導体素子搭載ユニ
ットフレーム３９の内部リード３１の上面及び下面を圧
接する。すなわち、上型パッティング面２３０で支持枠
３３と共に支持枠３３に連結されている内部リード３１
を、絶縁皮膜層３６を介して環状突起２４１の下型パッ
ティング領域２４１Ａに押しつける。そうすると、絶縁
皮膜層３６が下型パッティング面２４０に密着する。ま
た、内部リード３１の変形を極端に拡大して表現した図
４（Ｂ）に示すように、上型パッティング領域２３０Ａ
の下型パッティング領域２４１Ａより広い部分が、環状
突起２４１の外側に出ている内部リード３１を矢印Ｄの
方向に折り曲げるように押し下げるので、封止樹脂充填
キャビティ２２０内の内部リード３１は下面に設けられ
た絶縁皮膜層３６に押しつけられ、内部リード３１の下
面に形成された外部実装面３１Ｂと絶縁皮膜層３６との
境界が密着する。その結果、外部実装面３１Ｂへ封止樹
脂２１０が流入する隙間は生じなくなる。なお、前記本
発明の第１、第２及び第３の実施の形態に係る半導体装
置の製造方法において、樹脂封止工程の下流側に、露出
した内部リードの外部実装面にソルダーボール又は半田
材料等からなる突起部のバンプを形成する外部接続端子
形成工程を設けてもよい。この場合、内部リードの外部
実装面に確実に半田を載せることができ、半田接合不良
を防ぐことができる。 【００１８】 【発明の効果】請求項１〜５記載の半導体装置の製造方
法においては、導体回路ユニットフレームの外部実装面
を除く裏面側に、弾力性を有する絶縁皮膜層を形成して
いるので、内部リード、支持枠及び半導体搭載部の周辺
は全て絶縁皮膜層で被覆される。また、上型パッティン
グ面及び下型パッティング面が半導体素子搭載ユニット
フレームの上面及び下面を圧接すると、半導体素子搭載
ユニットフレームの上面は上型パッティング面に接触
し、内部リードと支持枠の周辺は閉じられる。したがっ
て、封止樹脂充填キャビティの周囲は全て封じ込まれた
状態となり、封止樹脂充填キャビティの中に注入された
封止樹脂が流入する隙間は生じない。その結果、内部リ
ードとプリント基板の接合パッドの半田接合不良を防
ぎ、実装不良を低減できる。特に、請求項２記載の半導
体装置の製造方法においては、片面樹脂封止金型は、前
記上型パッティング面と、これに対応し、前記上型パッ
ティング面より幅狭の凸形状の環状突起を設けた下型パ
ッティング面とを備えているので、上型パッティング面
と下型パッティング面が半導体素子搭載ユニットフレー
ムを圧接すると、上型パッティング領域の下型パッティ
ング領域より広い部分が、環状突起の外側の内部リード
を押し下げ、封止樹脂充填キャビティ内の内部リードの
他端部がさらに絶縁皮膜層に密着し、封止樹脂が内部リ
ードの他端部側に流入する隙間が生じることはない。ま
た、請求項３記載の半導体装置の製造方法においては、
前記絶縁皮膜層には、前記外部実装面が露出する接続用
開口部を形成しているので、接続用開口部を介して外部
実装面を外部接続端子に簡単に接続することができる。
なお、内部リードの外部実装面が露出するが、内部リー
ド及び支持枠のそれぞれ周辺が絶縁皮膜層によって被覆
されるので、封止樹脂充填キャビティの中に注入された
封止樹脂が内部リードと下型パッティング面との間に流
入する隙間は生じない。 【００１９】また、請求項４記載の半導体装置の製造方
法においては、樹脂封止工程の下流側で、外部実装面が
露出した接続用開口部にソルダーボール又はバンプを接
続して外部接続端子を形成しているので、内部リードの
外部実装面に確実に半田を載せることができ、半田接合
不良を防ぐことができる。更に、請求項５記載の半導体
装置の製造方法においては、前記絶縁皮膜層は、ポリイ
ミド系樹脂又はポリエチレン系樹脂中にＳｉＣ、酸化珪
素、酸化アルミニューム等の酸化物の微粉末を均一に分
散させた混合樹脂からなっているので、封止樹脂を片面
樹脂封止金型に注入したとき、封止樹脂の成形時の熱に
よって絶縁皮膜層が溶融して破損するようなことはな
い。
部リードを片面で樹脂封止する半導体装置の製造方法に
関し、特に封止樹脂の底面部位に内部リードの外部実装
面が露出した樹脂封止型半導体装置の製造方法に関す
る。 【０００２】 【従来の技術】従来、ＩＣ、ＬＳＩ等の半導体装置の実
装は、外周縁に沿ってＪ型、Ｉ型あるいはガルウイング
型等の形状に成形された複数の内部リードを突出させ、
この内部リードをプリント基板等の上に形成された配線
パターンの接続パッドに半田等を用いて接続していた。
しかし、この方法では、半導体装置から内部リードが外
周に突出する部分が比較的広い面積を占め、半導体装置
の小型化に対応できなかった。そこで、例えば、特開平
８−３１６３７１号公報には、半導体素子、半導体素子
搭載部、内部リード等を樹脂で封止した半導体装置の底
面部位に外部実装面となる内部リードの一部又は全部を
露出したＳＯＮ（Small Outline Non-leadPackage）や
ＱＦＮ（Quad Flat Non-lead Package）と呼ばれている
半導体装置が提案されている。この半導体装置を形成す
るための樹脂封止金型は、内部リードと半導体素子搭載
部が同一平面上に配置されたＳＯＮ型の半導体装置の例
について説明すると、例えば図５（Ａ）に示すように、
封止樹脂を充填する空間を形成するキャビティ５１及び
その周囲に形成された上型パッティング面５２Ａを備え
た上型５２と、上型パッティング面５２Ａに対面する平
板状の下型パッティング面５３Ａを備えた下型５３とか
ら構成されている。 【０００３】半導体装置を製造する方法は、まず、半導
体素子搭載部６１とその周辺に配列された内部リード６
２とこれを支持する支持枠６３を備えた導体回路パター
ン６４を複数連接した導体回路ユニットフレーム６５を
準備する。次に、導体回路ユニットフレーム６５の各半
導体素子搭載部６１に半導体素子６６を搭載し、半導体
素子６６のパッド部とそれに対応する内部リード６２の
一方の先端部をボンディングワイヤ６７により接続し
て、電気的導通回路を形成された半導体素子搭載ユニッ
トフレーム６８を形成する。次に、上型５２と、下型５
３との組み合わせからなる片面樹脂封止金型５０内に半
導体素子搭載ユニットフレーム６８を載置し、上型パッ
ティング面５２Ａと下型パッティング面５３Ａとで半導
体素子搭載ユニットフレーム６８を押圧固定して、内部
リード６２の下面に形成された外部実装面６２Ａ（図５
（Ｃ）参照）を下方に押し付けた状態で、キャビティ５
１内に封止樹脂５４を注入し、図５（Ｂ）に示すよう
に、外部実装面６２Ａが封止樹脂５４の底面部位に露出
した半導体素子パッケージユニットフレーム６９を形成
する。最後に、樹脂封止工程で形成された半導体素子パ
ッケージユニットフレーム６９の樹脂封止領域から外側
に突出した内部リード６２を切断し、図５（Ｂ）に示す
ように、各半導体素子パッケージユニットフレーム６９
の外周周辺部で半導体装置６０を個々に分離形成する。
この半導体装置６０によれば、外部実装面６２Ａを備え
た内部リード６２は半導体装置６０の外周から殆ど突出
することがなくなり、内部リード６２の下面に形成され
た外部実装面６２Ａは半導体装置６０の封止樹脂５４の
底面部位に露出しているので、半導体装置６０の小型化
が可能になる。また、外部実装面６２Ａにそれぞれ対応
して設けたプリント基板上の接続パッドに半導体装置６
０を位置決めして載置した後、加熱により溶融性の半田
等をリフローすることにより、全ての外部実装面６２Ａ
を接続パッドに同時に接続できるので、半導体装置６０
の実装工程が極めて簡単になる利点がある。 【０００４】 【発明が解決しようとする課題】ところが、ＳＯＮ型や
ＱＦＮ型の半導体装置の片面樹脂封止に用いる片面樹脂
封止金型では、上型パッティング面のパッティング領域
は、キャビティ内にある半導体素子搭載ユニットフレー
ムの部分を除く領域に、一方、下型パッティング面のパ
ッティング領域は半導体素子搭載ユニットフレームの下
面側の略全域面に圧接する構成となっている。そのた
め、未だ解決すべき次のような問題があった。 内部リード６２と半導体素子搭載部６１が同一平面上
に配置されたＳＯＮ型、ＱＦＮ型の半導体装置６０で
は、半導体素子搭載ユニットフレーム６８に圧接する下
型パッティング面５３Ａのパッティング領域に対して上
型パッティング面５２Ａのパッティング領域が狭くなっ
ている。そのため、上型パッティング面５２Ａ及び下型
パッティング面５３Ａが半導体素子搭載ユニットフレー
ム６８の上面及び下面を圧接すると、図５（Ｃ）に示す
ように、内部リード６２の先端部分が矢印Ｄ１の方向に
持ち上げられてキャビティ５１内のリード先端部６２Ｂ
と下型パッティング面５３Ａとの境界に隙間Ｇ１が生
じ、この隙間Ｇ１に封止樹脂５４が流入することがあ
る。この封止樹脂５４の流入圧力により、内部リード６
２のリード先端部６２Ｂがさらに押し上げられ、隙間Ｇ
１がさらに広がり、内部リード６２の外部実装面６２Ａ
に封止樹脂５４が付着し、内部リード６２の外部実装面
６２Ａとプリント基板の接合パッドのボンディング領域
が狭くなり半田接合不良が発生する。 【０００５】また、図６（Ａ）、（Ｂ）、（Ｃ）に示
すように、内部リード７２の第１の平坦部の外部実装面
７２Ａと、これに平行に形成された第２の平坦部のボン
ディング領域面７２Ｃと、第１の平坦部の外部実装面７
２Ａと第２の平坦部のボンディング領域面７２Ｃとを接
続する傾斜部７２Ｄとを備えたＳＯＮ型、ＱＦＮ型の半
導体装置７０においては、支持枠７１に連結されている
内部リード７２の先端部と半導体素子７３を搭載するた
めの半導体素子搭載部７４の高さが異なる半導体素子搭
載ユニットフレーム７８の場合は、上記で説明した現
象の外に、傾斜部７２Ｄが折り曲げ加工によって成形さ
れるため、第１の平坦部と傾斜部７２Ｄとの境界部に曲
げ加工時の引っ張り応力により、前記第１の平坦部の板
厚が引き込まれた薄肉部と曲面、すなわちＲ部７２Ｂが
形成される。このため、第１の平坦部の平坦度が損なわ
れると共に、樹脂封止の際、第１の平坦部と封止樹脂５
４との境界部に位置するＲ部７２Ｂと下型パッティング
面５３Ａとの間に隙間Ｇ２が生じ、更に封止樹脂５４が
流入して、図６（Ｂ）に示すように、Ｒ部７２Ｂが矢印
Ｄ２の方向に持ち上げられ、第１の平坦部の外部実装面
７２Ａに封止樹脂５４が付着し、と同様に、第１の平
坦部の外部実装面７２Ａとプリント基板の接合パッドと
の間の半田接合不良が発生する。上記半田接合不良を解
消するために、外部実装面を樹脂封止領域の境界に隣接
もしくは樹脂封止領域に設けると共に、外部実装面に付
着した封止樹脂を除去する必要があり、生産効率の低
下、半導体装置の小型化の隘路となっていた。本発明は
かかる事情に鑑みてなされたもので、内部リードの外部
実装面への封止樹脂の流れ出しを防止し、内部リードの
外部実装面とプリント基板の接合パッドの半田接合不良
を防いで実装不良を低減できる半導体装置の製造方法を
提供することを目的とする。また、他の目的は、所要の
外部実装面７２Ａを確保し、外部実装面７２Ａを半導体
素子側に隣接させて半導体装置の小型化を可能にする半
導体装置の製造方法を提供することを目的とする。 【０００６】 【課題を解決するための手段】前記目的に沿う本発明に
係る半導体装置の製造方法は、導体回路パターンを複数
連接した導体回路ユニットフレームの外部実装面を除く
裏面側に、弾力性を有する絶縁皮膜層を形成した半導体
素子搭載ユニットフレームを、複数の封止樹脂充填キャ
ビティ及びその周囲に形成された上型パッティング面を
備えた上型と、前記上型パッティング面に対面する下型
パッティング面を備えた下型との組み合わせからなる片
面樹脂封止金型内に載置し、前記上型パッティング面と
下型パッティング面とで前記半導体素子搭載ユニットフ
レームを圧接固定して、前記絶縁皮膜層を介して内部リ
ードを押し付けた状態で、前記封止樹脂充填キャビティ
内に封止樹脂を注入して、前記外部実装面が前記封止樹
脂の底面部位に露出した半導体素子パッケージユニット
フレームを形成する。 【０００７】このような製造方法によれば、導体回路ユ
ニットフレームの外部実装面を除く裏面に、弾力性を有
する絶縁皮膜層を形成しているので、内部リード、支持
枠及び半導体素子搭載部の周辺は全て絶縁皮膜層で被覆
される。また、上型パッティング面と下型パッティング
面が半導体素子搭載ユニットフレームの上面及び下面を
圧接すると、半導体素子搭載ユニットフレームの上面は
上型パッティング面に圧接し、絶縁皮膜層が内部リード
及び支持枠に押しつけられて、更に絶縁皮膜層が内部リ
ードと支持枠の周辺に密着する。したがって、封止樹脂
充填キャビティの周囲は全て封じ込まれた状態となり、
封止樹脂充填キャビティの中に注入された封止樹脂が内
部リードと下型パッティング面との間に流入する隙間は
生じない。また、一端部が上方にディプレスされた内部
リードの封止樹脂との境界部に位置する箇所にＲ部が形
成される場合についても、同様に内部リードの一端部
（ディプレス成形部を除く）、支持枠及び半導体素子搭
載部の周辺は全て絶縁皮膜層で被覆され、封止樹脂充填
キャビティ内のＲ部を有する他端部と下型パッティング
面との境界は絶縁皮膜層で被覆されるので、封止樹脂が
内部リードの他端部側に流入する隙間は生じない。 【０００８】ここで、片面樹脂封止金型は、前記上型パ
ッティング面と、これに対応し、前記上型パッティング
面より幅狭の凸形状の環状突起を設けた下型パッティン
グ面とを備えてもよい。この場合、上型パッティング面
と下型パッティング面が半導体素子搭載ユニットフレー
ムを圧接すると、環状突起の外側の内部リードが押し下
げられて、封止樹脂充填キャビティ内の内部リードの他
端部がさらに絶縁皮膜層に密着し、封止樹脂が内部リー
ドの他端部側に流入する隙間が生じることはない。ま
た、前記絶縁皮膜層には、前記外部実装面が露出する接
続用開口部を形成してもよい。この場合、接続用開口部
を介して外部実装面を外部接続端子に簡単に接続するこ
とができる。なお、内部リードの外部実装面が露出する
が、内部リード及び支持枠のそれぞれ周辺が絶縁皮膜層
によって覆われるので、封止樹脂充填キャビティの中に
注入された封止樹脂が内部リードと下型パッティング面
との間に流入する隙間は生じない。 【０００９】また、外部実装面が露出した接続用開口部
にソルダーボール又はバンプを接続して外部接続端子を
形成してもよい。この場合、内部リードの外部実装面に
確実に半田を載せることができ、半田接合不良を防ぐこ
とができる。更に、前記絶縁皮膜層は、ポリイミド系樹
脂又はポリエチレン系樹脂中にＳｉＣ、酸化珪素、酸化
アルミニューム等の酸化物の微粉末を均一に分散させた
混合樹脂から形成してもよい。この場合、絶縁皮膜層は
熱変形温度及び耐熱強度が高いポリイミド系樹脂又はポ
リエチレン系樹脂等の熱硬化性樹脂を使用しているの
で、封止樹脂を片面樹脂封止金型に注入したとき、封止
樹脂の成形時の熱によって絶縁皮膜層が溶融して破損す
るようなことはない。 【００１０】 【発明の実施の形態】続いて、添付した図面を参照しつ
つ、本発明を具体化した実施の形態につき説明し、本発
明の理解に供する。ここに、図１（Ａ）、（Ｂ）、
（Ｃ）はそれぞれ本発明の第１の実施の形態に係る半導
体装置の製造方法の樹脂封止工程を示す側断面図、同樹
脂封止工程でのリード部分の拡大側断面図、同半導体素
子パッケージ分離工程を示す側断面図、図２（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ本発明の第１の実施
の形態に係る半導体装置の製造方法の形状加工工程を示
す平面図、同形状加工工程を示す側断面図、同弾力性皮
膜形成工程を示す側断面図、同半導体素子搭載工程を示
す側断面図、図３（Ａ）、（Ｂ）、（Ｃ）はそれぞれ本
発明の第２の実施の形態に係る半導体装置の製造方法の
樹脂封止工程を示す側断面図、同樹脂封止工程でのリー
ド部分の拡大側断面図、同半導体素子パッケージ分離工
程後の状態を示す側断面図、図４（Ａ）、（Ｂ）、
（Ｃ）はそれぞれ本発明の第３の実施の形態に係る半導
体装置の製造方法の樹脂封止工程を示す側断面図、同樹
脂封止工程でのリード部分の拡大側断面図、同半導体素
子パッケージ分離工程後の状態を示す側断面図である。 【００１１】図１（Ａ）、（Ｂ）、（Ｃ）、図２
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示すように、本発明
の第１の実施の形態に係る半導体装置の製造方法は、内
部リードと半導体素子搭載部が同一平面上に配置された
ＳＯＮ型、ＱＦＮ型の半導体装置を例に取り上げ、次に
説明する工程の順序で進める。 まず、形状加工工程で、図２（Ａ）、（Ｂ）に示すよ
うに、銅系合金や鉄系合金などの金属条材からエッチン
グ加工及び／又はプレス加工によって、半導体素子搭載
部１２と、その周辺に配列された内部リード１１と、こ
れを支持する支持枠１３とを備えた導体回路パターン１
４を形成し、その導体回路パターン１４が複数個、一体
的に連接した導体回路ユニットフレーム１５を形成す
る。 弾力性皮膜形成工程では、図２（Ｃ）に模式図的に示
すように、導体回路ユニットフレーム１５に形成された
内部リード１１の外部実装面１１Ａを除く裏面側に、弾
力性を有する絶縁皮膜層１６を設けた半導体素子搭載基
板フレーム１５Ａを形成する。すなわち、例えば２０〜
１００μｍ程度の厚みの樹脂製テープあるいは樹脂フィ
ルムからなる絶縁皮膜層１６の内部リード１１の外部実
装面１１Ａに接触する部分に孔を開けておいて、絶縁皮
膜層１６を導体回路ユニットフレーム１５の外部実装面
１１Ａ側に、例えば１０〜３０μｍ程度の厚みの接着剤
で接着し、絶縁皮膜層１６に外部実装面１１Ａが露出す
るヴィアホールと呼ばれている接続用開口部１６Ａを形
成する。この絶縁皮膜層１６は、耐熱性の高いポリイミ
ド系樹脂又はポリエチレン系樹脂からなる熱硬化性樹脂
中にＳｉＣ、酸化珪素、酸化アルミニューム等の酸化物
の微粉末を均一に分散させた混合樹脂を使用している。
なお、絶縁皮膜層１６は、弾力性のあるカバーレジスト
層あるいはソルダーレジスト層を用いてもよい。 【００１２】半導体素子搭載工程では、図２（Ｄ）に
示すように、前記弾力性皮膜形成工程で形成された半導
体素子搭載基板フレーム１５Ａの各半導体素子搭載部１
２に半導体素子１７をＡｇペーストなどの接着剤によっ
て固着・搭載し、半導体素子１７の電極パッド部と対応
する内部リード１１の先端部（一端部）をボンディング
ワイヤ１８によって接続して電気的導通回路を形成する
半導体素子搭載ユニットフレーム１９を構成する。 樹脂封止工程では、図１（Ａ）に示すように、半導体
装置１０（図１（Ｃ）参照）を形成するための片面樹脂
封止金型２０を準備する。この片面樹脂封止金型２０
は、上型２０Ａと下型２０Ｂとの組み合わせで構成され
ている。上型２０Ａは、エポキシ樹脂などの耐熱性の高
い封止樹脂２１を充填する空間を形成する封止樹脂充填
キャビティ２２及びその周囲に形成された上型パッティ
ング面２３を備えると共に、封止樹脂充填キャビティ２
２の側面部には図示しない樹脂注入口が設けられてい
る。なお、図１（Ａ）に示すように、封止樹脂充填キャ
ビティ２２の上方に樹脂注入口２２Ａを設けることもで
きる。下型２０Ｂは、上型パッティング面２３に対面
し、半導体素子搭載ユニットフレーム１９に当接する下
型パッティング面２４を備えている。この状態で、半導
体素子搭載ユニットフレーム１９を片面樹脂封止金型２
０内に載置し、上型パッティング面２３と下型パッティ
ング面２４とで半導体素子搭載ユニットフレーム１９を
圧接固定する。 【００１３】ここで、この半導体装置の製造方法におい
て、樹脂封止工程での封止樹脂２１の外部実装面１１Ａ
への流入を防ぐ作用について説明する。半導体素子搭載
ユニットフレーム１９には、裏面側に内部リード１１の
他端部に形成された外部実装面１１Ａを露出する接続用
開口部１６Ａを設けた弾力性を有する絶縁皮膜層１６が
形成されて、内部リード１１、支持枠１３及び半導体素
子搭載部１２の周辺は全て絶縁皮膜層１６で被覆され
る。また、上型パッティング面２３及び下型パッティン
グ面２４が半導体素子搭載ユニットフレーム１９の上面
及び下面を圧接すると、弾力性のある絶縁皮膜層１６が
内部リード１１及び支持枠１３に押し付けられて内部リ
ード１１及び支持枠１３の下面が絶縁皮膜層１６の表面
に沈み込む。これにより、更に絶縁皮膜層１６が内部リ
ード１１と支持枠１３の周辺に密着し、内部リード１１
と支持枠１３の周辺は閉じられる。したがって、封止樹
脂充填キャビティ２２の中に注入された封止樹脂２１が
内部リード１１と下型パッティング面２４との間に流入
する隙間は生じない。次に、図１（Ｂ）に示すように、
内部リード１１の外部実装面１１Ａを上下から押し付け
た状態で、封止樹脂充填キャビティ２２の中央上面側に
設けた樹脂注入口２２Ａから封止樹脂充填キャビティ２
２内に封止樹脂２１を注入する。その結果、図１（Ｃ）
に示すように、封止樹脂２１の底面部位２５に外部実装
面１１Ａのみが露出した複数の半導体素子パッケージ２
６が形成され、その他の底面部位は絶縁皮膜層１６に被
覆された半導体素子パッケージユニットフレーム２７を
形成する。 半導体素子パッケージ分離工程では、前記樹脂封止工
程で形成された半導体素子パッケージユニットフレーム
２７の封止樹脂２１の外周面から外側に突出した内部リ
ード１１を、図１（Ｃ）に破線で示す切断面Ｃで切断
し、半導体素子パッケージ２６を半導体装置１０の外周
周辺部で個々に分離して半導体装置１０を形成する。 【００１４】図３（Ａ）、（Ｂ）、（Ｃ）に示すよう
に、本発明の第２の実施の形態に係る半導体装置の製造
方法は、内部リードと半導体素子搭載部が異なる平面上
に配置されたＳＯＮ型、ＱＦＮ型の半導体装置に適用し
た場合である。なお、製造工程及び片面樹脂封止金型の
構造は前記第１の実施の形態に係る半導体装置の製造方
法で説明した内容と略同じであり、同一の構成について
は同一の符号を付して、詳しい説明は省略する。第２の
実施の形態に係る半導体装置３０においては、形状加工
工程で、半導体素子搭載部３２と、その周辺に配列され
た内部リード３１と、これを支持する支持枠３３とをエ
ッチング加工又はプレス加工によって導体回路パターン
３４を形成する際、半導体素子搭載部３２を内部リード
３１に対して上方に変位させると共に、内部リード３１
の一端部のワイヤボンディング面３１Ａをプレスによる
曲げ加工などにより半導体素子３７に近い高さになるよ
うに変形させて、半導体素子搭載ユニットフレーム３９
を形成している点で第１の実施の形態に係る半導体装置
１０と異なる。また、その後の工程は前記第１の実施の
形態に係る半導体装置の製造方法と略同じであるが、概
略説明すると、形状加工工程では導体回路パターン３４
は数個、一体的に連接した導体回路ユニットフレーム３
５を形成する。弾力性皮膜形成工程では、導体回路ユニ
ットフレーム３５の外部実装面３１Ｂを除く裏面側に、
弾力性を有する絶縁皮膜層３６を形成する。すなわち、
内部リード３１の外部実装面３１Ｂを露出する接続用開
口部３６Ａを設けると共に、内部リード３１及び支持枠
３３のそれぞれ周辺を覆う部分を残して樹脂露出用開口
部３６Ｂを設けた絶縁皮膜層３６を形成する。半導体素
子搭載工程では、導体回路ユニットフレーム３５の各半
導体素子搭載部３２に半導体素子３７を固着・搭載し、
半導体素子３７のパッド部と対応する内部リード３１の
先端のワイヤボンディング面３１Ａをボンディングワイ
ヤ３８によって接続して電気的導通回路を形成する半導
体素子搭載ユニットフレーム３９を構成する。したがっ
て、樹脂封止工程で、封止樹脂充填キャビティ２２内に
封止樹脂２１Ａを注入すると、図３（Ｃ）に示すよう
に、封止樹脂２１Ａの底面部位２５Ａと外部実装面３１
Ｂが露出した半導体装置３０が形成される。 【００１５】このような方法により、導体回路ユニット
フレーム３５の外部実装面３１Ｂを除く裏面側に、弾力
性を有する絶縁皮膜層３６を形成しているので、内部リ
ード３１、支持枠３３の周辺は全て絶縁皮膜層３６で被
覆される。また、上型パッティング面２３及び下型パッ
ティング面２４が半導体素子搭載ユニットフレーム３９
の上面及び絶縁皮膜層３６を介して下面を圧接すると、
弾力性のある絶縁皮膜層３６が内部リード３１及び支持
枠３３に押しつけられて内部リード３１及び支持枠３３
の下面が絶縁皮膜層３６の表面に沈み込み、内部リード
３１と支持枠３３の周辺は閉じられる。したがって、内
部リード３１の封止樹脂２１Ａとの境界部に位置する箇
所のＲ部を含み、内部リード３１の周辺は絶縁皮膜層３
６によって覆われ、封止樹脂充填キャビティ２２の中に
注入された封止樹脂２１Ａが内部リード３１と下型パッ
ティング面２４との間に流入する隙間は生じない。 【００１６】図４（Ａ）、（Ｂ）、（Ｃ）に示すよう
に、本発明の第３の実施の形態に係る半導体装置の製造
方法は、前記第１及び第２の実施の形態の片面樹脂封止
金型の下型に微小高さの環状突起を形成させたものであ
る。なお、製造工程及は前記第２の実施の形態に係る半
導体装置の製造方法で説明した内容と略同じであり、同
一の構成については同一の符号を付して、詳しい説明は
省略する。第３の実施の形態に係る半導体装置３０Ａに
おいては、片面樹脂封止金型２００の上型２００Ａは、
封止樹脂２１０を充填する空間を形成する封止樹脂充填
キャビティ２２０及びその周囲に形成された上型パッテ
ィング面２３０を備えている。下型２００Ｂは、上型パ
ッティング面２３０に対面する下型パッティング面２４
０に、上型パッティング面２３０の上型パッティング領
域２３０Ａより幅狭の下型パッティング領域２４１Ａが
突出する、例えば０．０１〜０．３ｍｍ程度の微小高さ
の凸形状の環状突起２４１を備えている点で第２の実施
の形態に係る半導体装置３０と異なる。 【００１７】ここで、この半導体装置の製造方法によ
り、封止樹脂２１０の外部実装面３１Ｂへの流入を防ぐ
作用について説明する。上型パッティング面２３０及び
下型パッティング面２４０によって半導体素子搭載ユニ
ットフレーム３９の内部リード３１の上面及び下面を圧
接する。すなわち、上型パッティング面２３０で支持枠
３３と共に支持枠３３に連結されている内部リード３１
を、絶縁皮膜層３６を介して環状突起２４１の下型パッ
ティング領域２４１Ａに押しつける。そうすると、絶縁
皮膜層３６が下型パッティング面２４０に密着する。ま
た、内部リード３１の変形を極端に拡大して表現した図
４（Ｂ）に示すように、上型パッティング領域２３０Ａ
の下型パッティング領域２４１Ａより広い部分が、環状
突起２４１の外側に出ている内部リード３１を矢印Ｄの
方向に折り曲げるように押し下げるので、封止樹脂充填
キャビティ２２０内の内部リード３１は下面に設けられ
た絶縁皮膜層３６に押しつけられ、内部リード３１の下
面に形成された外部実装面３１Ｂと絶縁皮膜層３６との
境界が密着する。その結果、外部実装面３１Ｂへ封止樹
脂２１０が流入する隙間は生じなくなる。なお、前記本
発明の第１、第２及び第３の実施の形態に係る半導体装
置の製造方法において、樹脂封止工程の下流側に、露出
した内部リードの外部実装面にソルダーボール又は半田
材料等からなる突起部のバンプを形成する外部接続端子
形成工程を設けてもよい。この場合、内部リードの外部
実装面に確実に半田を載せることができ、半田接合不良
を防ぐことができる。 【００１８】 【発明の効果】請求項１〜５記載の半導体装置の製造方
法においては、導体回路ユニットフレームの外部実装面
を除く裏面側に、弾力性を有する絶縁皮膜層を形成して
いるので、内部リード、支持枠及び半導体搭載部の周辺
は全て絶縁皮膜層で被覆される。また、上型パッティン
グ面及び下型パッティング面が半導体素子搭載ユニット
フレームの上面及び下面を圧接すると、半導体素子搭載
ユニットフレームの上面は上型パッティング面に接触
し、内部リードと支持枠の周辺は閉じられる。したがっ
て、封止樹脂充填キャビティの周囲は全て封じ込まれた
状態となり、封止樹脂充填キャビティの中に注入された
封止樹脂が流入する隙間は生じない。その結果、内部リ
ードとプリント基板の接合パッドの半田接合不良を防
ぎ、実装不良を低減できる。特に、請求項２記載の半導
体装置の製造方法においては、片面樹脂封止金型は、前
記上型パッティング面と、これに対応し、前記上型パッ
ティング面より幅狭の凸形状の環状突起を設けた下型パ
ッティング面とを備えているので、上型パッティング面
と下型パッティング面が半導体素子搭載ユニットフレー
ムを圧接すると、上型パッティング領域の下型パッティ
ング領域より広い部分が、環状突起の外側の内部リード
を押し下げ、封止樹脂充填キャビティ内の内部リードの
他端部がさらに絶縁皮膜層に密着し、封止樹脂が内部リ
ードの他端部側に流入する隙間が生じることはない。ま
た、請求項３記載の半導体装置の製造方法においては、
前記絶縁皮膜層には、前記外部実装面が露出する接続用
開口部を形成しているので、接続用開口部を介して外部
実装面を外部接続端子に簡単に接続することができる。
なお、内部リードの外部実装面が露出するが、内部リー
ド及び支持枠のそれぞれ周辺が絶縁皮膜層によって被覆
されるので、封止樹脂充填キャビティの中に注入された
封止樹脂が内部リードと下型パッティング面との間に流
入する隙間は生じない。 【００１９】また、請求項４記載の半導体装置の製造方
法においては、樹脂封止工程の下流側で、外部実装面が
露出した接続用開口部にソルダーボール又はバンプを接
続して外部接続端子を形成しているので、内部リードの
外部実装面に確実に半田を載せることができ、半田接合
不良を防ぐことができる。更に、請求項５記載の半導体
装置の製造方法においては、前記絶縁皮膜層は、ポリイ
ミド系樹脂又はポリエチレン系樹脂中にＳｉＣ、酸化珪
素、酸化アルミニューム等の酸化物の微粉末を均一に分
散させた混合樹脂からなっているので、封止樹脂を片面
樹脂封止金型に注入したとき、封止樹脂の成形時の熱に
よって絶縁皮膜層が溶融して破損するようなことはな
い。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ本発明の第
１の実施の形態に係る半導体装置の製造方法の樹脂封止
工程を示す側断面図、同樹脂封止工程でのリード部分の
拡大側断面図、同半導体素子パッケージ分離工程を示す
側断面図である。 【図２】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ本
発明の第１の実施の形態に係る半導体装置の製造方法の
形状加工工程を示す平面図、同形状加工工程を示す側断
面図、同弾力性皮膜形成工程を示す側断面図、同半導体
素子搭載工程を示す側断面図である。 【図３】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ本発明の第
２の実施の形態に係る半導体装置の製造方法の樹脂封止
工程を示す側断面図、同樹脂封止工程での内部リード部
分の拡大側断面図、同半導体素子パッケージ分離工程後
の状態を示す側断面図である。 【図４】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ本発明の第
３の実施の形態に係る半導体装置の製造方法の樹脂封止
工程を示す側断面図、同樹脂封止工程での内部リード部
分の拡大側断面図、同半導体素子パッケージ分離工程後
の状態を示す側断面図である。 【図５】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ従来の半導
体装置の製造方法の樹脂封止工程を示す側断面図、同半
導体素子パッケージ分離工程を示す側断面図、同樹脂封
止工程での内部リード部分の拡大側断面図である。 【図６】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ従来の他の
半導体装置の製造方法の樹脂封止工程を示す側断面図、
同樹脂封止工程での内部リード部分の拡大側断面図、同
半導体素子パッケージ分離工程後の状態を示す側断面図
である。 【符号の説明】 １０ 半導体装置 １１ 内部リー
ド １１Ａ 外部実装面 １２ 半導体素
子搭載部 １３ 支持枠 １４ 導体回路
パターン １５ 導体回路ユニットフレーム １５Ａ 半導体素子搭載基板フレーム １６ 絶縁皮膜
層 １６Ａ 接続用開口部 １７ 半導体素
子 １８ ボンディングワイヤ １９ 半導体素子搭載ユニットフレーム ２０ 片面樹脂封止金型 ２０Ａ 上型 ２０Ｂ 下型 ２１ 封止樹脂 ２１Ａ 封止樹脂 ２２ 封止樹脂
充填キャビティ ２２Ａ 樹脂注入口 ２３ 上型パッ
ティング面 ２４ 下型パッティング面 ２５ 底面部位 ２５Ａ 底面部位 ２６ 半導体素
子パッケージ ２７ 半導体素子パッケージユニットフレーム ３０ 半導体装置 ３０Ａ 半導体
装置 ３１ 内部リード ３１Ａ ワイヤ
ボンディング面 ３１Ｂ 外部実装面 ３２ 半導体素
子搭載部 ３３ 支持枠 ３４ 導体回路
パターン ３５ 導体回路ユニットフレーム ３６ 絶縁皮膜
層 ３６Ａ 接続用開口部 ３６Ｂ 樹脂露
出用開口部 ３７ 半導体素子 ３８ ボンディ
ングワイヤ ３９ 半導体素子搭載ユニットフレーム ２００ 片面樹脂封止金型 ２００Ａ 上型 ２００Ｂ 下型 ２１０ 封止樹
脂 ２２０ 封止樹脂充填キャビティ ２３０ 上型パ
ッティング面 ２３０Ａ 上型パッティング領域 ２４０ 下型パ
ッティング面 ２４１ 環状突起 ２４１Ａ 下型
パッティング領域
１の実施の形態に係る半導体装置の製造方法の樹脂封止
工程を示す側断面図、同樹脂封止工程でのリード部分の
拡大側断面図、同半導体素子パッケージ分離工程を示す
側断面図である。 【図２】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はそれぞれ本
発明の第１の実施の形態に係る半導体装置の製造方法の
形状加工工程を示す平面図、同形状加工工程を示す側断
面図、同弾力性皮膜形成工程を示す側断面図、同半導体
素子搭載工程を示す側断面図である。 【図３】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ本発明の第
２の実施の形態に係る半導体装置の製造方法の樹脂封止
工程を示す側断面図、同樹脂封止工程での内部リード部
分の拡大側断面図、同半導体素子パッケージ分離工程後
の状態を示す側断面図である。 【図４】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ本発明の第
３の実施の形態に係る半導体装置の製造方法の樹脂封止
工程を示す側断面図、同樹脂封止工程での内部リード部
分の拡大側断面図、同半導体素子パッケージ分離工程後
の状態を示す側断面図である。 【図５】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ従来の半導
体装置の製造方法の樹脂封止工程を示す側断面図、同半
導体素子パッケージ分離工程を示す側断面図、同樹脂封
止工程での内部リード部分の拡大側断面図である。 【図６】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ従来の他の
半導体装置の製造方法の樹脂封止工程を示す側断面図、
同樹脂封止工程での内部リード部分の拡大側断面図、同
半導体素子パッケージ分離工程後の状態を示す側断面図
である。 【符号の説明】 １０ 半導体装置 １１ 内部リー
ド １１Ａ 外部実装面 １２ 半導体素
子搭載部 １３ 支持枠 １４ 導体回路
パターン １５ 導体回路ユニットフレーム １５Ａ 半導体素子搭載基板フレーム １６ 絶縁皮膜
層 １６Ａ 接続用開口部 １７ 半導体素
子 １８ ボンディングワイヤ １９ 半導体素子搭載ユニットフレーム ２０ 片面樹脂封止金型 ２０Ａ 上型 ２０Ｂ 下型 ２１ 封止樹脂 ２１Ａ 封止樹脂 ２２ 封止樹脂
充填キャビティ ２２Ａ 樹脂注入口 ２３ 上型パッ
ティング面 ２４ 下型パッティング面 ２５ 底面部位 ２５Ａ 底面部位 ２６ 半導体素
子パッケージ ２７ 半導体素子パッケージユニットフレーム ３０ 半導体装置 ３０Ａ 半導体
装置 ３１ 内部リード ３１Ａ ワイヤ
ボンディング面 ３１Ｂ 外部実装面 ３２ 半導体素
子搭載部 ３３ 支持枠 ３４ 導体回路
パターン ３５ 導体回路ユニットフレーム ３６ 絶縁皮膜
層 ３６Ａ 接続用開口部 ３６Ｂ 樹脂露
出用開口部 ３７ 半導体素子 ３８ ボンディ
ングワイヤ ３９ 半導体素子搭載ユニットフレーム ２００ 片面樹脂封止金型 ２００Ａ 上型 ２００Ｂ 下型 ２１０ 封止樹
脂 ２２０ 封止樹脂充填キャビティ ２３０ 上型パ
ッティング面 ２３０Ａ 上型パッティング領域 ２４０ 下型パ
ッティング面 ２４１ 環状突起 ２４１Ａ 下型
パッティング領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 23/28 Ｈ０１Ｌ 23/28 Ａ
23/50 23/50 Ｙ
// Ｂ２９Ｌ 31:34
Ｆターム(参考） 4F202 AA04 AA40 AB11 AB16 AD19
AH33 CA12 CB01 CB12 CK83
CK89
4F206 AA04 AA40 AB11 AB16 AD19
JA02 JB17 JF05 JQ81
4M109 AA01 BA01 CA21 FA02 FA07
5F061 AA01 BA01 CA21 DA06 DD12
DD14 EA02 EA03
5F067 AA09 AB04 BB01 BC12 DE14
Claims (1)
- 【特許請求の範囲】 【請求項１】 内部リードの一端部が半導体素子の電極
パッドに接続し、他端部が半導体装置の封止樹脂の底面
部位に露出して外部実装面を形成する樹脂封止型半導体
装置の製造方法であって、 金属条材からエッチング加工及び／又はプレス加工によ
って、半導体素子搭載部とその周辺に配列された前記内
部リードと、これを支持する支持枠を備えた導体回路パ
ターンを複数連接した導体回路ユニットフレームを形成
する形状加工工程と、 前記形状加工工程で形成された前記導体回路ユニットフ
レームの前記外部実装面を除く裏面側に、弾力性を有す
る絶縁皮膜層を設けた半導体素子搭載基板フレームを形
成する弾力性皮膜形成工程と、 前記弾力性皮膜形成工程で形成された前記半導体素子搭
載基板フレームの各半導体素子搭載部に前記半導体素子
を搭載し、該半導体素子の電極パッド部と対応する前記
内部リードの一端部を接続して電気的導通回路を設けた
半導体素子搭載ユニットフレームを形成する半導体素子
搭載工程と、 前記半導体素子搭載工程で形成された半導体素子搭載ユ
ニットフレームを、複数の封止樹脂充填キャビティ及び
その周囲に形成された上型パッティング面を備えた上型
と、前記上型パッティング面に対面する下型パッティン
グ面を備えた下型との組み合わせからなる片面樹脂封止
金型内に載置し、前記上型パッティング面と下型パッテ
ィング面とで前記半導体素子搭載ユニットフレームを圧
接固定して前記絶縁皮膜層を介して前記内部リードを押
し付けた状態で、前記封止樹脂充填キャビティ内に前記
封止樹脂を注入して前記外部実装面が前記封止樹脂の底
面部位に露出した複数の半導体素子パッケージを形成す
る半導体素子パッケージユニットフレームを製造する樹
脂封止工程と、 前記樹脂封止工程で形成された半導体素子パッケージユ
ニットフレームの樹脂封止領域から突出した前記内部リ
ードを切断して、前記半導体装置の外周周辺部で前記半
導体素子パッケージを個々に分離して前記半導体装置を
形成する半導体素子パッケージ分離工程とを含むことを
特徴とする半導体装置の製造方法。 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記片面樹脂封止金型は、前記上型パッティン
グ面と、これに対応し、前記上型パッティング面より幅
狭の凸形状の環状突起を設けた下型パッティング面とを
備え、前記上型パッティング面と前記下型パッティング
面との組み合わせからなることを特徴とする半導体装置
の製造方法。 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、前記絶縁皮膜層には、前記外部実装面が
露出する接続用開口部を設けたことを特徴とする半導体
装置の製造方法。 【記求項４】 請求項３記載の半導体装置の製造方法に
おいて、前記樹脂封止工程の下流側に、前記外部実装面
が露出した前記接続用開口部にソルダーボール又はバン
プを接続して外部接続端子を形成する外部接続端子形成
工程を設けたことを特徴とする半導体装置の製造方法。 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体装置の製造方法において、前記絶縁皮膜層は、ポリ
イミド系樹脂又はポリエチレン系樹脂中にＳｉＣ、酸化
珪素、酸化アルミニューム等の酸化物の微粉末を均一に
分散させた混合部材からなることを特徴とする半導体装
置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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Family
ID=17808499
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|---|---|---|---|
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Country Status (1)
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|---|---|
| JP (1) | JP3455116B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368179A (ja) * | 2001-06-04 | 2002-12-20 | Sony Corp | リードフレーム、面実装型半導体パッケージおよびその製造方法 |
| JP2007038490A (ja) * | 2005-08-02 | 2007-02-15 | Hitachi Cable Ltd | モールド成形体及びその製造方法 |
| CN100426499C (zh) * | 2006-11-17 | 2008-10-15 | 威盛电子股份有限公司 | 电子组装体及用于该电子组装体的电路板 |
| JP2008258652A (ja) * | 2001-12-14 | 2008-10-23 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010067851A (ja) * | 2008-09-11 | 2010-03-25 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
| JP2010067852A (ja) * | 2008-09-11 | 2010-03-25 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
| JP2014160855A (ja) * | 2014-04-22 | 2014-09-04 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置及びその製造方法 |
| WO2018147305A1 (ja) * | 2017-02-08 | 2018-08-16 | 信越エンジニアリング株式会社 | 樹脂封止装置及び樹脂封止方法 |
-
1998
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368179A (ja) * | 2001-06-04 | 2002-12-20 | Sony Corp | リードフレーム、面実装型半導体パッケージおよびその製造方法 |
| JP4569048B2 (ja) * | 2001-06-04 | 2010-10-27 | ソニー株式会社 | 面実装型半導体パッケージおよびその製造方法 |
| JP2008258652A (ja) * | 2001-12-14 | 2008-10-23 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2007038490A (ja) * | 2005-08-02 | 2007-02-15 | Hitachi Cable Ltd | モールド成形体及びその製造方法 |
| US8568547B2 (en) | 2005-08-02 | 2013-10-29 | Hitachi Cable, Ltd. | Molded product and manufacturing method thereof |
| CN100426499C (zh) * | 2006-11-17 | 2008-10-15 | 威盛电子股份有限公司 | 电子组装体及用于该电子组装体的电路板 |
| JP2010067851A (ja) * | 2008-09-11 | 2010-03-25 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
| JP2010067852A (ja) * | 2008-09-11 | 2010-03-25 | Sanyo Electric Co Ltd | 回路装置の製造方法 |
| JP2014160855A (ja) * | 2014-04-22 | 2014-09-04 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置及びその製造方法 |
| WO2018147305A1 (ja) * | 2017-02-08 | 2018-08-16 | 信越エンジニアリング株式会社 | 樹脂封止装置及び樹脂封止方法 |
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