JP4869713B2 - マルチチップパッケージデバイス - Google Patents
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Description
23 アドレス線
25 制御線
100 マルチチップパッケージデバイス
101 データピン
103 アドレスピン
105 制御ピン
120 第1メモリチップ
121、141 ホストインターフェース
123、143 メインメモリ
125、145 バッファメモリ
125a ブートラム
129、149 アクセス信号発生ブロック
129a、149a レジスタ
129b、149b 比較器
129c、149c 遷移器
127、147 オプション端子
131、151 制御器
140 第2メモリチップ
501 アドレス感知手段
503 PMOSトランジスタ
505 NMOSトランジスタ
507 反転ラッチ
509 論理和手段
601 アドレス感知手段
603 PMOSトランジスタ
605 NMOSトランジスタ
607 ラッチ
609 論理和手段
820 第1メモリチップ
823 メインメモリ
823a、843a ブートコード
825a、845a ブートラム
840 第2メモリチップ
843 メインメモリ
Claims (9)
- 制御信号およびアドレスを共有するように構成される第1および第2メモリチップを含むマルチチップパッケージデバイスにおいて、
前記第1および第2メモリチップのそれぞれは、
所定のデータを記憶するメインメモリと、
前記メインメモリへ書き込まれるか、または前記メインメモリから読み出されるデータを一時的に記憶することができるバッファメモリと、
それぞれのオプション電圧が提供されるオプション端子と、
前記アドレスおよび前記制御信号に応答して、前記メインメモリのアクセスを駆動するメインアクセス信号および前記バッファメモリのアクセスを駆動するバッファアクセス信号を発生するとともに、前記オプション電圧のレベルによって前記メインアクセス信号および前記バッファアクセス信号の論理状態を決定し、所定のブート組合せの前記アドレスに応答してバッファアクセス信号の一方向遷移を発生させるアクセス信号発生ブロックと、
前記メインアクセス信号および前記バッファアクセス信号に応答して、前記メインメモリおよび前記バッファメモリを選択するように駆動される制御器と、
を備え、
前記第1メモリチップのオプション電圧と前記第2メモリチップのオプション電圧は相異なる電圧レベルであり、
前記第1メモリチップのメインメモリは、所定の優先処理命令による動作を行うためのプログラムを含むブートコードを記憶し、
前記第1メモリチップのバッファメモリは、前記ブートコードを一時的に記憶するとともに前記ブート組合せのアドレスに応答して特定されるブートラムを含み、
前記第1メモリチップの前記バッファアクセス信号の一方向遷移は活性化される遷移であり、前記第2メモリチップの前記バッファアクセス信号の一方向遷移は非活性化される遷移であることを特徴とする、マルチチップパッケージデバイス。 - 前記アクセス信号発生ブロックは、
前記制御信号に応じて論理状態が制御されて、対応するメインメモリの選択を示す第1フラグ信号および前記バッファメモリ選択を示す第2フラグ信号を発生するレジスタと、
前記第1フラグ信号および前記第2フラグ信号を前記オプション電圧とそれぞれ比較して、前記メインアクセス信号および予備アクセス信号を発生する比較器と、
前記ブート組合せのアドレスに応答して前記予備アクセス信号を一方向遷移し、前記バッファアクセス信号を発生する一方向遷移器と、
を備えることを特徴とする、請求項1に記載のマルチチップパッケージデバイス。 - 前記第1メモリチップのオプション電圧は接地電圧であり、前記第2メモリチップのオプション電圧は電源電圧であることを特徴とする、請求項1に記載のマルチチップパッケージデバイス。
- 前記メインメモリはNANDフラッシュメモリであり、前記バッファメモリはSRAMであることを特徴とする、請求項1に記載のマルチチップパッケージデバイス。
- 前記第1メモリチップの前記メインアクセス信号の活性化と前記第2メモリチップの前記メインアクセス信号の活性化は重複しないことを特徴とする、請求項1に記載のマルチチップパッケージデバイス。
- 前記第1メモリチップの前記バッファアクセス信号の活性化と前記第2メモリチップの前記バッファアクセス信号の活性化は重複しないことを特徴とする、請求項1に記載のマルチチップパッケージデバイス。
- 制御信号およびアドレスを共有するように構成される第1および第2メモリチップを含むマルチチップパッケージデバイスにおいて、
前記第1および第2メモリチップのそれぞれは、
所定のデータを記憶し、所定の優先処理命令による動作を行うためのプログラムを含むブートコードを記憶するメインメモリと、
前記メインメモリへ書き込まれるか、または前記メインメモリから読み出されるデータを一時的に記憶することができ、前記ブートコードを一時的に記憶し、前記ブート組合せの外部アドレスに応答して特定される前記ブートラムを含むバッファメモリと、
それぞれのオプション電圧が提供されるオプション端子と、
前記アドレスおよび制御信号に応答して、前記メインメモリのアクセスを駆動するメインアクセス信号および前記バッファメモリのアクセスを駆動するバッファアクセス信号を発生するとともに、前記オプション電圧のレベルによって前記メインアクセス信号および前記バッファアクセス信号の論理状態を決定するアクセス信号発生ブロックと、
前記メインアクセス信号および前記バッファアクセス信号に応答して、前記メインメモリおよび前記バッファメモリを選択するように駆動される制御器と、
を備え、
前記第1メモリチップのオプション電圧と前記第2メモリチップのオプション電圧は相違なる電圧レベルであることを特徴とする、マルチチップパッケージデバイス。 - 前記アクセス信号発生ブロックは、
前記制御信号に応答して、対応するメモリチップの選択を示す第1フラグ信号および前記バッファメモリの選択を示す2フラグ信号を発生するレジスタと、
前記第1フラグ信号および前記第2フラグ信号を前記オプション電圧とそれぞれ比較して、前記メインアクセス信号および前記バッファアクセス信号を発生する比較器と、
を備えることを特徴とする、請求項7に記載のマルチチップパッケージデバイス。 - アドレスおよび制御信号を共有するように構成される第1および第2メモリチップを含むマルチチップパッケージデバイスの駆動方法において、
所定の第1バッファアクセス信号の活性化に応答してアクセスされる前記ブートコードを記憶する前記第1メモリチップのバッファメモリに、所定の優先処理命令による動作を行うためのプログラムを含むブートコードを記憶する段階と、
前記第2メモリチップのバッファメモリに対するアクセスを行うように制御する第2バッファアクセス信号が活性化状態の場合に、前記優先処理命令を受信する段階と、
前記優先処理命令に応答して、前記第2バッファアクセス信号を非活性化させ、前記第1バッファアクセス信号を活性化させる段階と、
前記第1バッファアクセス信号の活性化に応答して、前記ブートコードを実行する段階と、
を備えることを特徴とする、マルチチップパッケージデバイスの駆動方法。
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