JP2000099362A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2000099362A JP2000099362A JP10273319A JP27331998A JP2000099362A JP 2000099362 A JP2000099362 A JP 2000099362A JP 10273319 A JP10273319 A JP 10273319A JP 27331998 A JP27331998 A JP 27331998A JP 2000099362 A JP2000099362 A JP 2000099362A
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- test
- test mode
- control circuit
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Abstract
(57)【要約】
【課題】 簡潔な構成でありながらクロック端子のレベ
ルに応じて2種類のテストモードが可能であるマイクロ
コンピュータを提供すること。 【解決手段】 テスト専用端子と、リセット端子と、ク
ロック端子と、を具備するマイクロコンピュータであっ
て、リセット解除時に前記テスト端子がアクティブレベ
ルの場合は、前記クロック端子のレベルにより、第1の
テストモード信号または第2のテストモード信号のいず
れか一方がアクティブとなり、リセット解除時に前記テ
スト専用端子がインアクティブの場合には、第1のテス
トモード信号および第2のテストモード信号のいずれを
もインアクティブとするテストモード制御回路を内蔵す
る。
ルに応じて2種類のテストモードが可能であるマイクロ
コンピュータを提供すること。 【解決手段】 テスト専用端子と、リセット端子と、ク
ロック端子と、を具備するマイクロコンピュータであっ
て、リセット解除時に前記テスト端子がアクティブレベ
ルの場合は、前記クロック端子のレベルにより、第1の
テストモード信号または第2のテストモード信号のいず
れか一方がアクティブとなり、リセット解除時に前記テ
スト専用端子がインアクティブの場合には、第1のテス
トモード信号および第2のテストモード信号のいずれを
もインアクティブとするテストモード制御回路を内蔵す
る。
Description
【0001】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特にリセット解除時のクロック端子のレベル
に応じて2種類のテストモードを実行可能なマイクロコ
ンピュータに関する。
タに関し、特にリセット解除時のクロック端子のレベル
に応じて2種類のテストモードを実行可能なマイクロコ
ンピュータに関する。
【0002】
【従来の技術】従来の少数ピンパッケージのマイクロコ
ンピュータにあっては、その機能を確認するためにテス
トモードが必要となり、そのためにテスト専用端子およ
びリセット端子が付加されていた。従来技術にかかる構
成例には図7に示すようなものがある。マイクロコンピ
ュータ1は、テスト専用端子10と、リセット端子12
と、1本以上の命令挿入端子13と、この命令挿入端子
13のデータをCPUのバス幅の命令コードに変換する
第2の制御回路26と、CPU21と、セレクタ25
と、メモリ23と、第1の制御回路24を内蔵してい
る。
ンピュータにあっては、その機能を確認するためにテス
トモードが必要となり、そのためにテスト専用端子およ
びリセット端子が付加されていた。従来技術にかかる構
成例には図7に示すようなものがある。マイクロコンピ
ュータ1は、テスト専用端子10と、リセット端子12
と、1本以上の命令挿入端子13と、この命令挿入端子
13のデータをCPUのバス幅の命令コードに変換する
第2の制御回路26と、CPU21と、セレクタ25
と、メモリ23と、第1の制御回路24を内蔵してい
る。
【0003】この場合の第1の制御回路24は、テスト
専用端子10およびリセット端子12を入力として、テ
ストモード信号19を出力する。第1の制御回路24の
構成例を図8に即して説明する。この第1の制御回路2
4は、データ入力をテスト専用端子10に、クロックを
リセット端子12に、それぞれ入力することにより、テ
ストモード信号19を出力するゲーテッドラッチ20に
よって構成される。
専用端子10およびリセット端子12を入力として、テ
ストモード信号19を出力する。第1の制御回路24の
構成例を図8に即して説明する。この第1の制御回路2
4は、データ入力をテスト専用端子10に、クロックを
リセット端子12に、それぞれ入力することにより、テ
ストモード信号19を出力するゲーテッドラッチ20に
よって構成される。
【0004】図9は、かかる構成による第1の制御回路
24のタイミングチャートを示すものである。テストモ
ード信号19には、リセット解除時のテスト専用端子の
レベルが保持される。このような従来のマイクロコンピ
ュータは以下の問題点を含んでいた。一般的に、マイク
ロコンピュータはテスト時間短縮およびテストパターン
の自由度を高めるために、外部から命令コードを入力し
てテストが行われる。一般に、数100本も端子を具備
する大規模のマイクロコンピュータの場合は、この命令
挿入用の端子はテスト専用として割り当てられる。しか
し、100ピン以下程度の少数ピンのマイクロコンピュ
ータにおいては、ユーザ機能端子と兼用するのが一般的
である。上述した従来のマイクロコンピュータにあって
は、ユーザ機能端子と兼用している1本以上の命令挿入
端子に対する命令挿入によってはテストすることができ
ず、予め内部メモリに格納されたテストパターンしか実
行できないという問題点を有していた。
24のタイミングチャートを示すものである。テストモ
ード信号19には、リセット解除時のテスト専用端子の
レベルが保持される。このような従来のマイクロコンピ
ュータは以下の問題点を含んでいた。一般的に、マイク
ロコンピュータはテスト時間短縮およびテストパターン
の自由度を高めるために、外部から命令コードを入力し
てテストが行われる。一般に、数100本も端子を具備
する大規模のマイクロコンピュータの場合は、この命令
挿入用の端子はテスト専用として割り当てられる。しか
し、100ピン以下程度の少数ピンのマイクロコンピュ
ータにおいては、ユーザ機能端子と兼用するのが一般的
である。上述した従来のマイクロコンピュータにあって
は、ユーザ機能端子と兼用している1本以上の命令挿入
端子に対する命令挿入によってはテストすることができ
ず、予め内部メモリに格納されたテストパターンしか実
行できないという問題点を有していた。
【0005】また、テストピンを設けることなしに、既
存のクリア端子とクロック端子のみを用いるテスト回路
が開示されている(特開平3−154882号公報)。
しかし、このようなテスト回路の構成には多くの要素を
必要とする。
存のクリア端子とクロック端子のみを用いるテスト回路
が開示されている(特開平3−154882号公報)。
しかし、このようなテスト回路の構成には多くの要素を
必要とする。
【0006】
【発明が解決しようとする課題】本発明は、以上のよう
な従来技術の問題点を解決し、簡潔な構成でありながら
クロック端子のレベルに応じて2種類のテストモードが
可能であるマイクロコンピュータを提供することを課題
とする。
な従来技術の問題点を解決し、簡潔な構成でありながら
クロック端子のレベルに応じて2種類のテストモードが
可能であるマイクロコンピュータを提供することを課題
とする。
【0007】
【課題を解決するための手段】本発明の課題は、テスト
専用端子と、リセット端子と、クロック端子と、を具備
するマイクロコンピュータであって、リセット解除時に
前記テスト専用端子がアクティブレベルの場合は、前記
クロック端子のレベルにより、第1のテストモード信号
または第2のテストモード信号のいずれか一方がアクテ
ィブとなり、リセット解除時に前記テスト専用端子がイ
ンアクティブの場合には、第1のテストモード信号およ
び第2のテストモード信号のいずれをもインアクティブ
とするテストモード制御回路を内蔵する、マイクロコン
ピュータによって解決される。
専用端子と、リセット端子と、クロック端子と、を具備
するマイクロコンピュータであって、リセット解除時に
前記テスト専用端子がアクティブレベルの場合は、前記
クロック端子のレベルにより、第1のテストモード信号
または第2のテストモード信号のいずれか一方がアクテ
ィブとなり、リセット解除時に前記テスト専用端子がイ
ンアクティブの場合には、第1のテストモード信号およ
び第2のテストモード信号のいずれをもインアクティブ
とするテストモード制御回路を内蔵する、マイクロコン
ピュータによって解決される。
【0008】また、この場合の前記テストモード制御回
路は、前記リセット端子がアクティブである時のテスト
専用端子のレベルを保持する第1の記憶手段と、テスト
専用端子がアクティブである時のクロック端子の信号を
出力するか否かを制御する第1の制御回路と、前記リセ
ット端子がアクティブである場合の前記第1の制御回路
の出力レベルを保持する第2の記憶手段と、前記第1の
記憶手段の出力がアクティブである場合に前記第2の記
憶手段により第1のテストモード信号または第2のテス
トモード信号のいずれかをアクティブにするセレクタ
と、により構成することができる。
路は、前記リセット端子がアクティブである時のテスト
専用端子のレベルを保持する第1の記憶手段と、テスト
専用端子がアクティブである時のクロック端子の信号を
出力するか否かを制御する第1の制御回路と、前記リセ
ット端子がアクティブである場合の前記第1の制御回路
の出力レベルを保持する第2の記憶手段と、前記第1の
記憶手段の出力がアクティブである場合に前記第2の記
憶手段により第1のテストモード信号または第2のテス
トモード信号のいずれかをアクティブにするセレクタ
と、により構成することができる。
【0009】さらに、前記テストモード制御回路は、前
記リセット端子がアクティブである場合のテスト専用端
子のレベルを保持する第1の記憶手段と、前記テスト専
用端子がアクティブである場合に前記クロック端子の信
号を出力制御する第1の制御回路と、前記リセット端子
がアクティブである場合に前記第1の制御回路の出力レ
ベルを保持する第2の記憶手段と、前記第1の記憶手段
の出力がアクティブである場合に前記テスト専用端子の
レベルを出力する第2の制御回路と、前記第2の制御回
路の出力がアクティブである場合に前記第2の記憶手段
により第1のテストモード信号または第2のテストモー
ド信号のいずれかをアクティブにするセレクタと、によ
り構成することができる。
記リセット端子がアクティブである場合のテスト専用端
子のレベルを保持する第1の記憶手段と、前記テスト専
用端子がアクティブである場合に前記クロック端子の信
号を出力制御する第1の制御回路と、前記リセット端子
がアクティブである場合に前記第1の制御回路の出力レ
ベルを保持する第2の記憶手段と、前記第1の記憶手段
の出力がアクティブである場合に前記テスト専用端子の
レベルを出力する第2の制御回路と、前記第2の制御回
路の出力がアクティブである場合に前記第2の記憶手段
により第1のテストモード信号または第2のテストモー
ド信号のいずれかをアクティブにするセレクタと、によ
り構成することができる。
【0010】本発明の課題は、また、CPUと、メモリ
と、テスト時に命令を挿入する少なくとも1本以上の端
子を2系統備え、該2系統の端子から挿入される各々の
命令コード、または前記メモリからの命令コードの三者
の中のいずれを実行すべきかを、第1のテストモード信
号および第2のテストモード信号に応じて選択するセレ
クタと、を内蔵するマイクロコンピュータによって有利
に解決することができる。
と、テスト時に命令を挿入する少なくとも1本以上の端
子を2系統備え、該2系統の端子から挿入される各々の
命令コード、または前記メモリからの命令コードの三者
の中のいずれを実行すべきかを、第1のテストモード信
号および第2のテストモード信号に応じて選択するセレ
クタと、を内蔵するマイクロコンピュータによって有利
に解決することができる。
【0011】本発明にかかるマイクロコンピュータは、
テスト用のモード設定にクロック端子のレベルを用い、
リセット解除時のクロック端子のレベルにより2種類の
テストモードを内蔵することを特徴とする。マイクロコ
ンピュータのテストは、端子から命令を挿入しテストを
行うことが一般的である。この命令を挿入する端子がユ
ーザ機能と兼用である場合、命令挿入用端子の命令挿入
テストはできない欠点があった。
テスト用のモード設定にクロック端子のレベルを用い、
リセット解除時のクロック端子のレベルにより2種類の
テストモードを内蔵することを特徴とする。マイクロコ
ンピュータのテストは、端子から命令を挿入しテストを
行うことが一般的である。この命令を挿入する端子がユ
ーザ機能と兼用である場合、命令挿入用端子の命令挿入
テストはできない欠点があった。
【0012】本発明のマイクロコンピュータは、従来か
らマイクロコンピュータに内蔵される1本のテスト専用
端子とクロック端子とリセット端子を用いることによ
り、第1のテストモード信号および第2のテストモード
信号を生成することが可能である。また、上記第1のテ
ストモード信号および第2のテストモード信号によりテ
スト時に1本以上の命令挿入端子から挿入されるデータ
をCPUのバス幅の命令コードに変換する第2の制御回
路の出力、または1本以上の第2の命令挿入端子から挿
入されるデータをCPUのバス幅の命令コードに変換す
る第3の制御回路の出力、またはメモリのいずれの命令
を実行するかを選択することが可能である。このため命
令挿入端子をユーザ機能と兼用している場合でも、2系
統の命令挿入端子をテスト毎に切り替えることによりす
べてのユーザ機能端子の命令挿入テストが可能であるこ
とを特徴とする。
らマイクロコンピュータに内蔵される1本のテスト専用
端子とクロック端子とリセット端子を用いることによ
り、第1のテストモード信号および第2のテストモード
信号を生成することが可能である。また、上記第1のテ
ストモード信号および第2のテストモード信号によりテ
スト時に1本以上の命令挿入端子から挿入されるデータ
をCPUのバス幅の命令コードに変換する第2の制御回
路の出力、または1本以上の第2の命令挿入端子から挿
入されるデータをCPUのバス幅の命令コードに変換す
る第3の制御回路の出力、またはメモリのいずれの命令
を実行するかを選択することが可能である。このため命
令挿入端子をユーザ機能と兼用している場合でも、2系
統の命令挿入端子をテスト毎に切り替えることによりす
べてのユーザ機能端子の命令挿入テストが可能であるこ
とを特徴とする。
【0013】
【発明の実施の形態】以下、本発明の第1の実施例を図
1に即して説明する。本発明の実施例はCPU21とメ
モリ23と、テスト専用端子10と、リセット端子12
と、クロック端子11と、1本以上の第1の命令挿入端
子13と、1本以上の第2の命令挿入端子14と、上記
1本以上の命令挿入端子13を入力としその入力データ
をCPUのバス幅の命令コードに変換する第2の制御回
路26と、上記1本以上の命令挿入端子14を入力とし
その入力データをCPUのバス幅の命令コードに変換す
る第3の制御回路27と、上記テスト専用端子10、ク
ロック端子11およびリセット端子12を入力とし、第
1のテストモード信号15および第2のテストモード信
号16を出力する第1の制御回路20と、上記第1のテ
ストモード信号15および第2のテストモード信号16
の値によりCPU21に対する命令を、メモリ23、第
2の制御回路26の出力コードまたは第3の制御回路2
7の出力コードの三者のいずれから入力するかを選択す
るセレクタ22とを内蔵する。
1に即して説明する。本発明の実施例はCPU21とメ
モリ23と、テスト専用端子10と、リセット端子12
と、クロック端子11と、1本以上の第1の命令挿入端
子13と、1本以上の第2の命令挿入端子14と、上記
1本以上の命令挿入端子13を入力としその入力データ
をCPUのバス幅の命令コードに変換する第2の制御回
路26と、上記1本以上の命令挿入端子14を入力とし
その入力データをCPUのバス幅の命令コードに変換す
る第3の制御回路27と、上記テスト専用端子10、ク
ロック端子11およびリセット端子12を入力とし、第
1のテストモード信号15および第2のテストモード信
号16を出力する第1の制御回路20と、上記第1のテ
ストモード信号15および第2のテストモード信号16
の値によりCPU21に対する命令を、メモリ23、第
2の制御回路26の出力コードまたは第3の制御回路2
7の出力コードの三者のいずれから入力するかを選択す
るセレクタ22とを内蔵する。
【0014】図2は、上述の第1の制御回路20の構成
例を示すものである。クロックをリセット端子12に、
そしてデータをテスト専用端子10に入力する第1のゲ
ーテッドラッチ30と、テスト専用端子10とクロック
端子11を入力とする第1のAND回路32と、データ
を第1AND回路32の出力、クロックをリセット端子
12とする第2のゲーテッドラッチ31と、第1のゲー
テッドラッチ30と第2のゲーテッドラッチ31の出力
を入力とする第2のAND回路と、第1のゲーテッドラ
ッチ30と第2のゲーテッドラッチ31の反転出力を入
力とする第3のAND回路と、により構成される。かか
る構成において、第2のAND回路33の出力を第1の
テストモード信号15、第3のAND回路34の出力を
第2のテストモード信号16とする。
例を示すものである。クロックをリセット端子12に、
そしてデータをテスト専用端子10に入力する第1のゲ
ーテッドラッチ30と、テスト専用端子10とクロック
端子11を入力とする第1のAND回路32と、データ
を第1AND回路32の出力、クロックをリセット端子
12とする第2のゲーテッドラッチ31と、第1のゲー
テッドラッチ30と第2のゲーテッドラッチ31の出力
を入力とする第2のAND回路と、第1のゲーテッドラ
ッチ30と第2のゲーテッドラッチ31の反転出力を入
力とする第3のAND回路と、により構成される。かか
る構成において、第2のAND回路33の出力を第1の
テストモード信号15、第3のAND回路34の出力を
第2のテストモード信号16とする。
【0015】このような構成を有する本発明のマイクロ
コンピュータは、従来からマイクロコンピュータに内蔵
される1本のテスト専用端子とクロック端子とリセット
端子を用いることにより、第1のテストモード信号15
および第2のテストモード信号16を生成することが可
能である。図3は、セレクタ22の構成を示すものであ
る。このセレクタ22は、第1のテストモード信号15
と第2のテストモード信号16を入力とするNOR回路
36と、第1のテストモード信号15がアクティブであ
る場合にはCPU21に対して第2の制御回路26の出
力信号を命令として挿入する第1のスイッチ37と、第
2のテストモード信号16がアクティブな場合にはCP
U21に対して第3の制御回路27の出力信号を命令と
して挿入する第2のスイッチ39と、第1のテストモー
ド信号および第2のテストモード信号がいずれもインア
クティブな場合にはメモリ23からの信号を命令として
挿入する第3のスイッチ38により構成される。
コンピュータは、従来からマイクロコンピュータに内蔵
される1本のテスト専用端子とクロック端子とリセット
端子を用いることにより、第1のテストモード信号15
および第2のテストモード信号16を生成することが可
能である。図3は、セレクタ22の構成を示すものであ
る。このセレクタ22は、第1のテストモード信号15
と第2のテストモード信号16を入力とするNOR回路
36と、第1のテストモード信号15がアクティブであ
る場合にはCPU21に対して第2の制御回路26の出
力信号を命令として挿入する第1のスイッチ37と、第
2のテストモード信号16がアクティブな場合にはCP
U21に対して第3の制御回路27の出力信号を命令と
して挿入する第2のスイッチ39と、第1のテストモー
ド信号および第2のテストモード信号がいずれもインア
クティブな場合にはメモリ23からの信号を命令として
挿入する第3のスイッチ38により構成される。
【0016】また、図3に示すように上記第1のテスト
モード信号15および第2のテストモード信号16によ
りテスト時に1本以上の命令挿入端子13から挿入され
るデータをCPUのバス幅の命令コードに変換する第2
の制御回路26の出力、または1本以上の第2の命令挿
入端子14から挿入されるデータをCPUのバス幅の命
令コードに変換する第3の制御回路27の出力、または
メモリのいずれの命令を実行するかを選択することが可
能である。このため命令挿入端子をユーザ機能と兼用し
ている場合でも、2系統の命令挿入端子をテスト毎に切
り替えることによりすべてのユーザ機能端子の命令挿入
テストが可能であることを特徴とする。
モード信号15および第2のテストモード信号16によ
りテスト時に1本以上の命令挿入端子13から挿入され
るデータをCPUのバス幅の命令コードに変換する第2
の制御回路26の出力、または1本以上の第2の命令挿
入端子14から挿入されるデータをCPUのバス幅の命
令コードに変換する第3の制御回路27の出力、または
メモリのいずれの命令を実行するかを選択することが可
能である。このため命令挿入端子をユーザ機能と兼用し
ている場合でも、2系統の命令挿入端子をテスト毎に切
り替えることによりすべてのユーザ機能端子の命令挿入
テストが可能であることを特徴とする。
【0017】次に本発明の実施例の動作を、図4のタイ
ミングチャートを用いて説明する。第1のケースとし
て、リセット端子12がアクティブでテスト専用端子1
0がアクティブな時にクロック端子11が“H" レベル
であるものとする。この場合は、リセット端子12がイ
ンアクティブになったとしても第1のテストモード信号
15はアクティブレベルを保持し、第2のテストモード
信号16はインアクティブレベルを保持する。これによ
り、CPU21は次にRESET入力があるまで、1本
以上の第1の命令挿入端子13から挿入される命令を実
行する。
ミングチャートを用いて説明する。第1のケースとし
て、リセット端子12がアクティブでテスト専用端子1
0がアクティブな時にクロック端子11が“H" レベル
であるものとする。この場合は、リセット端子12がイ
ンアクティブになったとしても第1のテストモード信号
15はアクティブレベルを保持し、第2のテストモード
信号16はインアクティブレベルを保持する。これによ
り、CPU21は次にRESET入力があるまで、1本
以上の第1の命令挿入端子13から挿入される命令を実
行する。
【0018】第2のケースとして、リセット端子12が
アクティブでテスト専用端子10がアクティブな時にク
ロック端子11が“L" レベルであるものとする。この
場合は、リセット端子12がインアクティブになっても
第1のテストモード信号15はインアクティブレベルを
保持し、第2のテストモード信号16はアクティブレベ
ルを保持する。これにより、CPU21は次にRESE
T入力があるまで、1本以上の第2の命令挿入端子14
から挿入される命令を実行する。
アクティブでテスト専用端子10がアクティブな時にク
ロック端子11が“L" レベルであるものとする。この
場合は、リセット端子12がインアクティブになっても
第1のテストモード信号15はインアクティブレベルを
保持し、第2のテストモード信号16はアクティブレベ
ルを保持する。これにより、CPU21は次にRESE
T入力があるまで、1本以上の第2の命令挿入端子14
から挿入される命令を実行する。
【0019】第3のケースとして、リセット端子12が
アクティブでテスト専用端子10がインアクティブであ
るものとする。この場合は、リセット端子12がインア
クティブになっても第1のテストモード信号および第2
のテストモード信号は、共にインアクティブレベルを保
持する。これにより、CPU21は次にRESET入力
があるまでメモリ23から挿入される命令を実行する。
アクティブでテスト専用端子10がインアクティブであ
るものとする。この場合は、リセット端子12がインア
クティブになっても第1のテストモード信号および第2
のテストモード信号は、共にインアクティブレベルを保
持する。これにより、CPU21は次にRESET入力
があるまでメモリ23から挿入される命令を実行する。
【0020】このように、本発明の第1の実施例ではリ
セット解除時のテスト専用端子10およびクロック端子
11のレベルにより2種類のテストモードとユーザモー
ドに対応が可能である。図5は、本発明の第2の実施例
を示すものである。図5は、第1の実施例を示した図1
のマイクロコンピュータの制御回路20の構成例であ
る。ここでは、第2のAND回路33、第3のAND回
路34と第1のゲーテッドラッチ30の間に第1のゲー
テッドラッチ30の出力とテスト専用端子10の信号と
を入力とする第4のAND回路35が設けられている。
セット解除時のテスト専用端子10およびクロック端子
11のレベルにより2種類のテストモードとユーザモー
ドに対応が可能である。図5は、本発明の第2の実施例
を示すものである。図5は、第1の実施例を示した図1
のマイクロコンピュータの制御回路20の構成例であ
る。ここでは、第2のAND回路33、第3のAND回
路34と第1のゲーテッドラッチ30の間に第1のゲー
テッドラッチ30の出力とテスト専用端子10の信号と
を入力とする第4のAND回路35が設けられている。
【0021】この第4のAND回路35によりユーザモ
ードにおいてノイズ等により第1のゲーテッドラッチ3
0の値が反転した場合においても、第4のAND回路3
5のテスト専用端子入力は“L" レベルであるためテス
トモードに入ることはない。
ードにおいてノイズ等により第1のゲーテッドラッチ3
0の値が反転した場合においても、第4のAND回路3
5のテスト専用端子入力は“L" レベルであるためテス
トモードに入ることはない。
【0022】
【発明の効果】以上説明したように、本発明のこの実施
例では1本のテスト専用端子10とユーザモードと兼用
のクロック端子11およびリセット端子12により第1
および第2の2種類のテストモードを内蔵することが可
能である。ユーザモードと兼用の1本以上のテスト用命
令挿入端子を2系統内蔵し、この2種類のテストモード
で2系統のうちどちらの端子を使って命令挿入によるテ
ストを行うかを切り替えることができ、少数ピンのマイ
クロコンピュータにおいてもすべてのユーザ機能が命令
挿入により、フレキシブルなテストが可能となる。ま
た、本発明は3つのAND回路、1つのインバータ回
路、1つのゲーテッドラッチのような簡単な回路要素の
追加によって実施が可能である。
例では1本のテスト専用端子10とユーザモードと兼用
のクロック端子11およびリセット端子12により第1
および第2の2種類のテストモードを内蔵することが可
能である。ユーザモードと兼用の1本以上のテスト用命
令挿入端子を2系統内蔵し、この2種類のテストモード
で2系統のうちどちらの端子を使って命令挿入によるテ
ストを行うかを切り替えることができ、少数ピンのマイ
クロコンピュータにおいてもすべてのユーザ機能が命令
挿入により、フレキシブルなテストが可能となる。ま
た、本発明は3つのAND回路、1つのインバータ回
路、1つのゲーテッドラッチのような簡単な回路要素の
追加によって実施が可能である。
【0023】この第2の実施例によれば、ユーザモード
において不所望なテストモードに入ることを防止すると
いう新たな効果が得られる。
において不所望なテストモードに入ることを防止すると
いう新たな効果が得られる。
【図1】本発明にかかるマイクロコンピュータの第1実
施例の構成を示すブロック図である。
施例の構成を示すブロック図である。
【図2】本発明にかかるマイクロコンピュータの第1実
施例の制御回路の構成を示すブロック図である。
施例の制御回路の構成を示すブロック図である。
【図3】本発明にかかるマイクロコンピュータの第1実
施例のセレクタの構成を示すブロック図である。
施例のセレクタの構成を示すブロック図である。
【図4】本発明にかかるマイクロコンピュータの第1実
施例の動作タイミングチャートである。
施例の動作タイミングチャートである。
【図5】本発明にかかるマイクロコンピュータの第2実
施例の制御回路の構成を示すブロック図である。
施例の制御回路の構成を示すブロック図である。
【図6】本発明にかかるマイクロコンピュータの第2実
施例の動作タイミングチャートである。
施例の動作タイミングチャートである。
【図7】従来技術にかかるマイクロコンピュータの構成
例を示すブロック図である。
例を示すブロック図である。
【図8】従来技術にかかるマイクロコンピュータの制御
回路の構成例を示すブロック図である。
回路の構成例を示すブロック図である。
【図9】従来技術にかかるマイクロコンピュータの動作
タイミングチャートである。
タイミングチャートである。
【符号の説明】 1 マイクロコンピュータ 10 テスト専用端子 11 クロック端子 12 リセット端子 13 第1の命令挿入端子 14 第2の命令挿入端子 15、17 第1のテストモード信号 16、18 第2のテストモード信号 19 テストモード信号 20、24、26、27 制御回路 21 CPU 22、25 セレクタ 23 メモリ 30、31 ゲーテッドラッチ 32、33、34、35 AND回路 36 NOR回路 37、38、39 スイッチ
Claims (6)
- 【請求項1】 テスト専用端子と、リセット端子と、ク
ロック端子と、を具備するマイクロコンピュータであっ
て、リセット解除時に前記テスト専用端子がアクティブ
レベルの場合は、前記クロック端子のレベルにより、第
1のテストモード信号または第2のテストモード信号の
いずれか一方がアクティブとなり、リセット解除時に前
記テスト専用端子がインアクティブの場合には、第1の
テストモード信号および第2のテストモード信号のいず
れをもインアクティブとするテストモード制御回路を内
蔵すること、を特徴とするマイクロコンピュータ。 - 【請求項2】 前記テストモード制御回路は、前記リセ
ット端子がアクティブである場合のテスト専用端子のレ
ベルを保持する第1の記憶手段と、テスト専用端子がア
クティブである場合にクロック端子の信号を出力するか
否かを制御する第1の制御回路と、前記リセット端子が
アクティブである場合の前記第1の制御回路の出力レベ
ルを保持する第2の記憶手段と、前記第1の記憶手段の
出力がアクティブである場合に前記第2の記憶手段によ
り第1のテストモード信号または第2のテストモード信
号のいずれかをアクティブにするセレクタと、により構
成されること、を特徴とする請求項1記載のマイクロコ
ンピュータ。 - 【請求項3】 前記テストモード制御回路は、前記リセ
ット端子がアクティブである場合のテスト専用端子のレ
ベルを保持する第1の記憶手段と、前記テスト専用端子
がアクティブである場合に前記クロック端子の信号を出
力制御する第1の制御回路と、前記リセット端子がアク
ティブである場合に前記第1の制御回路の出力レベルを
保持する第2の記憶手段と、前記第1の記憶手段の出力
がアクティブである場合に前記テスト専用端子のレベル
を出力する第2の制御回路と、前記第2の制御回路の出
力がアクティブである場合に前記第2の記憶手段により
第1のテストモード信号または第2のテストモード信号
のいずれかをアクティブにするセレクタと、により構成
されること、を特徴とする請求項1記載のマイクロコン
ピュータ。 - 【請求項4】 CPUと、メモリと、テスト時に命令を
挿入する少なくとも1本以上の端子を2系統を備え、前
記2系統の端子から入力される各々の命令コード、また
は前記メモリからの命令コードの三者の中のいずれを実
行すべきかを、前記第1のテストモード信号および第2
のテストモード信号に応じて選択するセレクタと、を内
蔵すること、を特徴とする請求項1記載のマイクロコン
ピュータ。 - 【請求項5】 前記テストモード制御回路における第1
の記憶手段に対して、ユーザモードの間にノイズ等不所
望入力が生じた際に、テストモードに入る事態を回避す
るための回路要素を付加したこと、を特徴とする、請求
項1ないし5のいずれかに記載のマイクロコンピュー
タ。 - 【請求項6】 前記テストモード制御回路における第1
の記憶手段に対して付加される回路要素が、該第1の記
憶手段の第1の入力と出力との論理積を出力する回路で
ある請求項5記載のマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10273319A JP3137089B2 (ja) | 1998-09-28 | 1998-09-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10273319A JP3137089B2 (ja) | 1998-09-28 | 1998-09-28 | マイクロコンピュータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000099362A true JP2000099362A (ja) | 2000-04-07 |
JP3137089B2 JP3137089B2 (ja) | 2001-02-19 |
Family
ID=17526236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10273319A Expired - Fee Related JP3137089B2 (ja) | 1998-09-28 | 1998-09-28 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3137089B2 (ja) |
-
1998
- 1998-09-28 JP JP10273319A patent/JP3137089B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP3137089B2 (ja) | 2001-02-19 |
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