JPS62125441A - 1チツプマイクロコンピユ−タ - Google Patents
1チツプマイクロコンピユ−タInfo
- Publication number
- JPS62125441A JPS62125441A JP60266416A JP26641685A JPS62125441A JP S62125441 A JPS62125441 A JP S62125441A JP 60266416 A JP60266416 A JP 60266416A JP 26641685 A JP26641685 A JP 26641685A JP S62125441 A JPS62125441 A JP S62125441A
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- JP
- Japan
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- output
- input
- terminal
- comparator
- operation mode
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は1チップマイクロコンピュータに関する。
従来の1チップマイクロコンピュータは、クロックによ
りプログラムカウンタをインクリメントし、このプログ
ラムカウンタの情報をアドレス信号としてプログラムの
格納された読出し専用メモリ(内部ROM)に送り、ア
ドレスされたデータを命令デコーダでデコードしてその
命令に応じた制御をすることにより、その命令実行を行
なう通常の動作モード(以下動作モード■と記す)のみ
を有していた。
りプログラムカウンタをインクリメントし、このプログ
ラムカウンタの情報をアドレス信号としてプログラムの
格納された読出し専用メモリ(内部ROM)に送り、ア
ドレスされたデータを命令デコーダでデコードしてその
命令に応じた制御をすることにより、その命令実行を行
なう通常の動作モード(以下動作モード■と記す)のみ
を有していた。
またこうした1チップマイクロコンピュータでその内部
ROMの検査(以下動作モード■と記す)を行なうには
、特定の端子を操作することにより、プログラムカウン
タによりアドレスを指定された内部ROMのデータを複
数の端子に出力し、その読出されたデータが正しいか否
かを、その1チップマイクロコンピュータとの同期を取
ったLSI試験装置により行なっていた。
ROMの検査(以下動作モード■と記す)を行なうには
、特定の端子を操作することにより、プログラムカウン
タによりアドレスを指定された内部ROMのデータを複
数の端子に出力し、その読出されたデータが正しいか否
かを、その1チップマイクロコンピュータとの同期を取
ったLSI試験装置により行なっていた。
上述した従来の1チップマイクロコンピュータは通常の
動作モードしか有していないので、内部ROMのデータ
を検査するにはLSI試験装置等の多大な設備を要する
という欠点があった。
動作モードしか有していないので、内部ROMのデータ
を検査するにはLSI試験装置等の多大な設備を要する
という欠点があった。
本発明の目的は、容易に内部ROMのデータを検査する
ことができる1チップマイクロコンピュータを提供する
ことにある。
ことができる1チップマイクロコンピュータを提供する
ことにある。
本発明の1チップマイクロコンピュータは、10グラム
カウンタと、前記プログラムカウンタの出力がアドレス
信号として供給される読出し専用メモリと、動作モード
設定信号を印加する動作モード設定端子と、前記動作モ
ード設定信号の論理レベルに応じて前記続出専用メモリ
の出力を命令デコーダ又は比較器の一方の入力のいずれ
かに供給する制御回路と、前記比較器の他方の入力端に
接続された複数の入力端子からなる入力端子群と、前記
比較器の出力端に接続された出力端子と、前記プログラ
ムカウンタの出力が供給される複数の出力端子からなる
出力端子群とを少なくとも有する1チップマイクロコン
ピュータであって、前記入力端子群、前記出力端子及び
前記出力端子群の少なくとも一つは、前記動作モード設
定信号の論理レベルによって制御される入出力端子又は
入出力端子群であるという構成を有している。
カウンタと、前記プログラムカウンタの出力がアドレス
信号として供給される読出し専用メモリと、動作モード
設定信号を印加する動作モード設定端子と、前記動作モ
ード設定信号の論理レベルに応じて前記続出専用メモリ
の出力を命令デコーダ又は比較器の一方の入力のいずれ
かに供給する制御回路と、前記比較器の他方の入力端に
接続された複数の入力端子からなる入力端子群と、前記
比較器の出力端に接続された出力端子と、前記プログラ
ムカウンタの出力が供給される複数の出力端子からなる
出力端子群とを少なくとも有する1チップマイクロコン
ピュータであって、前記入力端子群、前記出力端子及び
前記出力端子群の少なくとも一つは、前記動作モード設
定信号の論理レベルによって制御される入出力端子又は
入出力端子群であるという構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例の部分ブロック図である。こ
の実施例は、プログラムカウンタ12と、プログラムカ
ウンタ12の出力がアドレス信号として供給される内部
ROM13からなる読出し専用メモリと、動作モード設
定信号を印加する動作モード設定端子2と、動作モード
設定信号の論理レベルに応じて内部ROM13の出力を
命令デコーダ14又は比較器7の一方の入力のいずれか
に供給するマルチプレクサ10からなる制御回路と、比
較器7の他方の入力端に接続された複数の入力端子から
なる入力端子群3と、比較器7の出力端に接続された出
力端子5と、プログラムカウンタ12の出力が供給され
る複数の出力端子からなる出力端子群4とを少なくとも
有し、出力端子5ならびに入力端子群3及び出力端子群
4は、それぞれ動作モード設定信号の論理レベルによっ
て制御される入出力端子又は入出力端子群であるという
構成を有している。
の実施例は、プログラムカウンタ12と、プログラムカ
ウンタ12の出力がアドレス信号として供給される内部
ROM13からなる読出し専用メモリと、動作モード設
定信号を印加する動作モード設定端子2と、動作モード
設定信号の論理レベルに応じて内部ROM13の出力を
命令デコーダ14又は比較器7の一方の入力のいずれか
に供給するマルチプレクサ10からなる制御回路と、比
較器7の他方の入力端に接続された複数の入力端子から
なる入力端子群3と、比較器7の出力端に接続された出
力端子5と、プログラムカウンタ12の出力が供給され
る複数の出力端子からなる出力端子群4とを少なくとも
有し、出力端子5ならびに入力端子群3及び出力端子群
4は、それぞれ動作モード設定信号の論理レベルによっ
て制御される入出力端子又は入出力端子群であるという
構成を有している。
入力端子群3と内部データバス6及び比較器7との間に
は、入出力制御回路8−1とマルチプレクサ8−2とか
らなる制御回路8が挿入されている。入力端子群3は、
動作モード設定信号の論理レベルに応じて内部データバ
ス6との間で信号の授受分行い若しくは比較器7の他方
の入力端に信号を供給する入出力端子群である。
は、入出力制御回路8−1とマルチプレクサ8−2とか
らなる制御回路8が挿入されている。入力端子群3は、
動作モード設定信号の論理レベルに応じて内部データバ
ス6との間で信号の授受分行い若しくは比較器7の他方
の入力端に信号を供給する入出力端子群である。
出力端子群4と内部データバス6及びプログラムカウン
タ12との間には、入出力制御回路9−1とマルチプレ
クサ9−2とからなる制御回路9が挿入されている。出
力端子群4は、動作モード設定信号の論理レベルに応じ
て内部データバス6との間で信号の授受を行ない若しく
はプログラムカウンタ12から信号を受けとる入出力端
子群である。
タ12との間には、入出力制御回路9−1とマルチプレ
クサ9−2とからなる制御回路9が挿入されている。出
力端子群4は、動作モード設定信号の論理レベルに応じ
て内部データバス6との間で信号の授受を行ない若しく
はプログラムカウンタ12から信号を受けとる入出力端
子群である。
出力端子5と内部データバス6及び比較器7との間には
入出力制御回路11−1とマルチプレクサ11−2とか
らなる制器回路11が挿入されている。出力端子5は、
動作モード設定信号の論理レベルに応じて内部データバ
ス6との間で信号の授受を行ない若しくは比較器7の出
力を受けとる入出力端子である。
入出力制御回路11−1とマルチプレクサ11−2とか
らなる制器回路11が挿入されている。出力端子5は、
動作モード設定信号の論理レベルに応じて内部データバ
ス6との間で信号の授受を行ない若しくは比較器7の出
力を受けとる入出力端子である。
次にこの実施例の動作について説明する。
第1図において、制御回路8.9.11およびマルチプ
レクサ10は、動作モード設定端子2に論理レベル゛L
”の信号が印加されることにより動作モードエとなる
。
レクサ10は、動作モード設定端子2に論理レベル゛L
”の信号が印加されることにより動作モードエとなる
。
同じ<:”H’の信号が印加されることにより動作モー
ド■となるように制御を行なうものとする。
ド■となるように制御を行なうものとする。
すなわち、動作モード設定端子2に“Lo“の信号が印
加されると、マルチプレクサ10は内部ROM13の出
力を命令デコーダ14に供給するが、比較器7には供給
しない。マルチプレクサ8−2は内部データバス6に択
一的に信号を供給し、マルチプレクサ9−2.11−2
は各々内部データバス6からの信号を選択し、入出力制
御回路8−1.9−1.l’l−1は命令に応じて入出
力端子群3.4及び入出力端子5と内部データバス6と
の間の入出力制御を行なう。これは従来の1チップマイ
クロコンピュータにおける通常動作モードの機能である
。
加されると、マルチプレクサ10は内部ROM13の出
力を命令デコーダ14に供給するが、比較器7には供給
しない。マルチプレクサ8−2は内部データバス6に択
一的に信号を供給し、マルチプレクサ9−2.11−2
は各々内部データバス6からの信号を選択し、入出力制
御回路8−1.9−1.l’l−1は命令に応じて入出
力端子群3.4及び入出力端子5と内部データバス6と
の間の入出力制御を行なう。これは従来の1チップマイ
クロコンピュータにおける通常動作モードの機能である
。
内部ROM13のデータを検査するには、動作モード設
定端子2に論理レベル“′H゛′の信号を印加すればよ
い。この時制御回路8.9.11およびマルチプレクサ
10にはH”の信号が入力され動作モードHに設定すべ
く入出力制御がとられる。
定端子2に論理レベル“′H゛′の信号を印加すればよ
い。この時制御回路8.9.11およびマルチプレクサ
10にはH”の信号が入力され動作モードHに設定すべ
く入出力制御がとられる。
すなわち、マルチプレクサ10は内部ROMl3の出力
を比較器7に供給するが命令デコーダ14には供給しな
い。制御回路8において、入出力制御回路8−1は命令
によらず入力モードとなり、マルチプレクサ8−2の出
力は比較器7の他方の入力端に択一的に供給される。制
御回路9において、入出力制御回路9−1は命令によら
ず出力モードとなり、マルチプレクサ9−2はプログラ
ムカウンタ12の出力を選択する。制御回路11におい
て、入出力制御回路11−1は命令によらず出力モード
となり、マルチプレクサ11−2は比較器7の出力を選
択する。
を比較器7に供給するが命令デコーダ14には供給しな
い。制御回路8において、入出力制御回路8−1は命令
によらず入力モードとなり、マルチプレクサ8−2の出
力は比較器7の他方の入力端に択一的に供給される。制
御回路9において、入出力制御回路9−1は命令によら
ず出力モードとなり、マルチプレクサ9−2はプログラ
ムカウンタ12の出力を選択する。制御回路11におい
て、入出力制御回路11−1は命令によらず出力モード
となり、マルチプレクサ11−2は比較器7の出力を選
択する。
従って、複数の入出力端子からなる入出力端子群4は出
力端子群として機能し、プログラムカウンタ12の内容
を出力する。また内部ROM13はプログラムカウンタ
12によりアドレスされた自身のデータを比較器7の一
方の入力端子に供給する。複数の入出力端子からなる入
出力端子群3は、入力端子群として機能し、外部からの
入力信号を比較器7の他方の入力端に供給する。比較器
7は、内部ROM13のデータと外部からの入力信号と
を比較した結果として一致信号を出力端子として機能す
る入出力端子5に出力する。
力端子群として機能し、プログラムカウンタ12の内容
を出力する。また内部ROM13はプログラムカウンタ
12によりアドレスされた自身のデータを比較器7の一
方の入力端子に供給する。複数の入出力端子からなる入
出力端子群3は、入力端子群として機能し、外部からの
入力信号を比較器7の他方の入力端に供給する。比較器
7は、内部ROM13のデータと外部からの入力信号と
を比較した結果として一致信号を出力端子として機能す
る入出力端子5に出力する。
次に内部ROMの検査について説明する。
第2図は第1図に示した実施例に外部読出し専用メモリ
を接続した場合のブロック図である。
を接続した場合のブロック図である。
1チップマイクロコンピュータ1にPROMl5からな
る外部読出し専用メモリが接続されている。16はアド
レス線、17はデータ線である。
る外部読出し専用メモリが接続されている。16はアド
レス線、17はデータ線である。
動作モードHに設定された1チ・ツブマイクロコンピュ
ータ1の入出力端子群4から出力されるプログラムカウ
ンタ12の内容をアドレス線16を通してアドレス信号
としてPROM15に入力し、アドレス信号によりアド
レスされたPROM15のデータをデータ線17を通し
て入力端子群3に供給する。それによって、入出力端子
5から出力される比較器7の一致信号を観測することに
より内部ROM13のデータを容易に検査できる。
ータ1の入出力端子群4から出力されるプログラムカウ
ンタ12の内容をアドレス線16を通してアドレス信号
としてPROM15に入力し、アドレス信号によりアド
レスされたPROM15のデータをデータ線17を通し
て入力端子群3に供給する。それによって、入出力端子
5から出力される比較器7の一致信号を観測することに
より内部ROM13のデータを容易に検査できる。
例えば入出力端子57))らの出力信号がH“であれば
内部ROM1BのデータとPROM15のデータは一致
しており、L”であれば内部ROM13のデータとPR
OM15のデータは不一致であるということが分かる。
内部ROM1BのデータとPROM15のデータは一致
しており、L”であれば内部ROM13のデータとPR
OM15のデータは不一致であるということが分かる。
この時、入出力端子群4の出力を同時に観測することに
より内部ROM13の何処のアドレスにおいて不一致な
のかを知ることができる。すなわちPROM15の内容
を基準にして内部ROM13の内容を検査できるわけで
ある。
より内部ROM13の何処のアドレスにおいて不一致な
のかを知ることができる。すなわちPROM15の内容
を基準にして内部ROM13の内容を検査できるわけで
ある。
上述の実施例では動作モード設定端子として入力端子2
を使用し、この入力端子2に加えられる信号の論理レベ
ルによって動作モードIと動作モードHのモード切換え
をするようにしているが、動作モード設定端子は外部端
子に限らず、命令によりセットあるいはリセットされる
レジスタからの信号を受ける内部端子であってもよい。
を使用し、この入力端子2に加えられる信号の論理レベ
ルによって動作モードIと動作モードHのモード切換え
をするようにしているが、動作モード設定端子は外部端
子に限らず、命令によりセットあるいはリセットされる
レジスタからの信号を受ける内部端子であってもよい。
また外部読出し専用メモリとしてP ROMを用いた例
を説明したが、他のデータメモリでもよい。
を説明したが、他のデータメモリでもよい。
以上説明したように本発明は、1チップマイクロコンピ
ュータに動作モード設定端子と動作モードの切換えの際
に入出力の切換えを行なう入出力端子を設けることによ
り、特別に端子数を増やすくとなく、内部ROMに格納
されたデータを容易に外部に取出すことができるので、
高価で大がかりのLSI試験装置を用いずに容易に検査
ができるという効果がある。
ュータに動作モード設定端子と動作モードの切換えの際
に入出力の切換えを行なう入出力端子を設けることによ
り、特別に端子数を増やすくとなく、内部ROMに格納
されたデータを容易に外部に取出すことができるので、
高価で大がかりのLSI試験装置を用いずに容易に検査
ができるという効果がある。
第1図は本発明の一実施例の部分ブロック図、第2図は
第1図に示した実施例に外部読出し専用メモリを接続し
た場合のプロ・ツク図である。 1・・・1チツ1マイクロコンピユータ、2・・・動作
モード設定端子、3.4・・・入出力端子群、5・・・
入出力端子、6・・・内部データバス、7・・・比較器
、8・・・制御回路、8−1・・・入出力制御回路、8
−2・・・マルチプレクサ、9・・・制御回路、9−1
・・・入出力制御回路、9−2・・・マルチプレクサ、
10・・・マルチプレクサからなる制御回路、12・・
・プログラムカウンタ、13・・・内部ROM、14・
・・命令デコーダ、15・・・PROM、16・・・ア
ドレス線、17・・・データ線。
第1図に示した実施例に外部読出し専用メモリを接続し
た場合のプロ・ツク図である。 1・・・1チツ1マイクロコンピユータ、2・・・動作
モード設定端子、3.4・・・入出力端子群、5・・・
入出力端子、6・・・内部データバス、7・・・比較器
、8・・・制御回路、8−1・・・入出力制御回路、8
−2・・・マルチプレクサ、9・・・制御回路、9−1
・・・入出力制御回路、9−2・・・マルチプレクサ、
10・・・マルチプレクサからなる制御回路、12・・
・プログラムカウンタ、13・・・内部ROM、14・
・・命令デコーダ、15・・・PROM、16・・・ア
ドレス線、17・・・データ線。
Claims (1)
- プログラムカウンタと、前記プログラムカウタの出力が
アドレス信号として供給される読出し専用メモリと、動
作モード設定信号を印加する動作モード設定端子と、前
記動作モード設定信号の論理レベルに応じて前記読出専
用メモリの出力を命令デコーダ又は比較器の一方の入力
のいずれかに供給する制御回路と、前記比較器の他方の
入力端に接続された複数の入力端子からなる入力端子群
と、前記比較器の出力端に接続された出力端子と、前記
プログラムカウンタの出力が供給される複数の出力端子
からなる出力端子群とを少なくとも有する1チップマイ
クロコンピュータであって、前記入力端子群、前記出力
端子及び前記出力端子群の少なくとも一つは、前記動作
モード設定信号の論理レベルによって制御される入出力
端子又は入出力端子群であることを特徴とする1チップ
マイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60266416A JPS62125441A (ja) | 1985-11-26 | 1985-11-26 | 1チツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60266416A JPS62125441A (ja) | 1985-11-26 | 1985-11-26 | 1チツプマイクロコンピユ−タ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62125441A true JPS62125441A (ja) | 1987-06-06 |
Family
ID=17430628
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60266416A Pending JPS62125441A (ja) | 1985-11-26 | 1985-11-26 | 1チツプマイクロコンピユ−タ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62125441A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009276921A (ja) * | 2008-05-13 | 2009-11-26 | Mitsumi Electric Co Ltd | マイクロコンピュータ |
-
1985
- 1985-11-26 JP JP60266416A patent/JPS62125441A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009276921A (ja) * | 2008-05-13 | 2009-11-26 | Mitsumi Electric Co Ltd | マイクロコンピュータ |
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