JP2000091427A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、デュアルダマシン法を用いて
形成する半導体装置とその製造方法に関する。The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device formed by a dual damascene method and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来の多層配線の形成方法を、図３を用
いて説明する。図において、１は下層配線、２は下層配
線１上に成膜した層間絶縁膜、３は層間絶縁膜２上に形
成したエッチングストッパ、４はエッチングストッパ３
上に形成した上層配線形成用の絶縁膜である。2. Description of the Related Art A conventional method for forming a multilayer wiring will be described with reference to FIG. 1, reference numeral 1 denotes a lower wiring, 2 denotes an interlayer insulating film formed on the lower wiring 1, 3 denotes an etching stopper formed on the interlayer insulating film 2, 4 denotes an etching stopper.
This is an insulating film for forming an upper wiring formed thereon.
【０００３】そして、下層配線１上に上層配線を形成
し、且つ、下層配線１と上層配線とを接続するために、
初め、下層配線１迄達する開口５を設け、この開口５内
を、例えば、ＡＲＣ６で埋め込み、表面を平坦化する。
次に、上層配線用のパターンを形成するためにレジスト
７をパターニングした後、図３（ｂ）のように、ＡＲＣ
６をエッチングしながら、絶縁膜４をエッチングストッ
パ３まで所定の形状にエッチングして上層配線用の溝８
を形成する。In order to form an upper wiring on the lower wiring 1 and to connect the lower wiring 1 to the upper wiring,
First, an opening 5 reaching the lower wiring 1 is provided, and the inside of the opening 5 is filled with, for example, an ARC 6 to flatten the surface.
Next, after patterning the resist 7 in order to form a pattern for the upper layer wiring, as shown in FIG.
While etching the insulating film 6, the insulating film 4 is etched into a predetermined shape up to the etching stopper 3 to form a groove 8 for an upper layer wiring.
To form
【０００４】その後、溝８と開口５内のＡＲＣ６を完全
に除去することで、上層配線用の溝を形成すると共に、
上層配線と下層配線とを接続するためのビアホール９を
形成し、その後、ビアホール９と溝８とをメタルで埋め
込むことで、多層配線を形成していた。しかし、上記し
た方法は、ビアホール９内のＡＲＣ６を完全に除去する
ことができない場合もあり、歩留まりを低下させる原因
になっていた。Thereafter, by completely removing the groove 8 and the ARC 6 in the opening 5, a groove for an upper wiring is formed.
A via hole 9 for connecting the upper layer wiring and the lower layer wiring is formed, and then the via hole 9 and the groove 8 are buried with metal to form a multilayer wiring. However, the above-described method may not completely remove the ARC 6 in the via hole 9 in some cases, causing a decrease in yield.
【０００５】更に、上層配線用の溝８を異方性エッチン
グする際、溝８にはわずかにテーパがあるため、ＡＲＣ
６がエッチングマスクとなり、この為、図４に示すよう
に、エッチングの際、エッチング残りによる突起１０が
形成されるという欠点があった。Further, when anisotropically etching the trench 8 for the upper layer wiring, the trench 8 has a slight taper.
6 serves as an etching mask, and as a result, as shown in FIG.
【０００６】[0006]
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ＡＲＣを用ること
なく多層配線を形成することを可能にした新規な半導体
装置とその製造方法を提供するものである。SUMMARY OF THE INVENTION It is an object of the present invention to improve the above-mentioned drawbacks of the prior art and, in particular, to provide a novel semiconductor device capable of forming a multi-layer wiring without using an ARC and its manufacture. It provides a method.
【０００７】[0007]
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、下層配線層上に設けられた第１
の絶縁膜と、この第１の絶縁膜上に設けられた層間絶縁
膜と、この層間絶縁膜上に設けられた前記第２の絶縁膜
と、この第２の絶縁膜上に設けられた第３の絶縁膜と、
前記第２の絶縁膜上に形成された上層配線層と、前記第
３の絶縁膜と第２の絶縁膜と層間絶縁膜と第１の絶縁膜
とを貫通して形成され、前記上層配線層と下層配線層と
を接続するコンタクトプラグとで構成したことを特徴と
するものであり、叉、第２態様は、前記第１の絶縁膜と
第２の絶縁膜とは、エッチングストッパであることを特
徴とするものである。SUMMARY OF THE INVENTION The present invention basically employs the following technical configuration to achieve the above object. That is, the first aspect of the semiconductor device according to the present invention is the first aspect of the semiconductor device provided on the lower wiring layer.
Insulating film, an interlayer insulating film provided on the first insulating film, the second insulating film provided on the interlayer insulating film, and a second insulating film provided on the second insulating film. 3, an insulating film,
An upper wiring layer formed on the second insulating film; and an upper wiring layer formed through the third insulating film, the second insulating film, the interlayer insulating film, and the first insulating film. And a contact plug for connecting the lower wiring layer to the lower wiring layer. In a second aspect, the first insulating film and the second insulating film are etching stoppers. It is characterized by the following.
【０００８】叉、本発明に係わる半導体装置の製造方法
の第１態様は、下層配線上に層間絶縁膜を成膜した後、
エッチングストッパ用の絶縁膜を成膜し、この絶縁膜上
に上層配線形成用の絶縁膜を平坦に堆積後、前記下層配
線に達するビアホールを開口し、前記ビアホールをメタ
ルで埋め込んだ後、前記上層配線形成用の絶縁膜をエッ
チングストッパ用の絶縁膜迄エッチングして上層配線用
の溝を形成し、この溝内にメタルを埋め込むことを特徴
とするものであり、叉、第２態様は、下層配線上に第１
のエッチングストッパを成膜し、このエッチングストッ
パ上に層間絶縁膜を成膜した後、この層間絶縁膜上に第
２のエッチングストッパを成膜し、この第２のエッチン
グストッパ上に上層配線形成用の絶縁膜を平坦に堆積
後、第１のエッチングガスを用いて前記第１のエッチン
グストッパに達するビアホールを開口し、次に、第２の
エッチングガスを用いて前記第１のエッチングストッパ
をエッチングして、前記下層配線を露出せしめることで
ビアホールを形成することを特徴とするものであり、
叉、第３態様は、前記ビアホールをメタルで埋め込んだ
後、前記上層配線形成用の絶縁膜を第２のエッチングス
トッパ迄エッチングして上層配線用の溝を形成し、この
溝内にメタルを埋め込むことを特徴とするものであり、
叉、第４態様は、前記ビアホールをメタルで埋め込んだ
後、上層配線形成用の絶縁膜上のメタルを除去し、前記
上層配線用の溝をメタルで埋め込んだ後、上層配線形成
用の絶縁膜上のメタルを除去することを特徴とするもの
である。[0008] A first aspect of the method of manufacturing a semiconductor device according to the present invention is that, after forming an interlayer insulating film on a lower wiring,
After forming an insulating film for an etching stopper, flatly depositing an insulating film for forming an upper wiring on the insulating film, opening a via hole reaching the lower wiring, filling the via hole with a metal, An insulating film for forming a wiring is etched to an insulating film for an etching stopper to form a groove for an upper layer wiring, and a metal is buried in the groove. First on wiring
After forming an etching stopper, an interlayer insulating film is formed on the etching stopper, a second etching stopper is formed on the interlayer insulating film, and an upper wiring is formed on the second etching stopper. After the insulating film is deposited flat, a via hole reaching the first etching stopper is opened using a first etching gas, and then the first etching stopper is etched using a second etching gas. Forming a via hole by exposing the lower wiring,
In a third aspect, after filling the via hole with metal, the insulating film for forming the upper wiring is etched to a second etching stopper to form a groove for the upper wiring, and the metal is buried in the groove. Characterized by the fact that
In a fourth aspect, after filling the via hole with a metal, the metal on the insulating film for forming the upper wiring is removed, and after filling the groove for the upper wiring with the metal, the insulating film for forming the upper wiring is formed. It is characterized in that the upper metal is removed.
【０００９】[0009]
【発明の実施の形態】本発明に係わる半導体装置の製造
方法は、下層配線上に層間絶縁膜を成膜した後、エッチ
ングストッパ用の絶縁膜を成膜し、この絶縁膜上に上層
配線形成用の絶縁膜を平坦に堆積後、前記下層配線に達
するビアホールを開口し、前記ビアホールをメタルで埋
め込んだ後、前記上層配線形成用の絶縁膜をエッチング
ストッパ用の絶縁膜迄エッチングして上層配線用の溝を
形成し、この溝内にメタルを埋め込むことを特徴とする
ものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a method of manufacturing a semiconductor device according to the present invention, an interlayer insulating film is formed on a lower wiring, an insulating film for an etching stopper is formed, and an upper wiring is formed on the insulating film. An insulating film for forming the upper layer wiring is opened, a via hole reaching the lower layer wiring is opened, the via hole is buried with metal, and the insulating film for forming the upper layer wiring is etched to the insulating film for the etching stopper to form an upper layer wiring. And a metal groove is buried in the groove.
【００１０】従来のように、ビアホールを開口した後、
次に行う上層配線用の溝のパターニングのために、レジ
スト塗布面を平坦化するために、有機系の膜、例えば、
ＡＲＣを使用する必要がなくなる。従って、ビアホール
内にＡＲＣが残るようなこともなくなり、叉、エッチン
グの際、上層配線用の溝内にエッチング残りが形成され
るような不具合もなくなる。As in the prior art, after opening a via hole,
An organic film, for example, for flattening a resist-coated surface for patterning of a groove for an upper layer wiring to be performed next, for example,
There is no need to use ARC. Therefore, the ARC does not remain in the via hole, and the problem that the etching residue is formed in the groove for the upper layer wiring during the etching is also eliminated.
【００１１】[0011]
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。 （第１の具体例）図１は、本発明に係わる半導体装置と
その製造方法の具体例の構造を示す図であって、これら
の図には、下層配線１上に層間絶縁膜２を成膜した後、
エッチングストッパ用の絶縁膜３を成膜し、この絶縁膜
３上に上層配線形成用の絶縁膜４を平坦に堆積後、前記
下層配線１に達するビアホール９を開口し、前記ビアホ
ール９をメタル１１で埋め込んだ後、前記上層配線形成
用の絶縁膜４をエッチングストッパ用の絶縁膜３迄エッ
チングして上層配線用の溝８を形成し、この溝８内にメ
タル１２を埋め込む半導体装置の製造方法が示されてい
る以下に、本発明を更に詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A specific example of a semiconductor device and a method of manufacturing the same according to the present invention will be described below in detail with reference to the drawings. (First Specific Example) FIGS. 1A and 1B show the structure of a specific example of a semiconductor device according to the present invention and a method of manufacturing the same. In these figures, an interlayer insulating film 2 is formed on a lower wiring 1. After filming,
An insulating film 3 for an etching stopper is formed, an insulating film 4 for forming an upper wiring is deposited flat on the insulating film 3, a via hole 9 reaching the lower wiring 1 is opened, and the via hole 9 is After that, the insulating film 4 for forming the upper wiring is etched to the insulating film 3 for the etching stopper to form the groove 8 for the upper wiring, and the metal 12 is buried in the groove 8. Hereinafter, the present invention will be described in more detail.
【００１２】デュアルダマシン構造を形成するために、
下層配線１上に、プラズマ酸化膜２を堆積する。このと
き、平坦化のためにエッチバックや研磨が必要な場合
は、その分を見越して厚めに絶縁膜を堆積し、出来上が
りが平坦かつ設計した膜厚になるようにする。次に、エ
ッチストッパとなるプラズマ窒化膜３を堆積する。プラ
ズマ窒化膜３の膜厚は、上層配線用の溝８形成の時のエ
ッチングストッパとして必要な最小限の膜厚５０ｎｍと
する。In order to form a dual damascene structure,
A plasma oxide film 2 is deposited on the lower wiring 1. At this time, if etching back or polishing is required for flattening, a thick insulating film is deposited in anticipation of that, so that the finished film has a flat and designed film thickness. Next, a plasma nitride film 3 serving as an etch stopper is deposited. The plasma nitride film 3 has a minimum thickness of 50 nm which is necessary as an etching stopper when forming the trench 8 for the upper layer wiring.
【００１３】次に、上層配線の配線高さに相当する厚さ
の絶縁膜４を堆積する。このようにして堆積した積層絶
縁膜に、まず、ビアホールのリソグラフィ及びエッチン
グにより、下層配線１に達するビアホール９を開口し、
このビアホール９内に、ＣＶＤ又はＰＶＤ又はこれらを
組み合わせた方法により、Ｗ、Ｃｕ、Ａｌ又はＡｕなど
の低抵抗メタル１１を埋め込む。Next, an insulating film 4 having a thickness corresponding to the wiring height of the upper wiring is deposited. First, a via hole 9 reaching the lower wiring 1 is opened in the laminated insulating film thus deposited by lithography and etching of the via hole.
A low-resistance metal 11 such as W, Cu, Al, or Au is buried in the via hole 9 by CVD, PVD, or a combination thereof.
【００１４】その後、絶縁膜４上のメタル１１を研磨又
はエッチバックなどにより除去し、ビアホール９内のみ
にメタルが残るようにする。次に、配線溝のリソグラフ
ィ及びエッチングにより上層配線用の溝８を形成する。
このエッチングの際、エッチストッパ３が存在するた
め、配線溝８の深さをそろえることが可能になる。この
ようにして形成された配線溝８に、ＣＶＤ又はＰＶＤ又
はこれらを組み合わせた方法により、Ｗ、Ｃｕ、Ａｌ又
はＡｕ等の低抵抗メタル１２を埋め込み、研磨又はエッ
チバックにより絶縁膜４上のメタル１２を除去してデュ
アルダマシン構造を完成させる。Thereafter, the metal 11 on the insulating film 4 is removed by polishing or etch-back so that the metal remains only in the via hole 9. Next, an upper layer wiring groove 8 is formed by lithography and etching of the wiring groove.
At the time of this etching, since the etch stopper 3 exists, the depth of the wiring groove 8 can be made uniform. A low-resistance metal 12 such as W, Cu, Al or Au is buried in the wiring groove 8 thus formed by CVD, PVD or a combination thereof, and the metal on the insulating film 4 is polished or etched back. 12 is removed to complete the dual damascene structure.
【００１５】このように、第１の具体例の方法では、ビ
アホール９開口後にビアホール９をメタル１１で埋め込
んでしまうから、配線溝形成時に表面が平坦になってお
り、このため、リソグラフィが容易になり、また、ビア
ホール９の底がメタル１１で保護されているために、接
触抵抗を安定に保つことが可能である。また、従来のよ
うに、ビアホール９内に有機膜が入ることはないため、
ビアホール９内の洗浄も容易になり歩留まりが向上す
る。As described above, in the method of the first specific example, the via hole 9 is buried with the metal 11 after the opening of the via hole 9, so that the surface is flat when the wiring groove is formed. In addition, since the bottom of the via hole 9 is protected by the metal 11, the contact resistance can be kept stable. In addition, since the organic film does not enter the via hole 9 as in the related art,
Cleaning in the via hole 9 is also facilitated, and the yield is improved.
【００１６】（第２の具体例）以下に、本発明の第２の
具体例を図２を用いて説明する。図２には、下層配線１
上に第１のエッチングストッパ２１を成膜し、このエッ
チングストッパ２１上に層間絶縁膜２を成膜した後、こ
の層間絶縁膜２上に第２のエッチングストッパ２２を成
膜し、この第２のエッチングストッパ２２上に上層配線
形成用の絶縁膜４を平坦に堆積後、第１のエッチングガ
スを用いて前記第１のエッチングストッパ２１に達する
ビアホール２３を開口し、次に、第２のエッチングガス
を用いて前記第１のエッチングストッパ２１をエッチン
グして、前記下層配線１を露出せしめることでビアホー
ル２３を形成する半導体装置の製造方法が示され、更
に、前記ビアホール２３をメタル１１で埋め込んだ後、
前記上層配線形成用の絶縁膜４を第２のエッチングスト
ッパ２２迄エッチングして上層配線２５用の溝８を形成
し、この溝８内にメタル１２を埋め込む半導体装置の製
造方法が示されている。(Second Specific Example) Hereinafter, a second specific example of the present invention will be described with reference to FIG. FIG. 2 shows the lower wiring 1
A first etching stopper 21 is formed thereon, an interlayer insulating film 2 is formed on the etching stopper 21, and a second etching stopper 22 is formed on the interlayer insulating film 2. After the insulating film 4 for forming the upper layer wiring is deposited flat on the etching stopper 22, a via hole 23 reaching the first etching stopper 21 is opened using a first etching gas, and then the second etching is performed. A method of manufacturing a semiconductor device in which a via hole 23 is formed by exposing the lower wiring 1 by etching the first etching stopper 21 using a gas is shown, and the via hole 23 is buried with a metal 11. rear,
The method of manufacturing a semiconductor device in which the insulating film 4 for forming the upper wiring is etched to the second etching stopper 22 to form the groove 8 for the upper wiring 25 and the metal 12 is buried in the groove 8 is shown. .
【００１７】この具体例では、層間絶縁膜２をすべてエ
ッチングする直前で止め、その下にあるエッチングスト
ッパ用のプラズマ窒化膜２１とエッチングの選択比が大
きくなるガスに代え、下層デュアルダマシン上のエッチ
ングストッパであるプラズマ窒化膜２１上で一旦エッチ
ングを止める。その後、ビアホール１２の底に残ってい
るエッチングストッパ２１を除去することにより、制御
性が良く、且つ、下層配線１上とのコンタクト部分にダ
メージが少ないビアホールの形成を可能にしている。In this specific example, the etching is stopped immediately before the entire interlayer insulating film 2 is etched, and the etching gas on the lower dual damascene is replaced with a gas having a large etching selectivity with the underlying plasma nitride film 21 for an etching stopper. The etching is temporarily stopped on the plasma nitride film 21 serving as a stopper. After that, by removing the etching stopper 21 remaining at the bottom of the via hole 12, it is possible to form a via hole with good controllability and with little damage to the contact portion with the lower wiring 1.
【００１８】[0018]
【発明の効果】本発明に係わる半導体装置とその製造方
法は、上述のように構成したので、従来のように、ビア
ホール内にＡＲＣが残るようなこともなくなり、叉、エ
ッチングの際、上層配線用の溝内にエッチング残りが形
成されるような不具合もなくなる。従って、製造歩留ま
りが向上する。Since the semiconductor device and the method of manufacturing the same according to the present invention are constructed as described above, the ARC does not remain in the via hole as in the prior art. The problem that an etching residue is formed in the groove for use is also eliminated. Therefore, the production yield is improved.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明に係わる半導体装置の製造工程を説明す
る断面図である。FIG. 1 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to the present invention.
【図２】本発明に係わる他の製造工程を説明する断面図
である。FIG. 2 is a cross-sectional view illustrating another manufacturing process according to the present invention.
【図３】従来の製造工程を説明する断面図である。FIG. 3 is a cross-sectional view illustrating a conventional manufacturing process.
【図４】従来の製造工程での不具合を説明する断面図で
ある。FIG. 4 is a cross-sectional view illustrating a defect in a conventional manufacturing process.
１ 下層配線 ２ 層間絶縁膜 ３、４ 絶縁膜 ５ 開口 ６ ＡＲＣ ７ レジスト ８ 上層配線用の溝 ９、２３ ビアホール １０ 突起 １１、１２ メタル ２１ 第１のエッチングストッパ ２２ 第２のエッチングストッパ ２５ 上層配線 DESCRIPTION OF SYMBOLS 1 Lower wiring 2 Interlayer insulating film 3, 4 Insulating film 5 Opening 6 ARC 7 Resist 8 Upper wiring wiring groove 9, 23 Via hole 10 Projection 11, 12 Metal 21 First etching stopper 22 Second etching stopper 25 Upper wiring
Claims (6)
と、この第１の絶縁膜上に設けられた層間絶縁膜と、こ
の層間絶縁膜上に設けられた前記第２の絶縁膜と、この
第２の絶縁膜上に設けられた第３の絶縁膜と、前記第２
の絶縁膜上に形成された上層配線層と、前記第３の絶縁
膜と第２の絶縁膜と層間絶縁膜と第１の絶縁膜とを貫通
して形成され、前記上層配線層と下層配線層とを接続す
るコンタクトプラグとで構成したことを特徴とする半導
体装置。A first insulating film provided on a lower wiring layer; an interlayer insulating film provided on the first insulating film; and a second insulating film provided on the interlayer insulating film. A third insulating film provided on the second insulating film;
An upper wiring layer formed on the insulating film, a third insulating film, a second insulating film, an interlayer insulating film, and a first insulating film. And a contact plug for connecting the layers.
エッチングストッパであることを特徴とする請求項1記
載の半導体装置。2. The method according to claim 1, wherein the first insulating film and the second insulating film are
2. The semiconductor device according to claim 1, wherein the semiconductor device is an etching stopper.
エッチングストッパ用の絶縁膜を成膜し、この絶縁膜上
に上層配線形成用の絶縁膜を平坦に堆積後、前記下層配
線に達するビアホールを開口し、前記ビアホールをメタ
ルで埋め込んだ後、前記上層配線形成用の絶縁膜をエッ
チングストッパ用の絶縁膜迄エッチングして上層配線用
の溝を形成し、この溝内にメタルを埋め込むことを特徴
とする半導体装置の製造方法。3. After forming an interlayer insulating film on the lower wiring,
After forming an insulating film for an etching stopper, flatly depositing an insulating film for forming an upper wiring on the insulating film, opening a via hole reaching the lower wiring, filling the via hole with a metal, A method for manufacturing a semiconductor device, characterized in that an insulating film for forming a wiring is etched to an insulating film for an etching stopper to form a groove for an upper wiring, and a metal is buried in the groove.
を成膜し、このエッチングストッパ上に層間絶縁膜を成
膜した後、この層間絶縁膜上に第２のエッチングストッ
パを成膜し、この第２のエッチングストッパ上に上層配
線形成用の絶縁膜を平坦に堆積後、第１のエッチングガ
スを用いて前記第１のエッチングストッパに達するビア
ホールを開口し、次に、第２のエッチングガスを用いて
前記第１のエッチングストッパをエッチングして、前記
下層配線を露出せしめることでビアホールを形成するこ
とを特徴とする半導体装置の製造方法。4. A first etching stopper is formed on the lower wiring, an interlayer insulating film is formed on the etching stopper, and a second etching stopper is formed on the interlayer insulating film. After an insulating film for forming an upper layer wiring is flatly deposited on the second etching stopper, a via hole reaching the first etching stopper is opened using a first etching gas, and then a second etching gas is applied. Forming a via hole by etching the first etching stopper to expose the lower wiring.
後、前記上層配線形成用の絶縁膜を第２のエッチングス
トッパ迄エッチングして上層配線用の溝を形成し、この
溝内にメタルを埋め込むことを特徴とする請求項４記載
の半導体装置の製造方法。5. After filling the via hole with a metal, the insulating film for forming the upper wiring is etched to a second etching stopper to form a groove for the upper wiring, and the metal is buried in the groove. The method for manufacturing a semiconductor device according to claim 4, wherein:
後、上層配線形成用の絶縁膜上のメタルを除去し、前記
上層配線用の溝をメタルで埋め込んだ後、上層配線形成
用の絶縁膜上のメタルを除去することを特徴とする請求
項３又は５記載の半導体装置の製造方法。6. After filling the via hole with a metal, the metal on the insulating film for forming the upper wiring is removed, and after filling the groove for the upper wiring with the metal, the metal on the insulating film for forming the upper wiring is formed. 6. The method for manufacturing a semiconductor device according to claim 3, wherein the metal is removed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10257745A JP2000091427A (en) | 1998-09-11 | 1998-09-11 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP10257745A JP2000091427A (en) | 1998-09-11 | 1998-09-11 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091427A true JP2000091427A (en) | 2000-03-31 |
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|---|---|---|---|
| JP10257745A Pending JP2000091427A (en) | 1998-09-11 | 1998-09-11 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091427A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611010B2 (en) | 1999-12-03 | 2003-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2009054941A (en) * | 2007-08-29 | 2009-03-12 | Toshiba Corp | Semiconductor device and semiconductor memory |
-
1998
- 1998-09-11 JP JP10257745A patent/JP2000091427A/en active Pending
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