JP2000075321A - 薄膜トランジスタアレイ基板および液晶表示装置 - Google Patents
薄膜トランジスタアレイ基板および液晶表示装置Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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Abstract
(57)【要約】
【課題】 ドライエッチング時のプラズマ帯電に起因す
るＴＦＴの特性バラツキやゲート絶縁膜の絶縁破壊を防
止し得るＴＦＴアレイ基板を提供する。 【解決手段】 基板上に複数のゲート配線１８と複数の
ソース配線１９とがマトリクス状に設けられ、これら配
線１８、１９で囲まれた複数の画素２の各々に、ゲート
電極６と、ソース電極と、コンタクトホール１２を通し
て絶縁膜上に形成した画素電極１３に接続するドレイン
電極１０とを有するＴＦＴ３が設けられている。そし
て、コンタクトホール１２近傍のゲート電極６上および
ソース電極９上に位置する絶縁膜部分に、これら電極
６、９の表面に達するダミーホール１４、１５がそれぞ
れ形成されている。
るＴＦＴの特性バラツキやゲート絶縁膜の絶縁破壊を防
止し得るＴＦＴアレイ基板を提供する。 【解決手段】 基板上に複数のゲート配線１８と複数の
ソース配線１９とがマトリクス状に設けられ、これら配
線１８、１９で囲まれた複数の画素２の各々に、ゲート
電極６と、ソース電極と、コンタクトホール１２を通し
て絶縁膜上に形成した画素電極１３に接続するドレイン
電極１０とを有するＴＦＴ３が設けられている。そし
て、コンタクトホール１２近傍のゲート電極６上および
ソース電極９上に位置する絶縁膜部分に、これら電極
６、９の表面に達するダミーホール１４、１５がそれぞ
れ形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
アレイ基板および液晶表示装置に関し、特に薄膜トラン
ジスタ（Thin Film Transistor, 以下、ＴＦＴと記す）
のコンタクトホールをドライエッチング技術を用いて形
成する場合に生じる問題を解決し得るＴＦＴアレイ基板
の構造に関するものである。
アレイ基板および液晶表示装置に関し、特に薄膜トラン
ジスタ（Thin Film Transistor, 以下、ＴＦＴと記す）
のコンタクトホールをドライエッチング技術を用いて形
成する場合に生じる問題を解決し得るＴＦＴアレイ基板
の構造に関するものである。
【０００２】
【従来の技術】図７は、従来一般のＴＦＴ型液晶表示装
置において液晶を挟持する一対の基板のうちの一方の基
板であり、逆スタガ型のＴＦＴ、ゲート配線、ソース配
線等を備えたＴＦＴアレイ基板の一構造例を示すもので
ある。このＴＦＴアレイ基板６０では、図７に示すよう
に、透明基板上にゲート配線５０とソース配線５１がマ
トリクス状に配設されている。そして、ゲート配線５０
とソース配線５１とで囲まれた領域が一つの画素５２と
なり、各画素５２毎にＴＦＴ５３が設けられている。
置において液晶を挟持する一対の基板のうちの一方の基
板であり、逆スタガ型のＴＦＴ、ゲート配線、ソース配
線等を備えたＴＦＴアレイ基板の一構造例を示すもので
ある。このＴＦＴアレイ基板６０では、図７に示すよう
に、透明基板上にゲート配線５０とソース配線５１がマ
トリクス状に配設されている。そして、ゲート配線５０
とソース配線５１とで囲まれた領域が一つの画素５２と
なり、各画素５２毎にＴＦＴ５３が設けられている。
【０００３】このＴＦＴ５３では、図７に示すように、
ゲート配線５０から引き出されたゲート電極５４が設け
られ、ゲート電極５４を覆うようにゲート絶縁膜が全面
に設けられている。ゲート電極５４上方のゲート絶縁膜
上に半導体能動膜５５が設けられ、ゲート絶縁膜上から
半導体能動膜５５上にわたってソース配線５１から引き
出されたソース電極５６およびドレイン電極５７が設け
られている。そして、これらソース電極５６、ドレイン
電極５７、ゲート電極５４を有するＴＦＴ５３を覆うパ
ッシベーション膜が設けられ、ドレイン電極５７上のパ
ッシベーション膜にコンタクトホール５８が形成されて
いる。さらに、このコンタクトホール５８を通じてドレ
イン電極５７と電気的に接続される透明導電膜からなる
画素電極５９が設けられている。
ゲート配線５０から引き出されたゲート電極５４が設け
られ、ゲート電極５４を覆うようにゲート絶縁膜が全面
に設けられている。ゲート電極５４上方のゲート絶縁膜
上に半導体能動膜５５が設けられ、ゲート絶縁膜上から
半導体能動膜５５上にわたってソース配線５１から引き
出されたソース電極５６およびドレイン電極５７が設け
られている。そして、これらソース電極５６、ドレイン
電極５７、ゲート電極５４を有するＴＦＴ５３を覆うパ
ッシベーション膜が設けられ、ドレイン電極５７上のパ
ッシベーション膜にコンタクトホール５８が形成されて
いる。さらに、このコンタクトホール５８を通じてドレ
イン電極５７と電気的に接続される透明導電膜からなる
画素電極５９が設けられている。
【０００４】また、図７は、ＴＦＴアレイ基板６０のＴ
ＦＴマトリクス部を平面視した際の最も左上の画素を示
したものであるが、ゲート配線５０の端部はＴＦＴマト
リクス部の外側（図７における左側）に延在し、各ゲー
ト配線５０を駆動するためのゲートドライバ（図示せ
ず）に接続するゲート端子パッド６１が設けられてい
る。また、ソース配線５１に関しても同様な構成となっ
ており、ソース配線５１の端部はＴＦＴマトリクス部の
外側（図７における上側）に延在し、各ソース配線５１
に信号を供給するためのソースドライバ（図示せず）に
接続するソース端子パッド６２が設けられている。これ
らゲート端子パッド６１およびソース端子パッド６２の
箇所では、ゲート配線５０またはソース配線５１と一体
の配線層からなる下部パッド層が設けられ、これを覆う
パッシベーション膜がパッド上方で開口するようにコン
タクトホールが設けられている。また、コンタクトホー
ルを通じて下部パッド層と電気的に接続する透明導電膜
からなる上部パッド層を設けてもよい。
ＦＴマトリクス部を平面視した際の最も左上の画素を示
したものであるが、ゲート配線５０の端部はＴＦＴマト
リクス部の外側（図７における左側）に延在し、各ゲー
ト配線５０を駆動するためのゲートドライバ（図示せ
ず）に接続するゲート端子パッド６１が設けられてい
る。また、ソース配線５１に関しても同様な構成となっ
ており、ソース配線５１の端部はＴＦＴマトリクス部の
外側（図７における上側）に延在し、各ソース配線５１
に信号を供給するためのソースドライバ（図示せず）に
接続するソース端子パッド６２が設けられている。これ
らゲート端子パッド６１およびソース端子パッド６２の
箇所では、ゲート配線５０またはソース配線５１と一体
の配線層からなる下部パッド層が設けられ、これを覆う
パッシベーション膜がパッド上方で開口するようにコン
タクトホールが設けられている。また、コンタクトホー
ルを通じて下部パッド層と電気的に接続する透明導電膜
からなる上部パッド層を設けてもよい。
【０００５】
【発明が解決しようとする課題】上述したように、上記
ＴＦＴアレイ基板には、ＴＦＴのドレイン電極と画素電
極とを電気的に接続するコンタクトホールと、ゲート端
子パッドおよびソース端子パッドの箇所で下部パッド層
と上部パッド層とを電気的に接続するコンタクトホール
とがある。ＴＦＴアレイ基板の製造工程において、通
常、これらコンタクトホールはパッシベーション膜のド
ライエッチングにより形成される（正確にはゲート端子
パッドに関しては、ゲート絶縁膜とパッシベーション膜
の双方のドライエッチングとなる）。ところが、一般に
ドライエッチングを行う場合、エッチング装置のチャン
バー内で発生するプラズマに曝されることによって被処
理基板が帯電するという現象が生じる。また、この被処
理基板の帯電は基板の面内で均一に起こるわけではな
く、種々の要因により帯電量はある面内分布を持ってい
る。
ＴＦＴアレイ基板には、ＴＦＴのドレイン電極と画素電
極とを電気的に接続するコンタクトホールと、ゲート端
子パッドおよびソース端子パッドの箇所で下部パッド層
と上部パッド層とを電気的に接続するコンタクトホール
とがある。ＴＦＴアレイ基板の製造工程において、通
常、これらコンタクトホールはパッシベーション膜のド
ライエッチングにより形成される（正確にはゲート端子
パッドに関しては、ゲート絶縁膜とパッシベーション膜
の双方のドライエッチングとなる）。ところが、一般に
ドライエッチングを行う場合、エッチング装置のチャン
バー内で発生するプラズマに曝されることによって被処
理基板が帯電するという現象が生じる。また、この被処
理基板の帯電は基板の面内で均一に起こるわけではな
く、種々の要因により帯電量はある面内分布を持ってい
る。
【０００６】したがって、上記コンタクトホール形成の
ドライエッチング工程においても、コンタクトホール形
成時に露出するドレイン電極、またはゲート、ソース端
子パッドの下部パッド層が帯電する（その結果、ゲート
配線およびソース配線が帯電することになる）。しかし
ながら、ドレイン電極上のコンタクトホールとゲート端
子パッド上のコンタクトホール、ソース端子パッド上の
コンタクトホールでは孔の位置がそれぞれ離れているた
め、プラズマによる帯電量の面内分布の影響を受けてド
レイン電極とゲート配線、ソース配線とではそれぞれ帯
電量が異なり、これらの間に電位差が生じる。また、図
７には一つの画素しか示していないが、上記帯電量の面
内分布の影響によって実際には多数の画素におけるＴＦ
Ｔのドレイン電極がそれぞれ異なる帯電量を持つ。
ドライエッチング工程においても、コンタクトホール形
成時に露出するドレイン電極、またはゲート、ソース端
子パッドの下部パッド層が帯電する（その結果、ゲート
配線およびソース配線が帯電することになる）。しかし
ながら、ドレイン電極上のコンタクトホールとゲート端
子パッド上のコンタクトホール、ソース端子パッド上の
コンタクトホールでは孔の位置がそれぞれ離れているた
め、プラズマによる帯電量の面内分布の影響を受けてド
レイン電極とゲート配線、ソース配線とではそれぞれ帯
電量が異なり、これらの間に電位差が生じる。また、図
７には一つの画素しか示していないが、上記帯電量の面
内分布の影響によって実際には多数の画素におけるＴＦ
Ｔのドレイン電極がそれぞれ異なる帯電量を持つ。
【０００７】すると、ＴＦＴアレイ基板駆動時の印加電
圧の有無にかかわらず、ＴＦＴアレイ基板が完成した段
階で既に各ＴＦＴのソース電極とドレイン電極との間に
は電位差が生じていることになる。しかも、ＴＦＴアレ
イ基板上のＴＦＴの位置によってソース電極とドレイン
電極との間の電位差が異なる。そのため、ＴＦＴアレイ
基板上のＴＦＴの特性の面内バラツキが大きくなるとい
う問題があった。また、ゲート端子パッドとソース端子
パッドの帯電量が異なることに起因してゲート絶縁膜を
挟む位置にあるゲート配線とソース配線との間にも電位
差が生じるため、その電位差が充分大きい場合には、ゲ
ート配線とソース配線が交差する箇所においてゲート絶
縁膜の絶縁破壊が生じる恐れもあった。
圧の有無にかかわらず、ＴＦＴアレイ基板が完成した段
階で既に各ＴＦＴのソース電極とドレイン電極との間に
は電位差が生じていることになる。しかも、ＴＦＴアレ
イ基板上のＴＦＴの位置によってソース電極とドレイン
電極との間の電位差が異なる。そのため、ＴＦＴアレイ
基板上のＴＦＴの特性の面内バラツキが大きくなるとい
う問題があった。また、ゲート端子パッドとソース端子
パッドの帯電量が異なることに起因してゲート絶縁膜を
挟む位置にあるゲート配線とソース配線との間にも電位
差が生じるため、その電位差が充分大きい場合には、ゲ
ート配線とソース配線が交差する箇所においてゲート絶
縁膜の絶縁破壊が生じる恐れもあった。
【０００８】通常、ドライエッチング時のプラズマによ
る帯電がＴＦＴ特性に与える悪影響を排除するためには
ドライエッチング後の任意の工程でアニール処理を導入
する対策が行われているが、工程数を増やすアニール処
理を行うことなく、構造的にプラズマによる帯電の悪影
響を排除することができるＴＦＴアレイ基板の提供が望
まれていた。また、プラズマによる帯電量の面内バラツ
キは基板が大型化すればする程顕著になる問題であり、
この問題に対する的確な対策が望まれていた。
る帯電がＴＦＴ特性に与える悪影響を排除するためには
ドライエッチング後の任意の工程でアニール処理を導入
する対策が行われているが、工程数を増やすアニール処
理を行うことなく、構造的にプラズマによる帯電の悪影
響を排除することができるＴＦＴアレイ基板の提供が望
まれていた。また、プラズマによる帯電量の面内バラツ
キは基板が大型化すればする程顕著になる問題であり、
この問題に対する的確な対策が望まれていた。
【０００９】本発明は、上記の課題を解決するためにな
されたものであって、ドライエッチング時のプラズマに
よる基板の帯電に起因するＴＦＴの特性バラツキやゲー
ト絶縁膜の絶縁破壊を防止し得る構造を持つＴＦＴアレ
イ基板、および画質の均一性や信頼性に優れた液晶表示
装置を提供することを目的とする。
されたものであって、ドライエッチング時のプラズマに
よる基板の帯電に起因するＴＦＴの特性バラツキやゲー
ト絶縁膜の絶縁破壊を防止し得る構造を持つＴＦＴアレ
イ基板、および画質の均一性や信頼性に優れた液晶表示
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のＴＦＴアレイ基板は、基板上に複数のゲ
ート配線と複数のソース配線とがマトリクス状に設けら
れ、これらゲート配線とソース配線とで囲まれた複数の
領域に各々画素が構成され、これら画素の各々に、前記
ゲート配線と一体形成されたゲート電極と、前記ソース
配線と一体形成されたソース電極と、前記ゲート配線、
ゲート電極および前記ソース配線、ソース電極を覆う絶
縁膜に形成したコンタクトホールを通して前記絶縁膜上
に形成した画素電極に接続されたドレイン電極とを有す
るＴＦＴが設けられ、前記コンタクトホール近傍の前記
ゲート電極、前記ゲート配線、前記ソース電極、および
前記ソース配線の少なくとも一つの上に位置する前記絶
縁膜部分に、これら電極、配線部分に達するダミーホー
ルが形成されたことを特徴とするものである。
めに、本発明のＴＦＴアレイ基板は、基板上に複数のゲ
ート配線と複数のソース配線とがマトリクス状に設けら
れ、これらゲート配線とソース配線とで囲まれた複数の
領域に各々画素が構成され、これら画素の各々に、前記
ゲート配線と一体形成されたゲート電極と、前記ソース
配線と一体形成されたソース電極と、前記ゲート配線、
ゲート電極および前記ソース配線、ソース電極を覆う絶
縁膜に形成したコンタクトホールを通して前記絶縁膜上
に形成した画素電極に接続されたドレイン電極とを有す
るＴＦＴが設けられ、前記コンタクトホール近傍の前記
ゲート電極、前記ゲート配線、前記ソース電極、および
前記ソース配線の少なくとも一つの上に位置する前記絶
縁膜部分に、これら電極、配線部分に達するダミーホー
ルが形成されたことを特徴とするものである。
【００１１】「発明が解決しようとする課題」の項で述
べたように、従来一般のＴＦＴアレイ基板の構造では、
ドレイン電極上のコンタクトホール、ゲート端子パッド
上のコンタクトホール、ソース端子パッド上のコンタク
トホールの位置がそれぞれ離れていたため、ドレイン電
極、ゲート配線、ソース配線で帯電量が異なり、これら
の間に電位差が生じていた。そこで、本発明のＴＦＴア
レイ基板では、ドレイン電極上のコンタクトホール近傍
のゲート電極、ゲート配線、ソース電極、およびソース
配線の少なくとも一つの上に、絶縁膜を通してこれら電
極、配線部分に達するダミーホールを形成した。この構
成においては、ドレイン電極上のコンタクトホールの位
置とダミーホールの位置が充分に近いため、これら各ホ
ールをドライエッチングにより同時に形成しても、ドラ
イエッチング時に露出する下地のドレイン電極、ゲート
電極、ソース電極の帯電量はほとんど変わらず、電位差
が生じることがない。つまり、ダミーホールとは、その
名称が示すとおり、ＴＦＴとして意味のある機能を果た
すわけではなく、ドライエッチングによるドレイン電
極、ゲート電極、ソース電極それぞれの帯電量を等しく
するためだけに設けたダミーの孔のことである。
べたように、従来一般のＴＦＴアレイ基板の構造では、
ドレイン電極上のコンタクトホール、ゲート端子パッド
上のコンタクトホール、ソース端子パッド上のコンタク
トホールの位置がそれぞれ離れていたため、ドレイン電
極、ゲート配線、ソース配線で帯電量が異なり、これら
の間に電位差が生じていた。そこで、本発明のＴＦＴア
レイ基板では、ドレイン電極上のコンタクトホール近傍
のゲート電極、ゲート配線、ソース電極、およびソース
配線の少なくとも一つの上に、絶縁膜を通してこれら電
極、配線部分に達するダミーホールを形成した。この構
成においては、ドレイン電極上のコンタクトホールの位
置とダミーホールの位置が充分に近いため、これら各ホ
ールをドライエッチングにより同時に形成しても、ドラ
イエッチング時に露出する下地のドレイン電極、ゲート
電極、ソース電極の帯電量はほとんど変わらず、電位差
が生じることがない。つまり、ダミーホールとは、その
名称が示すとおり、ＴＦＴとして意味のある機能を果た
すわけではなく、ドライエッチングによるドレイン電
極、ゲート電極、ソース電極それぞれの帯電量を等しく
するためだけに設けたダミーの孔のことである。
【００１２】ダミーホールを形成する箇所については、
ＴＦＴのドレイン電極上のコンタクトホールに近い位置
であれば、ゲート電極上であってもゲート配線上であっ
ても差し支えない。また、ソース電極上であってもソー
ス配線上であっても差し支えない。ただし、ダミーホー
ルを形成するスペースを確保するためだけに配線を拡張
する等の設計変更を行うのはあまり好ましくない。よっ
て、従来のレイアウトによる電極または配線上にダミー
ホールを収めるように設計するのが好ましいことは勿論
である。
ＴＦＴのドレイン電極上のコンタクトホールに近い位置
であれば、ゲート電極上であってもゲート配線上であっ
ても差し支えない。また、ソース電極上であってもソー
ス配線上であっても差し支えない。ただし、ダミーホー
ルを形成するスペースを確保するためだけに配線を拡張
する等の設計変更を行うのはあまり好ましくない。よっ
て、従来のレイアウトによる電極または配線上にダミー
ホールを収めるように設計するのが好ましいことは勿論
である。
【００１３】したがって、少なくともソース電極または
ソース配線上にダミーホールを設けた場合には、ＴＦＴ
のソース電極とドレイン電極との間にほとんど電位差が
生じなくなるため、ＴＦＴアレイ基板上の多数のＴＦＴ
の特性バラツキを小さく抑えることが可能になる。ま
た、少なくともゲート電極またはゲート配線上にダミー
ホールを設けた場合には、ＴＦＴのゲート電極とドレイ
ン電極との間に挟まれたゲート絶縁膜に電位差が生じな
くなるため、ＴＦＴ特性のバラツキを小さく抑えること
ができる。また、ソース電極またはソース配線上および
ゲート電極またはゲート配線上の双方にダミーホールを
設けた場合には、ソース配線とゲート配線が交差する箇
所での電位差がほとんどなくなるため、ゲート絶縁膜の
絶縁破壊を生じにくくすることができる。本発明のＴＦ
Ｔアレイ基板によれば、このような従来の問題点を解決
することができ、基板の大型化にも適したものとなる。
従来から、ドライエッチング時のプラズマ帯電によるＴ
ＦＴ特性への悪影響を排除する目的でドライエッチング
後の任意の工程でアニール処理を導入することが行われ
ているが、本発明のＴＦＴアレイ基板の構造はコンタク
トホール形成用のフォトマスクにダミーホールのパター
ンを追加するだけで容易に形成することができ、アニー
ル処理を行うことなく、プラズマ帯電による悪影響を排
除することができる。
ソース配線上にダミーホールを設けた場合には、ＴＦＴ
のソース電極とドレイン電極との間にほとんど電位差が
生じなくなるため、ＴＦＴアレイ基板上の多数のＴＦＴ
の特性バラツキを小さく抑えることが可能になる。ま
た、少なくともゲート電極またはゲート配線上にダミー
ホールを設けた場合には、ＴＦＴのゲート電極とドレイ
ン電極との間に挟まれたゲート絶縁膜に電位差が生じな
くなるため、ＴＦＴ特性のバラツキを小さく抑えること
ができる。また、ソース電極またはソース配線上および
ゲート電極またはゲート配線上の双方にダミーホールを
設けた場合には、ソース配線とゲート配線が交差する箇
所での電位差がほとんどなくなるため、ゲート絶縁膜の
絶縁破壊を生じにくくすることができる。本発明のＴＦ
Ｔアレイ基板によれば、このような従来の問題点を解決
することができ、基板の大型化にも適したものとなる。
従来から、ドライエッチング時のプラズマ帯電によるＴ
ＦＴ特性への悪影響を排除する目的でドライエッチング
後の任意の工程でアニール処理を導入することが行われ
ているが、本発明のＴＦＴアレイ基板の構造はコンタク
トホール形成用のフォトマスクにダミーホールのパター
ンを追加するだけで容易に形成することができ、アニー
ル処理を行うことなく、プラズマ帯電による悪影響を排
除することができる。
【００１４】そして、本発明の液晶表示装置は、対向配
置した一対の基板の間に液晶を挟持する液晶表示装置に
おいて、前記基板対の一方の基板が上記ＴＦＴアレイ基
板であることを特徴とするものである。本発明の液晶表
示装置においては、ＴＦＴの特性バラツキが小さく、ゲ
ート絶縁膜の絶縁破壊が生じにくいＴＦＴアレイ基板を
用いているため、画質の均一性や信頼性に優れた液晶表
示装置を実現することができる。
置した一対の基板の間に液晶を挟持する液晶表示装置に
おいて、前記基板対の一方の基板が上記ＴＦＴアレイ基
板であることを特徴とするものである。本発明の液晶表
示装置においては、ＴＦＴの特性バラツキが小さく、ゲ
ート絶縁膜の絶縁破壊が生じにくいＴＦＴアレイ基板を
用いているため、画質の均一性や信頼性に優れた液晶表
示装置を実現することができる。
【００１５】
【発明の実施の形態】以下、本発明の一実施の形態を図
１ないし図６を参照して説明する。本実施の形態のＴＦ
Ｔ型液晶表示装置は、２枚のガラス基板を対向させ、そ
の間隙に液晶を封入した構造となっており、一方のガラ
ス基板に透明共通電極が形成され、他方のガラス基板に
は多数の透明画素電極およびＴＦＴが行列状に形成され
るとともに各画素電極に電圧を印加するための回路が形
成されている。図１は、本実施の形態のＴＦＴ型液晶表
示装置の上記画素電極が形成された側のＴＦＴアレイ基
板の等価回路図を示している。
１ないし図６を参照して説明する。本実施の形態のＴＦ
Ｔ型液晶表示装置は、２枚のガラス基板を対向させ、そ
の間隙に液晶を封入した構造となっており、一方のガラ
ス基板に透明共通電極が形成され、他方のガラス基板に
は多数の透明画素電極およびＴＦＴが行列状に形成され
るとともに各画素電極に電圧を印加するための回路が形
成されている。図１は、本実施の形態のＴＦＴ型液晶表
示装置の上記画素電極が形成された側のＴＦＴアレイ基
板の等価回路図を示している。
【００１６】このＴＦＴアレイ基板１は、ｍ行ｎ列の画
素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）からなる
ＴＦＴマトリクス部を有しており、その一部を図１に示
した。図中、縦横に配列された矩形を１点鎖線によって
示したが、これらは各々画素２を表している。各画素２
は、水平方向（列方向）および垂直方向（行方向）に規
則正しく配列されているが、これらの画素２の各列に対
応しｎ本のソース線Ｓｊ（ｊ＝１〜ｎ）が形成され、さ
らに画素２の各行に対応しｍ本のゲート線Ｇｉ（ｉ＝１
〜ｍ）が形成されている。ここで、各ソース線Ｓｊ（ｊ
＝１〜ｎ）は、各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ
＝１〜ｎ）に信号電圧を供給する線路である。また、ゲ
ート線Ｇｉ（ｉ＝１〜ｍ）は、信号電圧を書き込むため
のゲート電圧を各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ
＝１〜ｎ）に供給する線路である。
素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）からなる
ＴＦＴマトリクス部を有しており、その一部を図１に示
した。図中、縦横に配列された矩形を１点鎖線によって
示したが、これらは各々画素２を表している。各画素２
は、水平方向（列方向）および垂直方向（行方向）に規
則正しく配列されているが、これらの画素２の各列に対
応しｎ本のソース線Ｓｊ（ｊ＝１〜ｎ）が形成され、さ
らに画素２の各行に対応しｍ本のゲート線Ｇｉ（ｉ＝１
〜ｍ）が形成されている。ここで、各ソース線Ｓｊ（ｊ
＝１〜ｎ）は、各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ
＝１〜ｎ）に信号電圧を供給する線路である。また、ゲ
ート線Ｇｉ（ｉ＝１〜ｍ）は、信号電圧を書き込むため
のゲート電圧を各画素ＰＸ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ
＝１〜ｎ）に供給する線路である。
【００１７】各画素ＰＸ（ｉ，ｊ）は、上述の画素電極
の他、ＴＦＴ３を有している。このＴＦＴ３において
は、ソース電極がソース線Ｓｊに接続され、ゲート電極
がゲート線Ｇｉに接続され、ドレイン電極が画素電極に
接続されている。画素電極は上述した共通電極との間に
液晶を挟んでおり、図１における容量４は、この画素電
極と共通電極によって挟まれた液晶容量を表すものであ
る。ＴＦＴ３は、画素２に対する書込みを行うか否か、
すなわち、ソース線Ｓｊを介して供給される信号電圧を
この液晶容量４に印加するか否かを切り換えるためのス
イッチング素子として機能する。
の他、ＴＦＴ３を有している。このＴＦＴ３において
は、ソース電極がソース線Ｓｊに接続され、ゲート電極
がゲート線Ｇｉに接続され、ドレイン電極が画素電極に
接続されている。画素電極は上述した共通電極との間に
液晶を挟んでおり、図１における容量４は、この画素電
極と共通電極によって挟まれた液晶容量を表すものであ
る。ＴＦＴ３は、画素２に対する書込みを行うか否か、
すなわち、ソース線Ｓｊを介して供給される信号電圧を
この液晶容量４に印加するか否かを切り換えるためのス
イッチング素子として機能する。
【００１８】図２は図１のＴＦＴアレイ基板１のうち、
図１における左上の画素２ＰＸ（ｉ−１，ｊ−１）の構
成を拡大視したものである。また、図３はこのＴＦＴア
レイ基板１を製造する手順を示すプロセスフロー図であ
る。図３中符号ａはＴＦＴ部分の断面構造、符号ｂはソ
ース端子パッド部分の断面構造、符号ｃはゲート端子パ
ッド部分の断面構造をそれぞれ示している。
図１における左上の画素２ＰＸ（ｉ−１，ｊ−１）の構
成を拡大視したものである。また、図３はこのＴＦＴア
レイ基板１を製造する手順を示すプロセスフロー図であ
る。図３中符号ａはＴＦＴ部分の断面構造、符号ｂはソ
ース端子パッド部分の断面構造、符号ｃはゲート端子パ
ッド部分の断面構造をそれぞれ示している。
【００１９】図２および図３（Ｃ）に示すように、ＴＦ
Ｔ３は逆スタガ型のものであり、透明基板５上にゲート
配線１８から引き出されたゲート電極６が設けられ、ゲ
ート電極６を覆うようにゲート絶縁膜７が設けられてい
る。ゲート電極６上方のゲート絶縁膜７上にアモルファ
スシリコンからなる半導体能動膜８が設けられ、ゲート
絶縁膜７上から半導体能動膜８上にわたってソース配線
１９から引き出されたソース電極９およびドレイン電極
１０が設けられている。そして、これらソース電極９、
ドレイン電極１０、ゲート電極６等を有するＴＦＴ３を
覆うパッシベーション膜１１が設けられ、ドレイン電極
１０上のパッシベーション膜１１にコンタクトホール１
２が形成されている。さらに、このコンタクトホール１
２を通じてドレイン電極１０と電気的に接続されたイン
ジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと記
す）からなる画素電極１３が設けられている。なお、ゲ
ート配線１８、ゲート電極６、ソース配線１９、ソース
電極９、ドレイン電極１０等の配線層はアルミニウム等
の金属で形成されている。
Ｔ３は逆スタガ型のものであり、透明基板５上にゲート
配線１８から引き出されたゲート電極６が設けられ、ゲ
ート電極６を覆うようにゲート絶縁膜７が設けられてい
る。ゲート電極６上方のゲート絶縁膜７上にアモルファ
スシリコンからなる半導体能動膜８が設けられ、ゲート
絶縁膜７上から半導体能動膜８上にわたってソース配線
１９から引き出されたソース電極９およびドレイン電極
１０が設けられている。そして、これらソース電極９、
ドレイン電極１０、ゲート電極６等を有するＴＦＴ３を
覆うパッシベーション膜１１が設けられ、ドレイン電極
１０上のパッシベーション膜１１にコンタクトホール１
２が形成されている。さらに、このコンタクトホール１
２を通じてドレイン電極１０と電気的に接続されたイン
ジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと記
す）からなる画素電極１３が設けられている。なお、ゲ
ート配線１８、ゲート電極６、ソース配線１９、ソース
電極９、ドレイン電極１０等の配線層はアルミニウム等
の金属で形成されている。
【００２０】そして、本実施の形態においては、各ＴＦ
Ｔ３毎に、ゲート電極６上のゲート配線１８寄りの位
置、およびソース電極９上のソース配線１９寄りの位置
の双方にダミーホール１４、１５がそれぞれ設けられて
いる。ゲート電極６上のダミーホール１４は、ゲート電
極６を覆うゲート絶縁膜７およびパッシベーション膜１
１を開口して設けられ、これらの膜７、１１を貫通して
ゲート電極６の表面に達している。また、ソース電極９
上のダミーホール１５は、ソース電極９を覆うパッシベ
ーション膜１１を開口して設けられ、ソース電極９表面
に達している。
Ｔ３毎に、ゲート電極６上のゲート配線１８寄りの位
置、およびソース電極９上のソース配線１９寄りの位置
の双方にダミーホール１４、１５がそれぞれ設けられて
いる。ゲート電極６上のダミーホール１４は、ゲート電
極６を覆うゲート絶縁膜７およびパッシベーション膜１
１を開口して設けられ、これらの膜７、１１を貫通して
ゲート電極６の表面に達している。また、ソース電極９
上のダミーホール１５は、ソース電極９を覆うパッシベ
ーション膜１１を開口して設けられ、ソース電極９表面
に達している。
【００２１】図２に示すように、ゲート配線１８の端部
はＴＦＴマトリクス部の外側（図２における左側）に延
在し、各ゲート配線１８を駆動するためのゲートドライ
バ（図示せず）に接続するゲート端子パッド１６が設け
られている。また、ソース配線１９に関しても同様な構
成となっており、ソース配線１９の端部はＴＦＴマトリ
クス部の外側（図２における上側）に延在し、各ソース
配線１９に信号を供給するためのソースドライバ（図示
せず）に接続するソース端子パッド１７が設けられてい
る。図３（Ｃ）に示すように、ゲート端子パッド１６の
箇所では、ゲート配線１８と一体の金属膜からなる下部
パッド層２０が設けられ、その上方を覆うゲート絶縁膜
７およびパッシベーション膜１１がパッド上方で開口す
るようにコンタクトホール２１が設けられ、コンタクト
ホール２１を通じて下部パッド層２０と電気的に接続す
るＩＴＯからなる上部パッド層２２が設けられている。
ソース端子パッド１７の箇所では、ソース配線１９と一
体の金属膜からなる下部パッド層２３が設けられ、その
上方を覆うパッシベーション膜１１がパッド上方で開口
するようにコンタクトホール２４が設けられ、コンタク
トホール２４を通じて下部パッド層２３と電気的に接続
するＩＴＯからなる上部パッド層２５が設けられてい
る。
はＴＦＴマトリクス部の外側（図２における左側）に延
在し、各ゲート配線１８を駆動するためのゲートドライ
バ（図示せず）に接続するゲート端子パッド１６が設け
られている。また、ソース配線１９に関しても同様な構
成となっており、ソース配線１９の端部はＴＦＴマトリ
クス部の外側（図２における上側）に延在し、各ソース
配線１９に信号を供給するためのソースドライバ（図示
せず）に接続するソース端子パッド１７が設けられてい
る。図３（Ｃ）に示すように、ゲート端子パッド１６の
箇所では、ゲート配線１８と一体の金属膜からなる下部
パッド層２０が設けられ、その上方を覆うゲート絶縁膜
７およびパッシベーション膜１１がパッド上方で開口す
るようにコンタクトホール２１が設けられ、コンタクト
ホール２１を通じて下部パッド層２０と電気的に接続す
るＩＴＯからなる上部パッド層２２が設けられている。
ソース端子パッド１７の箇所では、ソース配線１９と一
体の金属膜からなる下部パッド層２３が設けられ、その
上方を覆うパッシベーション膜１１がパッド上方で開口
するようにコンタクトホール２４が設けられ、コンタク
トホール２４を通じて下部パッド層２３と電気的に接続
するＩＴＯからなる上部パッド層２５が設けられてい
る。
【００２２】次に、上記構成のＴＦＴアレイ基板の製造
方法について図３のプロセスフロー図を用いて説明す
る。まず、図３（Ａ）に示すように、透明基板５上に金
属膜を成膜し、これをパターニングしてゲート電極６お
よびゲート配線１８（図示せず）を形成する。次に、ゲ
ート電極６を覆うＳｉＮx 膜からなるゲート絶縁膜７を
成膜した後、ａ−Ｓｉ膜、ａ−Ｓｉ：ｎ+ 膜を順次成膜
し、フォトリソグラフィー技術を用いてこれらａ−Ｓｉ
膜、ａ−Ｓｉ：ｎ+ 膜を一括してパターニングすること
によりゲート電極６上にゲート絶縁膜７を介してａ−Ｓ
ｉ膜からなる半導体能動膜８を形成する。
方法について図３のプロセスフロー図を用いて説明す
る。まず、図３（Ａ）に示すように、透明基板５上に金
属膜を成膜し、これをパターニングしてゲート電極６お
よびゲート配線１８（図示せず）を形成する。次に、ゲ
ート電極６を覆うＳｉＮx 膜からなるゲート絶縁膜７を
成膜した後、ａ−Ｓｉ膜、ａ−Ｓｉ：ｎ+ 膜を順次成膜
し、フォトリソグラフィー技術を用いてこれらａ−Ｓｉ
膜、ａ−Ｓｉ：ｎ+ 膜を一括してパターニングすること
によりゲート電極６上にゲート絶縁膜７を介してａ−Ｓ
ｉ膜からなる半導体能動膜８を形成する。
【００２３】次に、全面に金属膜を成膜した後、これを
パターニングすることにより金属膜からなるドレイン電
極１０、ソース電極９およびソース配線１９（図示せ
ず）を形成し、さらに半導体能動膜８のチャネル部上の
ａ−Ｓｉ：ｎ+ 膜を除去することによりａ−Ｓｉ：ｎ+
膜からなるオーミックコンタクト層２６を形成する。そ
の後、全面にパッシベーション膜１１を成膜する。
パターニングすることにより金属膜からなるドレイン電
極１０、ソース電極９およびソース配線１９（図示せ
ず）を形成し、さらに半導体能動膜８のチャネル部上の
ａ−Ｓｉ：ｎ+ 膜を除去することによりａ−Ｓｉ：ｎ+
膜からなるオーミックコンタクト層２６を形成する。そ
の後、全面にパッシベーション膜１１を成膜する。
【００２４】次に、図３（Ｂ）に示すように、フォトリ
ソグラフィー、ドライエッチング技術を用いて全面に成
膜したパッシベーション膜１１をパターニングすること
によりドレイン電極１０上のパッシベーション膜１１を
開口し、ドレイン電極１０と画素電極１３を電気的に接
続するためのコンタクトホール１２を形成する。この際
同時に、ソース端子パッド部１７では、下部パッド層２
３上のパッシベーション膜１１を開口し、後で形成する
上部パッド層２５と下部パッド層２３とを電気的に接続
するためのコンタクトホール２４を形成する。また、ゲ
ート端子パッド部１６では、下部パッド層２０上のゲー
ト絶縁膜７およびパッシベーション膜１１を開口し、後
で形成する上部パッド層２２と下部パッド層２０とを電
気的に接続するためのコンタクトホール２１を形成す
る。
ソグラフィー、ドライエッチング技術を用いて全面に成
膜したパッシベーション膜１１をパターニングすること
によりドレイン電極１０上のパッシベーション膜１１を
開口し、ドレイン電極１０と画素電極１３を電気的に接
続するためのコンタクトホール１２を形成する。この際
同時に、ソース端子パッド部１７では、下部パッド層２
３上のパッシベーション膜１１を開口し、後で形成する
上部パッド層２５と下部パッド層２３とを電気的に接続
するためのコンタクトホール２４を形成する。また、ゲ
ート端子パッド部１６では、下部パッド層２０上のゲー
ト絶縁膜７およびパッシベーション膜１１を開口し、後
で形成する上部パッド層２２と下部パッド層２０とを電
気的に接続するためのコンタクトホール２１を形成す
る。
【００２５】さらにこの時、図示していないが、ゲート
絶縁膜７およびパッシベーション膜１１を貫通してゲー
ト電極６の表面に達するゲート電極６上のダミーホール
１４、およびパッシベーション膜１１を貫通してソース
電極９の表面に達するソース電極９上のダミーホール１
５をそれぞれ形成する。
絶縁膜７およびパッシベーション膜１１を貫通してゲー
ト電極６の表面に達するゲート電極６上のダミーホール
１４、およびパッシベーション膜１１を貫通してソース
電極９の表面に達するソース電極９上のダミーホール１
５をそれぞれ形成する。
【００２６】最後に、図３（Ｃ）に示すように、全面に
ＩＴＯ膜を成膜し、これをパターニングすることにより
画素電極１３、ソース端子パッド１７の上部パッド層２
５、ゲート端子パッド１６の上部パッド層２２をそれぞ
れ形成する。なお、各ダミーホール１４、１５上方の開
口部分にはＩＴＯ膜を残してもよいし、残さなくてもよ
い。このような工程を経て、本実施の形態のＴＦＴアレ
イ基板が完成する。
ＩＴＯ膜を成膜し、これをパターニングすることにより
画素電極１３、ソース端子パッド１７の上部パッド層２
５、ゲート端子パッド１６の上部パッド層２２をそれぞ
れ形成する。なお、各ダミーホール１４、１５上方の開
口部分にはＩＴＯ膜を残してもよいし、残さなくてもよ
い。このような工程を経て、本実施の形態のＴＦＴアレ
イ基板が完成する。
【００２７】次に、上記ＴＦＴアレイ基板１を用いた本
実施の形態の液晶表示装置の構成について説明する。図
４（Ａ）および（Ｂ）は本実施の形態のＴＦＴ型液晶表
示装置の構成を示すものであり、図４（Ａ）は同装置の
平面図、図４（Ｂ）は図４（Ａ）のIV−IV線に沿う断面
図である。これらの各図において、符号１は上記構成の
ＴＦＴアレイ基板であり、画素電極１３、ＴＦＴ３、ソ
ース配線１７およびゲート配線１８等からなるＴＦＴマ
トリクス部２７が形成されている。なお、このＴＦＴマ
トリクス部２７は、図１および図２で示した上記構成の
ものである。したがって、ここでの説明は省略する。
実施の形態の液晶表示装置の構成について説明する。図
４（Ａ）および（Ｂ）は本実施の形態のＴＦＴ型液晶表
示装置の構成を示すものであり、図４（Ａ）は同装置の
平面図、図４（Ｂ）は図４（Ａ）のIV−IV線に沿う断面
図である。これらの各図において、符号１は上記構成の
ＴＦＴアレイ基板であり、画素電極１３、ＴＦＴ３、ソ
ース配線１７およびゲート配線１８等からなるＴＦＴマ
トリクス部２７が形成されている。なお、このＴＦＴマ
トリクス部２７は、図１および図２で示した上記構成の
ものである。したがって、ここでの説明は省略する。
【００２８】また、符号２８は対向基板であり、ＴＦＴ
アレイ基板１の各画素電極１３と対向する共通電極（図
示せず）が設けられている。これらＴＦＴアレイ基板１
および対向基板２８は一定の間隙を隔てて対向してお
り、その間隙には液晶２９が封入されている。また、符
号３０、３０はゲートドライバ、３１、３１、…はソー
スドライバであり、各々が例えば２４０本の出力端子を
有している。
アレイ基板１の各画素電極１３と対向する共通電極（図
示せず）が設けられている。これらＴＦＴアレイ基板１
および対向基板２８は一定の間隙を隔てて対向してお
り、その間隙には液晶２９が封入されている。また、符
号３０、３０はゲートドライバ、３１、３１、…はソー
スドライバであり、各々が例えば２４０本の出力端子を
有している。
【００２９】このＴＦＴ型液晶表示装置においては、Ｔ
ＦＴマトリクス部２７が例えば９６０本のソース線と９
６０本のゲート線とを有している。これら９６０本のソ
ース線と接続するため、ＴＦＴアレイ基板１には４個の
ソース３１が外付けされている。一方、ゲート線は９６
０本あるため、本来ならば４個のゲートドライバ３０が
必要とされるところであるが、本実施の形態ではＴＦＴ
アレイ基板１上にデマルチプレクサ部３２を設けること
でゲートドライバ３０の個数を半分の２個にしている。
このデマルチプレクサ部３２は、ＴＦＴアレイ基板１上
にＴＦＴおよび信号配線を形成してなるものである。
ＦＴマトリクス部２７が例えば９６０本のソース線と９
６０本のゲート線とを有している。これら９６０本のソ
ース線と接続するため、ＴＦＴアレイ基板１には４個の
ソース３１が外付けされている。一方、ゲート線は９６
０本あるため、本来ならば４個のゲートドライバ３０が
必要とされるところであるが、本実施の形態ではＴＦＴ
アレイ基板１上にデマルチプレクサ部３２を設けること
でゲートドライバ３０の個数を半分の２個にしている。
このデマルチプレクサ部３２は、ＴＦＴアレイ基板１上
にＴＦＴおよび信号配線を形成してなるものである。
【００３０】本実施の形態のＴＦＴアレイ基板１におい
ては、各ＴＦＴ３のゲート電極６上およびソース電極９
上にダミーホール１４、１５をそれぞれ形成したが、図
２に示したように、ドレイン電極１０上のコンタクトホ
ール１２の位置とダミーホール１４、１５の位置が充分
に近いため、これらコンタクトホール１２とダミーホー
ル１４、１５をドライエッチングにより同時に形成して
も、ドライエッチング時に露出するドレイン電極１０、
ゲート電極６、ソース電極９の帯電量はほとんど変わら
ず、電位差が生じることがない。したがって、ＴＦＴ３
のソース電極９とドレイン電極１０との間にほとんど電
位差がなくなるため、ＴＦＴアレイ基板１上のＴＦＴ３
の特性バラツキを小さく抑えることができる。また、Ｔ
ＦＴ３近傍のソース配線１９とゲート配線１８が交差す
る箇所での電位差もほとんどなくなるため、ゲート絶縁
膜７の絶縁破壊が生じる恐れをなくすことができる。
ては、各ＴＦＴ３のゲート電極６上およびソース電極９
上にダミーホール１４、１５をそれぞれ形成したが、図
２に示したように、ドレイン電極１０上のコンタクトホ
ール１２の位置とダミーホール１４、１５の位置が充分
に近いため、これらコンタクトホール１２とダミーホー
ル１４、１５をドライエッチングにより同時に形成して
も、ドライエッチング時に露出するドレイン電極１０、
ゲート電極６、ソース電極９の帯電量はほとんど変わら
ず、電位差が生じることがない。したがって、ＴＦＴ３
のソース電極９とドレイン電極１０との間にほとんど電
位差がなくなるため、ＴＦＴアレイ基板１上のＴＦＴ３
の特性バラツキを小さく抑えることができる。また、Ｔ
ＦＴ３近傍のソース配線１９とゲート配線１８が交差す
る箇所での電位差もほとんどなくなるため、ゲート絶縁
膜７の絶縁破壊が生じる恐れをなくすことができる。
【００３１】図５は、本実施の形態のＴＦＴアレイ基板
１において、ＴＦＴ３の基本的な特性としてソース−ゲ
ート間の印加電圧（Ｖgs）とその時に流れるソース−ド
レイン間電流（Ｉds）の関係（Ｉ−Ｖ特性）の面内バラ
ツキを調べたものである。図５において、横軸はＶgs
（Ｖ）、縦軸はＩds（Ａ）である。ダミーホール１４、
１５を有する本実施の形態のＴＦＴ３の構造を採用した
場合、基板上のどのＴＦＴにおいても、ドライエッチン
グ時のプラズマ帯電に起因するソース−ドレイン間の電
位差がほとんどなくなるため、Ｉ−Ｖ特性の面内バラツ
キが充分小さくなることが確認された。
１において、ＴＦＴ３の基本的な特性としてソース−ゲ
ート間の印加電圧（Ｖgs）とその時に流れるソース−ド
レイン間電流（Ｉds）の関係（Ｉ−Ｖ特性）の面内バラ
ツキを調べたものである。図５において、横軸はＶgs
（Ｖ）、縦軸はＩds（Ａ）である。ダミーホール１４、
１５を有する本実施の形態のＴＦＴ３の構造を採用した
場合、基板上のどのＴＦＴにおいても、ドライエッチン
グ時のプラズマ帯電に起因するソース−ドレイン間の電
位差がほとんどなくなるため、Ｉ−Ｖ特性の面内バラツ
キが充分小さくなることが確認された。
【００３２】これに対して、従来のＴＦＴアレイ基板を
用いて同様のＩ−Ｖ特性の面内バラツキを調べた結果が
図６である。ダミーホールを持たない従来のＴＦＴアレ
イ基板では、基板上のＴＦＴの位置によってドライエッ
チング時のプラズマ帯電によるソース−ドレイン間電位
差が異なるため、Ｉ−Ｖ特性の面内バラツキがかなり大
きい。従来から、Ｉ−Ｖ特性の面内バラツキを低減する
ためにドライエッチング後にアニール処理を導入するこ
とが行われているが、本実施の形態のＴＦＴ３の構造は
コンタクトホール１２形成用のフォトマスクにダミーホ
ール１４、１５のパターンを追加するだけで容易に形成
することができ、アニール処理を行うことなく、Ｉ−Ｖ
特性の面内バラツキを低減することができる。
用いて同様のＩ−Ｖ特性の面内バラツキを調べた結果が
図６である。ダミーホールを持たない従来のＴＦＴアレ
イ基板では、基板上のＴＦＴの位置によってドライエッ
チング時のプラズマ帯電によるソース−ドレイン間電位
差が異なるため、Ｉ−Ｖ特性の面内バラツキがかなり大
きい。従来から、Ｉ−Ｖ特性の面内バラツキを低減する
ためにドライエッチング後にアニール処理を導入するこ
とが行われているが、本実施の形態のＴＦＴ３の構造は
コンタクトホール１２形成用のフォトマスクにダミーホ
ール１４、１５のパターンを追加するだけで容易に形成
することができ、アニール処理を行うことなく、Ｉ−Ｖ
特性の面内バラツキを低減することができる。
【００３３】また、本実施の形態の場合、ゲート電極６
上のゲート配線１８寄りの位置およびソース電極９上の
ソース配線１９寄りの位置、すなわち従来のゲート電極
パターンおよびソース電極パターンの空いたスペースに
ダミーホール１４、１５を配置する設計としたため、従
来のゲート層のマスクパターンおよびソース・ドレイン
層のマスクパターンを設計変更する必要がないという利
点も有している。
上のゲート配線１８寄りの位置およびソース電極９上の
ソース配線１９寄りの位置、すなわち従来のゲート電極
パターンおよびソース電極パターンの空いたスペースに
ダミーホール１４、１５を配置する設計としたため、従
来のゲート層のマスクパターンおよびソース・ドレイン
層のマスクパターンを設計変更する必要がないという利
点も有している。
【００３４】そして、本実施の形態の液晶表示装置にお
いては、ＴＦＴ３の特性バラツキが小さく、ゲート絶縁
膜７の絶縁破壊が生じにくいＴＦＴアレイ基板１を用い
ているため、画質の均一性や信頼性に優れた液晶表示装
置を実現することができる。
いては、ＴＦＴ３の特性バラツキが小さく、ゲート絶縁
膜７の絶縁破壊が生じにくいＴＦＴアレイ基板１を用い
ているため、画質の均一性や信頼性に優れた液晶表示装
置を実現することができる。
【００３５】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではゲート電極６上とソース電極９
上の双方にダミーホール１４、１５を設けた例を示した
が、少なくともいずれか一方の上にダミーホールを設け
るようにしてもよい。また、ダミーホールを形成する箇
所については、ゲート電極上またはソース電極上に限ら
ず、ドレイン電極上のコンタクトホールに極力近い位置
であればゲート配線上またはソース配線上であってもか
まわない。さらに、上記実施の形態では、ソース端子パ
ッド部やゲート端子パッド部に、配線金属からなる下部
パッド層上にコンタクトホールを介して電気的に接続す
るＩＴＯからなる上部パッド層を設けた構造を示した
が、配線をドライバに接続するためにコンタクトホール
が開口していさえすれば、上部パッド層は必ずしも設け
なくてもよい。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではゲート電極６上とソース電極９
上の双方にダミーホール１４、１５を設けた例を示した
が、少なくともいずれか一方の上にダミーホールを設け
るようにしてもよい。また、ダミーホールを形成する箇
所については、ゲート電極上またはソース電極上に限ら
ず、ドレイン電極上のコンタクトホールに極力近い位置
であればゲート配線上またはソース配線上であってもか
まわない。さらに、上記実施の形態では、ソース端子パ
ッド部やゲート端子パッド部に、配線金属からなる下部
パッド層上にコンタクトホールを介して電気的に接続す
るＩＴＯからなる上部パッド層を設けた構造を示した
が、配線をドライバに接続するためにコンタクトホール
が開口していさえすれば、上部パッド層は必ずしも設け
なくてもよい。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、少なくともソース電極、配線上またはゲート電
極、配線上にダミーホールを設けたことによって、ＴＦ
Ｔアレイ基板上のＴＦＴの特性バラツキを小さく抑えた
り、ゲート絶縁膜の絶縁破壊を生じにくくする、といっ
た効果を奏することができる。本発明のＴＦＴアレイ基
板は、このような従来の問題点を解決することができ、
基板の大型化にも適したものとなる。また、従来から、
ドライエッチング時のプラズマ帯電による悪影響を排除
するためにアニール処理が行われているが、本発明のＴ
ＦＴアレイ基板の構造はコンタクトホール形成用のフォ
トマスクにダミーホールのパターンを追加するだけで容
易に実現することができ、アニール処理を行うことな
く、プラズマ帯電によるＴＦＴ特性への悪影響を排除す
ることができる。さらに、本発明の液晶表示装置によれ
ば、ＴＦＴの特性バラツキが小さく、ゲート絶縁膜の絶
縁破壊が生じにくいＴＦＴアレイ基板の使用により、画
質の均一性や信頼性に優れた液晶表示装置を実現するこ
とができる。
よれば、少なくともソース電極、配線上またはゲート電
極、配線上にダミーホールを設けたことによって、ＴＦ
Ｔアレイ基板上のＴＦＴの特性バラツキを小さく抑えた
り、ゲート絶縁膜の絶縁破壊を生じにくくする、といっ
た効果を奏することができる。本発明のＴＦＴアレイ基
板は、このような従来の問題点を解決することができ、
基板の大型化にも適したものとなる。また、従来から、
ドライエッチング時のプラズマ帯電による悪影響を排除
するためにアニール処理が行われているが、本発明のＴ
ＦＴアレイ基板の構造はコンタクトホール形成用のフォ
トマスクにダミーホールのパターンを追加するだけで容
易に実現することができ、アニール処理を行うことな
く、プラズマ帯電によるＴＦＴ特性への悪影響を排除す
ることができる。さらに、本発明の液晶表示装置によれ
ば、ＴＦＴの特性バラツキが小さく、ゲート絶縁膜の絶
縁破壊が生じにくいＴＦＴアレイ基板の使用により、画
質の均一性や信頼性に優れた液晶表示装置を実現するこ
とができる。
【図１】 本発明の一実施の形態であるＴＦＴアレイ基
板の等価回路を示す図である。
板の等価回路を示す図である。
【図２】 同、ＴＦＴアレイ基板の要部を示す平面図で
ある。
ある。
【図３】 同、ＴＦＴアレイ基板の製造方法を工程順を
追って示すプロセスフロー図である。
追って示すプロセスフロー図である。
【図４】 本発明の一実施の形態であるＴＦＴ型液晶表
示装置の構成を示す図であり、図４（Ａ）は同装置の平
面図、図４（Ｂ）は図４（Ａ）のIV−IV線に沿う断面図
である。
示装置の構成を示す図であり、図４（Ａ）は同装置の平
面図、図４（Ｂ）は図４（Ａ）のIV−IV線に沿う断面図
である。
【図５】 本実施の形態のＴＦＴアレイ基板において、
ＴＦＴの電流電圧特性の面内バラツキを調査した結果を
示す図である。
ＴＦＴの電流電圧特性の面内バラツキを調査した結果を
示す図である。
【図６】 従来のＴＦＴアレイ基板において、ＴＦＴの
電流電圧特性の面内バラツキを調査した結果を示す図で
ある。
電流電圧特性の面内バラツキを調査した結果を示す図で
ある。
【図７】 従来のＴＦＴアレイ基板の要部を示す平面図
である。
である。
１ ＴＦＴアレイ基板 ２ 画素 ３ ＴＦＴ ５ 透明基板 ６ ゲート電極 ７ ゲート絶縁膜 ９ ソース電極 １０ ドレイン電極 １１ パッシベーション膜 １２ コンタクトホール １３ 画素電極 １４，１５ ダミーホール １６ ゲート端子パッド １７ ソース端子パッド １８ ゲート配線 １９ ソース配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA29 JA24 JA34 KA05 KB24 MA19 NA01 NA24 5F033 GG04 HH38 JJ01 JJ38 KK08 QQ37 RR06 XX00
Claims (2)
- 【請求項１】 基板上に複数のゲート配線と複数のソー
ス配線とがマトリクス状に設けられ、これらゲート配線
とソース配線とで囲まれた複数の領域に各々画素が構成
され、これら画素の各々に、前記ゲート配線と一体形成
されたゲート電極と、前記ソース配線と一体形成された
ソース電極と、前記ゲート配線、ゲート電極および前記
ソース配線、ソース電極を覆う絶縁膜に形成したコンタ
クトホールを通して前記絶縁膜上に形成した画素電極に
接続されたドレイン電極とを有する薄膜トランジスタが
設けられ、前記コンタクトホール近傍の前記ゲート電
極、前記ゲート配線、前記ソース電極、および前記ソー
ス配線の少なくとも一つの上に位置する前記絶縁膜部分
に、これら電極または配線部分に達するダミーホールが
形成されたことを特徴とする薄膜トランジスタアレイ基
板。 - 【請求項２】 対向配置した一対の基板の間に液晶を挟
持する液晶表示装置において、前記基板対の一方の基板
が請求項１記載の基板であることを特徴とする液晶表示
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24633698A JP3969510B2 (ja) | 1998-08-31 | 1998-08-31 | 薄膜トランジスタアレイ基板および液晶表示装置 |
| US09/385,391 US6274886B1 (en) | 1998-08-31 | 1999-08-30 | Thin-film-transistor-array substrate and liquid-crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24633698A JP3969510B2 (ja) | 1998-08-31 | 1998-08-31 | 薄膜トランジスタアレイ基板および液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000075321A true JP2000075321A (ja) | 2000-03-14 |
| JP3969510B2 JP3969510B2 (ja) | 2007-09-05 |
Family
ID=17147058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24633698A Expired - Lifetime JP3969510B2 (ja) | 1998-08-31 | 1998-08-31 | 薄膜トランジスタアレイ基板および液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6274886B1 (ja) |
| JP (1) | JP3969510B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100693236B1 (ko) | 2003-12-15 | 2007-03-12 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 반도체 소자 어레이 기판 및 그 제조 방법 |
| WO2014115810A1 (ja) * | 2013-01-25 | 2014-07-31 | シャープ株式会社 | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040061195A (ko) * | 2002-12-30 | 2004-07-07 | 엘지.필립스 엘시디 주식회사 | 액정표시패널 및 그 제조방법 |
| TWI240950B (en) * | 2004-03-26 | 2005-10-01 | Chi Mei Optoelectronics Corp | Thin film transistor, thin film transistor substrate, and methods for manufacturing the same |
| US7445966B2 (en) * | 2005-06-24 | 2008-11-04 | International Business Machines Corporation | Method and structure for charge dissipation during fabrication of integrated circuits and isolation thereof |
| KR101923172B1 (ko) * | 2011-05-16 | 2018-11-29 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 이의 제조 방법 |
| KR102441560B1 (ko) | 2015-04-07 | 2022-09-08 | 삼성디스플레이 주식회사 | 박막트랜지스터 어레이 기판 및 이를 구비한 유기 발광 표시 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3258768B2 (ja) * | 1993-06-22 | 2002-02-18 | 三菱電機株式会社 | マトリックス型表示装置 |
| KR0156202B1 (ko) | 1995-08-22 | 1998-11-16 | 구자홍 | 액정표시장치 및 그 제조방법 |
| TWI224227B (en) * | 1999-07-14 | 2004-11-21 | Sanyo Electric Co | Method for making a reflection type liquid crystal display device |
-
1998
- 1998-08-31 JP JP24633698A patent/JP3969510B2/ja not_active Expired - Lifetime
-
1999
- 1999-08-30 US US09/385,391 patent/US6274886B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100693236B1 (ko) | 2003-12-15 | 2007-03-12 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 반도체 소자 어레이 기판 및 그 제조 방법 |
| WO2014115810A1 (ja) * | 2013-01-25 | 2014-07-31 | シャープ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6274886B1 (en) | 2001-08-14 |
| JP3969510B2 (ja) | 2007-09-05 |
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