JP2000068489A - Ｓｏｉ基板およびその製造方法 - Google Patents
Ｓｏｉ基板およびその製造方法Info
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Abstract
(57)【要約】
【課題】 埋め込み酸化層の不具合の存在を低減し、高
性能ＬＳＩ用の高品質ＳＯＩ基板を供することを目的と
する。 【解決手段】 本発明は、シリコン単結晶基板上に埋め
込み酸化層が形成され、前記埋め込み酸化層上にデバイ
ス形成用のＳＯＩ層が形成されたＳＯＩ基板において、
埋め込み酸化層のピンホール欠陥の密度が１個／ｃｍ2
未満であることを特徴とするＳＯＩ基板であり、少なく
とも表面から埋め込み酸化層が形成される深さまでの領
域において、直径換算で０．１μｍ以上のボイド及び／
またはＣＯＰが存在しないシリコン単結晶基板を用い
て、ＳＯＩ構造を形成することを特徴とするＳＯＩ基板
の製造方法である。
性能ＬＳＩ用の高品質ＳＯＩ基板を供することを目的と
する。 【解決手段】 本発明は、シリコン単結晶基板上に埋め
込み酸化層が形成され、前記埋め込み酸化層上にデバイ
ス形成用のＳＯＩ層が形成されたＳＯＩ基板において、
埋め込み酸化層のピンホール欠陥の密度が１個／ｃｍ2
未満であることを特徴とするＳＯＩ基板であり、少なく
とも表面から埋め込み酸化層が形成される深さまでの領
域において、直径換算で０．１μｍ以上のボイド及び／
またはＣＯＰが存在しないシリコン単結晶基板を用い
て、ＳＯＩ構造を形成することを特徴とするＳＯＩ基板
の製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明はシリコン基板の表面
近傍に埋め込み酸化層を配し、その上にシリコン層（以
下ＳＯＩ（Silicon-on-insulator）層とする）を形成さ
せたＳＯＩ基板に関する。
近傍に埋め込み酸化層を配し、その上にシリコン層（以
下ＳＯＩ（Silicon-on-insulator）層とする）を形成さ
せたＳＯＩ基板に関する。
【０００２】
【従来の技術】シリコン酸化物のような絶縁物上に単結
晶シリコン層を形成するＳＯＩ基板としては、ＳＩＭＯ
Ｘ（Separation by IMplanted OXygen）ウェハと貼り合
わせウェハが主として知られている。ＳＩＭＯＸウェハ
は、酸素イオンのイオン注入によって単結晶シリコン基
板内部に酸素イオンを注入し、引続き行われるアニール
処理によってこれら酸素イオンとシリコン原子を化学反
応させて、埋め込み酸化層を形成させることによって得
られるＳＯＩ基板である。一方、貼り合わせウェハは２
枚の単結晶シリコンウェハを酸化層をはさんで接着さ
せ、２枚のうち片方のウェハを薄膜化することによって
得られるＳＯＩ基板である。
晶シリコン層を形成するＳＯＩ基板としては、ＳＩＭＯ
Ｘ（Separation by IMplanted OXygen）ウェハと貼り合
わせウェハが主として知られている。ＳＩＭＯＸウェハ
は、酸素イオンのイオン注入によって単結晶シリコン基
板内部に酸素イオンを注入し、引続き行われるアニール
処理によってこれら酸素イオンとシリコン原子を化学反
応させて、埋め込み酸化層を形成させることによって得
られるＳＯＩ基板である。一方、貼り合わせウェハは２
枚の単結晶シリコンウェハを酸化層をはさんで接着さ
せ、２枚のうち片方のウェハを薄膜化することによって
得られるＳＯＩ基板である。
【０００３】これらＳＯＩ基板のＳＯＩ層に形成された
ＭＯＳＦＥＴ（Metal-oxide-Semiconductor feild effe
ct transisitor）は、高い放射線耐性とラッチアップ耐
性を持ち高信頼性を示すことに加えて、デバイスの微細
化にともなうショートチャネル効果を抑制しかつ低消費
電力動作が可能となる。このため、ＳＯＩ基板は次世代
ＭＯＳ−ＬＳＩ用の高機能半導体基板として期待されて
いる。
ＭＯＳＦＥＴ（Metal-oxide-Semiconductor feild effe
ct transisitor）は、高い放射線耐性とラッチアップ耐
性を持ち高信頼性を示すことに加えて、デバイスの微細
化にともなうショートチャネル効果を抑制しかつ低消費
電力動作が可能となる。このため、ＳＯＩ基板は次世代
ＭＯＳ−ＬＳＩ用の高機能半導体基板として期待されて
いる。
【０００４】これらＳＯＩ基板の埋め込み酸化層、ＳＯ
Ｉ層の厚さとしては、ＳＩＭＯＸウェハの場合には埋め
込み酸化層として０．１μｍ前後、もしくは０．４μｍ
前後の厚さ、ＳＯＩ層として０．３μｍ以下の厚さのも
のが用いられる。貼り合わせ基板の場合は埋め込み酸化
層に０．２μｍ〜０．４μｍの厚さ、ＳＯＩ層は研磨に
より比較的自由に調整可能であるが、１μｍ程度から
０．２μｍ程度までの厚さのものが用いられる。
Ｉ層の厚さとしては、ＳＩＭＯＸウェハの場合には埋め
込み酸化層として０．１μｍ前後、もしくは０．４μｍ
前後の厚さ、ＳＯＩ層として０．３μｍ以下の厚さのも
のが用いられる。貼り合わせ基板の場合は埋め込み酸化
層に０．２μｍ〜０．４μｍの厚さ、ＳＯＩ層は研磨に
より比較的自由に調整可能であるが、１μｍ程度から
０．２μｍ程度までの厚さのものが用いられる。
【０００５】最近のＬＳＩ技術の進歩に伴い、ＳＩＭＯ
Ｘ基板としてはイオン注入時間が短いことによりＳＯＩ
層品質に優れ、かつコスト的にも優位である、埋め込み
酸化層が０．１μｍ前後の基板が使われることが多くな
ってきた。貼り合わせ基板についても埋め込み酸化層厚
が０．２μｍ程度の基板が使われるようになってきてい
る。埋め込み酸化層が薄くなることに伴い、その絶縁性
などの品質確保の重要性が高まっている。
Ｘ基板としてはイオン注入時間が短いことによりＳＯＩ
層品質に優れ、かつコスト的にも優位である、埋め込み
酸化層が０．１μｍ前後の基板が使われることが多くな
ってきた。貼り合わせ基板についても埋め込み酸化層厚
が０．２μｍ程度の基板が使われるようになってきてい
る。埋め込み酸化層が薄くなることに伴い、その絶縁性
などの品質確保の重要性が高まっている。
【０００６】
【発明が解決しようとする課題】ＳＯＩ基板上に作製し
たＭＯＳ−ＬＳＩは、そのデバイス形成領域が、絶縁体
である埋め込み酸化層を介することにより基板本体と電
気的に絶縁されることから、前項で述べたような放射線
耐性やラッチアップ耐性の向上や、低消費電力動作など
の優れた特性が実現できる。従って、これらの優れた特
性を実現するためには、埋め込み酸化層の絶縁性がウェ
ハ全面にわたって十分な歩留まりで確保できることが求
められる。通常のチョクラルスキー法によって作られた
ミラーウェハにおいては、例えばＣＯＰ（Crystal Orig
inated particle）などの、結晶育成時に結晶内に導入
されるａｓ−ｇｒｏｗｎ欠陥が存在するが、これらの欠
陥はＬＯＣＯＳ（Local Oxidation of Silicon）分離膜
の品質低下を引き起こすなど、酸化層の品質を劣化させ
ることが指摘されている。このため、ミラーウェハでは
これらのａｓ−ｇｒｏｗｎ欠陥の密度を低減させて、各
種酸化層の絶縁不良発生を抑えることが求められてい
る。
たＭＯＳ−ＬＳＩは、そのデバイス形成領域が、絶縁体
である埋め込み酸化層を介することにより基板本体と電
気的に絶縁されることから、前項で述べたような放射線
耐性やラッチアップ耐性の向上や、低消費電力動作など
の優れた特性が実現できる。従って、これらの優れた特
性を実現するためには、埋め込み酸化層の絶縁性がウェ
ハ全面にわたって十分な歩留まりで確保できることが求
められる。通常のチョクラルスキー法によって作られた
ミラーウェハにおいては、例えばＣＯＰ（Crystal Orig
inated particle）などの、結晶育成時に結晶内に導入
されるａｓ−ｇｒｏｗｎ欠陥が存在するが、これらの欠
陥はＬＯＣＯＳ（Local Oxidation of Silicon）分離膜
の品質低下を引き起こすなど、酸化層の品質を劣化させ
ることが指摘されている。このため、ミラーウェハでは
これらのａｓ−ｇｒｏｗｎ欠陥の密度を低減させて、各
種酸化層の絶縁不良発生を抑えることが求められてい
る。
【０００７】ＳＯＩ基板については、これまで埋め込み
酸化層の形成条件、張り合わせ強度、付着異物、導入金
属汚染について注目しその改善に努めてきた。しかしな
がら、埋め込み酸化層への結晶欠陥の影響については検
討が十分になされてこなかった。
酸化層の形成条件、張り合わせ強度、付着異物、導入金
属汚染について注目しその改善に努めてきた。しかしな
がら、埋め込み酸化層への結晶欠陥の影響については検
討が十分になされてこなかった。
【０００８】本発明ではこれらの不具合の存在を低減
し、高性能ＬＳＩ用の高品質ＳＯＩ基板を供することを
目的とする。
し、高性能ＬＳＩ用の高品質ＳＯＩ基板を供することを
目的とする。
【０００９】
【課題を解決するための手段】ＳＯＩ構造形成以前に結
晶中に存在していたａｓ−ｇｒｏｗｎ欠陥が、ＳＩＭＯ
Ｘ法の場合は注入された酸素プロファイルに影響を及ぼ
すことにより、貼り合わせ法の場合は表面酸化層に欠陥
を発生させることにより、最終的にＳＯＩ構造における
埋め込み酸化層に欠陥を生じさせることを、我々は新た
に見いだした。そして、この悪影響を防止する方法を発
明した。すなわち、本発明は上記課題を解決するための
ＳＯＩ基板とその製造方法に関するものであり、以下に
述べる手段による。
晶中に存在していたａｓ−ｇｒｏｗｎ欠陥が、ＳＩＭＯ
Ｘ法の場合は注入された酸素プロファイルに影響を及ぼ
すことにより、貼り合わせ法の場合は表面酸化層に欠陥
を発生させることにより、最終的にＳＯＩ構造における
埋め込み酸化層に欠陥を生じさせることを、我々は新た
に見いだした。そして、この悪影響を防止する方法を発
明した。すなわち、本発明は上記課題を解決するための
ＳＯＩ基板とその製造方法に関するものであり、以下に
述べる手段による。
【００１０】本発明に係るＳＯＩ基板は、シリコン単結
晶基板上に埋め込み酸化層が形成され、前記埋め込み酸
化層上にデバイス形成用のＳＯＩ層が形成されたＳＯＩ
基板において、埋め込み酸化層のピンホール欠陥の密度
が１個／ｃｍ2 未満であることを特徴とする。
晶基板上に埋め込み酸化層が形成され、前記埋め込み酸
化層上にデバイス形成用のＳＯＩ層が形成されたＳＯＩ
基板において、埋め込み酸化層のピンホール欠陥の密度
が１個／ｃｍ2 未満であることを特徴とする。
【００１１】また、このようなＳＯＩ基板の製造方法
は、少なくとも表面から埋め込み酸化層が形成される深
さまでの領域において、直径換算で０．１μｍ以上のボ
イド及び／またはＣＯＰが存在しないシリコン単結晶基
板を用いてＳＯＩ構造を形成することを特徴とする。
は、少なくとも表面から埋め込み酸化層が形成される深
さまでの領域において、直径換算で０．１μｍ以上のボ
イド及び／またはＣＯＰが存在しないシリコン単結晶基
板を用いてＳＯＩ構造を形成することを特徴とする。
【００１２】上述のＳＯＩ基板の形成方法が、シリコン
単結晶基板に酸素イオンをイオン注入し、その後アニー
ル処理を行うことを主工程とするＳＩＭＯＸ基板の製造
方法であることが好ましい。
単結晶基板に酸素イオンをイオン注入し、その後アニー
ル処理を行うことを主工程とするＳＩＭＯＸ基板の製造
方法であることが好ましい。
【００１３】また、上述のＳＯＩ基板の形成方法が、２
枚のシリコン単結晶基板を用いて、一方の基板の表面に
熱酸化層を形成する工程と、その後他方の基板と貼り合
わせる工程と、さらに熱酸化層を形成した基板を貼り合
わせていない面から研磨する工程とを主工程とする貼り
合わせ基板の製造方法であるであることが好ましい。
枚のシリコン単結晶基板を用いて、一方の基板の表面に
熱酸化層を形成する工程と、その後他方の基板と貼り合
わせる工程と、さらに熱酸化層を形成した基板を貼り合
わせていない面から研磨する工程とを主工程とする貼り
合わせ基板の製造方法であるであることが好ましい。
【００１４】
【発明の実施の形態】かかる発明によるＳＩＭＯＸ基板
もしくは貼り合わせ基板であるＳＯＩ基板にＭＯＳ−Ｌ
ＳＩを形成すれば、絶縁性が高歩留で確保された埋め込
み酸化層によりデバイス形成領域が基板本体と良好に絶
縁されることにより、放射線耐性やラッチアップ耐性に
優れ、低消費電力動作が可能な高性能デバイスを高歩留
まりで製造することが可能となる。従って、埋め込み酸
化層のピンホールは歩留低下の原因となり、デバイスの
チップサイズが１ｍｍ2 〜１ｃｍ2 程度であることか
ら、埋め込み酸化膜ピンホール密度が１個／ｃｍ2 以上
の場合には、デバイスと基板本体との間で絶縁不良が多
発して、デバイスの歩留が大幅に低下してしまう。
もしくは貼り合わせ基板であるＳＯＩ基板にＭＯＳ−Ｌ
ＳＩを形成すれば、絶縁性が高歩留で確保された埋め込
み酸化層によりデバイス形成領域が基板本体と良好に絶
縁されることにより、放射線耐性やラッチアップ耐性に
優れ、低消費電力動作が可能な高性能デバイスを高歩留
まりで製造することが可能となる。従って、埋め込み酸
化層のピンホールは歩留低下の原因となり、デバイスの
チップサイズが１ｍｍ2 〜１ｃｍ2 程度であることか
ら、埋め込み酸化膜ピンホール密度が１個／ｃｍ2 以上
の場合には、デバイスと基板本体との間で絶縁不良が多
発して、デバイスの歩留が大幅に低下してしまう。
【００１５】上述したＳＯＩ構造を形成する直前のシリ
コン単結晶中の欠陥のうち、ボイド、及び／またはＣＯ
Ｐであるものについて注目することが必要である。ボイ
ドはシリコン基板中のシリコン原子の欠損による空洞で
ある。これがＳＯＩ構造を形成する前のシリコン結晶中
に存在していた場合、ＳＩＭＯＸ基板製造の場合には注
入された酸素イオンの深さ方向分布に影響することによ
り、また貼り合わせ基板製造の場合は表面酸化層中に欠
損を生じることにより、結果として形成される埋め込み
酸化層中に欠損を発生させる可能性がある。また、ＣＯ
Ｐは例えば光散乱式表面異物計によって測定される微少
ピットの一種であるが、これがＳＯＩ構造を形成する前
のウェハ中でＳＯＩ構造を形成するのに関わる領域に存
在していた場合、ＳＩＭＯＸ基板製造工程において注入
された酸素イオンの深さ分布に影響を及ぼし、また貼り
合わせ基板製造の場合は表面酸化層に厚さ分布を生じさ
せることにより、やはり埋め込み酸化層に欠損を生じる
可能性がある。
コン単結晶中の欠陥のうち、ボイド、及び／またはＣＯ
Ｐであるものについて注目することが必要である。ボイ
ドはシリコン基板中のシリコン原子の欠損による空洞で
ある。これがＳＯＩ構造を形成する前のシリコン結晶中
に存在していた場合、ＳＩＭＯＸ基板製造の場合には注
入された酸素イオンの深さ方向分布に影響することによ
り、また貼り合わせ基板製造の場合は表面酸化層中に欠
損を生じることにより、結果として形成される埋め込み
酸化層中に欠損を発生させる可能性がある。また、ＣＯ
Ｐは例えば光散乱式表面異物計によって測定される微少
ピットの一種であるが、これがＳＯＩ構造を形成する前
のウェハ中でＳＯＩ構造を形成するのに関わる領域に存
在していた場合、ＳＩＭＯＸ基板製造工程において注入
された酸素イオンの深さ分布に影響を及ぼし、また貼り
合わせ基板製造の場合は表面酸化層に厚さ分布を生じさ
せることにより、やはり埋め込み酸化層に欠損を生じる
可能性がある。
【００１６】ＬＳＩ製造用に通常用いられる、チョクラ
ルスキー法により作製された典型的なシリコンウェハに
は、上述の０．１μｍ以上のサイズのボイドが１×１０
5 ｃｍ-3程度、０．１μｍ以上のサイズのＣＯＰが１ヶ
／ｃｍ2 程度、存在することが知られている。このよう
なシリコンウェハを用いてＳＯＩ基板を作製した場合に
は、上述の効果により埋め込み酸化層には欠損が発生す
ることになる。特に、厚さ０．１μｍ程度の薄い埋め込
み酸化層を有するＳＯＩ基板の場合には、ボイドおよび
ＣＯＰによる影響だけでも１ヶ／ｃｍ2 程度の欠損が埋
め込み酸化層に生じてしまい、埋め込み酸化層の欠損密
度がそれよりも優れるＳＯＩ基板の形成は不可能となっ
てしまう。
ルスキー法により作製された典型的なシリコンウェハに
は、上述の０．１μｍ以上のサイズのボイドが１×１０
5 ｃｍ-3程度、０．１μｍ以上のサイズのＣＯＰが１ヶ
／ｃｍ2 程度、存在することが知られている。このよう
なシリコンウェハを用いてＳＯＩ基板を作製した場合に
は、上述の効果により埋め込み酸化層には欠損が発生す
ることになる。特に、厚さ０．１μｍ程度の薄い埋め込
み酸化層を有するＳＯＩ基板の場合には、ボイドおよび
ＣＯＰによる影響だけでも１ヶ／ｃｍ2 程度の欠損が埋
め込み酸化層に生じてしまい、埋め込み酸化層の欠損密
度がそれよりも優れるＳＯＩ基板の形成は不可能となっ
てしまう。
【００１７】従って、ＳＯＩ基板における埋め込み酸化
層のピンホール欠陥密度を低減するためには、これらの
ボイド及び／またはＣＯＰを低減する必要がある。対象
とすべきボイド及び／またはＣＯＰとしては、ＳＯＩ構
造におけるＳＯＩ層、埋め込み酸化層の層の厚さが０．
１μｍ程度もしくはそれ以上の厚さであることから、
０．１μｍ以上のサイズとすべきであり、少なくとも表
面から埋め込み酸化層が形成されるまでの深さに、この
サイズのボイド及び／またはＣＯＰが存在しないシリコ
ンウエハを用いればよい。
層のピンホール欠陥密度を低減するためには、これらの
ボイド及び／またはＣＯＰを低減する必要がある。対象
とすべきボイド及び／またはＣＯＰとしては、ＳＯＩ構
造におけるＳＯＩ層、埋め込み酸化層の層の厚さが０．
１μｍ程度もしくはそれ以上の厚さであることから、
０．１μｍ以上のサイズとすべきであり、少なくとも表
面から埋め込み酸化層が形成されるまでの深さに、この
サイズのボイド及び／またはＣＯＰが存在しないシリコ
ンウエハを用いればよい。
【００１８】上記ＳＯＩ構造を形成するための開始材と
してのシリコン単結晶基板は上記の品質を満足すれば良
く、その製造方法については特に限定されるものではな
いが、具体的には、例えば単結晶シリコン基板の表面
に、ＳＩＭＯＸ基板製造用には０．４μｍ以上のシリコ
ンのエピ層を、貼り合わせ基板製造用には０．１μｍ以
上のシリコンのエピ層を、有するウェハを用いてもよ
い。また、単結晶シリコン基板を不純物含有量が５ｐｐ
ｍ以下の希ガス雰囲気中で１０００℃以上１３００℃以
下で１時間以上アニールしたものを用いてもよい。ま
た、単結晶シリコンとしてチョクラルスキー法にて成長
するものであり、その際の引き上げ速度が０．８ｍｍ／
ｍｉｎ以下であるシリコン単結晶から得たウェハを用い
てもよい。また、チョクラルスキー法にてシリコン単結
晶を製造する過程において、１２００〜１０００℃の結
晶温度域内に冷却速度が１．０℃／ｍｉｎ以下となる領
域ができるような条件で、結晶引き上げ成長させたシリ
コン単結晶から得たウェハを利用してもよい。また、不
純物として窒素を１×１０14ａｔｏｍｓ／ｃｍ３以上１
×１０18ａｔｏｍｓ／ｃｍ３以下含むシリコンウェハを
用いてもよい。
してのシリコン単結晶基板は上記の品質を満足すれば良
く、その製造方法については特に限定されるものではな
いが、具体的には、例えば単結晶シリコン基板の表面
に、ＳＩＭＯＸ基板製造用には０．４μｍ以上のシリコ
ンのエピ層を、貼り合わせ基板製造用には０．１μｍ以
上のシリコンのエピ層を、有するウェハを用いてもよ
い。また、単結晶シリコン基板を不純物含有量が５ｐｐ
ｍ以下の希ガス雰囲気中で１０００℃以上１３００℃以
下で１時間以上アニールしたものを用いてもよい。ま
た、単結晶シリコンとしてチョクラルスキー法にて成長
するものであり、その際の引き上げ速度が０．８ｍｍ／
ｍｉｎ以下であるシリコン単結晶から得たウェハを用い
てもよい。また、チョクラルスキー法にてシリコン単結
晶を製造する過程において、１２００〜１０００℃の結
晶温度域内に冷却速度が１．０℃／ｍｉｎ以下となる領
域ができるような条件で、結晶引き上げ成長させたシリ
コン単結晶から得たウェハを利用してもよい。また、不
純物として窒素を１×１０14ａｔｏｍｓ／ｃｍ３以上１
×１０18ａｔｏｍｓ／ｃｍ３以下含むシリコンウェハを
用いてもよい。
【００１９】ＳＯＩ基板の製造条件については、上記の
シリコンウェハを用いる以外には特に限定する必要はな
い。例えばＳＩＭＯＸ基板の製造条件においては、酸素
注入条件として加速電圧１８０ｋｅＶ〜２００ｋｅＶが
通常用いられるが、この範囲よりも高電圧でも低電圧で
も良い。酸素イオンのドーズ量としては、例えば加速電
圧１８０ｋｅＶを用いた場合は、電気的耐圧特性の観点
からは４×１０17ｃｍ-2前後、もしくは１．３×１０18
ｃｍ-2以上のドーズ量を用いるのが望ましいが、この範
囲以外のドーズ量でも埋め込み酸化膜ピンホール低減の
効果は期待できる。アニール条件としても、良質な埋め
込み酸化膜を得るためには１３００℃以上の温度を用い
るのが望ましいが、これよりも低い温度でも良い。ま
た、アニールにおける雰囲気は酸化性でも非酸化性でも
良い。
シリコンウェハを用いる以外には特に限定する必要はな
い。例えばＳＩＭＯＸ基板の製造条件においては、酸素
注入条件として加速電圧１８０ｋｅＶ〜２００ｋｅＶが
通常用いられるが、この範囲よりも高電圧でも低電圧で
も良い。酸素イオンのドーズ量としては、例えば加速電
圧１８０ｋｅＶを用いた場合は、電気的耐圧特性の観点
からは４×１０17ｃｍ-2前後、もしくは１．３×１０18
ｃｍ-2以上のドーズ量を用いるのが望ましいが、この範
囲以外のドーズ量でも埋め込み酸化膜ピンホール低減の
効果は期待できる。アニール条件としても、良質な埋め
込み酸化膜を得るためには１３００℃以上の温度を用い
るのが望ましいが、これよりも低い温度でも良い。ま
た、アニールにおける雰囲気は酸化性でも非酸化性でも
良い。
【００２０】貼り合わせ結晶の製造条件についても、埋
め込み酸化層製造用の酸化条件については温度として１
０００℃前後が通常用いられるが、これより高くても低
くても良い。酸化時の雰囲気はドライでもウェットでも
良く、また酸素分圧についてもとくに限定する必要はな
い。
め込み酸化層製造用の酸化条件については温度として１
０００℃前後が通常用いられるが、これより高くても低
くても良い。酸化時の雰囲気はドライでもウェットでも
良く、また酸素分圧についてもとくに限定する必要はな
い。
【００２１】
【実施例】以下に本発明の具体例を説明する。
【００２２】下記表１に示すように、表面から０．５μ
ｍまでの深さに存在する０．１μｍ以上のサイズのボイ
ド及びＣＯＰの密度が異なるシリコンウエハを３種類用
意し、それらのウエハを用いてＳＩＭＯＸ基板および貼
り合わせ基板を作製した。ウエハＡおよびＢは通常のＣ
Ｚ法により作製したシリコンウエハ、ウエハＣは引き上
げ速度０．４ｍｍ／ｍｉｎにて作製したシリコンウエハ
である。ＳＩＭＯＸ基板の製造条件は、酸素イオン注入
の加速電圧を１８０ｋｅＶとし、酸素イオン注入量は４
×１０17ｃｍ-2を用いた。アニール条件は温度１３５０
℃、０．５％の酸素を添加したアルゴン雰囲気にて、６
時間処理を行った。作製されたＳＩＭＯＸ基板の各層の
厚さは、ＳＯＩ層が０．３μｍ、埋め込み酸化層が０．
１μｍであった。貼り合わせ基板の製造においては、一
方のウェハの表面に、温度１０００℃、ウェット酸化に
て厚さ０．２μｍの熱酸化層を形成した。続いて、もう
一方のウエハと貼り合わせ、温度１１００℃、窒素雰囲
気中での熱処理を施した。その後、熱酸化層を形成した
方のウェハを、貼り合わせ面と反対側の面から研磨し、
ＳＯＩ層を０．２μｍまで薄膜化した。
ｍまでの深さに存在する０．１μｍ以上のサイズのボイ
ド及びＣＯＰの密度が異なるシリコンウエハを３種類用
意し、それらのウエハを用いてＳＩＭＯＸ基板および貼
り合わせ基板を作製した。ウエハＡおよびＢは通常のＣ
Ｚ法により作製したシリコンウエハ、ウエハＣは引き上
げ速度０．４ｍｍ／ｍｉｎにて作製したシリコンウエハ
である。ＳＩＭＯＸ基板の製造条件は、酸素イオン注入
の加速電圧を１８０ｋｅＶとし、酸素イオン注入量は４
×１０17ｃｍ-2を用いた。アニール条件は温度１３５０
℃、０．５％の酸素を添加したアルゴン雰囲気にて、６
時間処理を行った。作製されたＳＩＭＯＸ基板の各層の
厚さは、ＳＯＩ層が０．３μｍ、埋め込み酸化層が０．
１μｍであった。貼り合わせ基板の製造においては、一
方のウェハの表面に、温度１０００℃、ウェット酸化に
て厚さ０．２μｍの熱酸化層を形成した。続いて、もう
一方のウエハと貼り合わせ、温度１１００℃、窒素雰囲
気中での熱処理を施した。その後、熱酸化層を形成した
方のウェハを、貼り合わせ面と反対側の面から研磨し、
ＳＯＩ層を０．２μｍまで薄膜化した。
【００２３】作製したＳＩＭＯＸ基板および貼り合わせ
基板は、銅イオンを含むメッキ液に基板表面のみが接触
するように浸し、基板裏面を電気陰極に接触させ、メッ
キ液中に電気陽極を配置した。その後、両電極間に、埋
め込み酸化層自体は破壊しない１０Ｖ程度の低電圧を印
加することにより、埋め込み酸化層にピンホールのある
部分の直上の基板表面に銅電析物を発生させ、その数を
計数することにより埋め込み酸化層中のピンホール密度
を評価した。結果を表１に用いたシリコンウェハ中のボ
イド欠陥の密度と合わせて示す。
基板は、銅イオンを含むメッキ液に基板表面のみが接触
するように浸し、基板裏面を電気陰極に接触させ、メッ
キ液中に電気陽極を配置した。その後、両電極間に、埋
め込み酸化層自体は破壊しない１０Ｖ程度の低電圧を印
加することにより、埋め込み酸化層にピンホールのある
部分の直上の基板表面に銅電析物を発生させ、その数を
計数することにより埋め込み酸化層中のピンホール密度
を評価した。結果を表１に用いたシリコンウェハ中のボ
イド欠陥の密度と合わせて示す。
【００２４】
【表１】
【００２５】表１から明らかなように、埋め込み酸化層
のピンホール密度は、ボイド欠陥のないウエハＣにおい
て明らかに少なくなっている。このことからシリコンウ
エハ中のボイド欠陥密度を低減することにより、そのシ
リコンウエハを用いて作製したＳＩＭＯＸ基板および貼
り合わせ基板の埋め込み酸化層ピンホールを低減できる
ことが確認された。
のピンホール密度は、ボイド欠陥のないウエハＣにおい
て明らかに少なくなっている。このことからシリコンウ
エハ中のボイド欠陥密度を低減することにより、そのシ
リコンウエハを用いて作製したＳＩＭＯＸ基板および貼
り合わせ基板の埋め込み酸化層ピンホールを低減できる
ことが確認された。
【００２６】尚、表１においてボイド密度が０のウエハ
においても依然としてＳＩＭＯＸ基板の埋め込み酸化層
のピンホール欠陥密度が０でないのは、酸素イオン注入
中にウエハ表面に付着するパーティクルにより酸素イオ
ンの注入が遮蔽されるためと考えられる。
においても依然としてＳＩＭＯＸ基板の埋め込み酸化層
のピンホール欠陥密度が０でないのは、酸素イオン注入
中にウエハ表面に付着するパーティクルにより酸素イオ
ンの注入が遮蔽されるためと考えられる。
【００２７】
【発明の効果】以上に説明したように、本発明は埋め込
み酸化層の欠陥の少ないＳＯＩ基板を利用することによ
って高性能ＬＳＩを高信頼性を持って製造することが可
能となる半導体基板を供することができる。埋め込み酸
化層中の欠陥が少ないＳＯＩ基板は、ＳＯＩ構造を形成
する前のシリコン結晶中の欠陥密度が一定密度以下であ
るものを使うことによって得ることができる。
み酸化層の欠陥の少ないＳＯＩ基板を利用することによ
って高性能ＬＳＩを高信頼性を持って製造することが可
能となる半導体基板を供することができる。埋め込み酸
化層中の欠陥が少ないＳＯＩ基板は、ＳＯＩ構造を形成
する前のシリコン結晶中の欠陥密度が一定密度以下であ
るものを使うことによって得ることができる。
フロントページの続き (72)発明者 矢野 孝幸 神奈川県川崎市中原区井田３−35−１ 新 日本製鐵株式会社技術開発本部内 (72)発明者 長竹 洋一 神奈川県川崎市中原区井田３−35−１ 新 日本製鐵株式会社技術開発本部内
Claims (4)
- 【請求項１】 シリコン単結晶基板上に埋め込み酸化層
が形成され、前記埋め込み酸化層上にデバイス形成用の
ＳＯＩ層が形成されたＳＯＩ基板において、埋め込み酸
化層のピンホール欠陥の密度が１個／ｃｍ2 未満である
ことを特徴とするＳＯＩ基板。 - 【請求項２】 少なくとも表面から埋め込み酸化層が形
成される深さまでの領域において、直径換算で０．１μ
ｍ以上のボイド及び／またはＣＯＰが存在しないシリコ
ン単結晶基板を用いて、ＳＯＩ構造を形成することを特
徴とするＳＯＩ基板の製造方法。 - 【請求項３】 ＳＯＩ構造の形成方法が、シリコン単結
晶基板に酸素イオンをイオン注入し、その後アニール処
理を行うことを主工程とするＳＩＭＯＸ基板の製造方法
である請求項２記載のＳＯＩ基板の製造方法。 - 【請求項４】 ＳＯＩ構造の形成方法が、２枚のシリコ
ン単結晶基板を用いて、一方の基板の表面に熱酸化層を
形成する工程と、その後他方の基板と貼り合わせる工程
と、さらに熱酸化層を形成した基板を貼り合わせていな
い面から研磨する工程とを主工程とする貼り合わせ基板
の製造方法である請求項２記載のＳＯＩ基板の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23182898A JP2000068489A (ja) | 1998-08-18 | 1998-08-18 | Ｓｏｉ基板およびその製造方法 |
| PCT/JP1999/000430 WO1999039380A1 (fr) | 1998-02-02 | 1999-02-02 | Substrat soi et procede de fabrication dudit substrat |
| US09/601,441 US6617034B1 (en) | 1998-02-02 | 1999-02-02 | SOI substrate and method for production thereof |
| KR1020007008122A KR100565438B1 (ko) | 1998-02-02 | 1999-02-02 | Soi기판 및 그의 제조방법 |
| EP99901218.0A EP1052687B1 (en) | 1998-02-02 | 1999-02-02 | Method for manufacturing an soi substrate. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23182898A JP2000068489A (ja) | 1998-08-18 | 1998-08-18 | Ｓｏｉ基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068489A true JP2000068489A (ja) | 2000-03-03 |
Family
ID=16929666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23182898A Pending JP2000068489A (ja) | 1998-02-02 | 1998-08-18 | Ｓｏｉ基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068489A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004083496A1 (ja) * | 2003-02-25 | 2004-09-30 | Sumitomo Mitsubishi Silicon Corporation | シリコンウェーハ及びその製造方法、並びにシリコン単結晶育成方法 |
| JP2007067321A (ja) * | 2005-09-02 | 2007-03-15 | Sumco Corp | Ｓｉｍｏｘ基板およびその製造方法 |
-
1998
- 1998-08-18 JP JP23182898A patent/JP2000068489A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004083496A1 (ja) * | 2003-02-25 | 2004-09-30 | Sumitomo Mitsubishi Silicon Corporation | シリコンウェーハ及びその製造方法、並びにシリコン単結晶育成方法 |
| KR100743821B1 (ko) * | 2003-02-25 | 2007-07-30 | 가부시키가이샤 섬코 | 실리콘 단결정 육성 방법, 실리콘 웨이퍼 제조 방법 및 ｓｏｉ 기판 제조 방법 |
| KR100782662B1 (ko) * | 2003-02-25 | 2007-12-07 | 가부시키가이샤 섬코 | 실리콘 웨이퍼 및 ｓｏｉ 기판 |
| US7704318B2 (en) | 2003-02-25 | 2010-04-27 | Sumco Corporation | Silicon wafer, SOI substrate, method for growing silicon single crystal, method for manufacturing silicon wafer, and method for manufacturing SOI substrate |
| JP2011088818A (ja) * | 2003-02-25 | 2011-05-06 | Sumco Corp | シリコン単結晶育成方法、シリコンウェーハ製造方法、ｓｏｉ基板製造方法 |
| JP2007067321A (ja) * | 2005-09-02 | 2007-03-15 | Sumco Corp | Ｓｉｍｏｘ基板およびその製造方法 |
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