JP2000059446A - Start-stop synchronous data transmission/reception method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To surely receive data from a data transmitter side in response to a revision of a data transmission rate, even when the data transmission rate is revised on the way to data transmission or reception. SOLUTION: Since the bit period of start bits is detected, based on a bit time width measurement of a start bit '0' with a trailing detection pulse 13 and a leading detection pulse 12 from a start bit detection circuit 21 to a counter 22 at a data receiver side receiving start bits '0', '1' from a data transmitter side, data from the start bit '1' to a stop bit '1' are surely received sequentially in bit units.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、データ送信側から
は、シリアルデータ列が２ビット分のスタートビット
“０”，“１”と１ビット分のストップビット“１”と
の間に挿入された調歩同期式状態として任意のビット周
期を以て送信される一方、データ受信側では、そのスタ
ートビット“０”よりビット周期が検出された上、その
シリアルデータ列がビット単位に順次受信取込されるよ
うにした調歩同期式データ送受信方法に関するものであ
る。In the present invention, a serial data string is inserted between two start bits "0" and "1" and one stop bit "1" from the data transmitting side. The start-stop state is transmitted with an arbitrary bit cycle, while the data receiving side detects the bit cycle from the start bit "0" and sequentially receives and takes in the serial data string in bit units. The present invention relates to an asynchronous data transmission / reception method.

【０００２】[0002]

【従来の技術】例えば「データ伝送技術実用ノウハウの
すべて」（１９９１年９月１０日、ＣＱ出版株式会社発
行 頁３３―３５）に述べられているように、データ送
信側からビット同期クロックを送信データとともに送信
すること不要として、通信装置間でデータ送受信が行わ
れる際でのデータ送受信方法として調歩同期式が採用さ
れている場合、周知なように、データ受信側では、スタ
ートビット“０”によりデータ受信開始時点が識別され
るものとなっている。即ち、データ受信側では、送信側
からのデータ伝送速度が一定であることから、予め用意
されている基準クロック（そのクロック周期は、例えば
ビット周期の１／１６）、更には、その基準クロックか
ら作成された分周クロック（そのクロック周期はビット
周期に同一）によりスタートビット“０”からストップ
ビット“１”までのデータがビット単位にサンプリング
されたものとなっている。2. Description of the Related Art As described in, for example, "All of the practical know-how of data transmission technology" (September 10, 1991, page 33-35, published by CQ Publishing Co., Ltd.), a bit synchronization clock is transmitted from a data transmission side. If the start-stop synchronization method is adopted as the data transmission / reception method when data transmission / reception is performed between the communication devices as it is unnecessary to transmit the data together with the data, the data reception side uses a start bit “0” as is well known. The data reception start time is to be identified. That is, on the data receiving side, since the data transmission speed from the transmitting side is constant, the reference clock prepared in advance (the clock cycle is, for example, 1/16 of the bit cycle), The data from the start bit “0” to the stop bit “1” is sampled in bit units by the created divided clock (the clock cycle is the same as the bit cycle).

【０００３】より具体的に説明すれば、データが何等受
信されていない連続“１”状態（以下、この状態を単に
アイドル状態と称す）でスタートビット“０”が受信さ
れた際には、“１”状態から“０”状態への変化が検出
されるものとなっている。よって、その変化時点から基
準クロック８個分後には先ず最初の受信取込タイミング
（スタートビット用）が生成されるが、その生成時点後
においては、基準クロックに対する分周によりビット周
期毎に作成される分周クロックが受信取込タイミング
（非スタートビット用）として得られているものであ
る。結局、スタートビット“０”からストップビット
“１”までのデータはビット単位に、しかもデータ・ア
イ中央部附近を狙ってそのビット対応に生成されている
受信取込タイミングにより順次サンプリングされている
ものである。[0003] More specifically, when a start bit "0" is received in a continuous "1" state in which no data is received (hereinafter, this state is simply referred to as an idle state), " The change from the "1" state to the "0" state is detected. Therefore, the first reception fetch timing (for the start bit) is first generated eight reference clocks after the change, but after the generation, the first reception fetch timing is generated for each bit period by dividing the reference clock. The divided clock is obtained as the reception fetch timing (for a non-start bit). As a result, the data from the start bit "0" to the stop bit "1" is sequentially sampled in bit units and at the reception timing generated corresponding to the bit in the vicinity of the center of the data eye. It is.

【０００４】[0004]

【発明が解決しようとする課題】ところで、これまでの
調歩同期式によるデータ送受信では、あくまでもデータ
伝送速度、あるいはビット周期が一定であることを前提
として、アイドル状態からスタートビットへの変化時点
を時間基準として受信取込タイミングが一義的に決定さ
れているこから、データ伝送速度、あるいはビット周期
が一定である限りにおいては、特に問題は生じないもの
となっている。Incidentally, in the data transmission / reception using the start-stop synchronization method, the change time from the idle state to the start bit is assumed to be the time, assuming that the data transmission speed or the bit cycle is constant. Since the reception fetch timing is uniquely determined as a reference, no particular problem occurs as long as the data transmission speed or the bit period is constant.

【０００５】しかしながら、データ送受信に調歩同期式
が採用されている場合に、データ伝送速度に変更があっ
た場合を想定すれば、データ受信側では、そのままでは
データ受信取込を行うことは不可能とされることから、
データ伝送速度が変更される度に、そのデータ伝送速度
に応じて基準クロックの最適設定や分周設定を行う必要
があるばかりか、データ送受信途中でのデータ伝送速度
の変更には即応し得ないものとなっているのが実情であ
る。However, if the data transmission speed is changed when the start-stop synchronization method is used for data transmission / reception, it is impossible for the data reception side to perform data reception / acquisition as it is. It is said that
Each time the data transmission speed is changed, it is necessary not only to set the optimum setting and frequency division of the reference clock according to the data transmission speed, but also to immediately respond to the change in the data transmission speed during data transmission / reception. The fact is that it is.

【０００６】本発明の目的は、たとえ、データ送受信途
中でデータ伝送速度が変更された場合であったとして
も、その変更に即応してデータ送信側からのデータが確
実に受信取込され得る調歩同期式データ送受信方法を供
するにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a start-up method capable of reliably receiving and receiving data from a data transmission side in response to a change in data transmission rate even if the data transmission rate is changed during data transmission / reception. To provide a synchronous data transmission / reception method.

【０００７】[0007]

【課題を解決するための手段】上記目的は、データ送信
側からは、シリアルデータ列が２ビット分のスタートビ
ット“０”，“１”と１ビット分のストップビット
“１”との間に挿入された調歩同期式状態として任意の
ビット周期を以て送信される一方、データ受信側で上記
シリアルデータ列がビット単位に受信取込されるに際し
ては、上記スタートビット“０”に対するビット時間幅
計測から該シリアルデータ列のビット周期が検出された
上、上記スタートビット“１”の開始時点から１／２ビ
ット周期分遅れた時点を最初の生成タイミングとして、
上記ビット周期毎に生成される受信取込タイミングによ
り該スタートビット“１”からストップビット“１”ま
でのデータがビット単位に順次受信取込されることで達
成される。The object of the present invention is to provide a data transmission system in which a serial data string is provided between start bits "0" and "1" for two bits and a stop bit "1" for one bit. While the inserted start-stop synchronization state is transmitted at an arbitrary bit period, when the serial data string is received and taken in bit units on the data receiving side, a bit time width measurement for the start bit “0” is performed. After the bit cycle of the serial data string is detected, the time point delayed by 1/2 bit cycle from the start time point of the start bit “1” is set as the first generation timing.
This is achieved by receiving and taking in the data from the start bit “1” to the stop bit “1” sequentially in bit units according to the reception taking timing generated for each bit period.

【０００８】[0008]

【発明の実施の形態】以下、本発明の一実施形態を図
１，図２により説明する。図１は本発明に係る調歩同期
式データ受信装置の一例での構成を、また、図２はその
調歩同期式データ受信装置での装置動作をそれぞれ示し
たものである。先ずはともあれ、それら装置の構成・動
作に先立って、本発明の特徴的内容について説明すれ
ば、スタートビットの構成がその特徴として挙げられる
ものとなっている。これまでにあっては、スタートビッ
トは“０”に設定された１ビット分とされていたもので
あるが、それがそれぞれ“０”，“１”に設定された２
ビット分として構成されているものである。このうち、
最初のスタートビット“０”はこれまでのスタートビッ
ト“０”と同様に機能しているが、これに後続している
スタートビット“１”は最初のスタートビット“０”で
のビット時間幅を計測する上で必要なビット区切り用と
して特に設けられたものである。スタートビット“０”
の立下り時点からスタートビット“１”の立上り時点ま
での時間がそのスタートビット“０”でのビット時間幅
として計測されることによって、ビット周期やデータ伝
送速度が容易に検出され得るというものである。したが
って、スタートビット“０”が受信される度に、そのビ
ット時間幅が計測される場合は、データ伝送速度が様々
に変化する場合であっても、データ受信側では、その変
化に追随してデータ送信側からのデータが確実に受信取
込され得るものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows the configuration of an example of the start-stop synchronous data receiving apparatus according to the present invention, and FIG. 2 shows the operation of the start-stop synchronous data receiving apparatus. First of all, prior to the configuration and operation of these devices, the characteristic contents of the present invention will be described. The configuration of the start bit is one of the features. Up to now, the start bit is one bit set to “0”, but the start bit is set to “0” and “1” respectively.
It is configured as bits. this house,
The first start bit “0” functions in the same way as the previous start bit “0”, but the subsequent start bit “1” sets the bit time width at the first start bit “0”. It is provided especially for bit separation necessary for measurement. Start bit “0”
Is measured as the bit time width at the start bit “0” from the fall time of the start bit “1” to the rise time of the start bit “1”, so that the bit period and the data transmission speed can be easily detected. is there. Therefore, if the bit time width is measured every time the start bit “0” is received, even if the data transmission rate changes variously, the data receiving side follows the change. The data from the data transmission side can be reliably received and taken.

【０００９】さて、図２にはスタートビット“０”，
“１”附近での装置動作が示されているが、これを参照
しつつ、図１により本発明に係る調歩同期式データ受信
装置の構成・動作について具体的に説明すれば以下のよ
うである。即ち、その調歩同期式データ受信装置では、
受信データ１１はその状態変化がスタートビット検出回
路２１で常時監視されており、アイドル状態からスター
トビット“０”への状態変化はスタートビット検出回路
２１により立下り検出パルス１３として検出された上、
その立下り検出パルス１３によりカウンタ２２がリセッ
トされるものとなっている。そのカウンタ２２では基準
クロック１０がカウント可とされていることから、立下
り検出パルス１３によるリセット時点からカウンタ２２
は基準クロック１０を連続的にカウントし得る状態にお
かれているものである。やがて、スタートビット“０”
はスタートビット“１”へと状態変化するが、その際で
の状態変化はスタートビット検出回路２１により立上り
検出パルス１２として検出された上、その立上り検出パ
ルス１２によりカウンタ２２でのカウント値はレジスタ
２３に待避記憶される一方、カウンタ２２はその立上り
検出パルス１２により再びリセットされるものとなって
いる。これで、レジスタ２３からは、次スタートビット
“０”が受信されるまでの間、今回スタートビット
“０”でのビット時間幅相当のカウント値がレジスタ出
力１５として得られ、また、そのレジスタ出力１５から
は１／２除算回路２４により１／２・ビット時間幅相当
のカウント値が得られているものである。FIG. 2 shows a start bit "0",
The operation of the apparatus near "1" is shown, and the configuration and operation of the start-stop synchronous data receiving apparatus according to the present invention will be specifically described with reference to FIG. . That is, in the start-stop synchronous data receiving device,
The state change of the received data 11 is constantly monitored by the start bit detection circuit 21, and the state change from the idle state to the start bit “0” is detected by the start bit detection circuit 21 as the falling detection pulse 13.
The counter 22 is reset by the falling detection pulse 13. Since the reference clock 10 can be counted by the counter 22, the counter 22 is reset from the time of reset by the falling detection pulse 13.
Is a state in which the reference clock 10 can be continuously counted. Eventually, the start bit “0”
Changes its state to a start bit "1". The state change at that time is detected as a rising detection pulse 12 by a start bit detecting circuit 21, and the count value of the counter 22 is registered by the rising detection pulse 12 in a register. 23, the counter 22 is reset by the rising detection pulse 12 again. As a result, a count value corresponding to the bit time width of the current start bit “0” is obtained from the register 23 as the register output 15 until the next start bit “0” is received. From 15, a count value equivalent to ・ · bit time width is obtained by the 除 divider circuit 24.

【００１０】さて、カウンタ２２が立上り検出パルス１
２によりリセットされた後での動作について説明すれ
ば、カウンタ２２はそのリセット状態から基準クロック
１０を連続的にカウントし得る状態におかれるが、その
間、比較器２６ではそのカウント値とレジスタ出力１５
との比較が行われたものとなっている。やがて、カウン
ト値がレジスタ出力１５に一致すれば、比較器２６から
のカウントリセットトリガ１７によりカウンタ２２はリ
セットされた上、リセット状態から基準クロック１０を
連続的にカウントし得る状態におかれるものとなってい
る。結局なところ、スタートビット“１”からストップ
ビット“１”までのデータ数が１０ビットであるとすれ
ば、立上り検出パルス１２によりリセットされた後、カ
ウンタはリセット状態からスタートビット“０”でのビ
ット時間幅相当分、基準クロック１０をカウントする度
にリセットされる、といった動作を１０回分、繰返して
いるものである。When the counter 22 detects the rising detection pulse 1
2 will be described. The counter 22 is placed in a state where the reference clock 10 can be continuously counted from the reset state.
Has been compared. Eventually, when the count value matches the register output 15, the counter 22 is reset by the count reset trigger 17 from the comparator 26, and is placed in a state where the reference clock 10 can be counted continuously from the reset state. Has become. After all, assuming that the number of data from the start bit “1” to the stop bit “1” is 10 bits, the counter is reset from the reset state by the start bit “0” after being reset by the rising detection pulse 12. The operation of resetting each time the reference clock 10 is counted for a bit time width is repeated ten times.

【００１１】一方、以上のカウンタ２２での動作に並行
して、比較器２５では１／２除算回路２４からの１／２
・ビット時間幅相当のカウント値とカウンタ２２でのカ
ウント値、即ち、カウンタ出力１４とが比較されたもの
となっている。結局なところ、カウンタ出力１４が１／
２・ビット時間幅相当のカウント値に一致する度に、比
較器２５からのデータ取込トリガ１６によりフリップフ
ロップ２７にはその時点での受信データ１０状態がラッ
チされた上、取込データとして得られているものであ
る。On the other hand, in parallel with the operation of the counter 22, the comparator 25 outputs the half
The count value corresponding to the bit time width is compared with the count value of the counter 22, that is, the counter output 14. After all, the counter output 14 becomes 1 /
Each time the count value matches the count value corresponding to 2.bit time width, the state of the received data 10 at that time is latched in the flip-flop 27 by the data capture trigger 16 from the comparator 25, and is obtained as captured data. It is what is being done.

【００１２】[0012]

【発明の効果】以上、説明したように、請求項１による
場合は、たとえ、データ送受信途中でデータ伝送速度が
変更された場合であったとしても、その変更に即応して
データ送信側からのデータが確実に受信取込され得るも
のとなっている。As described above, according to the first aspect, even if the data transmission rate is changed during data transmission / reception, the data transmission side responds immediately to the change. The data can be reliably received and taken.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は、本発明に係る調歩同期式データ受信装
置の一例での構成を示す図FIG. 1 is a diagram showing a configuration of an example of an asynchronous data receiver according to the present invention;

【図２】図２は、その調歩同期式データ受信装置での装
置動作を説明するための図FIG. 2 is a diagram for explaining device operation in the start-stop synchronous data receiving device;

【符号の説明】[Explanation of symbols]

１０…基準クロック、１１…受信データ、２１…スター
トビット検出回路、２２…カウンタ、２３…レジスタ、
２４…１／２除算回路、２５，２６…比較器、２７…フ
リップフロップ10: Reference clock, 11: Received data, 21: Start bit detection circuit, 22: Counter, 23: Register,
24: 1/2 divider circuit, 25, 26 ... comparator, 27 ... flip-flop

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 データ送信側からは、シリアルデータ列
が２ビット分のスタートビット“０”，“１”と１ビッ
ト分のストップビット“１”との間に挿入された調歩同
期式状態として任意のビット周期を以て送信される一
方、データ受信側で上記シリアルデータ列がビット単位
に受信取込されるに際しては、上記スタートビット
“０”に対するビット時間幅計測から該シリアルデータ
列のビット周期が検出された上、上記スタートビット
“１”の開始時点から１／２ビット周期分遅れた時点を
最初の生成タイミングとして、上記ビット周期毎に生成
される受信取込タイミングにより該スタートビット
“１”からストップビット“１”までのデータがビット
単位に順次受信取込されるようにした調歩同期式データ
送受信方法。From a data transmitting side, a serial data sequence is set as an asynchronous state inserted between two start bits “0” and “1” and one stop bit “1”. While the data is transmitted at an arbitrary bit cycle, when the serial data string is received and taken in bit units on the data receiving side, the bit cycle of the serial data string is determined from the bit time width measurement for the start bit “0”. The time point that is detected and delayed by a 1/2 bit period from the start time point of the start bit “1” is set as the first generation timing, and the start bit “1” is determined by the reception fetch timing generated every bit cycle. A start-stop synchronous data transmission / reception method in which data from a bit to a stop bit "1" is sequentially received and taken in bit units.