JP2558119B2 - Transceiver circuit - Google Patents

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は二つの装置間でデジタルデータの送受信を行
う送受信回路に関するものであり、詳しくは、並列−直
列変換器及び直列−並列変換器を備えた非同期（調歩同
期）方式又は同期方式による送受信回路の改良に関す
る。Description: TECHNICAL FIELD The present invention relates to a transmission / reception circuit for transmitting / receiving digital data between two devices, and more specifically, to a parallel-serial converter and a serial-parallel converter. The present invention relates to improvement of a transmission / reception circuit using a provided asynchronous (start-stop synchronization) system or a synchronous system.

（従来の技術） 従来より、並列−直列変換器及び直列−並列変換器を
備えた非同期（調歩同期）方式の送受信回路では、伝送
するシリアルデータを、有効データとこの有効データに
ストップビットを付加してシリアルデータフレームとし
て構成し、このシリアルデータフレームを連続して繋げ
て送信している。有効データは最初に位置するスタート
ビット、その後に続く複数のデータビット及びデータビ
ットに付加されたパリティビットによって構成されて
る。第２図はノンリターンゼロ（NRZ）を場合のシリア
ルデータの構成例を示すものである。通常はストップビ
ットは１ビット長より長く設定されている。(Prior Art) Conventionally, in an asynchronous (start-stop synchronization) type transmission / reception circuit including a parallel-serial converter and a serial-parallel converter, serial data to be transmitted is added to valid data and a stop bit is added to the valid data. Then, it is configured as a serial data frame, and the serial data frames are continuously connected and transmitted. The valid data is composed of a start bit located first, a plurality of data bits following the start bit, and a parity bit added to the data bits. FIG. 2 shows a configuration example of serial data in the case of non-return zero (NRZ). Normally, the stop bit is set longer than 1 bit length.

（発明が解決しようとする課題） 第３図（ａ）の示すようにスタートビットと、データ
ビットが４ビット（データ１、データ２、データ３、デ
ータ４）と、偶数パリティによって誤りを検出するため
のパリティビットと、さらにストップビットを１ビット
付加してなる全体が７ビット長で構成されたシリアルデ
ータフレームにおけるシリアルデータを受信側で検出す
る場合について考察する。(Problems to be Solved by the Invention) As shown in FIG. 3A, an error is detected by a start bit and 4 data bits (data 1, data 2, data 3, data 4) and even parity. Consider a case in which the receiving side detects serial data in a serial data frame in which a total of 7 bits is formed by adding a parity bit and a stop bit.

この場合はストップビット長が有効データに比べて短
い場合であり、そのような場合には受信回路の電源をオ
ンするタイミングにより間違ったデータを受信側が取り
込むことになる。例えば、第３図（ａ）のように、常に
正しいスタートビット位置（図面上、正しい検出開始
点）において受信側電源をオンすれば問題はないが、第
３図（ｂ）のようにデータ１とデータ２の境界位置で受
信側電源をオンしたとすると、調歩同期式の送受信器で
は実際にはデータ４であるにも拘わらず、これを間違っ
てスタートビットとして検出を開始するため、長時間、
間違ったシリアルデータを検出することになる。In this case, the stop bit length is shorter than the valid data, and in such a case, the receiving side takes in incorrect data depending on the timing of turning on the power of the receiving circuit. For example, as shown in FIG. 3 (a), there is no problem if the power supply on the receiving side is always turned on at the correct start bit position (correct detection start point in the drawing), but as shown in FIG. Assuming that the power supply on the receiving side is turned on at the boundary position between the data 2 and the data 2, the start / stop transmitter / receiver starts to detect it as a start bit by mistake, even though the data is actually data 4 in the asynchronous transmitter / receiver. ,
You will detect incorrect serial data.

一方、あるシリアルデータフレームにおけるストップ
ビット長が、第４図に示すように有効データに比べて長
い場合（前記例の場合には６ビット長以上の場合）にお
いてシリアルデータを受信するときには、第４図（ａ）
に示すデータ１とデータ２の境界位置で受信側電源をオ
ンにしたとしても、第４図（ｂ）に示す間違ったフレー
ムの次のフレームは正しいスタートビットを検出して形
成されることになる。On the other hand, when the stop bit length in a certain serial data frame is longer than the valid data as shown in FIG. 4 (6 bits or more in the case of the above example), when the serial data is received, Figure (a)
Even if the power supply on the receiving side is turned on at the boundary position between the data 1 and the data 2 shown in FIG. 4, the next frame of the wrong frame shown in FIG. 4B is formed by detecting the correct start bit. .

なぜなら、最悪、ストップビットの直前のビット（第
４図で言えばパリティビット）が“1"であり、これがス
タートビットと判断されてもスタートビット、パリティ
ビットを含めた有効データのビット長が６ビットである
から、ストップビット長を有効データ長以上のビット長
（前記例では６ビット長以上）としておけば、間違った
フレームでデータを取り込んだとしても、この間違った
データフレームの有効データ長の後には必ず１ビット以
上のストップビットが存在することになり、次に取り込
むべきデータは正しいスタートビットを検出して受信で
きることになるからである。This is because, in the worst case, the bit immediately before the stop bit (parity bit in FIG. 4) is "1", and even if it is determined that this is a start bit, the bit length of valid data including the start bit and parity bit is 6 Since it is a bit, if the stop bit length is set to a bit length longer than the effective data length (6 bits length or more in the above example), even if the data is captured in the wrong frame, the effective data length of the wrong data frame This is because there will always be one or more stop bits after that, and the data to be taken in next can be detected by receiving the correct start bit.

ところが、この場合には１シリアルデータフレームの
構成が長くなることからデータフレームの繰返し速度が
遅くなり、単位時間当たりのデータ伝送量が減ってしま
うことになる。つまり、転送できる並列データの転送速
度が遅くなってしまうといった問題点がある。However, in this case, since the structure of one serial data frame becomes long, the repetition rate of the data frame becomes slow, and the data transmission amount per unit time decreases. That is, there is a problem that the transfer rate of parallel data that can be transferred becomes slow.

本発明は上記のようなシリアルデータフレームの誤り
を検出し、シリアル入力データの正しいスタート位置の
検出を可能とするとともに、データフレームの繰返し速
度を理想に近い速度にすることができ、伝送できる並列
データの転送速度を下げる必要がない送受信回路を提供
することを目的とするものである。The present invention detects an error in the serial data frame as described above, enables detection of a correct start position of serial input data, and makes it possible to make the data frame repetition rate close to an ideal rate and transmit parallel signals. It is an object of the present invention to provide a transmission / reception circuit that does not need to reduce the data transfer rate.

（問題点を解決するための手段） 本発明に係る送受信回路は、上記目的を達成するため
に、並列データをシリアル出力データに変換し、シリア
ル出力データのフレームを連続して繋げて構成されたシ
リアルデータを送信するシリアル送信回路と、同様にし
て相手方装置に含まれる送信回路から送信されるシリア
ルデータを受信して並列データに変換する受信回路と、
フレーム検出手段と、ストップビット長制御手段とを有
して構成されている。(Means for Solving the Problems) In order to achieve the above object, the transmission / reception circuit according to the present invention is configured by converting parallel data into serial output data and continuously connecting frames of the serial output data. A serial transmission circuit for transmitting serial data, and a reception circuit for receiving serial data similarly transmitted from a transmission circuit included in the counterpart device and converting the serial data into parallel data,
It has a frame detection means and a stop bit length control means.

フレーム検出手段は受信したシリアルデータからスタ
ートビット位置を推定してシリアルデータフレームの位
置を特定するものであり、ストップビット長制御手段は
フレーム検出手段によって特定された第２回目以降のシ
リアルデータフレームを検出するまではシリアル送信回
路から送信されるシリアルデータフレームに含まれるス
トップビット長あるいは有効データの休止期間を有効デ
ータのビット長以上となる長ビット長とし、第２回目以
降のシリアルデータフレームを特定し検出したときに
は、シリアルデータフレームに含まれるストップビット
長を有効データのビット長以下となる短ビット長とする
制御を行うものである。The frame detection means estimates the start bit position from the received serial data and specifies the position of the serial data frame, and the stop bit length control means determines the second and subsequent serial data frames specified by the frame detection means. Until detection, the stop bit length or the pause period of valid data included in the serial data frame transmitted from the serial transmission circuit is set to a long bit length that is equal to or longer than the bit length of valid data, and the second and subsequent serial data frames are identified. When it is detected, the stop bit length included in the serial data frame is controlled to be a short bit length which is equal to or less than the bit length of the valid data.

また、本発明においては、前記フレーム検出手段が推
定されたスタートビット位置に基づいて得られるストッ
プビット位置のビット値及びデータビットのパリティチ
ェックによってシリアルデータフレームの位置推定の正
誤判断を行うように構成することができる。このように
構成された送受信回路では、フレーム検出手段がシリア
ルデータフレームの位置推定の誤りを検出したときに
も、シリアルデータフレームに含まれるストップビット
のビット長を有効データのビット長以上の長ビット長と
する制御を行うものである。Further, in the present invention, the frame detecting means is configured to judge whether the serial data frame position estimation is correct or incorrect by checking the bit value of the stop bit position and the parity check of the data bit obtained based on the estimated start bit position. can do. In the transmission / reception circuit configured as described above, even when the frame detection unit detects an error in position estimation of the serial data frame, the bit length of the stop bit included in the serial data frame is set to a long bit longer than the bit length of the valid data. The control is made to be long.

（作用） 本発明は上述のように、送受信を行う相手側装置の電
源が投入されておらず、本送受信回路においてシリアル
入力データのデータフレームの検出がされていないとき
には、シリアル出力データの休止期間あるいはストップ
ビット長を、シリアルデータフレームの有効データのビ
ット長より長くし、また、シリアル入力データの第２回
目以降のシリアルデータフレームを検出した場合にはシ
リアル出力データの休止期間あるいはストップビット長
を、シリアルデータフレームの有効データのビット長よ
り短くする。さらに、有効に伝送路が構成された後に波
形の歪み等によってシリアル入力データにフレームの誤
りが検出された場合には、シリアル出力データの休止期
間あるいはストップビット長を有効データのビット長よ
り長くし、それに続く第２回目以降のシリアルデータフ
レームにおいてエラー信号を検出しなかった場合には、
シリアル出力データのデータフレームに含まれるストッ
プビットのビット長を有効データのビット長より短くし
て送信するので、シリアル入力データのシリアルデータ
フレームの位置推定の誤りを検出しつつ、フレームの繰
返し速度を減ずることなく伝送速度を速めることができ
る。(Operation) As described above, according to the present invention, when the other device for transmission / reception is not powered on and the data frame of the serial input data is not detected in the transmission / reception circuit, the pause period of the serial output data is set. Alternatively, the stop bit length is made longer than the effective data bit length of the serial data frame, and when the second or subsequent serial data frame of the serial input data is detected, the pause period or stop bit length of the serial output data is set. , Shorter than the effective data bit length of the serial data frame. In addition, if a frame error is detected in the serial input data due to waveform distortion, etc., after the transmission line is effectively configured, the pause period or stop bit length of the serial output data is set longer than the bit length of the effective data. , If no error signal is detected in the subsequent second and subsequent serial data frames,
The bit length of the stop bit included in the data frame of the serial output data is shorter than the bit length of the valid data and is transmitted. Therefore, while detecting the position estimation error of the serial data frame of the serial input data, the frame repetition rate can be improved. The transmission speed can be increased without decreasing.

（発明の実施の態様） 以下、本発明の実施例について第１図を参照して説明
する。１は基本クロックを発生する発振回路（図ではOS
Cとしてある）であり、送信クロック及び受信クロック
の８倍、16倍、32倍、64倍等の最適なクロック信号を生
成し、後述する送信制御回路21及び受信制御回路22へ供
給する。送信制御回路21及び受信回路22はこの発振回路
１のクロック信号に同期して作動する。シリアル受信回
路32は、後述する受信制御回路22からの受信クロック信
号に同期してシリアル入力データを受信し、受信したシ
リアル入力データからスタートビット位置を推定したシ
リアルデータフレームの位置を特定し検出するととも
に、受信制御回路22からの受信制御信号に応じてシリア
ル入力データを並列データに変換する。さらに、本実施
例では検出したシリアルデータフレームの位置の誤りを
推定したスタートビット位置に基づいて得られるストッ
プビット位置のビット値及びデータビットに付加された
パリティビットによるパリティチェックによってシリア
ルデータフレームの位置推定の正誤判断を行い、エラー
を検出したときにはエラー検出信号を受信制御回路22に
出力するものである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to FIG. 1 is an oscillator circuit that generates a basic clock (OS in the figure
C), and generates optimum clock signals of 8 times, 16 times, 32 times, 64 times, etc. of the transmission clock and the reception clock and supplies them to the transmission control circuit 21 and the reception control circuit 22 described later. The transmission control circuit 21 and the reception circuit 22 operate in synchronization with the clock signal of the oscillation circuit 1. The serial reception circuit 32 receives the serial input data in synchronization with a reception clock signal from the reception control circuit 22, which will be described later, and specifies and detects the position of the serial data frame in which the start bit position is estimated from the received serial input data. At the same time, the serial input data is converted into parallel data according to the reception control signal from the reception control circuit 22. Further, in this embodiment, the position of the serial data frame is checked by the parity check using the bit value of the stop bit position and the parity bit added to the data bit, which is obtained based on the start bit position where the error in the detected position of the serial data frame is estimated. Whether or not the estimation is correct is performed, and when an error is detected, an error detection signal is output to the reception control circuit 22.

受信制御回路22はシリアル入力データの変化点（立ち
上がり、負論理による場合には立ち下がり）によりトリ
ガし、シリアル受信回路32のシリアル入力データの受信
及び動作を制御する信号を発振回路１からのクロック信
号に同期して生成してシリアル受信回路32に対し受信制
御信号及び受信クロック信号として出力する。それと同
時に、シリアル受信回路32がシリアル入力データから第
２回目のシリアルデータフレームを特定し検出するまで
はシリアル送信回路31から相手側装置に送信するシリア
ル出力データに含まれるストップビット長を有効データ
のビット長に等しい６ビット長とし、第２回目のシリア
ルデータフレームを検出したときにはシリアル出力デー
タのストップビット長を１ビットとするストップビット
長制御信号を出力する制御手段を内部に含んで構成され
ている。The reception control circuit 22 is triggered by a change point of the serial input data (rising edge, falling edge in the case of negative logic), and a signal for controlling reception and operation of the serial input data of the serial receiving circuit 32 is generated by the clock from the oscillation circuit 1. It is generated in synchronization with the signal and output to the serial reception circuit 32 as a reception control signal and a reception clock signal. At the same time, until the serial reception circuit 32 specifies and detects the second serial data frame from the serial input data, the stop bit length included in the serial output data transmitted from the serial transmission circuit 31 to the partner device is set as valid data. A control means for outputting a stop bit length control signal for setting the stop bit length of the serial output data to 1 bit when the second serial data frame is detected is internally included. There is.

さらに、本実施例では受信制御回路22がシリアル受信
回路32のエラー検出信号を入力したときは、直ちにシリ
アル出力データのシリアルデータフレームに含まれるス
トップビット長を６ビット長とし、それに続く第２回目
以降のシリアルデータフレームにおいてエラー検出信号
を検出しなかった場合にはストップビット長を１ビット
に設定するストップビット長制御信号を出力するもので
ある。Further, in the present embodiment, when the reception control circuit 22 inputs the error detection signal of the serial reception circuit 32, the stop bit length contained in the serial data frame of the serial output data is immediately set to 6 bits, and the second subsequent time. When the error detection signal is not detected in the subsequent serial data frame, the stop bit length control signal for setting the stop bit length to 1 bit is output.

送信制御回路21は、発振回路１からのクロック信号に
同期して送信クロック信号を生成し、これを後述するシ
リアル送信回路31に出力してシリアル送信回路31の動作
及び送信の速度を制御する。また、受信制御回路22から
のストップビット長制御信号を入力し、この制御信号に
応じて、ストップビット長を６ビット（有効データ長以
上）で構成したシリアル出力データとする送信制御信号
あるいは１ビット（有効データ長以下の最小ビット長）
で構成したシリアル出力データとする送信制御信号をシ
リアル送信回路31に出力する。The transmission control circuit 21 generates a transmission clock signal in synchronization with the clock signal from the oscillation circuit 1 and outputs it to the serial transmission circuit 31 described later to control the operation of the serial transmission circuit 31 and the transmission speed. In addition, a stop bit length control signal from the reception control circuit 22 is input, and in accordance with this control signal, a transmission control signal or a 1 bit transmission control signal that makes the stop bit length 6 bits (effective data length or more) configured serial output data. (Minimum bit length less than effective data length)
The transmission control signal, which is the serial output data configured in, is output to the serial transmission circuit 31.

シリアル送信回路31は、送信制御回路21からの送信ク
ロック信号及び送信制御信号に同期して並列データ入力
を取り込みシリアル出力データに変換するとともに、送
信のタイミングを制御するものである。The serial transmission circuit 31 takes in parallel data input in synchronization with the transmission clock signal and the transmission control signal from the transmission control circuit 21, converts it into serial output data, and controls the transmission timing.

次に、以上述べた実施例の動作について説明する。図
１に示す送受信回路は１の装置内に構成されるもので、
交互に送受信を行うためには、本送受信回路の他に相手
方装置に同様な送受信回路が必要となる。そして、図１
に示すシリアル送信回路31のシリアル出力データは相手
側装置の受信データとなり、相手方装置の送信データが
図１に示すシリアル受信回路32のシリアル入力データと
なっている。Next, the operation of the above-described embodiment will be described. The transmitter / receiver circuit shown in FIG. 1 is configured in one device.
In order to alternately perform transmission / reception, in addition to this transmission / reception circuit, a transmission / reception circuit similar to the counterpart device is required. And FIG.
The serial output data of the serial transmission circuit 31 shown in FIG. 2 becomes the reception data of the partner device, and the transmission data of the partner device becomes the serial input data of the serial reception circuit 32 shown in FIG.

まず、並列データ入力が送信制御回路21からの送信ク
ロック信号と送信制御信号に同期してシリアル送信回路
31に取り込まれ、シリアルデータに変換されてシリアル
出力データとして相手方装置に送信される。このとき、
シリアルデータには最初に位置するスタートビット、デ
ータビットに続くパイティビット（以上が有効データビ
ット）および１ビットまたは６ビッオのストップビット
が付加され、シリアルデータフレームを構成し、このフ
レームを連続的に繋げて送信される。このシリアル出力
データは相手方装置においてシリアル入力データとして
受信される。First, the parallel data input is synchronized with the transmission clock signal and the transmission control signal from the transmission control circuit 21 and the serial transmission circuit.
It is fetched by 31, converted into serial data, and transmitted to the partner device as serial output data. At this time,
Serial data has a start bit located at the beginning, a data bit followed by a paitity bit (these are valid data bits) and a 1-bit or 6-bio stop bit to form a serial data frame, and this frame is continuously It is sent by connecting to. This serial output data is received as serial input data in the partner device.

一方、相手側装置も電源が投入されると同様にシリア
ル出力データを送信し、このシリアル出力データが本送
受信回路においてシリアル入力データとして受信され
る。このシリアル入力データは受信制御回路22からの受
信クロック信号と受信制御信号に同期してシリアル受信
回路32に取り込まれ、再び並列データに変換されて出力
される。On the other hand, the other device also transmits serial output data when the power is turned on, and this serial output data is received as serial input data in this transmission / reception circuit. This serial input data is taken in by the serial receiving circuit 32 in synchronization with the reception clock signal and the reception control signal from the reception control circuit 22, converted again into parallel data, and output.

ところで、シリアル受信回路32はシリアル入力データ
の最初の立ち上がりによってトリガし、以降所定の有効
データ分の時間をこのトリガによって生成される受信制
御信号で監視し、その時間、シリアル入力データを受信
クロック信号によりサンプリングすることによって送信
データをシリアル受信回路32内で再生している。このよ
うな調歩式のシリアル送受信装置では受信側（相手側装
置）の電源の投入時期等によって正しくデータフレーム
を検出できない場合が多い。このため、正しいスタート
ビットを検出してシリアルデータフレームを正しく検出
する必要がある。By the way, the serial receiving circuit 32 is triggered by the first rising edge of the serial input data, and thereafter, the time for a predetermined valid data is monitored by the reception control signal generated by this trigger, and at that time, the serial input data is received by the reception clock signal. The transmission data is reproduced in the serial reception circuit 32 by sampling with. In such a walk-behind serial transmission / reception device, it is often the case that the data frame cannot be correctly detected depending on the timing of power-on of the reception side (counterpart device). Therefore, it is necessary to detect the correct start bit and correctly detect the serial data frame.

まず、相手側装置の電源が先に投入されており、本送
受信回路の電源が投入されていない場合にはシリアル入
力データを受信することはできず、受信制御信号も生成
されることがない。この場合には相手側装置の受信制御
回路は常に送信制御回路に対しシリアル入力データ（図
１に示す）のストップビット長を６ビットに設定するス
トップビット長制御信号を出力している。First, when the power of the partner device is turned on first and the power of the transmission / reception circuit is not turned on, the serial input data cannot be received and the reception control signal is not generated. In this case, the reception control circuit of the partner device always outputs the stop bit length control signal for setting the stop bit length of the serial input data (shown in FIG. 1) to 6 bits to the transmission control circuit.

次に、送信側（本装置側）の電源が先に投入されてお
り、受信側（相手側装置）の電源が投入されていない場
合にはシリアル受信回路32はシリアル入力データを受信
することはなく、従って、２回目のシリアルデータフレ
ームを検出することがないから、送信制御回路21は常に
ストップビット長を６ビットに設定する送信制御信号を
出力しており、その後に相手側装置の電源が投入された
ときには、受信制御回路22はシリアル入力データの最初
の“1"のビットをスタートビットしたシリアルデータフ
レームから数えて第２回目のシリアルデータフレームを
検出するまでは正常な伝送路が形成されていない場合が
多いことから、継続してシリアル出力データのストップ
ビット長を６ビットとするストップビット長制御信号を
送信制御回路21に出力する。従って、受信制御回路22が
第２回目のシリアルデータフレームを検出するまでは、
シリアル出力データはストップビットが６ビット長のシ
リアルデータフレームとして送信されている。Next, if the power of the transmission side (the device side) is turned on first and the power of the reception side (the other side device) is not turned on, the serial reception circuit 32 cannot receive the serial input data. Therefore, since the second serial data frame is not detected, the transmission control circuit 21 always outputs the transmission control signal that sets the stop bit length to 6 bits, and then the power supply of the partner device is turned on. When turned on, the reception control circuit 22 forms a normal transmission path until the second serial data frame is detected from the serial data frame in which the first "1" bit of the serial input data is counted as the start bit. In many cases, the stop bit length control signal for setting the stop bit length of the serial output data to 6 bits is continuously output to the transmission control circuit 21. You. Therefore, until the reception control circuit 22 detects the second serial data frame,
The serial output data is transmitted as a serial data frame having stop bits of 6 bits.

受信制御装置22が第２回目のシリアルデータフレーム
を検出した場合にはシリアル出力データのストップビッ
ト長を１ビットとするストップビット長制御信号を送信
制御回路21に出力する。これはシリアル出力データのス
トップビット長を有効データのビット長以上としておけ
ば、たとえ第１番目のフレームの位置推定が誤ったとし
ても、次のスタートビットは正しく検出でき、正常な伝
送路が形成されることになり、その後はシリアル出力デ
ータのストップビットを１ビットとしてもシリアル受信
回路32は必ず正常にシリアルデータフレームを検出する
ことが可能であることに基づくものである。When the reception control device 22 detects the second serial data frame, it outputs a stop bit length control signal for setting the stop bit length of the serial output data to 1 bit, to the transmission control circuit 21. This is because if the stop bit length of the serial output data is made longer than the valid data bit length, the next start bit can be detected correctly even if the position estimation of the first frame is incorrect, and a normal transmission path is formed. This is based on the fact that even if the stop bit of the serial output data is set to 1 bit thereafter, the serial receiving circuit 32 can always detect the serial data frame normally.

すなわち、２回目以降のシリアルデータフレームを検
出後にシリアル出力データのストップビット長１ビット
長としても、既に相手側装置は受信動作を行っており、
相手方装置の受信も２回目以降の受信となっているた
め、相手側装置もシリアルデータフレームを正常に検出
することができることになり、結果として正常に伝送路
が形成されたことになるからである。That is, even if the stop bit length of the serial output data is set to 1 bit after the second and subsequent serial data frames are detected, the partner device has already performed the receiving operation.
This is because the reception of the partner device is the second and subsequent receptions, so that the partner device can also detect the serial data frame normally, and as a result, the transmission path is normally formed. .

このように、正常に伝送路が形成された後は、ストッ
プビット長を短くして、１フレームの転送時間を短くす
ることにより、繰返速度を理想的な速度にすることがで
きる。Thus, after the transmission path is normally formed, the stop bit length is shortened and the transfer time of one frame is shortened, so that the repeating speed can be made an ideal speed.

なお、本実施例のシリアル受信回路32では推定された
スタートビット位置に基づいて得られるストップビット
位置のビット値及びデータビットのパリティチェックに
よってシリアルデータフレームの位置推定の正誤判断を
行うフレーム検出手段を有して構成されており、シリア
ル出力データのストップビット長を１ビット長に設定し
た後にフレーム検出手段によってフレームの誤りが検出
された場合には、シリアル出力データのストップブット
長を６ビットにする制御信号が出力される。そして、そ
れに続く第２番目のシリアルデータフレームにおいてフ
レームの誤りを検出しなかったときは、シリアル送信回
路32から送信されるシリアル出力データのストップビッ
ト長を１ビットに設定して再びデータ繰返し速度を速め
るようにしている。In the serial receiving circuit 32 of the present embodiment, a frame detection means for making a correct / wrong judgment of the position estimation of the serial data frame by checking the bit value of the stop bit position obtained based on the estimated start bit position and the parity check of the data bit is provided. If a frame error is detected by the frame detection means after the stop bit length of the serial output data is set to 1 bit, the stop but length of the serial output data is set to 6 bits. The control signal is output. When no frame error is detected in the subsequent second serial data frame, the stop bit length of the serial output data transmitted from the serial transmission circuit 32 is set to 1 bit and the data repetition rate is set again. I try to speed it up.

このような本発明に係る送受信回路は電源投入時とエ
ラー検出信号の発生時には一旦、シリアル出力データの
ストップビット長を有効データのビット長以上とし、有
効なデータ伝送路が形成されるようにするとともに、正
常な送受信回路の伝送路が構成されている場合にはシリ
アル出力データのストップビット長を短くして送信する
ことができるので、データフレームの繰返し速度を理想
に近い値にすることができ、伝送できる並列データの転
送速度を減ずることがない。In the transmitter / receiver circuit according to the present invention, the stop bit length of the serial output data is once set to be equal to or longer than the bit length of the valid data when the power is turned on and the error detection signal is generated so that the valid data transmission path is formed. At the same time, if a normal transmission / reception circuit transmission path is configured, the stop bit length of the serial output data can be shortened before transmission, so the data frame repetition rate can be set to a value close to ideal. , It does not reduce the transfer rate of parallel data that can be transmitted.

なお、多入力データ信号を長距離伝送する場合、並列
伝送ではデータ数と同じ数だけ、信号線の本数が必要で
あるため、ケーブルの太さ、構造、価格等にの点で一本
又は二本で送るいわゆる直列伝送の場合に比べてメリッ
トが少ない。並列伝送から直列伝送へ変換した場合は、
転送時間が並列の場合に比べてデータ数倍以上かかるの
で、直列伝送の方が並列伝送に比べてデータ転送速度が
遅くなるが長距離伝送ではケーブルの価格等の問題の方
が大きく、結局、並列から直列に変換して伝送する方法
が採用されている。When transmitting multiple input data signals over a long distance, parallel transmission requires the same number of signal lines as the number of data lines. Therefore, in terms of cable thickness, structure, price, etc. Compared to the case of so-called serial transmission in which a book is sent, there are few advantages. When converting from parallel transmission to serial transmission,
The data transfer rate is slower in serial transmission than in parallel transmission because the transfer time is more than the number of data times compared to parallel transmission, but problems such as cable price are more serious in long-distance transmission. A method of converting from parallel to serial and transmitting is adopted.

前述の実施例では、受信制御回路22においてシリアル
受信回路32からのエラー検出信号とシリアル入力データ
のデータフレームの検出回数により、シリアル出力デー
タのストップビット長を制御するストップビット長制御
信号を生成し、これを送信制御回路21に対して出力する
ように構成したものをあげたが、この代わりにシリアル
出力データの休止時間を制御する信号を出力するように
構成してもよい。In the above-described embodiment, the reception control circuit 22 generates the stop bit length control signal for controlling the stop bit length of the serial output data according to the error detection signal from the serial reception circuit 32 and the number of detection of the data frame of the serial input data. Although the configuration in which this is output to the transmission control circuit 21 has been described, it may be configured to output a signal for controlling the pause time of the serial output data instead.

また、前述の実施例では本送受信回路側に配備された
発信回路１のクロック信号によって受信作動を行ってい
るが、同期方式による送受信回路では送信クロックも同
時に伝送する必要があり、送信側（相手側装置）で個別
にて送信クロック信号を送信するかあるいはシリアル出
力データにクロック信号を重畳（変調）させて送信して
もよい。さらに、前述の実施例では、受信クロック信号
を受信制御回路22から入力するように構成しているが、
受信制御回路22以外の外部からこれを得て、シリアル受
信回路32に入力することもでき、シリアル入力データに
クロック信号が重畳（変調）されていれば、受信クロッ
ク信号を再生することもできる。Further, in the above-described embodiment, the receiving operation is performed by the clock signal of the transmitting circuit 1 provided on the transmitting / receiving circuit side, but the transmitting / receiving circuit by the synchronous system needs to transmit the transmitting clock at the same time, and the transmitting side (the other side) The side device) may individually transmit the transmission clock signal, or the clock signal may be superimposed (modulated) on the serial output data and transmitted. Furthermore, in the above-described embodiment, the reception clock signal is input from the reception control circuit 22,
This can be obtained from the outside other than the reception control circuit 22 and input to the serial reception circuit 32. If the clock signal is superimposed (modulated) on the serial input data, the reception clock signal can be regenerated.

さらにまた、前述の実施例ではシリアル出力データの
ストップビット長（シリアル出力データの休止期間を含
む）を制御するための基準として１シリアルデータデー
タフレームに含まれる有効データの数を用いたが、これ
以上であれば支障のない範囲で任意に設定することがで
きる。Furthermore, in the above-described embodiment, the number of valid data included in one serial data data frame is used as a reference for controlling the stop bit length of serial output data (including the pause period of serial output data). If it is above, it can be arbitrarily set within a range that does not hinder.

（発明の効果） 以上述べたように、本発明の送受信回路によれば、シ
リアル受信回路がシリアルデータフレームの位置推定の
誤りを検出することができ、正しい位置検出をした後に
はストップビット長を短くして送信できるので、データ
フレームの繰返し速度を遅くすることがなく、理想に近
い値にすることができ、これにより、伝送できる並列デ
ータの転送速度を下げる必要がない。また、シリアル受
信回路がフレームの誤りを検出できるフレーム検出手段
を有して構成されている場合にはさらに、一旦正常な伝
送路が形成された後に波形の歪み等によってシリアル受
信回路が誤ったデータフレームを検出したとしても、再
び正しいデータフレームに修正することができ、誤りの
ない速い転送速度を有した送受信回路とすることができ
る。(Effects of the Invention) As described above, according to the transmission / reception circuit of the present invention, the serial reception circuit can detect the position estimation error of the serial data frame, and after the correct position detection, the stop bit length is changed. Since the data can be transmitted by shortening it, the repetition rate of the data frame can be set to a value close to an ideal value without slowing down the repetition rate, so that it is not necessary to reduce the transfer rate of parallel data that can be transmitted. Further, when the serial receiving circuit is configured to have a frame detecting means capable of detecting an error in a frame, the serial receiving circuit may be erroneous due to waveform distortion or the like after a normal transmission path is once formed. Even if a frame is detected, it can be corrected again to a correct data frame, and a transmission / reception circuit having a high transfer rate without error can be obtained.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明による送受信回路の一実施例を示すブロ
ック図であり、第２図から第４図はいずれも従来の問題
点を説明するためのシリアルデータの構成例を示す図で
ある。 ［符号の説明］ １……発振回路、21……送信回路、22……受信制御回
路、31……シリアル送信回路、32……シリアル受信回
路。FIG. 1 is a block diagram showing an embodiment of a transmission / reception circuit according to the present invention, and FIGS. 2 to 4 are all diagrams showing a configuration example of serial data for explaining problems in the conventional art. [Description of symbols] 1 ... Oscillation circuit, 21 ... Transmission circuit, 22 ... Reception control circuit, 31 ... Serial transmission circuit, 32 ... Serial reception circuit.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】最初に位置するスタートビット、その後に
続く複数のデータビット及びデータビットに付加された
パリティビットによって有効データを形成するととも
に、この有効データの最後にストップビットを付加して
シリアルデータフレームを構成し、このシリアルデータ
フレームを連続して繋げて構成されたシリアルデータを
送受信する送受信回路において、 シリアルデータを相手方装置に送信するシリアル送信
回路と、 前記相手方装置から送信されるシリアルデータを受信す
るシリアル受信回路と、 このシリアル受信回路が受信したシリアルデータからス
タートビット位置を推定して最初のシリアルデータフレ
ームの位置を特定し検出するフレーム検出手段と、 前記相手方装置から送信された第２回目以降のシリアル
データフレームを前記フレーム検出手段によって検出す
るまでは前記シリアル送信回路から相手方装置に送信す
るシリアルデータフレームに含まれるストップビット長
あるいは有効データの休止期間を有効データのビット長
以上となる長ビット長とし、前記フレーム検出手段によ
って第２回目以降のシリアルデータフレームを検出した
ときには、前記シリアル送信回路から前記相手方装置に
送信するシリアルデータフレームに含まれるストップビ
ット長を有効データのビット長以下となる短ビット長と
するストップビット長制御手段とを有してなる送受信回
路。1. Serial data in which valid data is formed by a start bit positioned first, a plurality of data bits following it, and a parity bit added to the data bits, and a stop bit is added to the end of the valid data. In a transmission / reception circuit that configures a frame and transmits / receives serial data configured by continuously connecting the serial data frames, a serial transmission circuit that transmits serial data to a partner device and a serial data transmitted from the partner device are provided. A serial receiving circuit for receiving; a frame detecting means for estimating a start bit position from the serial data received by the serial receiving circuit to identify and detect the position of the first serial data frame; and a second frame transmitted from the counterpart device. Serial data frame after the first time Until a frame is detected by the frame detection means, the stop bit length or the pause period of the valid data included in the serial data frame transmitted from the serial transmission circuit to the partner device is set to a long bit length which is equal to or longer than the bit length of the valid data, When the frame detecting means detects the second and subsequent serial data frames, the stop bit length included in the serial data frame transmitted from the serial transmission circuit to the counterpart device is a short bit length that is equal to or less than the bit length of valid data. And a stop bit length control means. 【請求項２】前記フレーム検出手段が、推定されたスタ
ートビット位置に基づいて得られるストップビット位置
のビット値の検出及びデータビットのパリティチェック
によてシリアルデータフレームの位置推定の正誤判断を
行い、シリアルデータのフレーム位置推定の誤りを検出
したときには、前記ストップビット長制御手段が前記シ
リアル送信回路から前記相手方装置に送信するシリアル
データフレームに含まれるストップビットのビット長を
長ビット長に設定し、その後、前記フレーム検出手段が
正常なシリアルデータフレームを検出したときには、前
記シリアル送信回路から前記相手方装置に送信するシリ
アルデータのシリアルデータフレームに含まれるストッ
プビットのビット長を短ビット長に設定することを特徴
とする特許請求の範囲第１項に記載の送受信回路。2. The frame detecting means determines whether the serial data frame position is correct or incorrect by detecting the bit value at the stop bit position obtained based on the estimated start bit position and checking the parity of the data bit. When detecting an error in estimating the frame position of serial data, the stop bit length control means sets the stop bit length included in the serial data frame transmitted from the serial transmission circuit to the counterpart device to a long bit length. After that, when the frame detecting means detects a normal serial data frame, the bit length of the stop bit included in the serial data frame of the serial data transmitted from the serial transmission circuit to the counterpart device is set to a short bit length. Claims characterized by Transceiver circuit according to one of claims 囲第.