JP2000059186A - ディレィ回路 - Google Patents

Abstract

(57)【要約】 【課題】 貫通電流と消費電流の削減と、電源やグラン
ドに影響するノイズの低減化を期すディレィ回路を提供
すること。 【解決手段】 入力信号がローレベルのときに、ハイレ
ベル出力ブロック１がハイレベル電位で出力し、入力信
号がハイレベルのときにローレベル出力ブロック２がロ
ーレベル電位を出力し、ハイレベル電位とローレベル電
位をアナログディレィ素子部３で所定時間遅延させ、ハ
イレベルの遅延信号は出力バッファ部Ｂのローレベル出
力ブロック５によりローレベルで出力し、ローレベルの
遅延信号は出力バッファ部Ｂのハイレベル出力ブロック
４によりハイレベルで出力する。レベル増幅部６は、ロ
ーレベル出力ブロック５とハイレベル出力ブロック４の
出力信号のレベルが変化した直後に、アナログディレィ
素子部３の出力レベルを出力バッファ部Ｂの出力値に対
してレベル的に正帰還をかける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力信号を所定
の遅延時間だけ遅延されて出力するディレィ回路におい
て、その基本構成である入力バッファ部、アナログディ
レィ素子部、出力バッファ部のうち、アナログディレィ
素子部と出力バッファ部の間、あるいは、アナログディ
レィ内にレベル増幅部を設けるようにしたディレィ回路
に関する。

【０００２】

【従来の技術】図１０は入力信号を所定の遅延時間だけ
遅延させて出力する従来のディレィ回路の構成を示す回
路図である。この図１０における入力端子Ｔ１（ノード
ｎ１）に入力される入力信号はＰチャネルエンハンスメ
ント型トランジスタ（以下、Ｐｃｈトランジスタとい
う）とＮチャネルエンハンスメント型トランジスタ（以
下、Ｎｃｈトランジスタという）Ｎ１０１の各ゲートに
入力されるようにしている。ＰｃｈトランジスタＰ１０
１のソースは電源に接続され、ＮｃｈトランジスタＮ１
０１のソースはグランドに接続されている。

【０００３】ＰｃｈトランジスタＰ１０１とＮｃｈトラ
ンジスタＮ１０１により入力バッファ部を構成してお
り、ＰｃｈトランジスタＰ１０１はこの入力バッファ部
におけるハイレベル出力ブロックを構成し、Ｎｃｈトラ
ンジスタＮ１０１はローレベル出力ブロックを構成して
いる。ＰｃｈトランジスタＰ１０１とＮｃｈトランジス
タＮ１０１の両ドレインは、ハイレベル出力ブロックの
出力端子（ノードｎ２）となっている。

【０００４】入力端子Ｔ１にハイレベルの入力信号が入
力されると、この入力信号はＮｃｈトランジスタＮ１０
１を通して出力端子に出力される。同様にして、入力端
子Ｔ１にローレベルの入力信号が入力されると、このロ
ーレベルの信号は、ＰｃｈトランジスタＰ１０１を通し
てノードｎ２に出力される。このノードｎ２とノードＮ
３間には、アナログディレィ素子部Ｄ１が接続されてい
る。

【０００５】アナログディレィ素子部Ｄ１は、ｎ個の抵
抗素子Ｒ１〜Ｒｎが直列に接続されており、各抵抗素子
Ｒ１〜Ｒｎの出力端側、すなわちノードｎ３側とグラン
ドの間にはコンデンサＣ１〜Ｃｎが接続されている。抵
抗素子Ｒ１とコンデンサＣ１，抵抗素子Ｒ２とコンデン
サＣ２，…抵抗素子ＲｎとコンデンサＣｎとによる積分
回路がそれぞれ遅延回路を構成し、各遅延回路が縦続接
続されて、アナログディレィ素子部Ｄ１を構成してい
る。このアナログディレィ素子部Ｄ１の出力端子側、す
なわちノードｎ３は出力バッファ部の入力端子となるも
のである。

【０００６】このノードｎ３には、Ｐｃｈトランジスタ
Ｐ１０２のゲートとＮｃｈトランジスタＮ１０２のゲー
トが共通に接続されている。ＰｃｈトランジスタＰ１０
２はハイレベル出力ブロックを構成し、ノードｎ３に現
れたアナログディレィ素子部Ｄ１のローレベルの出力信
号をそのまま出力するもので、ソースは電源端子に接続
され、ドレインは出力端子Ｔ２｛ノードｎ６（後述する
この発明の実施の形態に対応させている）｝に接続され
ている。同様に、ＮｃｈトランジスタＮ１０２のソース
はグラドに接続され、ドレインは出力端子Ｔ２に接続さ
れ、ローレベル出力バッファを構成し、ノードｎ３に現
れたアナログディレィ素子部Ｄ１のハイレベルの出力信
号をそのまま出力端子Ｔ２(ノードｎ６)に出力するもの
である。

【０００７】このような構成をなす従来のディレィ回路
の動作について図７のタイミングチャートを参照して説
明する。この図７は後述するこの発明の実施の形態の動
作を説明するためのタイムチャートであるが、図１０の
従来例はこの発明におけるレベル増幅部を除いた部分は
この発明と同様であるから、図７を援用して従来例の動
作説明を行なう。アナログディレィ素子部Ｄ１は、入力
端子Ｔ１から入力した入力信号を所定の遅延時間ｔｄ遅
延させて出力端子Ｔ２(ノードｎ６)に出力する。この場
合、入力端子Ｔ１に入力される入力信号がローレベルか
らハイレベルに変化するときも、あるいはハイレベルか
らローレベルに変化すときも所定の遅延時間を持って遅
延させる。

【０００８】入力端子Ｔ１に図７（ａ）に示す入力信号
のレベルが反転すると、入力バッファ部の出力、すなわ
ち、ノードｎ２のレベルも直ちに反転する。アナログデ
ィレィ素子部Ｄ１の出力端子、つまり、ノードｎ３のレ
ベルは、抵抗素子Ｒ１〜ＲｎとコンデンサＣ１〜Ｃｎで
決まる時定数にしたがい、レベルが変化する。このノー
ドｎ２からノードｎ３への信号伝達時における信号遅延
がアナログディレィ回路Ｄ１の遅延時間を決定してい
る。

【０００９】いま、入力端子Ｔ１に入力される図７(ａ)
に示す入力信号が、ローレベルからハイレベルに変化す
ると、ローレベル出力ブロックのＮｃｈトランジスタＮ
１０１が導通して、図７（ｂ）に示すように、ノードｎ
２には、ローレベルの信号を出力する。逆に、入力端子
Ｔ１に入力される入力信号がローレベルの場合には、ハ
イレベル出力ブロックを構成するＰｃｈトランジスタＰ
１０１が導通して、ノードｎ２にはハイレベルの信号を
出力する。

【００１０】ここで、入力端子Ｔ１に入力される入力信
号が図７（ａ）に示すようにハイレベルの場合で説明を
進めると、上述のように、ノードｎ２には、図７(ｂ)に
示すように、ローレベルの信号が現れる。このローレベ
ルの信号はアナログディレィ素子部Ｄ１の抵抗素子Ｒ１
〜ＲｎとコンデンサＣ１〜Ｃｎで決まる時定数にしたが
い、図７(ｃ)に示すようにレベルが変化し、アナログデ
ィレィ素子部Ｄ１の出力端子、すなわちノードｎ３の信
号レベルは図７(ｃ)における破線で示すように変化す
る。

【００１１】このノードｎ３の信号の電位レベルがＮｃ
ｈトランジスタＮ１０２で構成されるローレベル出力バ
ッファの入力閾値を超えると、出力端子Ｔ２に遅延信号
が出力される。換言すれば、アナログディレィ素子部Ｄ
１の遅延時間は、入力端子Ｔ１が入力バッファ部の閾値
を超えてから、ノードｎ３が出力バッフか部の入力閾値
を超え、出力バッファ部が遅延信号を出力する時間で決
定される。

【００１２】

【発明が解決しようとする課題】このような従来のディ
レィ回路では、ノードｎ３の電位レベルは、アナログデ
ィレィ素子部Ｄ１による所定の遅延時間がすぎても、中
間電位にあるために、出力バッファ部には、貫通電流が
流れ続けるという課題がある。図８における破線はこの
様子を示したもので、横軸に時間を取り、縦軸に貫通電
流Ｉ(μＡ)を取って示している。図８におけるＩ（Ｐ
１）は入力バッファ部におけるハイレベル出力ブロック
を構成するＰｃｈトランジスタに流れる貫通電流、Ｉ
（Ｎ１）は入力バッファ部におけるローレベル出力ブロ
ックを構成するＮｃｈトランジスタに流れる電流、Ｉ
（Ｐ２），Ｉ（Ｎ２）は後述するこの発明におけるレベ
ル増幅部におけるＰｃｈトランジスタ、Ｎｃｈトランジ
スタに流れる貫通電流であり、ここでの説明は省略す
る。

【００１３】現在までは、このようなディレィ回路にお
ける貫通電流は、その他の回路の消費する電流に対して
微小であるとされてきたのでそれほど重視するに至って
いないが、近年、マイクロコンピュータの低消費電力が
要求されるに至っており、このマイクロコンピュータの
消費電力の改善が重要な技術となってきている。また、
ディレィ回路でも使用方法によっては、マイクロコンピ
ュータ消費電力を決定する場合などもある。このような
回路の消費電力低減化の重要性から、近年回路の消費電
力の低減化に関する開発も各種なされている。

【００１４】たとえば、特開平０４−２７４６１５号公
報には、ＣＭＯＳ半導体集積回路装置における出力バッ
ファ回路の消費電力の低減化を期すことが開示されてい
る。この公報の場合には、電流駆動の能力の小さい第１
の出力バッファと、電流駆動能力の大きい第２の出力バ
ッファとを備え、電流駆動の能力の大きい第２の出力バ
ッファは、制御回路により入力信号の立ち上がり時と立
ち下がり時にのみ動作させて、消費電力の低減化を行な
うようにしている。しかし、この公報の場合には、上記
のアナログディレィ回路が所定に遅延時間経過後でも、
アナログディレィ回路の出力端子側の電位が中間電位を
保持することに起因する貫通電流の削減の解決を示唆し
ていない。

【００１５】また、特開平０７−１９３４３９号公報に
は、低消費電力のラインドライバ回路を構成する場合の
増幅器に関して開示されており、また、特開平０７−２
１２２１３号公報には、ｎチャネルトランジスタを条件
に合うＴＴＬ出力高電圧レベルで駆動し、消費電力を低
下させる低電力出力バッファに関して開示されている。
しかし、これらの公報の場合も上記のアナログディレィ
回路の出力端子側の電位が中間電位を保持することに起
因する貫通電流の削減の解決を示唆していない。

【００１６】この発明は、上記従来の課題を解決するた
めになされたもので、ディレィ回路の基本特性を維持し
たまま、貫通電流の低減をはかり、消費電流の削減と、
電源やグランドにのるノイズの影響を抑制できるディレ
ィ回路を提供することを目的とする。

【００１７】また、この発明は、レィアウト面積を大き
くすることなく、貫通電流の低減をはかり、消費電流を
低減することができるとともに、電源やグランドに与え
るノイズレベルを軽減することができるディレィ回路を
提供することを目的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、この発明のディレィ回路は、入力信号をハイレベル
電位で出力するハイレベル出力ブロックと前記入力信号
をローレベル電位で出力するローレベル出力ブロックと
からなる入力バッファ部と、前記入力バッファ部から出
力される前記ハイレベル電位および前記ローレベル電位
を入力してそれぞれ所定時間遅延させて遅延信号を出力
するアナログディレィ素子部と、前記アナログディレィ
素子部で遅延された前記遅延信号をハイレベル電位で出
力するハイレベル出力ブロックとローレベル電位で出力
するローレベル出力ブロックとからなる出力バッファ部
と、前記アナログディレィ素子部と前記出力バッファ部
との間あるいは前記アナログディレィ素子部内の端子に
接続され、前記出力バッファ部の出力信号が変化した直
後に前記アナログディレィ素子部の出力レベルを前記出
力バッファ部の反転値に増幅するレベル増幅部とを備え
ることを特徴とする。

【００１９】また、この発明のディレィ回路は、入力信
号をハイレベルで出力するハイレベル出力ブロックを構
成する第１導電型の第１トランジスタと、前記入力信号
をローレベルで出力するローレベル出力ブロックを構成
する第１導伝型に対して反対の第２導電型の第１ランジ
スタと、前記第１導電型の第１トランジスタから出力さ
れるハイレベル信号および前記第２導電型の第１トラン
ジスタから出力されるローレベルの信号をそれぞれじ所
定時間遅延するアナログディレィ素子部と、前記アナロ
グディレィ素子部で遅延された前記ハイレベルの信号を
出力し、ハイレベル出力ブロックを構成する第１導電型
の第２トランジスタと、前記アナログディレィ素子部で
遅延された前記ローレベルの信号を出力し、ローレベル
出力ブロックを構成する第２導電型の第２トランジスタ
と、前記入力信号と前記第１導電型の第２トランジスタ
および前記第２導電型の第２トランジスタで出力される
出力信号との否定論理和をとるＮＯＲ回路と、前記ＮＯ
Ｒ回路の出力反転信号を入力して前記ハイレベル出力ブ
ロックと前記ローレベル出力ブロックの入力側の電位レ
ベルを電源レベルに増幅する第１導電型の第３トランジ
スタと、前記入力信号と前記第１導電型の第２トランジ
スタおよび前記第２導電型の第２トランジスタで出力さ
れる出力信号との否定論理積をとるＮＡＮＤ回路と、前
記ＮＡＮＤ回路の出力の反転信号を入力して前記ハイレ
ベル出力ブロックと前記ローレベル出力ブロックの入力
側の電位レベルをグランドレベルに増幅する第２導電型
の第３トランジスタとを備えることを特徴とする。

【００２０】この発明のディレィ回路によれば、入力バ
ッファ部の入力端子に入力される入力信号がローレベル
のときにハイレベル出力ブロックがハイレベル電位で出
力し、入力信号がハイレベルのときにローレベル出力ブ
ロックがローレベル電位で出力する。ハイレベル出力ブ
ロックで出力されたハイレベル電位およびローレベル出
力ブロックで出力されたローレベル電位をそれぞれアナ
ログディレィ素子部で所定時間遅延させて遅延信号を出
力する。アナログディレィ素子部で遅延されたハイレベ
ルの遅延信号は出力バッファ部におけるローレベル出力
ブロック部によりローレベル電位で出力し、ローレベル
の遅延信号は出力バッファ部におけるハイレベル出力ブ
ロックによりハイレベル電位で出力する。レベル増幅部
は出力バッファ部の出力信号が変化した直後にアナログ
ディレィ素子部の出力レベルを入力バッファ部の出力値
に対してレベル的に正帰還をかける。

【００２１】したがって、この発明のディレィ回路で
は、アナログディレィ素子部の基本特性を維持したまま
貫通電流を低減することができ、それに伴い消費電流を
低減できる。

【００２２】また、この発明のディレィ回路によれば、
第１導伝型の第１トランジスタはローレベルの入力信号
に対してハイレベルで出力し、第１導伝型に対して反対
の導伝型となる第２導伝型の第１トランジスタにより、
ハイレベルの入力信号に対してローレベルで出力する。
アナログディレィ素子部は、第１導伝型の第１トランジ
スタから出力されるハイレベルの信号と、第２導伝型の
第１トランジスタから出力されるローレベルの信号をそ
れぞれ所定時間遅延する。第１導伝型の第２トランジス
タによりハイレベル出力ブロックを構成するとともに、
この第１導伝型の第２トランジスタにより、アナログデ
ィレィ素子部で遅延されたローレベルの信号に対してハ
イレベルの信号を出力する。第２導伝型の第２トランジ
スタによりローレベル出力ブロックを構成するととも
に、この第２導伝型の第２トランジスタによりアナログ
ディレィ素子部で遅延されたハイレベルの信号に対して
ローレベルの信号を出力する。ＮＯＲ回路は、入力信号
と第１導伝型の第２トランジスタと第２導伝型の第２ト
ランジスタで出力される出力信号との否定論理和をと
る。ＮＯＲ回路の反転出力信号を第１導伝型の第３トラ
ンジスタに出力して、第１導伝型の第３トランジスタに
ハイレベル出力ブロックとローレベル出力ブロックの入
力側の電位を電源レベルに増幅する。ＮＡＮＤ回路は入
力信号と第１導伝型の第２トランジスタと第２導伝型の
第２トランジスタで出力される出力信号との否定論理積
をとる。このＮＡＮＤ回路の出力信号の反転信号を第２
導伝型の第３トランジスタに出力することにより、第２
導伝型の第３トランジスタはハイレベル出力ブロックと
ローレベル出力ブロックの入力側の電位レベルをグラン
ドレベルに増幅する。

【００２３】したがって、この発明のディレィ回路で
は、レィアウト面積を大きくすることなく、貫通電流の
低減が可能となり、消費電流を低減することができると
ともに、電源やグランドに与えるノイズレベルを軽減す
ることができる。

【００２４】

【発明の実施の形態】次に、この発明のディレィ回路の
実施の形態について図面に基づき説明する。図１はこの
発明の第１実施の形態の構成を示すブロック図である。
この図１において、入力端子Ｔ１は入力バッファ部Ａを
構成するハイレベル出力ブロック１と、ローレベル出力
ブロック２の各入力端に接続され、入力端子Ｔ１に入力
される入力信号を、このハイレベル出力ブロック１と、
ローレベル出力ブロック２の各入力端に入力するように
している。

【００２５】ハイレベル出力ブロック１は、入力端子Ｔ
１に入力される入力信号がローレベルのときにアナログ
ディレィ素子部３にハイレベル電位を供給するようにし
ている。また、ローレベル出力ブロック２は入力端子Ｔ
１に入力される入力信号がハイレベルのときにアナログ
ディレィ素子部３にローレベル電位を供給するようにし
ている。一般的には、ハイレベル出力ブロック１は第１
導伝型のＰｃｈトランジスタ(以下、この明細書では、
Ｐｃｈトランジスタは第１導伝型とする)を並列接続や
直列接続して構成され、ローレベル出力ブロック２は第
１導伝型とは反対の導伝型の第２導伝型のＮｃｈトラン
ジスタ(以下、この明細書では、Ｎｃｈトランジスタは
第２導伝型とする)を並列接続や直列接続して構成され
る。

【００２６】前記アナログディレィ素子部３は、図５に
示すように、抵抗素子と容量素子としてのコンデンサと
から構成され、通常は複数の抵抗素子Ｒ１〜Ｒｎを直列
に接続し、各抵抗素子Ｒ１〜Ｒｎの接続点とグランドの
間にそれぞれコンデンサＣ１〜Ｃｎが接続され、それぞ
れ抵抗素子とコンデンサとによる積分回路を縦続接続し
て構成されている。このアナログディレィ素子部３の構
成は、前記図１０で示した従来例におけるアナログディ
レィ回路１０と同一構成をなしている。このアナログデ
ィレィ素子部３は、入力バッファ部Ａの出力信号を所定
の遅延時間をもって遅延させて、出力バッファ部Ｂに送
出するようになっている。

【００２７】出力バッファ部Ｂは、アナログディレィ素
子部３で遅延された信号を出力端子Ｔ２に出力するため
に、ハイレベル出力ブロック４と、ローレベル出力ブロ
ック５とから構成されている。ハイレベル出力ブロック
４は、アナログディレィ素子部３で遅延されたローレベ
ルの信号を入力してハイレベルの信号を出力端子Ｔ２に
出力するもので、Ｐｃｈトランジスタなどで構成されて
いる。また、ローレベル出力ブロック５は、アナログデ
ィレィ素子部３で遅延されたハイレベルの信号を入力し
てローレベルの信号を出力端子Ｔ２に出力するもので、
Ｎｃｈトランジスタにより構成されている。

【００２８】さらに、この第１実施の形態の特徴部分で
あるレベル増幅部６が設けられている。このレベル増幅
部６は、アナログディレィ素子部３と出力バッファ部Ｂ
の間、あるいは、アナログディレィ素子部３内の端子に
接続をする。このレベル増幅部６とは、出力端子Ｔ２に
現れる出力信号が変化した直後に、アナログディレィ素
子部３の出力レベルを出力バッファ部Ｂの反転値に増幅
する機能をもつブロックである。あるいは、別の表現で
は、レベル増幅部６とは、出力端子Ｔ２に現れる出力信
号が変化した直後に、アナログディレィ素子部３の出力
レベルを入力バッファ部Ａの出力値に対してレベル的に
正帰還をかける機能をもつブロックであると言える。

【００２９】レベル増幅の機能をオフさせるタイミング
については、どのような構成をとっても構わない。たと
えば、図２のように、入力信号と出力信号の論理演算を
行なっても良いし、図３のように、レベル増幅の機能時
間設定を別のディレィ回路を用いて構成しても良い。

【００３０】このレベル増幅部６は、出力バッファ部Ｂ
の出力信号の変化直後に、中間電位付近の出力バッファ
部Ｂの入力部の電位を、出力バッファの反転値である電
源電位あるいはグランド電位にドライブする動作を実行
する。電源電位あるいはグランド電位の供給は、図２の
ように直接、電源端子やグランド端子に接続しても良い
し、図４のように、トランスファーゲートを用いて、入
力バッファ部の出力端子に接続しても良い。また、レベ
ルを増幅に関して、電源電位側のみであっても、グラン
ド電位側のみであっても、電源電位側とグランド電位側
の両方であっても構わない。

【００３１】このように構成することにより、この第１
実施の形態では、入力端子Ｔ１に入力される入力信号が
ローレベルのときには、入力バッファ部Ａのハイレベル
出力ブロック１によりハイレベルの出力信号をアナログ
ディレィ素子部３に出力する。また、入力端子Ｔ１に入
力される入力信号がハイレベルの場合には、入力バッフ
ァ部Ａのローレベル出力ブロック２により、ローレベル
の出力信号をアナログディレィ素子部３に出力する。ハ
イレベル出力ブロック１およびローレベル出力ブロック
２からの出力信号は、アナログディレィ素子部３に入力
されて所定の時定数で遅延させて出力バッファ部Ｂに送
出する。

【００３２】出力バッファ部Ｂにおけるハイレベル出力
ブロック４はアナログディレィ素子部３で遅延された信
号のロ−レベル時に、ハイレベルの出力信号を出力端子
Ｔ２に出力する。同様にして、出力バッファ部Ｂにおけ
るローレベル出力ブロック５はアナログディレィ素子部
３で遅延された信号のハイレベル時に、ローレベルの出
力信号を出力端子Ｔ２に出力する。このようにして、出
力バッファ部Ｂが出力端子Ｔ２に出力信号を出力した直
後に、直ちに、レベル増幅部６により、アナログディレ
ィ素子部３の出力レベルを出力バッファの反転値に増幅
し、出力バッファ部Ｂの入力端子が電源電位あるいは、
グランド電位に増幅されるので、不要な貫通電流を流さ
ない。

【００３３】したがって、何らディレィ回路の機能を損
なうことなく、出力バッファ部Ｂに流れる貫通電流を低
減し、ディレィ回路の消費電流を低減できるとととも
に、貫通電流が低減されることから、電源、グランドに
のるノイズ量の低減効果も得られる。

【００３４】次に、この発明によるディレィ回路の第２
実施の形態について説明する。上記の図２はこの第２実
施の形態の構成を示すブロック図である。この図２にお
いて、図１と同一部分には同一符号を付して重複説明を
避け、図１とは異なる部分を重点的に説明する。この図
２に示す第２実施の形態では、入力端子Ｔ１に入力され
た入力信号は入力バッファ部Ａによりアナログディレィ
素子部３に出力され、そこで所定の遅延時間遅延して出
力バッファ部Ｂに出力する。出力バッファ部Ｂの出力信
号は出力端子Ｔ２から出力される。以上までの点は前記
図１で示した第１実施の形態と同じである。

【００３５】この第２実施の形態では、レベル増幅部６
において、以下に述べる点が図１とは異なる。すなわ
ち、入力端子Ｔ１は２入力のＯＲ回路６ａと２入力のア
ンド回路６ｂの各一方の入力端に接続されている。ま
た、出力端子Ｔ２はＯＲ回路６ａとアンド回路６ｂの各
他方の入力端に接続されている。ＯＲ回路６ａとアンド
回路６ｂの各出力端はそれぞれＰｃｈトランジスタ６ｃ
のゲート、Ｎｃｈトランジスタ６ｄのゲートに接続され
ている。Ｐｃｈトランジスタ６ｃのソースは電源端子に
接続され、そのドレインは出力バッファＢの入力端子に
接続されている。Ｎｃｈトランジスタ６ｄのドレインは
出力バッファＢの入力端子に接続され、そのソースはグ
ランドに接続されている。

【００３６】このように、レベル増幅部６を構成するこ
とにより、ＯＲ回路６ａは入力端子に入力される入力信
号と出力端子Ｔ２に出力される出力バッファ部Ｂの出力
信号との論理和をとり、Ｐｃｈトランジスタ６ｃのゲー
トに出力する。Ｐｃｈトランジスタ６ｃは、ＯＲ回路６
ａの出力信号の論理値がローレベルの場合に、出力バッ
ファ部Ｂの入力端子の電位レベルを電源端子の電位レベ
ルに増幅する。ＯＲ回路６ａの出力信号の論理値がハイ
レベルのときには、Ｐｃｈトランジスタ６ｃはオフにな
り、レベル増幅部６の機能をオフにする。

【００３７】また、ＡＮＤ回路６ｂは入力端子に入力さ
れる入力信号と出力端子Ｔ２に出力される出力バッファ
部Ｂの出力信号との論理積をとり、Ｎｃｈトランジスタ
６ｄのゲートに出力する。Ｎｃｈトランジスタ６ｄは、
ＡＮＤ回路６ｂの論理積がハイレベルのときに、出力バ
ッファ部Ｂの入力端子の電位レベルをグランドレベルに
増幅する。また、ＡＮＤ回路６６の論理積値がローレベ
ルのときには、Ｎｃｈトランジスタ６ｄはオフになり、
レベル増幅部６の機能をオフにする。

【００３８】次に、この発明によるディレィ回路の第３
実施の形態について説明する。上記の図３はこの第３実
施の形態の構成を示すブロック図である。この図３にお
いて、図１と同一部分には同一符号を付して重複説明を
避け、図１とは異なる部分を重点的に説明する。この図
３に示す第３実施の形態では、入力端子Ｔ１に入力され
た入力信号は入力バッファ部Ａによりアナログディレィ
素子部３に出力され、そこで所定の遅延時間遅延して出
力バッファ部Ｂに出力する。出力バッファ部Ｂの出力信
号は出力端子Ｔ２に出力される。以上までの点は前記図
１で示した第１実施の形態と同じである。

【００３９】この第３実施の形態では、レベル増幅部６
において、以下に述べる点が図１とは異なる。すなわ
ち、レベル増幅部６の機能時間設定をアナログディレィ
素子部３とは別のディレィ回路を遅延手段として用いて
構成するようにしている。この図３において、入力端子
Ｔ１に入力された入力信号を入力バッファ部Ａ，アナロ
グディレィ素子部３、出力バッファ部Ｂを経て出力端子
Ｔ２に伝送する部部については、図１、図２と同じであ
るが、レベル増幅部６は以下のように構成されている。

【００４０】すなわち、出力端子Ｔ２にインバータ６ｅ
の入力端が接続されている。インバータ６ｅの出力端
は、２入力のＮＯＲ回路６ｇの一方の入力端に接続され
ている。ＮＯＲ回路６ｇの他方の入力端と出力端子との
間には、ディレィ回路６ｆが接続されている。ディレィ
回路６ｆは、たとえば、前記図５で示したアナログディ
レィ素子部３における一つの抵抗Ｒ１と一つのコンデン
サＣ１とからなるような遅延機能を有する回路などによ
り構成されている。ＮＯＲ回路６ｇの出力端は、Ｎｃｈ
トランジスタ６ｈのゲートに接続されている。Ｎｃｈト
ランジスタ６ｈのドレインは出力バッファ部Ｂの入力端
子に接続されている。Ｎｃｈトランジスタ６ｈのソース
は、グランドに接続されている。

【００４１】レベル増幅部６をこのように構成すること
により、出力バッファ部Ｂの出力信号はインバータ６ｅ
を通してＮＯＲ回路６ｇの一方の入力端に入力されると
ともに、この出力信号はディレィ回路６ｆの時定数によ
り決まる所定の遅延時間遅延されてＮＯＲ回路６ｇの他
方の入力端に入力される。ＮＯＲ回路６ｇはインバータ
６ｅの出力信号とディレィ回路６ｆの出力信号との否定
論理和をとり、論理値がハイレベルのときに、Ｎｃｈト
ランジスタ６ｈをオンさせて、出力バッファ部Ｂの入力
端子をグランドレベルにするとともに、ＮＯＲ回路６ｇ
の論理値がローレベルのときにＮｃｈトランジスタ６ｈ
をオフさせる。つまり、レベル増幅部６のオフさせるタ
イミングがディレィ回路６ｆにより設定される。

【００４２】次に、この発明によるディレィ回路の第４
実施の形態について説明する。図４はこの第４実施の形
態の構成を示すブロック図である。この図４に示す第４
実施の形態では、入力端子Ｔ１に入力される入力信号は
入力バッファ部Ａを通り、アナログディレィ素子部３で
遅延させ、出力バッファ部Ｂを経て出力端子Ｔ２に出力
する点は前記第１ないし第３実施の形態と同様である
が、レベル増幅部により、出力バッファ部Ｂの出力信号
の変化直後に、中間電位付近の出力バッファ部Ｂの入力
部の電位を、出力バッファ部Ｂの反転値である電源電
位、あるいはグランド電位の供給をトランスファゲート
を用いて入力バッファ部Ａの出力端子に供給するように
したものである。

【００４３】すなわち、ＰｃｈトランジスタＰ１１のソ
ースを入力バッファＡの出力端子に接続し、Ｐｃｈトラ
ンジスタＰ１１のドレインとＰｃｈトランジスタＰ１２
のソースを接続し、ＰｃｈトランジスタＰ１２のドレイ
ンを出力バッファ部Ｂの入力端子に接続し、Ｐｃｈトラ
ンジスタＰ１１のゲートは入力端子Ｔ１に接続し、Ｐｃ
ｈトランジスタＰ１２のゲートは出力端子Ｔ２に接続し
てトランスファゲートを形成している。同様に、Ｎｃｈ
トランジスタＮ１１のソースは入力バッファ部Ａの出力
端子に接続され、そのドレインとＮｃｈトランジスタＮ
１２のソースが接続され、ＮｃｈトランジスタＮ１２の
ドレインが出力バッファ部Ｂの入力端子に接続されてい
る。

【００４４】ＮｃｈトランジスタＮ１１のゲートは入力
端子Ｔ１に接続され、ＮｃｈトランジスタＮ１２のゲー
トは出力端子Ｔ２に接続されている。Ｐｃｈトランジス
タＰ１１とＰ１２、ＮｃｈトランジスタＮ１１とＮｃｈ
トランジスタＮ１２により、それぞれトランスファゲー
トを構成している。このようなトランスファゲートを用
いることにより、ＰｃｈトランジスタＰ１１は入力端子
Ｔ１に入力される入力信号がローレベルのときにオンと
なり、このとき、出力バッファＢの出力信号の変化値が
ハイレベルからローレベルに変化した直後にＰｃｈトラ
ンジスタＰ１２もオンとなる。これにより、Ｐｃｈトラ
ンジスタＰ１１とＰ１２を通して入力バッファ部Ａの出
力電位を出力バッファ部Ｂの入力端子に供給することに
なる。

【００４５】同様にして、入力端子Ｔ１に入力される入
力信号のレベルがハイレベルになると、Ｎｃｈトランジ
スタＮ１１がオンとなり、この状態で出力バッファＢか
ら出力端子Ｔ２に出力される出力信号のレベルがローレ
ベルからハイレベルに変化した直後に、Ｎｃｈトランジ
スタＮ１２がオンとなり、ＮｃｈトランジスタＮ１１と
Ｎ１２を通して入力バッファ部Ａの出力電位を出力バッ
ファ部Ｂの入力端子に供給することになる。なお、レベ
ル増幅部６によるレベル増幅に関しては、上記各実施の
形態から明らかなように、電源電位側のみであってもよ
く、グランド電位側のみであってもよく、さらには、電
源電位側とグランド電位側の両方であってもよい。

【００４６】また、この発明は、上記第１〜第４実施の
形態で示した各ディレィ回路を図９に示すように複数個
（図９では、４個の場合を例示している）用いてリング
オシレータに適用することができる。すなわち、このデ
ィレィ回路２０〜５０を直列に接続し、最後段のディレ
ィ回路５０の出力端子に出力されるディレィ回路５０の
出力信号を２入力のＮＡＮＤ回路１１の一方の入力端に
入力し、このＮＡＮＤ回路１１の他方の入力端に発振許
可信号を入力するようにしている。

【００４７】ＮＡＮＤ回路１１がディレィ回路５０の出
力信号と発振許可信号との否定論理積をとってＮＡＮＤ
回路１１の出力信号を最前段のディレィ回路２０の入力
端子に供給することにより、ＮＡＮＤ回路１１の出力信
号がディレィ回路２０の入力端子に供給するごとに、デ
ィレィ回路２０〜５０の出力信号が隣接するディレィ回
路に順次伝達するようにして、リングオシレータの機能
を呈するようにすることができる。このリングオシレー
タの出力信号を取り出すために、最後段のディレィ回路
５０の出力端子にバッファ１２を接続し、このバッファ
１２の出力信号を出力端子Ｔ２から取り出すことができ
る。

【００４８】次に、この発明の第５実施の形態について
説明する。図６はこの第５実施の形態の構成を示す回路
図であり、ディレィ回路を有する半導体装置としての形
態をとる。この図６の構成は、前記図１で示したディレ
ィ回路の各ブロックに対応しており、図６の回路構成の
説明に際して図１のプロック図に対比させて説明する。
ＰｃｈトランジスタＰ１は前記入力バッファ部Ａのハイ
レベル出力ブロック１を構成し、ＰｃｈトランジスタＰ
１のソースを電源端子に、ゲートをこの発明のディレィ
回路の入力端子Ｔ１に、ドレィンを入力バッファ部Ａの
出力端子にそれぞれ接続している。

【００４９】ＮｃｈトランジスタＮ１は前記入力バッフ
ァ部Ａのローレベル出力ブロック２を構成し、Ｎｃｈト
ランジスタＮ１のソースをグランド端子に、ゲートをこ
の発明のディレィ回路の入力端子Ｔ１に、ドレィンを入
力バッファ部Ａの出力端子にそれぞれ接続している。前
記アナログディレィ素子部３は、抵抗素子Ｒの一端をア
ナログディレィ素子部３の入力端子、すなわち入力バッ
ファ部の出力端子に接続し、もう一端をアナログディレ
ィ素子部３の出力端子、すなわち出力バッファ部の入力
端子に接続し、容量素子Ｃの一端をアナログディレィ素
子部３の出力端子、もう一端をグランド端子に接続して
構成している。この図６では、アナログディレィ素子部
は抵抗素子ＲとコンデンサＣのみを示しているが、前記
図５で示したように複数の抵抗素子と複数のコンデンサ
とによる構成でもよい。

【００５０】前記出力バッファ部Ｂのハイレベル出力ブ
ロック４はＰｃｈトランジスタＰ３のソースを電源端子
に、ゲートを出力バッファ部Ｂの入力端子に、ドレィン
を出力バッファ部Ｂの出力端子Ｔ２に接続して構成して
いる。出力バッファ部Ｂのローレベル出力ブロック５は
ＮｃｈトランジスタＮ３のソースをグランド端子に、ゲ
ートを出力バッファ部Ｂの入力端子に、ドレィンを出力
バッファ部Ｂの出力端子Ｔ２に接続して構成している。

【００５１】また、この発明のディレィ回路の特徴であ
るレベル増幅部６は、２入力ＮＡＮＤ回路を１個、２入
力ＮＯＲ回路を１個、インバータを２個、Ｎｃｈトラン
ジスタを１個、Ｐｃｈトランジスタを１個で構成してい
る。このレベル増幅部６には、出力バッファ部Ｂの入力
端子の電位レベルを電源レベルに増幅する機能とグラン
ドレベル増幅する機能の２つを有する。

【００５２】電源レベルに増幅する機能は、ディレィ回
路の入力端子Ｔ１（ノードｎ１）に入力する入力信号と
出力端子Ｔ２（ノードｎ６）に出力する出力信号とを入
力とする２入力のＮＯＲ回路７と、その出力を受けるイ
ンバータ８と、そのインバータ出力をゲートに接続する
ゲート回路としてのＰｃｈトランジスタＰ２と、このＰ
ｃｈトランジスタＰ２のソースを電源端子に、ドレィン
を出力バッファ部Ｂの入力端子（ノードｎ３）に接続す
ることで実現している。

【００５３】また、グランドレベルに増幅する機能は、
ディレィ回路の入力端子Ｔ１（ノードｎ１）に入力され
る入力信号と出力端子Ｔ２（ノードｎ６）に出力される
出力信号を入力とする２入力ＮＡＮＤ回路９とその出力
を受けるインバータ１０と、そのインバータ１０の出力
をゲートに接続するゲート回路としてのＮｃｈトランジ
スタＮ２と、このＮｃｈトランジスタのソースをグラン
ド端子に、ドレィンを出力バッファ部Ｂの入力端子（ノ
ードｎ３）に接続することで実現している。

【００５４】次に、この第５実施の形態の動作について
図６と図７を用いて説明する。図７は、図６における代
表的なノード電位についてのタイミングチャートであ
る。ディレィ回路の基本動作としては、入力端子Ｔ１
（ノードｎ１）から入力した入力信号を所定の遅延時間
の後に、出力端子Ｔ２（ノードｎ６）へ出力する回路で
ある。この第５実施の形態の場合は、入力信号がローレ
ベルからハイレベルに変化するときも、ハイレベルから
ローレベルに変化するときも所定の遅延がかかる回路と
なっている。

【００５５】入力端子Ｔ１に入力される入力信号のレベ
ルが反転すると、入力バッファ部Ａの出力端子（ノード
ｎ２）もただちに反転する。アナログディレィ素子部６
の出力端子（ノードｎ３）は、入力バッファ部Ａの出力
端子（ノードｎ２）の信号レベルの変化から、アナログ
ディレィ素子である抵抗素子ＲとコンデンサＣとの時定
数にしたがい、レベルを変化させていく。このノードｎ
２からノードｎ３の信号遅延がディレィ回路の遅延時間
を決定している。ノードｎ３の電位レベルが、Ｐｃｈト
ランジスタＰ３、ＮｃｈトランジスタＮ３で構成される
出力バッファ部Ｂの入力しきい値を越えると出力端子Ｔ
２（ノードｎ６）に遅延信号が出力される。

【００５６】すなわち、遅延時間は入力端子Ｔ１に入力
される入力信号が入力バッファ部Ａの入力しきい値を越
えてから、ノードｎ３が出力バッファ部Ｂの入力しきい
値を越え、出力バッファ部Ｂが遅延信号を出力する時間
で決定される。この実施の形態におけるここまでのディ
レィ回路の動作説明は、従来のレベル増幅部がないディ
レィ回路についても同じである。しかし、この発明にお
ける実施の形態にける従来のディレィ回路と異なる点
は、レベル増幅部６を追加したことであり、以下にその
説明を行なう。

【００５７】まず、入力端子Ｔ１に入力される入力信号
がローレベルからハイレベルに変化させ、遅延出力する
際のレベル増幅部６の動作について説明する。入力信号
が反転すると、ノードｎ２の信号レベルも反転し、Ｐｃ
ｈトランジスタＰ１がオン状態となり、抵抗素子Ｒを通
してコンデンサＣを充電する。コンデンサＣの充電レベ
ルが出力バッファ部Ｂの入力しきい値を越えると出力バ
ッファ部Ｂはハイレベルを出力する。

【００５８】これにより、レベル増幅部６で、この出力
端子Ｔ２（ノードｎ６）と入力端子Ｔ１（ノードｎ１）
のハイレベルの論理和をＮＯＲ回路７でとり、この出力
をインバータ８で反転させてＰｃｈトランジスタＰ２を
オン状態にして、ノードｎ３の中間電位を電源電位まで
引き上げる。その結果、従来より早く、出力バッファ部
ＢのＰｃｈトランジスタＰ３をオフすることができるの
で、それに伴い、ＰｃｈトランジスタＰ３、Ｎｃｈトラ
ンジスタＮ３を流れる貫通電流を減少させることができ
る。

【００５９】次に、入力端子Ｔ１に入力される入力信号
がハイレベルからローレベルに変化させ、遅延出力する
際のレベル増幅部６の動作について説明する。入力端子
Ｔ１に入力される入力信号が反転すると、ノードｎ２の
信号レベルも反転し、ＮｃｈトランジスタＮ１がオン状
態となり、抵抗素子Ｒを通してコンデンサＣを放電す
る。コンデンサＣの放電レベルが出力バッファ部Ｂの入
力しきい値を越えると出力バッファ部Ｂはローレベルを
出力する。

【００６０】これにより、レベル増幅部６で、この出力
端子Ｔ２（ノードｎ６）と入力端子Ｔ１（ノードｎ１）
のローレベルの論理積をＮＡＮＤ回路９でとり、この出
力をインバータ１０で反転させてＮｃｈトランジスタＮ
２をオン状態にして、ノードｎ３の中間電位をグランド
電位まで引き上げる。その結果、従来より早く、出力バ
ッファ部ＢのＰｃｈトランジスタＰ３をオフすることが
できるので、それに伴い、ＰｃｈトランジスタＰ３、Ｎ
ｃｈトランジスタＮ３を流れる貫通電流を減少させるこ
とができる。

【００６１】このように、図６に示す実施の形態につい
て、シミュレーションにより得られた結果を図８に示
す。シミュレーション条件として、サブハーフミクロン
ルールのトランジスタ素子を用い、そのトランジスタの
ゲート幅もほぼ、数ミクロン程度のものを用いて、この
レベル増幅部６と出力バッファ部Ｂを構成し、抵抗素子
Ｒは４０ＫΩ、コンデンサＣを１．３ｐＦ程度に設定し
た。ディレィ回路の遅延時間は、４０ｎＳである。図８
では、時間８０ｎＳでハイレベルが入力端子Ｔ１に入力
され、時間２８０ｎＳにローレベルが入力されている。
出力バッファ部Ｂの貫通電流｛Ｉ（Ｐ２）とＩ（Ｎ
２）｝は、ピーク値で２８０μＡ程度になっていること
もわかる。

【００６２】この実施の形態による電流値は実線で、従
来のレベル増幅部がない場合のディレィ回路の電流値
は、点線で示されている。この実施の形態によれば、貫
通電流の流れる時間は半減されていることがわかる。ま
た、回路の消費する電源電流全体を考えても、従来の消
費電流の３５パーセント程度小さくなっている。

【００６３】レベル増幅部６の追加によるレィアウト面
積の増加も全体の数パーセント程度の増加となるのみ
で、ほとんど影響がないといってよい。トータルのレィ
アウト面積は、１０００平方μｍ程度である。その理由
は、１０個程度のトランジスタ数の増加は、抵抗素子や
コンデンサの面積に比べると、数パーセントの大きさに
なっているためである。このように、この実施の形態で
は、貫通電流を軽減したことで、電源、グランドに与え
るノイズレベルを軽減することができる。

【００６４】この図６で示した第５実施の形態によるデ
ィレィ回路でも前記図９で示したようなリングオシレー
タに適用することができる。この第５実施の形態のディ
レィ回路を適用したリングオシレータの構成をブロック
図として図示する場合は、前記図９で示したリングオシ
レータと同様であり、ここでの再度の重複説明は避ける
が、図９における各ディレィ回路２０〜５０の内部構成
は図６で示したディレィ回路に置換すればい。ディレィ
回路以外のＮＡＮＤ回路１１、バッファ１２は図９の通
りである。この図６で示した第５実施の形態を適用した
図９に示すようなリングオシレータにおいて、マイクロ
コンピュータなどで、そのＣＰＵ制御用クロックをこの
リングオシレータ出力をもとに構成した場合、命令待ち
状態になった場合は、マイクロコンピュータの消費電流
のほとんどがこのリングオシレータの消費電流であるこ
とになる。

【００６５】第１ないし第４実施の形態および第５実施
の形態のいずれかのディレィ回路を適用した図９に示す
リングオシレータの周期は、５０ｎＳディレィのディレ
ィ回路２０〜５０の４個接続されているので、４００ｎ
Ｓとなっている。この間に消費する電流は、４つのコン
デンサの充放電電流とそれぞれのディレィ回路の出力部
の貫通電流である。１周期内のコンデンサの充放電電荷
総量は、Ｑ＝ＣＶ＝１．３Ｅ−１２（Ｆ）×５（Ｖ）×
４個＝２．６Ｅ−１１クーロンであり、貫通電流の総量
は、図８のシミュレーション結果より概算すると、約９
Ｅ−１１クーロンである。

【００６６】したがって、平均電源電流は、２９０μＡ
である。従来のリングオシレータでは、貫通電流が約２
倍であるので、その平均電流は、５１５μＡである。こ
れより明らかなように、このディレィ回路を有する半導
体装置の第２実施の形態を用いることで、リングオシレ
ータあるいは、命令待ち状態時のマイクロコンピュータ
の平均電流を従来の５６パーセントに低減することがで
きる。

【００６７】

【発明の効果】以上のように、この発明のディレィ回路
によれば、アナログディレィ素子部と出力バッファ部と
間、あるいはアナログディレィ素子部内の端子にレベル
増幅を接続し、出力バッファ部の出力信号が変化した直
後にアナログディレィ素子部の出力レベルを出力バッフ
ァ部の反転値に増幅するようにしたので、ディレィ回路
の基本動作を維持したまま、貫通電流の低減化と消費電
流の削減が可能となるとともに、電源やグランドにのる
ノイズを低減することもできる。

【００６８】また、この発明のディレィ回路によれば、
ディレィ回路における入力信号と出力信号との否定論理
和の反転信号により第１導伝型のトランジスタを駆動し
てハイレベル出力ブロックとローレベル出力ブロック入
力側の電位レベルを電源レベルに増幅するとともに、デ
ィレィ回路における入力信号と出力信号とのＮＡＮＤ論
理の反転信号により第２導伝型のトランジスタを駆動し
てハイレベル出力ブロックとローレベル出力ブロックの
入力側の電位レベルをグランドレベルに増幅するように
したので、レイアウト面積を大きくすることなく、貫通
電流と消費電流を低減することができるとともに、電源
やグランドに与えるノイズレベルを軽減することができ
る。

【図面の簡単な説明】

【図１】この発明によるディレィ回路の第１実施の形態
の構成を示すブロック図である。

【図２】この発明によるディレィ回路の第２実施の形態
の構成を示すブロック図である。

【図３】この発明によるディレィ回路の第３実施の形態
の構成を示すブロック図である。

【図４】この発明によるディレィ回路の第４実施の形態
の構成を示すブロック図である。

【図５】この発明のディレィ回路に適用されるアナログ
ディレィ素子部の回路構成例を示す回路図である。

【図６】この発明によるディレィ回路の第５実施の形態
の構成を示す回路図である。

【図７】図６のディレィ回路の動作を説明するための主
要ノード電位のタイミングチャートである。

【図８】図６のディレィ回路の時間対電流のシミュレー
ション結果を示す特性図である。

【図９】この発明の各実施の形態のディレィ回路を多段
接属してリングオシレータに適用した場合の構成を示す
ブロック図である。

【図１０】従来のディレィ回路の構成を示す回路図であ
る。

【符号の説明】

１，４……ハイレベル出力ブロック、２，５……ローレ
ベル出力ブロック、３……アナログディレィ素子部、６
……レベル増幅部、６ａ……ＯＲ回路、６ｂ……ＡＮＤ
回路、６ｃ，Ｐ１１，Ｐ１２……Ｐｃｈトランジスタ、
６ｄ……Ｎｃｈトランジスタ、６ｅ，８，１０……イン
バータ、６ｆ，２０〜５０……ディレィ回路、６ｇ，６
ｈ，７，Ｎ１１，Ｎ１２……ＮＯＲ回路、９，１１……
ＮＡＮＤ回路、１２……バッファ、Ａ……入力バッファ
部、Ｂ……出力バッファ部、Ｎ１……第１Ｎｃｈトラン
ジスタ，Ｎ２……第３Ｎｃｈトランジスタ、Ｎ３……第
２Ｎｃｈトランジスタ、Ｐ１……第１Ｐｃｈトランジス
タ、Ｐ２……第３Ｐｃｈトランジスタ、Ｐ３……第２Ｐ
ｃｈトランジスタ，Ｒ，Ｒ１〜Ｒｎ……抵抗素子、Ｃ、
Ｃ１〜Ｃｎ……コンデンサ、Ｔ１……入力端子、Ｔ２…
…出力端子。

フロントページの続き Ｆターム(参考） 5J001 AA04 AA05 BB08 BB09 BB10 BB11 BB12 BB17 BB20 CC03 DD01 5J056 AA39 BB17 BB19 BB25 CC00 CC05 CC07 CC16 DD18 DD28 DD29 DD51 EE07 EE11 FF08 5J090 AA01 AA11 AA45 AA47 CA36 CA41 CA65 DN01 FA04 FA17 GN06 HA17 HA25 HA29 KA01 KA04 KA15 KA25 KA31 KA32 MA08 MA12 MA20 MN02 NN04 NN13 TA01 TA06

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力信号をハイレベル電位で出力するハ
   イレベル出力ブロックと前記入力信号をローレベル電位
   で出力するローレベル出力ブロックとからなる入力バッ
   ファ部と、 前記入力バッファ部から出力される前記ハイレベル電位
   および前記ローレベル電位を入力してそれぞれ所定時間
   遅延させて遅延信号を出力するアナログディレィ素子部
   と、 前記アナログディレィ素子部で遅延された前記遅延信号
   をハイレベル電位で出力するハイレベル出力ブロックと
   ローレベル電位で出力するローレベル出力ブロックとか
   らなる出力バッファ部と、 前記アナログディレィ素子部と前記出力バッファ部との
   間あるいは前記アナログディレィ素子部内の端子に接続
   され、前記出力バッファ部の出力信号が変化した直後に
   前記アナログディレィ素子部の出力レベルを前記出力バ
   ッファ部の反転値に増幅するレベル増幅部と、 を備えることを特徴とするディレィ回路。
2. 【請求項２】 前記アナログディレィ素子部は、抵抗素
   子とコンデンサとからなる積分回路を複数個縦続接続し
   てなることを特徴とする請求項１記載のディレィ回路。
3. 【請求項３】 前記レベル増幅部は、 前記入力バッファ部に入力される入力信号と前記出力バ
   ッファ部の出力信号との論理和をとるＯＲ回路と、 前記出力バッファ部の出力信号レベルの変化直後に前記
   ＯＲ回路の出力信号のレベルがハイレベルからローレベ
   ルへの変化時にオンとなって前記出力バッファの入力端
   子の電位を電源電位にする第１導伝型のトランジスタ
   と、 前記入力バッファ部に入力される入力信号と変化直後の
   前記出力バッファ部の出力信号との論理積をとるＡＮＤ
   回路と、 前記出力バッファ部の出力信号レベルの変化直後に前記
   ＡＮＤ回路の出力信号のレベルがハイからローレベルへ
   の変化時にオンとなって前記出力バッファの入力端子の
   電位をグランド電位にする前記第１導伝型とは逆の第２
   導伝型のトランジスタと、 を備えることを特徴とする請求項１記載のディレィ回
   路。
4. 【請求項４】 前記レベル増幅部は、 前記出力バッファ部の出力信号を反転するインバータ
   と、 前記出力バッファ部の出力信号を所定時間遅延させる遅
   延手段と、 前記インバータの出力信号と前記遅延手段の出力信号と
   の否定論理和をとるＮＯＲ回路と、 前記出力バッファ部の出力信号のレベルの変化直後に前
   記ＮＯＲ回路の出力信号のレベルがローレベルからハイ
   レベルへの変化時にオンとなって前記出力バッファの入
   力端子の電位をグランド電位にする第２導伝型のトラン
   ジスタと、 を備えることを特徴とする請求項１記載のディレィ回
   路。
5. 【請求項５】 前記レベル増幅部は、前記出力バッファ
   部の出力信号のレベル変化直後に中間電位付近の出力バ
   ッファ部の入力端子の電位を電源側の電位とグランド側
   の電位の両方の電位にすることを特徴とする請求項１〜
   ４のいずれか１項に記載のディレィ回路。
6. 【請求項６】 前記レベル増幅部は、 前記入力バッファ部の出力端子と前記出力バッファ部の
   入力端子との間に直列に接続され、前記入力信号がハイ
   レベルからローレベルの変化時に前記出力バッファ部の
   出力信号がハイレベルからローレベルへの変化直後に前
   記出力バッファ部の入力端子の電位を前記入力バッファ
   部の出力端子の電位にする２個の第１導伝型のトランジ
   スタによる第１トランスファゲートと、 前記入力バッファ部の出力端子と前記出力バッファ部の
   入力端子との間に直列に接続され、前記入力信号がロー
   レベルからハイレベルの変化時に前記出力バッファ部の
   出力信号がローレベルからハイレベルへの変化直後に前
   記出力バッファ部の入力端子の電位を前記入力バッファ
   部の出力端子の電位にする２個の第２導伝型のトランジ
   スタによる第２トランスファゲートと、 を備えることを特徴とする請求項１記載のディレィ回
   路。
7. 【請求項７】 複数個直列に接続したリングオシレータ
   形態の最後段の前記ディレィ回路の出力信号と発振許可
   信号との否定論理積をとって最前段の前記ディレィ回路
   の入力端子に出力するＮＡＮＤ回路と、 前記最後段の前記ディレィ回路の出力信号を得るための
   バッファと、 を備えることを特徴とする請求項１〜６のいずれか１項
   記載のディレィ回路。
8. 【請求項８】 入力信号をハイレベルで出力するハイレ
   ベル出力ブロックを構成する第１導電型の第１トランジ
   スタと、 前記入力信号をローレベルで出力するローレベル出力ブ
   ロックを構成する第１導伝型に対して反対の第２導電型
   の第１ランジスタと、 前記第１導電型の第１トランジスタから出力されるハイ
   レベル信号および前記第２導電型の第１トランジスタか
   ら出力されるローレベルの信号をそれぞれ所定時間遅延
   するアナログディレィ素子部と、 前記アナログディレィ素子部で遅延された前記ハイレベ
   ルの信号を出力し、ハイレベル出力ブロックを構成する
   第１導電型の第２トランジスタと、 前記アナログディレィ素子部で遅延された前記ローレベ
   ルの信号を出力し、ローレベル出力ブロックを構成する
   第２導電型の第２トランジスタと、 前記入力信号と前記第１導電型の第２トランジスタおよ
   び前記第２導電型の第２トランジスタで出力される出力
   信号との否定論理和をとるＮＯＲ回路と、 前記ＮＯＲ回路の出力反転信号を入力して前記ハイレベ
   ル出力ブロックと前記ローレベル出力ブロックの入力側
   の電位レベルを電源レベルに増幅する第１導電型の第３
   トランジスタと、 前記入力信号と前記第１導電型の第２トランジスタおよ
   び前記第２導電型の第２トランジスタで出力される出力
   信号との否定論理積をとるＮＡＮＤ回路と、 前記ＮＡＮＤ回路の出力の反転信号を入力して前記ハイ
   レベル出力ブロックと前記ローレベル出力ブロックの入
   力側の電位レベルをグランドレベルに増幅する第２導電
   型の第３トランジスタと、 を備えることを特徴とするディレィ回路。
9. 【請求項９】 複数個直列に接続したリングオシレータ
   形態の最後段の前記ディレィ回路の出力信号と発振許可
   信号との否定論理積をとって最前段の前記ディレィ回路
   の入力端子に出力するＮＡＮＤ回路と、前記最後段の前
   記ディレィ回路の出力信号を得るためのバッファとを更
   に備えることを特徴とする請求項８記載のディレィ回
   路。