JP2000056319A - Electrooptic device and its manufacture, and electronic apparatus - Google Patents
Electrooptic device and its manufacture, and electronic apparatusInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＴＦＴ（薄膜トラ
ンジスタ）駆動、ＴＦＤ（薄膜ダイオード）駆動等によ
るアクティブマトリクス駆動方式やパッシブマトリクス
駆動方式の液晶装置等の電気光学装置及びその製造方
法、並びにこれを用いた電子機器の技術分野に属する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electro-optical device such as a liquid crystal device of an active matrix driving system or a passive matrix driving system by TFT (thin film transistor) driving, TFD (thin film diode) driving, etc., and a method of manufacturing the same. It belongs to the technical field of the used electronic device.
【０００２】[0002]
【従来の技術】従来、この種の電気光学装置は、一対の
基板間に電気光学物質が封入されてなり、基板上には、
複数の走査線及びデータ線が相交差するように配列され
ている。例えばＴＦＴ駆動によるアクティブマトリクス
駆動方式の場合には、一方の基板上において、これらの
走査線及びデータ線の各交点に対応して複数のＴＦＴ及
び複数の画素電極が設けられ、走査線がＴＦＴのゲート
電極に接続され、データ線がＴＦＴのソース電極に接続
され、画素電極がＴＦＴのドレイン電極に接続される。
他方の基板には、対向電極（共通電極）がその全面に形
成される。2. Description of the Related Art Conventionally, this type of electro-optical device has an electro-optical material sealed between a pair of substrates.
A plurality of scanning lines and data lines are arranged so as to cross each other. For example, in the case of an active matrix driving method using TFT driving, a plurality of TFTs and a plurality of pixel electrodes are provided on one substrate corresponding to intersections of these scanning lines and data lines, and the scanning lines are formed of TFTs. The gate electrode is connected, the data line is connected to the source electrode of the TFT, and the pixel electrode is connected to the drain electrode of the TFT.
A counter electrode (common electrode) is formed on the entire surface of the other substrate.
【０００３】このように走査線、データ線、画素電極、
対向電極等が形成された両基板間には、シール材により
囲まれた空間に電気光学物質が封入され、液晶層が形成
される。シール材は、両基板をそれらの周辺で貼り合わ
せるための、例えば光硬化性樹脂や熱硬化性樹脂からな
る接着剤である。ここで封入される電気光学物質は、例
えば一種又は数種類のネマティック電気光学物質を混合
したものであり両基板表面に形成された配向膜の間で９
０度等の所定角度だけ捩じれた配向状態をとる。仮に、
電気光学物質層の厚みが電気光学物質の性質に応じて予
め設定された適当な値範囲に入っていなければ、安定し
て所定角度だけ捩じれた配向状態をとることはできず、
電気光学物質の配向不良の原因、即ち画質低下の原因と
なる。従って、電気光学物質層の厚みを規定する基板間
ギャップを制御することが、電気光学装置を製造する上
で重要課題となる。As described above, scanning lines, data lines, pixel electrodes,
An electro-optical material is sealed in a space surrounded by a sealing material between the two substrates on which the counter electrode and the like are formed, and a liquid crystal layer is formed. The sealing material is an adhesive made of, for example, a photocurable resin or a thermosetting resin for bonding the two substrates around the periphery thereof. The electro-optical material encapsulated here is, for example, a mixture of one or several types of nematic electro-optical materials, and is formed between the alignment films formed on both substrate surfaces.
The alignment state is twisted by a predetermined angle such as 0 degree. what if,
If the thickness of the electro-optical material layer does not fall within an appropriate value range set in advance according to the properties of the electro-optical material, it cannot be stably twisted by a predetermined angle, and
This causes poor alignment of the electro-optical material, that is, causes a decrease in image quality. Therefore, controlling the gap between the substrates that defines the thickness of the electro-optical material layer is an important issue in manufacturing an electro-optical device.
【０００４】そこで従来は、次のように基板間ギャップ
を制御している。Therefore, conventionally, the gap between the substrates is controlled as follows.
【０００５】先ず、例えば、直視型の液晶ディスプレイ
用の１０インチ程度の比較的大型の電気光学装置の場合
には、画面表示領域に表示される画像はそのまま視認さ
れるので、電気光学物質である液晶中に微少な不純物を
混入しても、液晶の配向不良による視認できる程度の白
抜けの原因とはならない。このため、液晶中に数μｍ程
度の所定径を持つグラスファイバ或いはガラスビーズ等
のギャップ材（スペーサ）を入れて、基板間ギャップを
制御している。[0005] First, for example, in the case of a relatively large electro-optical device of about 10 inches for a direct-view type liquid crystal display, an image displayed on a screen display area is visually recognized as it is, and therefore, is an electro-optical material. Even if a minute impurity is mixed in the liquid crystal, it does not cause visible white spots due to poor alignment of the liquid crystal. For this reason, a gap material (spacer) such as glass fiber or glass beads having a predetermined diameter of about several μm is placed in the liquid crystal to control the gap between the substrates.
【０００６】また、例えば液晶プロジェクタに用いられ
る液晶ライトバルブ用の１インチ程度の比較的小型の電
気光学装置の場合には、画像が拡大投影される。従っ
て、上述のように液晶中にギャップ材を入れてしまう
と、ギャップ材による液晶の配向不良箇所も拡大投影さ
れて、拡大後の表示画面において白抜けとして視認され
てしまう。このため、液晶中ではなく前述したシール材
中にギャップ材を入れて、基板間ギャップを制御してい
る。逆に、このような小型の電気光学装置であれば、画
面表示領域の周囲に位置するシール材により接着された
領域（以下、“シール領域”という）において基板間ギ
ャップを制御すれば、画面表示領域における基板間ギャ
ップを制御することも可能となるのである。For example, in the case of a relatively small electro-optical device of about 1 inch for a liquid crystal light valve used in a liquid crystal projector, an image is enlarged and projected. Therefore, if a gap material is put in the liquid crystal as described above, a portion of the liquid crystal with poor alignment caused by the gap material is also enlarged and projected, and is visually recognized as a white spot on the enlarged display screen. For this reason, the gap between the substrates is controlled by inserting a gap material not in the liquid crystal but in the above-described sealing material. Conversely, in such a small electro-optical device, if the gap between the substrates is controlled in a region (hereinafter, referred to as a “seal region”) adhered by a sealant located around the screen display region, the screen display is reduced. It is also possible to control the gap between the substrates in the region.
【０００７】ところで、前述の走査線に走査信号を供給
する走査線駆動回路やデータ線に画像信号を供給するデ
ータ線駆動回路は、シール材により囲まれた液晶封入領
域の外側に設けられるのが一般的である。従って、シー
ル領域下には、走査線やデータ線から延設された引き出
し配線が通されることになる。より具体的には、シール
領域下にある基板上、層間絶縁膜上などにＡｌ（アルミ
ニウム）等の金属層や低抵抗のポリシリコン層などから
なるデータ線や走査線の引き出し配線が設けられる。Incidentally, the above-described scanning line driving circuit for supplying a scanning signal to the scanning line and a data line driving circuit for supplying an image signal to the data line are provided outside the liquid crystal sealing region surrounded by the sealing material. General. Therefore, a lead-out line extending from the scanning line or the data line is passed under the seal region. More specifically, lead lines for data lines and scanning lines made of a metal layer such as Al (aluminum) or a low-resistance polysilicon layer are provided on a substrate, an interlayer insulating film, or the like below the seal region.
【０００８】従って、シール領域下では、シール材に接
する最上層の表面（例えば、画素電極形成用の第３層間
絶縁膜の表面や配向膜の表面）において、各引き出し配
線が通る箇所のが凸状に突出している。更に、このシー
ル領域の表面は、引き出し配線の厚みに応じて、各画素
領域において液晶に接する最上層の表面（例えば、配向
膜の表面）と比較して高くなっており、シール領域の表
面と各画素領域の表面との間には段差が発生している。
例えば、Ａｌ等からなるデータ線は３０００〜４０００
オングストローム程度の厚みがあり、ポリシリコン等か
らなる走査線も、３０００〜４０００オングストローム
程度の厚みがあり、画素領域における層構成は基本的に
これらの配線がなく且つ画素電極を構成するＩＴＯ（In
dium TinOxide）膜がある点で主に相違するので、この
段差は、これらの配線の合計厚である約６０００〜８０
００オングストローム程度にもなる。Therefore, under the sealing region, the location where each lead-out wiring passes is convex on the surface of the uppermost layer in contact with the sealing material (for example, the surface of the third interlayer insulating film for forming pixel electrodes and the surface of the alignment film). It protrudes in a shape. Further, the surface of the sealing region is higher than the surface of the uppermost layer (for example, the surface of the alignment film) in contact with the liquid crystal in each pixel region, depending on the thickness of the lead-out wiring. There is a step between each pixel area and the surface.
For example, a data line made of Al or the like is 3000 to 4000.
A scanning line made of polysilicon or the like has a thickness of about 3,000 to 4,000 angstroms, and a layer configuration in a pixel region basically has no such wiring and ITO (In
This step mainly differs in that there is a film of dium TinOxide).
It can be as high as about 00 angstroms.
【０００９】この結果、前述のようにシール材にギャッ
プ材を混入する場合、基板間ギャップを例えば４μｍ程
度にするためには、ギャップ材の径は、これよりも段差
の分だけ小さい例えば３μｍ程度とする必要がある。As a result, when the gap material is mixed into the sealing material as described above, in order to make the gap between the substrates about 4 μm, for example, the diameter of the gap material is about 3 μm, which is smaller by the step. It is necessary to
【００１０】[0010]
【発明が解決しようとする課題】電気光学装置では、高
画質化や小型化という一般的要請に沿うように、基板上
において配線を微細化すると共に相隣接する画素電極間
の間隔を狭くしつつ、画素開口率（画面表示領域におい
て全体面積に対する、有効に画像が表示される領域の比
率）を高めることが望まれている。In the electro-optical device, in order to meet the general demand for higher image quality and miniaturization, the wiring on the substrate is made finer and the distance between adjacent pixel electrodes is reduced. It is desired to increase the pixel aperture ratio (the ratio of a region where an image is effectively displayed to the entire area of the screen display region).
【００１１】しかしながら、このように配線の微細化が
進むに連れて、各引き出し配線の機械的強度は低下す
る。しかるに、基板間ギャップを制御するためのギャッ
プ材は前述のようにファイバ状やビーズ状であり、シー
ル材により両基板を一体に保とうとする力は、シール領
域下における基板面全体に均等に係るのではなく、線状
領域（ファイバ状の場合）や点状領域（ビーズ状の場
合）に対してギャップ材による応力が集中してかかるこ
とになる。However, as the wiring becomes finer, the mechanical strength of each lead wiring decreases. However, the gap material for controlling the inter-substrate gap is in the form of a fiber or a bead as described above, and the force for holding the two substrates together by the sealing material is uniformly applied to the entire substrate surface under the sealing region. Instead, the stress caused by the gap material is concentrated on the linear region (in the case of a fiber) or the dot region (in the case of a bead).
【００１２】より具体的には、図２４（ａ）の平面図及
び図２４（ｂ）のＡ−Ａ’断面図に示すように円柱状
（棒状）のグラスファイバからなるギャップ材３００
を、ＴＦＴアレイ基板１０及び対向基板２０の間のシー
ル材５２に混入させてギャップ制御を行うとする。この
場合、上述の如く微細化されて幅Ｌ１を持つ引き出し配
線３０１に層間絶縁膜を介して、幅Ｌ２（但し、Ｌ２＞
Ｌ１）を持つギャップ材３００が載ることになる。する
と、個々のギャップ材３００の載り方によっては、図２
４（ｂ）のように、ギャップ材３００が１本の引き出し
配線３０１を跨いだり、これに近い状態となったりす
る。すると、ギャップ材３００の側線に沿った線状領域
に応力集中が起こるので、引き出し配線３０１は比較的
容易に断線してしまうのである。More specifically, as shown in the plan view of FIG. 24A and the cross-sectional view taken along the line AA ′ of FIG.
Is mixed in the sealing material 52 between the TFT array substrate 10 and the opposing substrate 20 to perform gap control. In this case, the width L2 (where L2>) is provided to the lead wiring 301 which has been miniaturized as described above and has the width L1 via the interlayer insulating film.
The gap member 300 having L1) is mounted. Then, depending on how the individual gap members 300 are placed, FIG.
As shown in FIG. 4B, the gap material 300 straddles one lead wire 301 or is in a state close to it. Then, stress concentration occurs in a linear region along the side line of the gap material 300, so that the lead wiring 301 is relatively easily disconnected.
【００１３】また、図２５（ａ）の平面図及び図２５
（ｂ）のＢ−Ｂ’断面図に示すように球状のガラスビー
ズ（シリカボール）からなるギャップ材３００’を、シ
ール材５２に混入させてギャップ制御を行うとする。こ
の場合、上述の如く微細化されて幅Ｌ１を持つ引き出し
配線３０１に層間絶縁膜を介して、球状のギャップ材３
００’が載ることになる。すると、図２５（ｂ）のよう
に、ギャップ材３００’の接点における点状領域に応力
集中が起こるので、引き出し配線３０１は比較的容易に
突き破られたり、特に引き出し配線３０１下に絶縁膜を
介して他の引き出し配線が存在している場合などには、
断線せずとも当該絶縁膜を局所的に突き破ってショート
する可能性が高くなってしまうのである。FIG. 25A is a plan view and FIG.
It is assumed that the gap control is performed by mixing a gap material 300 ′ made of spherical glass beads (silica balls) into the sealing material 52 as shown in the BB ′ cross-sectional view of FIG. In this case, the spherical gap material 3 is connected to the lead wiring 301 which has been miniaturized as described above and has a width L1 via an interlayer insulating film.
00 'will be listed. Then, as shown in FIG. 25B, stress concentration occurs in a point-like region at the contact point of the gap material 300 ′, so that the lead-out wiring 301 can be relatively easily pierced or an insulating film can be formed under the lead-out wiring 301. For example, when there is another lead wiring through
Even without disconnection, there is a high possibility that the insulating film is locally broken and short-circuited.
【００１４】以上のように配線の微細化に伴って、シー
ル領域下において凸状に突出した箇所をなす引き出し配
線部分は、その上に載せられたファイバ状やビーズ状の
ギャップ材による応力集中に耐え切れなくなり、断線や
ショートなどの配線不良を引き起こす可能性が高くなる
という問題点がある。As described above, with the miniaturization of the wiring, the lead-out wiring portion, which forms a protruding portion under the seal region, is subject to stress concentration due to the fiber-like or bead-like gap material placed thereon. There is a problem that it is not possible to endure and the possibility of causing wiring failure such as disconnection or short circuit increases.
【００１５】他方、相隣接する画素電極間の間隔が狭く
なると、横方向電界（基板の面に沿った方向の電界）の
増加による液晶の配向不良（ディスクリネーション）が
発生するようになる。これを防ぐには、基板間ギャップ
を狭めて縦方向電界（基板面に垂直な方向の電界）を相
対的に強めれば良い。しかしながら、前述のシール領域
と各画素領域との段差により、画素領域における基板間
ギャップを、例えば４μｍ程度から３μｍ程度に狭める
ためには、ギャップ材の径を３μｍ程度から２μｍ程度
に小さくする必要性が生じる。ところが、このように小
さな径のギャップ材を精度良く作成することは現在の当
該技術分野では極めて困難である。また、ギャップが狭
まると、シール材に含まれる光硬化性樹脂の接着力が低
下してしまう。この結果、仮に基板間ギャップをこのよ
うに狭めると、ギャップ制御が困難となると共にギャッ
プ材のコスト増加や接着強度の低下を招くという問題点
が生じる。更に、画素領域における基板間ギャップを、
例えば４μｍ程度から１μｍ程度に狭めると、ギャップ
材の径を３μｍ程度から０μｍ程度に小さくする必要性
が生じ、即ち、シール材にギャップ材を混入する技術そ
のものが成り立たなくなるという問題点も生じる。On the other hand, when the distance between the adjacent pixel electrodes is reduced, poor alignment (disclination) of liquid crystal occurs due to an increase in the lateral electric field (electric field in the direction along the surface of the substrate). In order to prevent this, it is only necessary to narrow the gap between the substrates and relatively increase the vertical electric field (the electric field in the direction perpendicular to the substrate surface). However, in order to reduce the inter-substrate gap in the pixel region from, for example, about 4 μm to about 3 μm due to the step between the seal area and each pixel area, it is necessary to reduce the diameter of the gap material from about 3 μm to about 2 μm. Occurs. However, it is extremely difficult in the current technical field to accurately produce such a small-diameter gap material. Further, when the gap is narrowed, the adhesive strength of the photocurable resin included in the sealing material is reduced. As a result, if the inter-substrate gap is narrowed in this way, the gap control becomes difficult, and the cost of the gap material increases and the adhesive strength decreases. Further, the gap between the substrates in the pixel region is
For example, when the gap material is reduced from about 4 μm to about 1 μm, the diameter of the gap material needs to be reduced from about 3 μm to about 0 μm. In other words, there is a problem that the technique of mixing the gap material into the seal material itself cannot be established.
【００１６】本発明は上述した問題点に鑑みなされたも
のであり、シール領域下における配線不良を低減すると
共に、基板間ギャップを精度良く制御できる電気光学装
置及びその製造方法並びに当該電気光学装置を備えた電
子機器を提供することを課題とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and an electro-optical device, a method of manufacturing the electro-optical device, and a method of manufacturing the electro-optical device capable of accurately controlling a gap between substrates while reducing wiring defects under a seal region. It is an object to provide an electronic device provided with the electronic device.
【００１７】[0017]
【課題を解決するための手段】請求項１に記載の電気光
学装置は上記課題を解決するために、一対の基板間に液
晶が封入され、該基板の該液晶に面する側に相交差して
配列された複数のデータ線及び走査線と、前記基板を相
互に接着するギャップ材混入のシール材と、前記シール
材の形成領域に前記データ線及び走査線の少なくとも一
方から前記シール材の形成領域に各々延設された複数の
引き出し配線と、前記基板と前記引き出し配線との間に
配置された凹状に窪んだ領域を有する層間絶縁膜とを備
えており、前記引き出し配線は、前記シール材の形成領
域において前記層間絶縁膜の凹状に窪んだ領域に形成さ
れていることを特徴とする。In order to solve the above-mentioned problems, in the electro-optical device according to the present invention, a liquid crystal is sealed between a pair of substrates, and the liquid crystal is crossed on a side of the substrates facing the liquid crystal. A plurality of arranged data lines and scanning lines, a sealing material mixed with a gap material for bonding the substrates to each other, and a sealing material forming region from at least one of the data lines and the scanning lines in the sealing material forming region. A plurality of lead-out wirings each extending to the substrate, and an interlayer insulating film having a concavely recessed region disposed between the substrate and the lead-out wirings. It is characterized in that it is formed in a recessed area of the interlayer insulating film in the formation area.
【００１８】請求項１に記載の電気光学装置によれば、
一対の基板は相互に接着されており、シール材に混入さ
れたギャップ材により、基板間のギャップは制御されて
いる。従って、データ線及び走査線によりマトリクス駆
動される所定層厚の液晶を備えた、例えばＴＦＴ（薄膜
トランジスタ）駆動、ＴＦＤ（薄膜ダイオード）駆動等
のアクティブマトリクス駆動方式の電気光学装置或いは
パッシブマトリクス駆動方式の電気光学装置として構成
される。ここで、層間絶縁膜は、シール領域において引
き出し配線に対向する部分が凹状に窪んで形成されてい
る。従って、データ線や走査線が形成された基板側のシ
ール領域においてシール材に接する層間絶縁膜等の最上
層の表面（以下、単に“シール領域の表面”という）に
おいて引き出し配線上に形成される当該引き出し配線の
厚みによる凸状の突出の高さは、当該凹状に窪んだ部分
の深さに応じて低められることになる。即ち、シール領
域の表面における平坦化が図られる。従って、平坦化さ
れたシール領域上でシール材に混入されたギャップ材を
介してかかる応力は面上に一様に分散される。従って、
前述の図２４及び図２５に示したような引き出し配線が
断線したりショートしたりする可能性は大きく低減され
る。また、このシール領域の表面における高さの差を実
質的に零にせずに、多少なりとも小さくすれば、同様の
作用により、引き出し配線が断線したりショートしたり
する可能性は多少なりとも低減される。According to the electro-optical device of the first aspect,
The pair of substrates are bonded to each other, and the gap between the substrates is controlled by the gap material mixed in the sealing material. Therefore, for example, an electro-optical device of an active matrix drive system such as a TFT (thin film transistor) drive, a TFD (thin film diode) drive, or a passive matrix drive system including a liquid crystal having a predetermined layer thickness driven in a matrix by data lines and scanning lines. It is configured as an electro-optical device. Here, the portion of the interlayer insulating film facing the lead-out wiring in the seal region is formed so as to be recessed. Therefore, in the sealing region on the substrate side where the data lines and the scanning lines are formed, the uppermost surface of the interlayer insulating film or the like in contact with the sealing material (hereinafter, simply referred to as “the surface of the sealing region”) is formed on the lead-out wiring. The height of the convex protrusion due to the thickness of the lead wiring is reduced in accordance with the depth of the concave portion. That is, the surface of the seal region is flattened. Therefore, the stress applied via the gap material mixed into the sealing material on the flattened sealing region is uniformly distributed on the surface. Therefore,
The possibility that the lead-out wiring as shown in FIGS. 24 and 25 is disconnected or short-circuited is greatly reduced. If the difference in height at the surface of the sealing area is not reduced to substantially zero but is reduced to some extent, the possibility of disconnection or short-circuit of the lead-out wiring is reduced to some extent by the same action. Is done.
【００１９】更に、データ線や走査線が形成された基板
側の各画素領域において電気光学物質に接する配向膜等
の最上層の表面（以下、単に“画素領域の表面”とい
う）は、前述のようにシール領域の表面のうち引き出し
配線上に位置しない部分と殆ど同じ高さを持つので、こ
のようにシール領域の表面を平坦化すると、画素領域の
表面とシール領域の表面の高さの差も小さくなる。この
ため、従来のように、基板間ギャップよりも１μｍ程度
小さい径を持つギャップ材を使用する必要が無くなり、
基板間ギャップと同程度の径を持つギャップ材を使用す
ることが可能となる。このことは、前述のように、画素
の微細化による液晶の配向不良を防ぐべく基板間ギャッ
プを狭める場合に、大きな効果が期待できる。Further, in each pixel region on the substrate side where the data lines and the scanning lines are formed, the surface of the uppermost layer such as an alignment film in contact with the electro-optical material (hereinafter, simply referred to as “the surface of the pixel region”) is the same as that described above. As described above, since the surface of the seal region has almost the same height as the portion not located on the lead-out wiring, when the surface of the seal region is flattened in this manner, the difference in height between the surface of the pixel region and the surface of the seal region is obtained. Is also smaller. For this reason, it is not necessary to use a gap material having a diameter smaller than the gap between the substrates by about 1 μm as in the related art.
It is possible to use a gap material having the same diameter as the gap between the substrates. As described above, a great effect can be expected when the gap between the substrates is narrowed in order to prevent the alignment failure of the liquid crystal due to the miniaturization of the pixel as described above.
【００２０】請求項２に記載の電気光学装置は上記課題
を解決するために請求項１に記載の電気光学装置におい
て、前記複数のデータ線及び走査線は、前記基板のうち
の一方に設けられており、該一方の基板上に、前記複数
のデータ線及び走査線に各々接続された複数の薄膜トラ
ンジスタと、 該複数の薄膜トランジスタに接続された
複数の画素電極と、前記複数の薄膜トランジスタの少な
くともチャネル形成用領域を前記一方の基板の側から見
て各々重なる位置に設けられた遮光膜と、前記複数の走
査線に平行に各々配設され前記複数の画素電極に所定容
量を各々付与する複数の容量線とを更に備えており、前
記層間絶縁膜は、前記一方の基板上の前記遮光膜が形成
されている領域においては前記遮光膜上に且つ前記遮光
膜が形成されていない領域においては前記一方の基板上
に設けられており、前記薄膜トランジスタ、前記データ
線、前記走査線及び前記容量線のうち少なくとも一つに
対向する部分が前記基板のうちの他方の側から見て凹状
に窪んで形成された第１層間絶縁膜を含み、該第１層間
絶縁膜は、前記シール領域において前記引き出し配線に
対向する部分が凹状に窪んで形成されたことを特徴とす
る。According to a second aspect of the present invention, there is provided an electro-optical device according to the first aspect, wherein the plurality of data lines and the scanning lines are provided on one of the substrates. A plurality of thin film transistors respectively connected to the plurality of data lines and the scanning lines; a plurality of pixel electrodes connected to the plurality of thin film transistors; and at least a channel formation of the plurality of thin film transistors on the one substrate. A light-shielding film provided at a position where each of the application areas overlaps when viewed from the one substrate side, and a plurality of capacitors each arranged in parallel with the plurality of scanning lines and providing a predetermined capacitance to the plurality of pixel electrodes, respectively. A line, and the interlayer insulating film is not formed on the light-shielding film and in the region where the light-shielding film is formed on the one substrate. In a region, the portion facing the at least one of the thin film transistor, the data line, the scanning line, and the capacitor line is provided on the one substrate when viewed from the other side of the substrate. The semiconductor device includes a first interlayer insulating film that is concavely formed, and the first interlayer insulating film is formed such that a portion facing the lead-out line in the seal region is concavely formed.
【００２１】請求項２に記載の電気光学装置によれば、
遮光膜は、複数のＴＦＴ（薄膜トランジスタ）の少なく
ともチャネル形成用領域を一方の基板の側から見て各々
覆う位置において一方の基板に設けられている。従っ
て、一方の基板の側からの戻り光等が当該チャネル形成
用領域に入射する事態を未然に防ぐことができ、光電流
の発生によりＴＦＴの特性が劣化することはない。そし
て、第１層間絶縁膜は、一方の基板上の遮光膜が形成さ
れている領域においては遮光膜上に設けられており、遮
光膜が形成されていない領域においては一方の基板上に
設けられている。従って、遮光膜からＴＦＴ等を電気的
絶縁し得ると共に遮光膜がＴＦＴ等を汚染する事態を未
然に防げる。ここで特に、第１層間絶縁膜は、ＴＦＴ、
データ線、走査線及び容量線のうち少なくとも一つに対
向する部分が他方の基板の側から見て凹状に窪んで形成
されているので、従来のように第１層間絶縁膜を平らに
形成してその上にこれらのＴＦＴ等を形成する場合と比
較すると、凹状に窪んだ部分の深さに応じて、これらの
ＴＦＴ等が形成された領域と形成されていない領域との
合計層厚の差が減少し、画素部における平坦化が促進さ
れる。即ち、従来のように、画素領域における平坦化膜
のスピンコート等による塗布、平坦化された絶縁膜の形
成等の工程を、省略又は簡略化できる。According to the electro-optical device of the second aspect,
The light-shielding film is provided on one substrate at a position covering at least a channel formation region of a plurality of TFTs (thin film transistors) as viewed from the one substrate side. Therefore, it is possible to prevent a situation in which return light or the like from one of the substrates is incident on the channel forming region, and the characteristics of the TFT are not deteriorated due to generation of a photocurrent. The first interlayer insulating film is provided on the light-shielding film in a region where the light-shielding film is formed on one substrate, and is provided on the one substrate in a region where the light-shielding film is not formed. ing. Therefore, the TFT and the like can be electrically insulated from the light shielding film, and the situation where the light shielding film contaminates the TFT and the like can be prevented. Here, in particular, the first interlayer insulating film includes a TFT,
Since the portion facing at least one of the data line, the scanning line, and the capacitor line is formed to be concave when viewed from the other substrate side, the first interlayer insulating film is formed flat as in the related art. In comparison with the case where these TFTs and the like are formed thereon, the difference in the total layer thickness between the region where these TFTs and the like are formed and the region where they are not formed is determined according to the depth of the concave portion. Is reduced, and flattening in the pixel portion is promoted. That is, the steps of applying the flattening film in the pixel region by spin coating or the like and forming a flattened insulating film, as in the related art, can be omitted or simplified.
【００２２】請求項３に記載の電気光学装置は上記課題
を解決するために請求項２に記載の電気光学装置におい
て、前記シール領域において、前記データ線から延設さ
れた引き出し配線をなす導電層としての導電性金属層に
対しては、前記走査線をなす導電層としての導電性ポリ
シリコン層及び前記遮光膜としての導電性遮光膜の少な
くとも一方が前記層間絶縁膜を介して積層形成されてい
ると共に、前記走査線から延設された引き出し配線をな
す前記導電性ポリシリコン層に対しては、前記導電性金
属層及び前記導電性遮光膜の少なくとも一方が前記層間
絶縁膜を介して積層形成されていることを特徴とする。According to a third aspect of the present invention, there is provided an electro-optical device according to the second aspect, wherein the conductive layer forms a lead-out wiring extending from the data line in the seal region. For the conductive metal layer as at least, at least one of a conductive polysilicon layer as a conductive layer forming the scanning line and a conductive light shielding film as the light shielding film is formed by lamination via the interlayer insulating film. In addition, at least one of the conductive metal layer and the conductive light-shielding film is formed on the conductive polysilicon layer forming a lead-out wiring extending from the scanning line, with the conductive metal layer and the conductive light-shielding film interposed therebetween. It is characterized by having been done.
【００２３】請求項３に記載の電気光学装置によれば、
シール領域において、データ線の引き出し配線は、例え
ばＡｌ（アルミニウム）等の導電性金属層から構成され
ており、走査線の引き出し配線は、導電性ポリシリコン
層から構成されており、遮光膜は、Ｗ（タングステン）
等の導電性金属膜から構成されている。ここで、シール
領域において、データ線の引き出し配線は、一般に画面
表示領域のＸ方向に沿った上下の辺から引き出されてお
り、走査線の引き出し配線は、一般に画面表示領域のＹ
方向に沿った左右の辺から引き出されている。従って、
仮にデータ線の引き出し配線をなす導電性金属層と、走
査線の引き出し配線をなす導電性ポリシリコン層との厚
みが相異なれば、画面表示領域の上下の辺におけるシー
ル領域の表面の高さと左右の辺におけるシール領域の表
面の高さとが相異なるので、シール材の全体に混入され
るギャップ材による基板間ギャップの制御が不安定なも
のとなってしまう。そこで、本発明では、データ線の引
き出し配線に対しては、走査線の引き出し配線をなす導
電性ポリシリコン層を積層し、他方、走査線の引き出し
配線に対しては、データ線の引き出し配線をなす導電性
金属層を積層する。すると、画面表示領域の上下の辺に
おけるシール領域の表面の高さと左右の辺におけるシー
ル領域の表面の高さとは一致するので、シール材の全体
に混入されるギャップ材による基板間ギャップの制御が
安定なものとなる。According to the electro-optical device of the third aspect,
In the seal region, the lead line of the data line is formed of a conductive metal layer such as Al (aluminum), the lead line of the scan line is formed of a conductive polysilicon layer, and the light shielding film is formed of a conductive polysilicon layer. W (tungsten)
And the like. Here, in the seal area, the lead wire of the data line is generally drawn from upper and lower sides along the X direction of the screen display area, and the lead wire of the scan line is generally drawn from the Y side of the screen display area.
It is drawn from the left and right sides along the direction. Therefore,
If the thickness of the conductive metal layer forming the lead line of the data line and the thickness of the conductive polysilicon layer forming the lead line of the scanning line are different, the height of the surface of the seal area on the upper and lower sides of the screen display area and the right and left , The height of the surface of the sealing region at the side is different, and the control of the gap between the substrates by the gap material mixed into the entire sealing material becomes unstable. Therefore, according to the present invention, a conductive polysilicon layer serving as a lead line for a scanning line is laminated for a lead line for a data line, and a lead line for a data line is placed for a lead line for a scanning line. A conductive metal layer to be formed is laminated. Then, since the height of the surface of the seal area on the upper and lower sides of the screen display area coincides with the height of the surface of the seal area on the left and right sides, the gap between the substrates can be controlled by the gap material mixed into the entire seal material. Become stable.
【００２４】更に、本発明では、遮光膜から延設された
引き出し配線が画面表示領域の左右の辺又は上下の辺に
おけるシール領域下で、走査線又はデータ線の引き出し
配線に積層された形で設けられる場合には、当該遮光膜
の引き出し配線が設けられていない辺側のシール領域下
にも遮光膜を積層する。すると、遮光膜の引き出し配線
がある場合にも、画面表示領域の上下の辺におけるシー
ル領域の表面の高さと左右の辺におけるシール領域の表
面の高さとは一致するので、シール材の全体に混入され
るギャップ材による基板間ギャップの制御が安定なもの
となる。Further, according to the present invention, the lead-out wiring extending from the light-shielding film is stacked on the lead-out wiring of the scanning line or the data line under the seal area on the left or right side or the upper and lower sides of the screen display area. In the case where the light-shielding film is provided, the light-shielding film is also stacked under the seal region on the side where the lead-out wiring of the light-shielding film is not provided. Then, even if there is a lead-out wiring of the light-shielding film, the height of the surface of the seal region on the upper and lower sides of the screen display area matches the height of the surface of the seal area on the left and right sides, so that the entire surface of the seal material is mixed. The control of the gap between the substrates by the gap material to be performed becomes stable.
【００２５】請求項４に記載の電気光学装置は上記課題
を解決するために請求項３に記載の電気光学装置におい
て、前記データ線から延設された引き出し配線をなす前
記導電性金属層は、前記積層形成された導電性ポリシリ
コン層及び導電性遮光膜の少なくとも一方とコンタクト
ホールを介して電気的接続されており、前記データ線か
ら延設された引き出し配線の少なくとも一部は、前記導
電性金属層と共に前記導電性ポリシリコン層及び導電性
遮光膜の少なくとも一方からなる冗長構造を有すること
を特徴とする。According to a fourth aspect of the present invention, there is provided an electro-optical device according to the third aspect, wherein the conductive metal layer forming a lead-out wiring extending from the data line comprises: At least one of the stacked conductive polysilicon layer and the conductive light-shielding film is electrically connected to each other through a contact hole, and at least a part of a lead wiring extending from the data line has the conductive property. It has a redundant structure comprising at least one of the conductive polysilicon layer and the conductive light-shielding film together with a metal layer.
【００２６】請求項４に記載の電気光学装置によれば、
データ線の引き出し配線をなす導電性金属層に積層形成
された導電性ポリシリコン層及び導電性遮光膜の少なく
とも一方は、コンタクトホールを介してデータ線の引き
出し配線に電気的接続されており、データ線は、積層さ
れた２つ又は３つの導電層からなる冗長構造を有する。
従って、例えば、シール領域下においてギャップ材によ
る応力を受けて配線が断線しても、或いは、基板に垂直
な方向に一つの導電層が層間絶縁膜を破って他の導電層
にショートしてもデータ線の配線不良となる可能性は非
常に低くなる。According to the electro-optical device of the fourth aspect,
At least one of the conductive polysilicon layer and the conductive light-shielding film laminated on the conductive metal layer forming the lead line of the data line is electrically connected to the lead line of the data line through a contact hole. The lines have a redundant structure consisting of two or three conductive layers stacked.
Therefore, for example, even if the wiring is disconnected under the stress of the gap material under the sealing region, or even if one conductive layer breaks the interlayer insulating film in the direction perpendicular to the substrate and is short-circuited to another conductive layer. The possibility of data line wiring failure is very low.
【００２７】請求項５に記載の電気光学装置は上記課題
を解決するために請求項３又は４に記載の電気光学装置
において、前記走査線から延設された引き出し配線をな
す前記導電性ポリシリコン層は、前記積層形成された導
電性金属層及び導電性遮光膜の少なくとも一方とコンタ
クトホールを介して電気的接続されており、前記走査線
から延設された引き出し配線の少なくとも一部は、前記
導電性ポリシリコン層と共に前記導電性金属層及び導電
性遮光膜の少なくとも一方からなる冗長構造を有するこ
とを特徴とする。According to a fifth aspect of the present invention, there is provided an electro-optical device according to the third or fourth aspect, wherein the conductive polysilicon is a lead-out wiring extending from the scanning line. The layer is electrically connected to at least one of the stacked conductive metal layer and the conductive light-shielding film via a contact hole, and at least a part of a lead wiring extended from the scanning line is A redundant structure comprising at least one of the conductive metal layer and the conductive light-shielding film together with the conductive polysilicon layer is provided.
【００２８】請求項５に記載の電気光学装置によれば、
走査線の引き出し配線をなす導電性ポリシリコン層に積
層形成された導電性金属層及び導電性遮光膜の少なくと
も一方は、コンタクトホールを介して走査線の引き出し
配線に電気的接続されており、走査線は、積層された２
つ又は３つの導電層からなる冗長構造を有する。According to the electro-optical device of the fifth aspect,
At least one of the conductive metal layer and the conductive light-shielding film, which are stacked and formed on the conductive polysilicon layer forming the scanning line lead-out wiring, is electrically connected to the scan line lead-out wiring via a contact hole. The lines are two stacked
It has a redundant structure consisting of one or three conductive layers.
【００２９】請求項６に記載の電気光学装置は上記課題
を解決するために請求項３から５のいずれか一項に記載
の電気光学装置において、前記データ線から延設された
引き出し配線をなす前記導電性金属層に対して積層形成
された導電性ポリシリコン層及び導電性遮光膜の少なく
とも一方は、前記シール領域において前記基板を介して
入射される光がシール材に透過可能なように網目状又は
ストライプ状の平面パターンを備えており、前記走査線
から延設された引き出し配線をなす前記導電性ポリシリ
コン層に対して積層形成された導電性金属層及び導電性
遮光膜の少なくとも一方は、前記シール領域において前
記基板を介して入射される光がシール材に透過可能なよ
うに網目状又はストライプ状の平面パターンを備えたこ
とを特徴とする。According to a sixth aspect of the present invention, there is provided an electro-optical device according to any one of the third to fifth aspects, wherein the lead-out wiring extends from the data line. At least one of the conductive polysilicon layer and the conductive light-shielding film laminated on the conductive metal layer has a mesh such that light incident through the substrate in the seal region can pass through a sealant. Or a planar pattern having a stripe shape, and at least one of a conductive metal layer and a conductive light-shielding film laminated and formed with respect to the conductive polysilicon layer forming a lead wiring extended from the scanning line. A mesh or stripe-shaped plane pattern is provided so that light incident through the substrate in the sealing region can be transmitted through a sealing material.
【００３０】請求項６に記載の電気光学装置によれば、
シール領域において、データ線の引き出し配線に対して
積層形成された導電性ポリシリコン層及び導電性遮光膜
の少なくとも一方は、網目状又はストライプ状の平面パ
ターンを備えているので、当該電気光学装置の製造工程
において、光硬化性樹脂等の光硬化性材料からなるシー
ル材を用いた場合に、基板を介して光を入射すれば、こ
の積層構造における網目の間或いはストライプの間を通
ってシール材に光を照射することが出来る。従って、光
硬化性樹脂等からなるシール材を良好に光硬化させるこ
とが出来る。According to the electro-optical device of the sixth aspect,
In the sealing region, at least one of the conductive polysilicon layer and the conductive light-shielding film laminated with respect to the lead-out line of the data line has a mesh-like or stripe-like planar pattern. In the manufacturing process, when a sealing material made of a photocurable material such as a photocurable resin is used, if light enters through a substrate, the sealing material passes between meshes or stripes in the laminated structure. Can be irradiated with light. Therefore, it is possible to satisfactorily photo-cur a sealing material made of a photo-curable resin or the like.
【００３１】請求項７に記載の電気光学装置は上記課題
を解決するために請求項２から６のいずれか一項に記載
の電気光学装置において、前記遮光膜は、定電位源に接
続されていることを特徴とする。According to a seventh aspect of the present invention, there is provided an electro-optical device according to any one of the second to sixth aspects, wherein the light-shielding film is connected to a constant potential source. It is characterized by being.
【００３２】請求項７に記載の電気光学装置によれば、
遮光膜は定電位源に接続されているので、遮光膜は定電
位とされる。従って、遮光膜に対向配置されるＴＦＴに
対し遮光膜の電位変動が悪影響を及ぼすことはない。According to the electro-optical device according to the seventh aspect,
Since the light shielding film is connected to a constant potential source, the light shielding film is set to a constant potential. Therefore, the potential fluctuation of the light-shielding film does not adversely affect the TFT disposed opposite to the light-shielding film.
【００３３】請求項８に記載の電気光学装置は上記課題
を解決するために請求項１から７のいずれか一項に記載
の電気光学装置において、前記層間絶縁膜は、単層から
構成されていることを特徴とする。According to an eighth aspect of the present invention, there is provided an electro-optical device according to any one of the first to seventh aspects, wherein the interlayer insulating film is formed of a single layer. It is characterized by being.
【００３４】請求項８に記載の電気光学装置によれば、
層間絶縁膜を単層から構成すればよいので、従来の場合
と比較しても層の数を増加させる必要が無く、凹状に窪
んだ部分とそうでない部分との層厚を制御すれば、当該
層間絶縁膜が得られる。According to the electro-optical device of the eighth aspect,
Since the interlayer insulating film may be composed of a single layer, it is not necessary to increase the number of layers as compared with the conventional case, and if the layer thickness of the concave portion and the non-concave portion is controlled, the An interlayer insulating film is obtained.
【００３５】請求項９に記載の電気光学装置は上記課題
を解決するために請求項１から７のいずれか一項に記載
の電気光学装置において、前記層間絶縁膜は、単層部分
と多層部分とから構成されており、前記単層部分が前記
凹状に窪んだ部分とされており、前記多層部分が前記凹
状に窪んでいない部分とされていることを特徴とする。According to a ninth aspect of the present invention, there is provided an electro-optical device according to any one of the first to seventh aspects, wherein the interlayer insulating film has a single-layer portion and a multi-layer portion. Wherein the single-layer portion is the concave portion and the multilayer portion is the non-concave portion.
【００３６】請求項９に記載の電気光学装置によれば、
単層部分が凹状に窪んだ部分とされているので、凹状に
窪んだ部分における層間絶縁膜の層厚を、単層部分の層
厚として、比較的容易にして確実且つ高精度に制御でき
る。従って、この凹状に窪んだ部分における層間絶縁膜
の層厚を非常に薄くすることも可能となる。According to the electro-optical device of the ninth aspect,
Since the single layer portion is formed as a concave portion, the layer thickness of the interlayer insulating film in the concave portion can be relatively easily, reliably, and accurately controlled as the layer thickness of the single layer portion. Therefore, it is possible to make the layer thickness of the interlayer insulating film in the concave portion extremely small.
【００３７】請求項１０に記載の電気光学装置は上記課
題を解決するために請求項１から９のいずれか一項に記
載の電気光学装置において、前記層間絶縁膜は、酸化シ
リコン膜又は窒化シリコン膜から構成されていることを
特徴とする。According to a tenth aspect of the present invention, there is provided an electro-optical device according to any one of the first to ninth aspects, wherein the interlayer insulating film is formed of a silicon oxide film or a silicon nitride film. It is characterized by being composed of a film.
【００３８】請求項１０に記載の電気光学装置によれ
ば、酸化シリコン膜又は窒化シリコン膜からなる層間絶
縁膜により、遮光膜からＴＦＴ等を電気的絶縁できると
共に遮光膜からの汚染を防止できる。しかも、このよう
に構成された層間絶縁膜は、ＴＦＴの下地層に適してい
る。According to the electro-optical device of the tenth aspect, the TFT and the like can be electrically insulated from the light shielding film and the contamination from the light shielding film can be prevented by the interlayer insulating film made of the silicon oxide film or the silicon nitride film. In addition, the interlayer insulating film thus configured is suitable for a TFT underlayer.
【００３９】請求項１１に記載の電気光学装置は上記課
題を解決するために請求項２から１０のいずれか一項に
記載の電気光学装置において、前記遮光膜は、Ｔｉ（チ
タン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ
（タンタル）、Ｍｏ（モリブデン）及びＰｄ（鉛）のう
ちの少なくとも一つを含むことを特徴とする。According to an eleventh aspect of the present invention, in the electro-optical device according to any one of the second to tenth aspects, the light-shielding film is made of Ti (titanium), Cr ( Chrome), W (tungsten), Ta
(Tantalum), Mo (Molybdenum), and Pd (Lead).
【００４０】請求項１１に記載の電気光学装置によれ
ば、遮光膜は、不透明な高融点金属であるＴｉ、Ｃｒ、
Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含
む、例えば、金属単体、合金、金属シリサイド等から構
成されるため、ＴＦＴアレイ基板上の遮光膜形成工程の
後に行われるＴＦＴ形成工程における高温処理により、
遮光膜が破壊されたり溶融しないようにできる。According to the electro-optical device of the eleventh aspect, the light-shielding film is made of Ti, Cr, which is an opaque high melting point metal.
Since it is made of, for example, a simple metal, an alloy, a metal silicide, or the like containing at least one of W, Ta, Mo, and Pd, high temperature in the TFT forming process performed after the light shielding film forming process on the TFT array substrate is performed. By processing
The light-shielding film can be prevented from being broken or melted.
【００４１】請求項１２に記載の電気光学装置は上記課
題を解決するために請求項１から１１のいずれか一項に
記載の電気光学装置において、前記ギャップ材は、前記
基板間のギャップに対応する所定径を持つグラスファイ
バ及びガラスビーズのいずれか一方からなることを特徴
とする。According to a twelfth aspect of the present invention, in order to solve the above problem, in the electro-optical device according to any one of the first to eleventh aspects, the gap material corresponds to a gap between the substrates. It is made of either glass fiber or glass beads having a predetermined diameter.
【００４２】請求項１２に記載の電気光学装置によれ
ば、グラスファイバ或いはガラスビーズがギャップ材と
してシール材中に混入されているので、シール領域の表
面に対して、線状領域や点状領域の応力集中が起きる。
しかし、シール領域の表面における引き出し配線の厚み
に起因した凸状の突出は、層間絶縁膜の凹状に窪んだ部
分の深さに応じて平坦化されている。このため、当該応
力集中により引き出し配線が断線したりショートしたり
する可能性は低減される。According to the electro-optical device of the twelfth aspect, since glass fibers or glass beads are mixed in the sealing material as a gap material, a linear region or a dot region is formed on the surface of the sealing region. Stress concentration occurs.
However, the convex protrusion due to the thickness of the lead wiring on the surface of the seal region is flattened according to the depth of the concave portion of the interlayer insulating film. Therefore, the possibility that the lead-out wiring is disconnected or short-circuited due to the stress concentration is reduced.
【００４３】請求項１３に記載の電気光学装置は上記課
題を解決するために請求項１から１２のいずれか一項に
記載の電気光学装置において、前記層間絶縁膜の凹状に
窪んだ側壁部分はテーパ状に形成されていることを特徴
とする。According to a thirteenth aspect of the present invention, in order to solve the above problem, in the electro-optical device according to any one of the first to twelfth aspects, the side wall portion of the interlayer insulating film that is recessed is formed. It is characterized in that it is formed in a tapered shape.
【００４４】請求項１３に記載の電気光学装置によれ
ば、層間絶縁膜の凹状に窪んだ側壁部分はテーパ状に形
成されているので、電気光学装置の製造工程において、
この凹状に窪んだ部分内に引き出し配線をフォトリソグ
ラフィ工程、エッチング工程等により形成し、更にその
上に絶縁膜や導電膜等の他の膜を積層する際に、この凹
状に窪んだ部分内に残る電極残り等のエッチング後の残
留物を低減することが出来る。このため、所定パターン
の引き出し配線を的確に凹状に窪んだ部分内に形成する
ことできる。According to the electro-optical device of the thirteenth aspect, since the recessed side wall portion of the interlayer insulating film is formed in a tapered shape, in the manufacturing process of the electro-optical device,
A lead wiring is formed in the concave portion by a photolithography process, an etching process, and the like, and when another film such as an insulating film or a conductive film is laminated thereon, the wiring is formed in the concave portion. Residues after etching such as remaining electrode residues can be reduced. For this reason, it is possible to accurately form the lead wiring of the predetermined pattern in the concave portion.
【００４５】請求項１４に記載の電気光学装置の製造方
法は上記課題を解決するために請求項８に記載の電気光
学装置の製造方法であって、前記一方の基板上の所定領
域に前記遮光膜を形成する工程と、前記一方の基板及び
遮光膜上に絶縁膜を堆積する工程と、該絶縁膜に前記凹
状に窪んだ部分に対応するレジストパターンをフォトリ
ソグラフィで形成する工程と、該レジストパターンを介
して所定時間のエッチングを行い前記凹状に窪んだ部分
を形成する工程とを備えたことを特徴とする。According to a fourteenth aspect of the present invention, there is provided a method of manufacturing an electro-optical device according to the eighth aspect, wherein the light-shielding portion is provided on a predetermined region on the one substrate. Forming a film, depositing an insulating film on the one substrate and the light-shielding film, forming a resist pattern corresponding to the recessed portion on the insulating film by photolithography, Forming a concave portion by performing etching for a predetermined time through a pattern.
【００４６】請求項１４に記載の電気光学装置の製造方
法によれば、先ず、一方の基板上の所定領域に遮光膜が
形成され、一方の基板及びこの遮光膜上に絶縁膜が堆積
される。次に、該絶縁膜に凹状に窪んだ部分に対応する
レジストパターンが、フォトリソグラフィで形成され、
その後、ドライエッチング又はウエットエッチングが、
このレジストパターンを介して所定時間だけ行われて、
凹状に窪んだ部分が形成される。従って、ドライエッチ
ング又はウエットエッチングの時間管理により、凹状に
窪んだ部分の深さや層厚を制御できる。特にウエットエ
ッチングを行えば、凹状に窪んだ側壁部分にテーパ形状
を設けることが出来るので便利である。According to the electro-optical device manufacturing method of the present invention, first, a light-shielding film is formed in a predetermined region on one substrate, and an insulating film is deposited on the one substrate and the light-shielding film. . Next, a resist pattern corresponding to the concave portion of the insulating film is formed by photolithography,
After that, dry etching or wet etching,
Performed for a predetermined time through this resist pattern,
A concave portion is formed. Therefore, by controlling the time of the dry etching or the wet etching, the depth and the layer thickness of the concave portion can be controlled. In particular, it is convenient to perform wet etching because a tapered shape can be provided on a side wall portion that is depressed.
【００４７】請求項１５に記載の電気光学装置の製造方
法は上記課題を解決するために請求項９に記載の電気光
学装置の製造方法であって、前記一方の基板上の所定領
域に前記遮光膜を形成する工程と、前記一方の基板及び
遮光膜上に第１絶縁膜を堆積する工程と、該第１絶縁膜
に前記凹状に窪んだ部分に対応するレジストパターンを
フォトリソグラフィで形成する工程と、該レジストパタ
ーンを介してエッチングを行い前記凹状に窪んだ部分に
対応する前記第１絶縁膜を除去する工程と、前記一方の
基板及び第１絶縁膜上に第２絶縁膜を堆積する工程とを
備えたことを特徴とする。According to a fifteenth aspect of the present invention, there is provided a method of manufacturing an electro-optical device according to the ninth aspect, wherein the light-shielding portion is provided on a predetermined region on the one substrate. Forming a film, depositing a first insulating film on the one substrate and the light shielding film, and forming a resist pattern corresponding to the concave portion on the first insulating film by photolithography. Removing the first insulating film corresponding to the concave portion by performing etching through the resist pattern; and depositing a second insulating film on the one substrate and the first insulating film. And characterized in that:
【００４８】請求項１５に記載の電気光学装置の製造方
法によれば、先ず、一方の基板上の所定領域に遮光膜が
形成され、一方の基板及びこの遮光膜上に第１絶縁膜が
堆積される。次に、この第１絶縁膜に、凹状に窪んだ部
分に対応するレジストパターンが、フォトリソグラフィ
で形成され、その後、ドライエッチング又はウエットエ
ッチングが、このレジストパターンを介して行われて、
凹状に窪んだ部分に対応する第１絶縁膜が除去される。
その後、一方の基板及びこの第１絶縁膜上に第２絶縁膜
が堆積される。この結果、凹状に窪んだ部分における第
１層間絶縁膜の層厚を、第２絶縁膜の層厚の管理によ
り、比較的容易にして確実且つ高精度に制御できる。こ
の場合にもウエットエッチングを行えば、凹状に窪んだ
部分にテーパを設けることが出来るので便利である。According to a fifteenth aspect of the present invention, first, a light-shielding film is formed in a predetermined region on one substrate, and a first insulating film is deposited on the one substrate and the light-shielding film. Is done. Next, in the first insulating film, a resist pattern corresponding to the concave portion is formed by photolithography, and then dry etching or wet etching is performed through the resist pattern.
The first insulating film corresponding to the concave portion is removed.
Thereafter, a second insulating film is deposited on one of the substrates and the first insulating film. As a result, the layer thickness of the first interlayer insulating film in the concave portion can be relatively easily, reliably, and accurately controlled by managing the layer thickness of the second insulating film. Also in this case, it is convenient to perform wet etching because a tapered portion can be provided in a concave portion.
【００４９】請求項１６に記載の電子機器は上記課題を
解決するために請求項１から１３に記載の電気光学装置
を備えたことを特徴とする。According to a sixteenth aspect of the present invention, there is provided an electronic apparatus including the electro-optical device according to the first to thirteenth aspects to solve the above problems.
【００５０】請求項１６に記載の電子機器によれば、電
子機器は、上述した本願発明の電気光学装置を備えてお
り、配線不良が低減され、基板間のギャップ制御が精度
良く行われた信頼性の高い電気光学装置により高品位の
画像表示が可能となる。According to the electronic device of the present invention, the electronic device includes the above-described electro-optical device of the present invention, and has reduced wiring defects, and has a high reliability in controlling the gap between the substrates with high accuracy. High-quality electro-optical devices enable high-quality image display.
【００５１】本発明のこのような作用及び他の利得は次
に説明する実施の形態から明らかにされよう。The operation and other advantages of the present invention will become more apparent from the embodiments explained below.
【００５２】[0052]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。尚、本発明の実施の形態では、電
気光学装置として液晶装置を例として説明する。Embodiments of the present invention will be described below with reference to the drawings. In the embodiments of the present invention, a liquid crystal device will be described as an example of the electro-optical device.
【００５３】（液晶装置）本発明による液晶装置の実施
の形態の構成及び動作について図１から図１１に基づい
て説明する。(Liquid Crystal Device) The configuration and operation of a liquid crystal device according to an embodiment of the present invention will be described with reference to FIGS.
【００５４】先ず、液晶装置の全体構成を図１及び図２
を参照して説明する。尚、図１は、ＴＦＴアレイ基板を
その上に形成された各構成要素と共に対向基板の側から
見た平面図であり、図２は、対向基板を含めて示す図１
のＨ−Ｈ’断面図である。First, the overall structure of the liquid crystal device is shown in FIGS.
This will be described with reference to FIG. FIG. 1 is a plan view of the TFT array substrate together with the components formed thereon as viewed from the counter substrate, and FIG. 2 is a plan view including the counter substrate.
HH ′ sectional view of FIG.
【００５５】図１において、ＴＦＴアレイ基板１０の上
には、シール材５２がその縁に沿って設けられており、
その内側に並行して、遮光性の周辺見切り５３が設けら
れている。シール材５２の外側の領域には、データ線駆
動回路１０１及び実装端子１０２がＴＦＴアレイ基板１
０の一辺に沿って設けられており、走査線駆動回路１０
４が、この一辺に隣接する２辺に沿って設けられてい
る。更にＴＦＴアレイ基板１０の残る一辺には、画面表
示領域の両側に設けられた走査線駆動回路１０４間をつ
なぐための複数の配線１０５が設けられている。尚、後
述の走査線の信号遅延が問題にならない場合は、走査線
駆動回路１０４は一辺のみに形成しても良い。また、デ
ータ線駆動回路１０１を画面表示領域の両側に設けても
よいことは言うまでもない。また、対向基板２０のコー
ナー部の少なくとも一個所において、ＴＦＴアレイ基板
１０と対向基板２０との間で電気的導通をとるための上
下導通材（銀点）１０６が設けられている。そして、図
２に示すように、図１に示したシール材５２とほぼ同じ
輪郭を持つ対向基板２０が当該シール材５２によりＴＦ
Ｔアレイ基板１０に固着されている。In FIG. 1, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof.
A light-blocking peripheral partition 53 is provided in parallel with the inside. The data line driving circuit 101 and the mounting terminals 102 are provided on the TFT array substrate 1 outside the sealing material 52.
0 is provided along one side of the scanning line driving circuit 10.
4 are provided along two sides adjacent to this one side. Further, on one remaining side of the TFT array substrate 10, a plurality of wirings 105 for connecting between the scanning line driving circuits 104 provided on both sides of the screen display area are provided. When a signal delay of a scanning line described below does not matter, the scanning line driving circuit 104 may be formed on only one side. Needless to say, the data line driving circuit 101 may be provided on both sides of the screen display area. Also, at least one corner portion of the counter substrate 20 is provided with a vertical conductive material (silver dot) 106 for establishing electrical conduction between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 2, the counter substrate 20 having substantially the same contour as the sealing material 52 shown in FIG.
It is fixed to the T array substrate 10.
【００５６】データ線駆動回路１０１及び走査線駆動回
路１０４は配線により後述のデータ線（ソース電極）及
び走査線（ゲート電極）に各々電気的接続されている。
データ線駆動回路１０１には、図示しない制御回路から
即時表示可能な形式に変換された画像信号が入力され、
走査線駆動回路１０４がパルス的に走査線に順番にゲー
ト電圧を送るのに合わせて、データ線駆動回路１０１は
画像信号に応じた信号電圧をデータ線に送る。そして、
データ線及び走査線の交点に対応する各画素部には、液
晶駆動用のＴＦＴ３０が設けられている。ＴＦＴ３０
は、ポリシリコン（ｐ−Ｓｉ）タイプのＴＦＴであるの
で、ＴＦＴ３０の形成時に同一工程で、データ線駆動回
路１０１及び走査線駆動回路１０４を形成することも可
能であり、製造上有利である。The data line driving circuit 101 and the scanning line driving circuit 104 are electrically connected to data lines (source electrodes) and scanning lines (gate electrodes), which will be described later, by wiring.
An image signal converted into a format that can be displayed immediately from a control circuit (not shown) is input to the data line driving circuit 101,
The data line drive circuit 101 sends a signal voltage corresponding to an image signal to the data line in accordance with the scan line drive circuit 104 sending a gate voltage to the scan lines in pulse order. And
A liquid crystal driving TFT 30 is provided in each pixel portion corresponding to the intersection of the data line and the scanning line. TFT30
Is a polysilicon (p-Si) type TFT, so that the data line driving circuit 101 and the scanning line driving circuit 104 can be formed in the same step when the TFT 30 is formed, which is advantageous in manufacturing.
【００５７】図２において、液晶層５０は、例えば一種
又は数種類のネマティック液晶を混合した液晶からな
る。シール材５２は、二つの基板１０及び２０をそれら
の周辺で貼り合わせるための、例えば光硬化性樹脂や熱
硬化性樹脂からなる接着剤であり、両基板間の距離（基
板間ギャップ）を所定値とするためのグラスファイバー
或いはガラスビーズ等のギャップ材（スペーサ）が混入
されている。また、対向基板２０の液晶５０に面する側
には、ブラックマトリクス等の第２遮光膜２３等が設け
られている。In FIG. 2, the liquid crystal layer 50 is made of, for example, a liquid crystal in which one or several kinds of nematic liquid crystals are mixed. The sealing material 52 is an adhesive made of, for example, a photo-curable resin or a thermo-curable resin for bonding the two substrates 10 and 20 around the periphery thereof. A gap material (spacer) such as a glass fiber or a glass bead for obtaining a value is mixed. On the side of the opposing substrate 20 facing the liquid crystal 50, a second light-shielding film 23 such as a black matrix is provided.
【００５８】次に、液晶装置の画素領域における構成に
ついて、図３から図５を参照して説明する。図３は、デ
ータ線、走査線、画素電極、遮光膜等が形成されたＴＦ
Ｔアレイ基板の隣接した画素群の平面図である。図４
は、図３のＡ−Ａ’断面を対向基板等と共に示す液晶装
置の一実施の形態の断面図であり、図５は、図３のＣ−
Ｃ’断面を対向基板等と共に示す液晶装置の断面図であ
る。尚、図４及び図５においては、各層や各部材を図面
上で認識可能な程度の大きさとするため、各層や各部材
毎に縮尺を異ならしめてある。Next, the configuration in the pixel region of the liquid crystal device will be described with reference to FIGS. FIG. 3 shows a TF on which a data line, a scanning line, a pixel electrode, a light shielding film and the like are formed.
It is a top view of the pixel group adjacent to the T array substrate. FIG.
FIG. 5 is a cross-sectional view of one embodiment of a liquid crystal device showing an AA ′ cross section of FIG. 3 together with a counter substrate and the like, and FIG.
FIG. 4 is a cross-sectional view of the liquid crystal device, showing a cross section along C ′ together with the counter substrate and the like. In FIGS. 4 and 5, the scale of each layer and each member is different for each layer and each member in order to make the size recognizable in the drawings.
【００５９】図３において、液晶装置のＴＦＴアレイ基
板上には、マトリクス状に複数の透明な画素電極９ａ
（点線部９ａ’により輪郭が示されている）が設けられ
ており、画素電極９ａの縦横の境界に各々沿ってデータ
線６ａ（ソース電極）、走査線３ａ（ゲート電極）及び
容量線３ｂが設けられている。データ線６ａは、コンタ
クトホール５ａを介してポリシリコン膜からなる半導体
層１ａのうち後述のソース領域に電気的接続されてお
り、画素電極９ａは、コンタクトホール８を介して半導
体層１ａのうち後述のドレイン領域に電気的接続されて
いる。また、半導体層１ａのうち後述のチャネル形成用
領域１ａ’（図中右下りの斜線の領域）に対向するよう
に走査線３ａ（ゲート電極）が配置されている。そし
て、図中右上がりの斜線で示した領域に画素部における
遮光膜１１ａが設けられている。即ち遮光膜１１ａは、
画素部において、半導体層１ａのチャネル形成用領域１
ａ’を含むＴＦＴ、データ線６ａ、走査線３ａ及び容量
線３ｂをＴＦＴアレイ基板の側から見て各々重なる位置
に設けられている。In FIG. 3, a plurality of transparent pixel electrodes 9a are arranged in a matrix on a TFT array substrate of a liquid crystal device.
(Indicated by a dotted line portion 9a '), and a data line 6a (source electrode), a scanning line 3a (gate electrode), and a capacitance line 3b are respectively provided along the vertical and horizontal boundaries of the pixel electrode 9a. Is provided. The data line 6a is electrically connected to a later-described source region of the semiconductor layer 1a made of a polysilicon film via the contact hole 5a, and the pixel electrode 9a is connected to a later-described source region of the semiconductor layer 1a via the contact hole 8. Is electrically connected to the drain region. Further, the scanning line 3a (gate electrode) is arranged so as to face a channel forming region 1a '(a region indicated by oblique lines at the lower right in the figure) of the semiconductor layer 1a which will be described later. A light-shielding film 11a in the pixel portion is provided in a region indicated by oblique lines rising to the right in the drawing. That is, the light-shielding film 11a
In the pixel portion, the channel forming region 1 of the semiconductor layer 1a
The TFT including a ′, the data line 6a, the scanning line 3a, and the capacitor line 3b are provided at positions overlapping each other when viewed from the TFT array substrate side.
【００６０】図３において特に、データ線６ａ、走査線
３ａ及び容量線３ｂを含む太線で囲まれた網目状の（マ
トリクス状の）領域においては、後述の第１層間絶縁膜
が凹状に窪んで形成されており、それ以外の画素電極９
ａにほぼ対応する領域においては、当該第１層間絶縁膜
が相対的に凸状に（平面状に）形成されている。尚、第
１層間絶縁膜を凹状に窪んで形成するのは、少なくとも
データ線６ａ、走査線３ａ及び容量線３ｂの領域下に重
なる一部分、或いは全ての領域を含むようにする。In FIG. 3, in particular, in a mesh-like (matrix-like) region surrounded by a thick line including the data line 6a, the scanning line 3a, and the capacitance line 3b, a first interlayer insulating film described later is depressed in a concave shape. Other pixel electrodes 9
In a region substantially corresponding to a, the first interlayer insulating film is formed to be relatively convex (planar). It should be noted that the first interlayer insulating film formed so as to be depressed in a concave shape includes at least a part or an entire region under the data line 6a, the scanning line 3a, and the capacitor line 3b.
【００６１】図４及び図５に示すように、液晶装置１０
０は、透明な一方の基板の一例を構成するＴＦＴアレイ
基板１０と、これに対向配置される透明な他方の基板の
一例を構成する対向基板２０とを備えている。ＴＦＴア
レイ基板１０は、例えば石英基板からなり、対向基板２
０は、例えばガラス基板や石英基板からなる。ＴＦＴア
レイ基板１０には、画素電極９ａが設けられており、そ
の上側には、ラビング処理等の所定の配向処理が施され
た配向膜１９が設けられている。画素電極９ａは例え
ば、ＩＴＯ膜（インジウム・ティン・オキサイド膜）な
どの透明導電性薄膜からなる。また配向膜１９は例え
ば、ポリイミド薄膜などの有機薄膜からなる。As shown in FIGS. 4 and 5, the liquid crystal device 10
Numeral 0 includes a TFT array substrate 10 which constitutes an example of one transparent substrate, and a counter substrate 20 which constitutes an example of the other transparent substrate disposed to face the TFT array substrate 10. The TFT array substrate 10 is made of, for example, a quartz substrate, and the opposite substrate 2
0 is made of, for example, a glass substrate or a quartz substrate. A pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 19 on which a predetermined alignment process such as a rubbing process is performed is provided above the pixel electrode 9a. The pixel electrode 9a is made of, for example, a transparent conductive thin film such as an ITO film (indium tin oxide film). The alignment film 19 is made of, for example, an organic thin film such as a polyimide thin film.
【００６２】他方、対向基板２０には、その全面に渡っ
て対向電極２１が設けられており、その下側には、ラビ
ング処理等の所定の配向処理が施された配向膜２２が設
けられている。対向電極２１は例えば、ＩＴＯ膜などの
透明導電性薄膜からなる。また配向膜２２は、ポリイミ
ド薄膜などの有機薄膜からなる。On the other hand, a counter electrode 21 is provided on the entire surface of the counter substrate 20, and an alignment film 22 on which a predetermined alignment process such as a rubbing process is performed is provided below the counter electrode 21. I have. The counter electrode 21 is made of, for example, a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
【００６３】ＴＦＴアレイ基板１０には、図４に示すよ
うに、各画素電極９ａに隣接する位置に、各画素電極９
ａをスイッチング制御するＴＦＴ３０が設けられてい
る。As shown in FIG. 4, each pixel electrode 9a is provided on the TFT array substrate 10 at a position adjacent to each pixel electrode 9a.
A TFT 30 for switching control of a is provided.
【００６４】対向基板２０には、更に図３及び図４に示
すように、各画素の開口領域以外の領域に第２遮光膜２
３が設けられている。このため、対向基板２０の側から
投射光がＴＦＴ３０の半導体層１ａのチャネル形成用領
域１ａ’やＬＤＤ（LightlyDoped Drain）領域１ｂ及び
１ｃに侵入することはない。更に、第２遮光膜２３は、
コントラストの向上、色材の混色防止などの機能を有す
る。尚、第２遮光膜２３は、対向基板２０の側ではな
く、ＴＦＴアレイ基板１０上に形成してもよい。As shown in FIGS. 3 and 4, the second light-shielding film 2
3 are provided. For this reason, the projection light does not enter the channel forming region 1 a ′ or the LDD (Lightly Doped Drain) regions 1 b and 1 c of the semiconductor layer 1 a of the TFT 30 from the side of the counter substrate 20. Further, the second light shielding film 23
It has functions such as improvement of contrast and prevention of color mixing of coloring materials. Note that the second light-shielding film 23 may be formed on the TFT array substrate 10 instead of on the counter substrate 20 side.
【００６５】このように構成され、画素電極９ａと対向
電極２１とが対面するように配置されたＴＦＴアレイ基
板１０と対向基板２０との間には、シール材５２（図１
及び図２参照）により囲まれた空間に液晶が封入され、
液晶層５０が形成される。液晶層５０は、画素電極９ａ
からの電界が印加されていない状態で配向膜１９及び２
２により所定の配向状態を採る。A sealing material 52 (FIG. 1) is provided between the TFT array substrate 10 and the opposing substrate 20 having the above-described structure, in which the pixel electrode 9a and the opposing electrode 21 are arranged so as to face each other.
And liquid crystal is enclosed in a space surrounded by
The liquid crystal layer 50 is formed. The liquid crystal layer 50 includes a pixel electrode 9a.
Films 19 and 2 in a state where no electric field from
2 takes a predetermined orientation state.
【００６６】図４に示すように、ＴＦＴ３０に各々対向
する位置においてＴＦＴアレイ基板１０と各ＴＦＴ３０
との間には、遮光膜１１ａが各々設けられている。遮光
膜１１ａは、好ましくは不透明な高融点金属であるＴ
ｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも
一つを含む、金属単体、合金、金属シリサイド等から構
成される。このような材料から構成すれば、ＴＦＴアレ
イ基板１０上の遮光膜１１ａの形成工程の後に行われる
ＴＦＴ３０の形成工程における高温処理により、遮光膜
１１ａが破壊されたり溶融しないようにできる。遮光膜
１１ａが形成されているので、ＴＦＴアレイ基板１０の
側からの戻り光等がＴＦＴ３０のチャネル形成用領域１
ａ’やＬＤＤ領域１ｂ、１ｃに入射する事態を未然に防
ぐことができ、光電流の発生によりＴＦＴ３０の特性が
劣化することはない。As shown in FIG. 4, the TFT array substrate 10 and each TFT 30
The light-shielding films 11a are provided between them. The light-shielding film 11a is preferably made of T
It is composed of a simple metal, an alloy, a metal silicide, or the like containing at least one of i, Cr, W, Ta, Mo, and Pd. With such a material, the light-shielding film 11a can be prevented from being broken or melted by the high-temperature treatment in the TFT 30 forming step performed after the light-shielding film 11a forming step on the TFT array substrate 10. Since the light-shielding film 11a is formed, return light and the like from the side of the TFT array substrate 10 are transmitted to the channel forming region 1 of the TFT 30.
It is possible to prevent incidents on the a 'and the LDD regions 1b and 1c beforehand, and the characteristics of the TFT 30 are not degraded by the generation of the photocurrent.
【００６７】更に、遮光膜１１ａと複数のＴＦＴ３０と
の間には、第１絶縁膜１２及び第２絶縁膜１３から構成
された第１層間絶縁膜１２’が設けられている。第１層
間絶縁膜１２’は、ＴＦＴ３０を構成する半導体層１ａ
を遮光膜１１ａから電気的絶縁するために設けられるも
のである。更に、第１層間絶縁膜１２’は、ＴＦＴアレ
イ基板１０の全面に形成されることにより、ＴＦＴ３０
のための下地膜としての機能をも有する。即ち、ＴＦＴ
アレイ基板１０の表面の研磨時における荒れや、洗浄後
に残る汚れ等でＴＦＴ３０の特性の劣化を防止する機能
を有する。Further, between the light-shielding film 11a and the plurality of TFTs 30, a first interlayer insulating film 12 'composed of a first insulating film 12 and a second insulating film 13 is provided. The first interlayer insulating film 12 ′ is a semiconductor layer 1 a constituting the TFT 30.
Is provided to electrically insulate from the light shielding film 11a. Further, the first interlayer insulating film 12 ′ is formed on the entire surface of the TFT array substrate 10 so that the TFT 30
It also has a function as a base film for the purpose. That is, TFT
It has a function of preventing the deterioration of the characteristics of the TFT 30 due to roughness at the time of polishing the surface of the array substrate 10 and contamination remaining after cleaning.
【００６８】ここで特に図３及び図４に示すように、第
１層間絶縁膜１２’は、ＴＦＴアレイ基板上の遮光膜１
１ａが形成されている領域においては遮光膜１１ａ上に
形成されており、遮光膜１１ａが形成されていない領域
においてはＴＦＴアレイ基板１０上に設けられている。
そして、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容
量線３ｂに対向する部分が対向基板２０の側から見て凹
状に窪んで形成されている。Here, as particularly shown in FIGS. 3 and 4, the first interlayer insulating film 12 'is formed on the light shielding film 1 on the TFT array substrate.
The region where the light-shielding film 11a is formed is formed on the light-shielding film 11a, and the region where the light-shielding film 11a is not formed is provided on the TFT array substrate 10.
A portion facing the TFT 30, the data line 6 a, the scanning line 3 a, and the capacitor line 3 b is formed in a concave shape when viewed from the counter substrate 20 side.
【００６９】本実施の形態では特に、第１層間絶縁膜１
２’は、単層部分と２層部分とから構成されており、第
２絶縁膜１３の単層部分が薄くなって凹状に窪んだ部分
とされており、第１及び第２絶縁膜１２及び１３の２層
部分が厚くなって凹状に窪んでいない部分とされてい
る。このように、第１層間絶縁膜１２’を構成すると、
凹状に窪んだ部分における第１層間絶縁膜１２’の層厚
を、第２絶縁膜１３の層厚として、比較的容易にして確
実且つ高精度に制御できる。従って、この凹状に窪んだ
部分における第１層間絶縁膜１２’の層厚（即ち、第２
絶縁膜１３の層厚）を非常に薄くすることも可能とな
る。In this embodiment, in particular, the first interlayer insulating film 1
2 ′ is composed of a single-layer portion and a two-layer portion, in which the single-layer portion of the second insulating film 13 is formed as a thin and concave portion, and the first and second insulating films 12 and The two-layer portion 13 is thick and is not a concave portion. When the first interlayer insulating film 12 'is configured as described above,
The layer thickness of the first interlayer insulating film 12 ′ in the concave portion can be relatively easily, reliably, and accurately controlled as the layer thickness of the second insulating film 13. Accordingly, the layer thickness of the first interlayer insulating film 12 ′ in the concave portion (ie, the second
The layer thickness of the insulating film 13 can be made extremely thin.
【００７０】以上の如く構成された第１層間絶縁膜１
２’により、遮光膜１１ａからＴＦＴ３０等を電気的絶
縁し得ると共に遮光膜１１ａがＴＦＴ３０等を汚染する
事態を未然に防げる。ここで特に、第１層間絶縁膜１
２’は、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容
量線３ｂに対向する部分が凹状に窪んで形成されている
ので、従来のように第１層間絶縁膜を平らに形成してそ
の上にこれらのＴＦＴ等を形成する場合と比較すると、
凹状に窪んだ部分の深さに応じて、これらのＴＦＴ等が
形成された領域と形成されていない領域との合計層厚の
差が減少し、画素部における平坦化が促進される。The first interlayer insulating film 1 configured as described above
By 2 ′, the TFT 30 and the like can be electrically insulated from the light shielding film 11a, and the situation where the light shielding film 11a contaminates the TFT 30 and the like can be prevented. Here, in particular, the first interlayer insulating film 1
2 'is formed by recessing the portion facing the TFT 30, the data line 6a, the scanning line 3a, and the capacitor line 3b in a concave shape. When compared with the case where these TFTs and the like are formed,
According to the depth of the concave portion, the difference in the total layer thickness between the region where the TFTs and the like are formed and the region where the TFTs and the like are not formed is reduced, and flattening in the pixel portion is promoted.
【００７１】例えば、この合計層厚の差を実質的に零に
するように凹状に窪んだ部分の深さを設定すれば、その
後の平坦化処理を省略できる。或いは、この合計層厚の
差を多少なりとも減少させるように凹状に窪んだ部分の
深さを設定すれば、その後の平坦化処理の負担を軽減で
きる。より好ましくは、第１層間絶縁膜１２’は、遮光
膜１１ａ、半導体層１ａ、容量線３ｂ及びデータ線３ａ
の合計層厚に対応した深さで凹状に窪んで形成される。
このように第１層間絶縁膜１２’を構成すれば、データ
線６ａの上面とこれに隣接した第２層間絶縁膜４の上面
とをほぼ合わせることが出来、画素電極９ａを形成する
前の画素部における平坦化が促進される。For example, if the depth of the concave portion is set so that the difference in the total layer thickness becomes substantially zero, the subsequent flattening process can be omitted. Alternatively, if the depth of the concave portion is set so as to reduce the difference in the total layer thickness at all, the load of the subsequent flattening process can be reduced. More preferably, the first interlayer insulating film 12 'is formed of a light shielding film 11a, a semiconductor layer 1a, a capacitance line 3b, and a data line 3a.
Is formed in a concave shape at a depth corresponding to the total layer thickness.
By configuring the first interlayer insulating film 12 'in this manner, the upper surface of the data line 6a and the upper surface of the second interlayer insulating film 4 adjacent to the data line 6a can be almost aligned, and the pixel before forming the pixel electrode 9a is formed. The flattening of the part is promoted.
【００７２】但し、第１層間絶縁膜１２’は、遮光膜１
１ａ、半導体層１ａ及び容量線３ｂの合計層厚に対応し
た深さで凹状に窪んで形成されてもよい。このように第
１層間絶縁膜１２’を構成すれば、第２層間絶縁膜４の
上面をほぼ平坦に出来、画素電極９ａを形成する前の画
素部における平坦化が促進される。或いは、第１層間絶
縁膜１２’は、遮光膜１１ａ、半導体層１ａ及び容量線
３ｂのうちの一つ又は２つに対向する領域のみが凹状に
窪んで形成されてもよく、画素部における各種の平坦化
方式が採用可能である。However, the first interlayer insulating film 12 ′ is the light shielding film 1.
It may be concavely formed at a depth corresponding to the total layer thickness of the semiconductor layer 1a, the semiconductor layer 1a, and the capacitor line 3b. By configuring the first interlayer insulating film 12 'in this manner, the upper surface of the second interlayer insulating film 4 can be made substantially flat, and flattening in the pixel portion before forming the pixel electrode 9a is promoted. Alternatively, the first interlayer insulating film 12 ′ may be formed such that only a region facing one or two of the light-shielding film 11 a, the semiconductor layer 1 a, and the capacitor line 3 b is depressed in a concave shape. Can be adopted.
【００７３】尚、第１層間絶縁膜１２’を２層から構成
せずに、単層から構成してもよい。このように単層から
構成すれば、従来の場合と比較しても層の数を増加させ
る必要が無い。凹状に窪んだ部分とそうでない部分との
層厚を後述の製造プロセス中の説明にあるように、例え
ばエッチング時間管理により制御すれば、このような単
層からなる第１層間絶縁膜が得られる。The first interlayer insulating film 12 'may be formed of a single layer instead of being formed of two layers. With this single-layer structure, there is no need to increase the number of layers as compared with the conventional case. By controlling the layer thickness of the concave portion and the non-concave portion by controlling the etching time, for example, as described in the manufacturing process described later, the first interlayer insulating film having such a single layer can be obtained. .
【００７４】再び図４において、第１層間絶縁膜１２’
は、例えば、ＮＳＧ（ノンドープトシリケートガラ
ス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロ
ンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケー
トガラス）などの高絶縁性ガラス又は、酸化シリコン
膜、窒化シリコン膜等からなる。Referring again to FIG. 4, first interlayer insulating film 12 ′
Is made of a highly insulating glass such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG (boron phosphorus silicate glass), or a silicon oxide film, a silicon nitride film, or the like. Become.
【００７５】本実施の形態では図３に示したように、半
導体層１ａの高濃度ドレイン領域１ｅは、データ線６ａ
に沿って延設されており、遮光膜１１ａは、データ線６
ａの下にも設けられているので、データ線６ａに沿って
延設された第１蓄積容量電極（ポリシリコン層）１ｆと
遮光膜１１ａとの間で、第２絶縁膜１３を介して容量が
形成される。この結果、データ線６ａの下という開口領
域を外れたスペースを有効に利用して、画素電極９ａの
蓄積容量を増やすことが出来る。In this embodiment, as shown in FIG. 3, the high-concentration drain region 1e of the semiconductor layer 1a is connected to the data line 6a.
The light-shielding film 11a is connected to the data line 6
a between the first storage capacitor electrode (polysilicon layer) 1 f extending along the data line 6 a and the light-shielding film 11 a via the second insulating film 13. Is formed. As a result, the storage capacity of the pixel electrode 9a can be increased by effectively utilizing the space below the opening area below the data line 6a.
【００７６】本実施の形態では図３及び図５に示すよう
に、第１層間絶縁膜１２’は、容量線３ｂ（第２蓄積容
量電極）に対向する部分も凹状に窪んで形成されている
ので、第１層間絶縁膜１２’の上方に容量線３ｂが配線
されても、当該容量線３ｂが配線された領域における平
坦化を図ることが出来る。そして、容量線３ｂに対向す
る部分における第１層間絶縁膜１２’の層厚は非常に薄
く（例えば、１０００〜２０００オングストローム程度
に）構成されており、且つ、遮光膜１１ａが容量線３ｂ
の下にも設けられているので、容量線３ｂの表面積を増
やすことなく第２絶縁膜１３を介して対向配置された遮
光膜１１ａと半導体層１ａの高濃度ドレイン領域１ｅか
ら延設された第１蓄積容量電極１ｆとの間における容量
を増やすことが出来る。即ち、全体として画素電極９ａ
の蓄積容量を増やすことが出来る。このように、特に画
面表示領域中の限られた領域において各画素の開口領域
を狭めないように蓄積容量を増加させることができるの
で大変有利である。In this embodiment, as shown in FIGS. 3 and 5, the first interlayer insulating film 12 ′ is formed so that the portion facing the capacitance line 3 b (second storage capacitance electrode) is also depressed. Therefore, even if the capacitance line 3b is wired above the first interlayer insulating film 12 ', the region where the capacitance line 3b is wired can be planarized. The layer thickness of the first interlayer insulating film 12 ′ in the portion facing the capacitor line 3 b is extremely thin (for example, about 1000 to 2000 Å), and the light-shielding film 11 a is
Is provided below the light-shielding film 11a and the high-concentration drain region 1e of the semiconductor layer 1a, which are opposed to each other via the second insulating film 13 without increasing the surface area of the capacitor line 3b. It is possible to increase the capacitance between one storage capacitor electrode 1f. That is, the pixel electrode 9a as a whole is
Storage capacity can be increased. As described above, the storage capacity can be increased so as not to narrow the opening area of each pixel particularly in a limited area of the screen display area, which is very advantageous.
【００７７】本実施の形態では、好ましくは遮光膜１１
ａは定電位線に電気的接続されており、定電位とされ
る。従って、遮光膜１１ａに対向配置されるＴＦＴ３０
に対し遮光膜１１ａの電位変動が悪影響を及ぼすことは
ない。この場合、定電位線の定電位としては、接地電位
に等しくてもよいし、対向電極２１の電位に等しくても
よい。また、定電位線は、液晶装置１００を駆動するた
めの周辺駆動回路（図１のデータ線駆動回路１０１、走
査線駆動回路１０４等）の負電源、正電源等の定電位源
に接続されてもよい。In this embodiment, the light shielding film 11 is preferably used.
“a” is electrically connected to a constant potential line and is set to a constant potential. Therefore, the TFT 30 disposed opposite to the light shielding film 11a
In contrast, fluctuations in the potential of the light-shielding film 11a do not have any adverse effect. In this case, the constant potential of the constant potential line may be equal to the ground potential or may be equal to the potential of the counter electrode 21. Further, the constant potential line is connected to a constant potential source such as a negative power supply or a positive power supply of a peripheral driving circuit (the data line driving circuit 101, the scanning line driving circuit 104, and the like in FIG. 1) for driving the liquid crystal device 100. Is also good.
【００７８】再び、図４において、ＴＦＴ３０は、ＬＤ
Ｄ（Lightly Doped Drain）構造を有しており、走査線
３ａ（ゲート電極）、走査線３ａからの電界によりチャ
ネルが形成される半導体層１ａのチャネル形成用領域１
ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶
縁膜２、半導体層１ａの低濃度ソース領域（ソース側Ｌ
ＤＤ領域）１ｂ、データ線６ａ（ソース電極）、半導体
層１ａの低濃度ドレイン領域（ドレイン側ＬＤＤ領域）
１ｃ、半導体層１ａの高濃度ソース領域１ｅ及び高濃度
ドレイン領域１ｅを備えている。高濃度ドレイン領域１
ｅには、複数の画素電極９ａのうちの対応する一つが接
続されている。ソース領域１ｂ及び１ｄ並びにドレイン
領域１ｃ及び１ｅは後述のように、半導体層１ａに対
し、ｎ型又はｐ型のチャネルを形成するかに応じて所定
濃度のｎ型用又はｐ型用のドーパントをドープすること
により形成されている。ｎ型チャネルのＴＦＴは、動作
速度が速いという利点があり、画素のスイッチング素子
であるＴＦＴ３０として用いられることが多い。本実施
の形態では特にデータ線６ａ（ソース電極）は、Ａｌ等
の金属膜や金属シリサイド等の合金膜などの遮光性の薄
膜から構成されている。また、走査線３ａ（ゲート電
極）、ゲート絶縁膜２及び第１層間絶縁膜１２’の上に
は、高濃度ソース領域１ｄへ通じるコンタクトホール５
ａ及び高濃度ドレイン領域１ｅへ通じるコンタクトホー
ル８が各々形成された第２層間絶縁膜４が形成されてい
る。この高濃度ソース領域１ｄへのコンタクトホール５
ａを介して、データ線６ａ（ソース電極）は高濃度ソー
ス領域１ｄに電気的接続されている。更に、データ線６
ａ（ソース電極）及び第２層間絶縁膜４の上には、高濃
度ドレイン領域１ｅへのコンタクトホール８が形成され
た第３層間絶縁膜７が形成されている。この高濃度ドレ
イン領域１ｅへのコンタクトホール８を介して、画素電
極９ａは高濃度ドレイン領域１ｅに電気的接続されてい
る。前述の画素電極９ａは、このように構成された第３
層間絶縁膜７の上面に設けられている。Referring again to FIG. 4, the TFT 30 includes an LD
A channel forming region 1 of a semiconductor layer 1a having a D (Lightly Doped Drain) structure and having a channel formed by an electric field from the scanning line 3a (gate electrode) and the scanning line 3a.
a ′, a gate insulating film 2 that insulates the scanning line 3a from the semiconductor layer 1a, and a lightly doped source region (source side L) of the semiconductor layer 1a.
DD region) 1b, data line 6a (source electrode), low-concentration drain region (drain-side LDD region) of semiconductor layer 1a
1c, a high concentration source region 1e and a high concentration drain region 1e of the semiconductor layer 1a. High concentration drain region 1
A corresponding one of the plurality of pixel electrodes 9a is connected to e. As described later, the source regions 1b and 1d and the drain regions 1c and 1e are provided with a predetermined concentration of n-type or p-type dopants for the semiconductor layer 1a depending on whether an n-type or p-type channel is formed. It is formed by doping. An n-type channel TFT has the advantage of a high operating speed, and is often used as the TFT 30 as a pixel switching element. In the present embodiment, in particular, the data line 6a (source electrode) is formed of a light-shielding thin film such as a metal film such as Al or an alloy film such as metal silicide. In addition, a contact hole 5 leading to the high-concentration source region 1d is formed on the scanning line 3a (gate electrode), the gate insulating film 2, and the first interlayer insulating film 12 '.
The second interlayer insulating film 4 is formed in which a contact hole 8 leading to a and the high-concentration drain region 1e is formed. Contact hole 5 to this high concentration source region 1d
The data line 6a (source electrode) is electrically connected to the high-concentration source region 1d via a. Further, the data line 6
On the a (source electrode) and the second interlayer insulating film 4, a third interlayer insulating film 7 in which a contact hole 8 to the high-concentration drain region 1e is formed is formed. The pixel electrode 9a is electrically connected to the high-concentration drain region 1e via the contact hole 8 to the high-concentration drain region 1e. The above-described pixel electrode 9a is provided in the third
It is provided on the upper surface of the interlayer insulating film 7.
【００７９】ＴＦＴ３０は、好ましくは上述のようにＬ
ＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ド
レイン領域１ｃに不純物イオンの打ち込みを行わないオ
フセット構造を持ってよいし、ゲート電極３ａをマスク
として高濃度で不純物イオンを打ち込み、自己整合的に
高濃度ソース及びドレイン領域を形成するセルフアライ
ン型のＴＦＴであってもよい。The TFT 30 preferably has an L level as described above.
Although it has a DD structure, it may have an offset structure in which impurity ions are not implanted into the low-concentration source region 1b and the low-concentration drain region 1c. A self-aligned TFT in which high-concentration source and drain regions are formed at the same time.
【００８０】また、図４に示すＴＦＴ３０の構造におい
て、ＴＦＴ３０の高濃度ソース領域１ｄと高濃度ドレイ
ン領域１ｅとの間に、絶縁膜２を介して同一の走査信号
が供給される２つのゲート電極３ａを直列抵抗となるよ
うに設けて、デユアルゲート（ダブルゲート）構造のＴ
ＦＴとしてもよい。これにより、ＴＦＴ３０のリーク電
流を低減することができる。また、デユアルゲート構造
のＴＦＴを、上述のＬＤＤ構造、或いはオフセット構造
を持つようにすれば、更にＴＦＴ３０のリーク電流を低
減することができ、高いコントラスト比を実現すること
ができる。また、デユアルゲート構造により、冗長性を
持たすことができ、大幅に画素欠陥を低減できるだけで
なく、高温動作時でも、リーク電流が低いため、高コン
トラスト比の画質を実現することができる。尚、ＴＦＴ
３０の高濃度ソース領域１ｄと高濃度ドレイン領域１ｅ
との間に設けるゲート電極３ａは３つ以上でもよいこと
は言うまでもない。In the structure of the TFT 30 shown in FIG. 4, two gate electrodes to which the same scanning signal is supplied via the insulating film 2 between the high concentration source region 1 d and the high concentration drain region 1 e of the TFT 30. 3a is provided so as to be a series resistor, and a dual gate (double gate) structure T
FT may be used. Thereby, the leak current of the TFT 30 can be reduced. Further, when the dual gate structure TFT has the above-described LDD structure or offset structure, the leakage current of the TFT 30 can be further reduced, and a high contrast ratio can be realized. Further, with the dual gate structure, redundancy can be provided, and not only pixel defects can be significantly reduced, but also high-contrast image quality can be realized due to low leakage current even during high-temperature operation. In addition, TFT
30 high-concentration source regions 1d and high-concentration drain regions 1e
Needless to say, three or more gate electrodes 3a may be provided between them.
【００８１】ここで、一般には、半導体層１ａのチャネ
ル形成用領域、低濃度ソース領域１ｂ及び低濃度ドレイ
ン領域１ｃ等のポリシリコン層は、光が入射するとポリ
シリコンが有する光電変換効果により光電流が発生して
しまいＴＦＴ３０のトランジスタ特性が劣化するが、本
実施の形態では、走査線３ａ（ゲート電極）を上側から
覆うようにデータ線６ａ（ソース電極）がＡｌ等の遮光
性の金属薄膜から形成されているので、少なくとも半導
体層１ａのチャネル形成用領域１ａ’及びＬＤＤ領域１
ｂ、１ｃへの投射光（即ち、図４で上側からの光）の入
射を効果的に防ぐことが出来る。また、前述のように、
ＴＦＴ３０の下側には、遮光膜１１ａが設けられている
ので、少なくとも半導体層１ａのチャネル形成用領域１
ａ’及びＬＤＤ領域１ｂ、１ｃへの戻り光（即ち、図４
で下側からの光）の入射を効果的に防ぐことが出来る。Here, in general, the polysilicon layers such as the channel forming region of the semiconductor layer 1a, the low-concentration source region 1b, and the low-concentration drain region 1c have a photocurrent due to the photoelectric conversion effect of the polysilicon when light enters. However, in this embodiment, the data line 6a (source electrode) is made of a light-shielding metal thin film such as Al so as to cover the scanning line 3a (gate electrode) from above. Since it is formed, at least the channel forming region 1a 'and the LDD region 1 of the semiconductor layer 1a are formed.
It is possible to effectively prevent the projection light (that is, light from the upper side in FIG. 4) from being incident on b and 1c. Also, as mentioned above,
Since the light shielding film 11a is provided below the TFT 30, at least the channel forming region 1 of the semiconductor layer 1a is provided.
a ′ and return light to the LDD regions 1b and 1c (that is, FIG.
Thus, the incidence of light from below can be effectively prevented.
【００８２】また図５に示すように、画素電極９ａには
蓄積容量７０が各々設けられている。この蓄積容量７０
は、より具体的には、半導体層１ａの高濃度ドレイン領
域１ｅから延設されたポリシリコン膜からなる第１蓄積
容量電極１ｆ、ゲート絶縁膜２と同一工程により形成さ
れる絶縁膜２’、走査線３ａ（ゲート電極）と同一工程
により形成される容量線３ｂ（第２蓄積容量電極）、第
２及び第３層間絶縁膜４及び７、並びに第２及び第３層
間絶縁膜４及び７を介して容量線３ｂに対向する画素電
極９ａの一部から構成されている。このように蓄積容量
７０が設けられているため、デューティー比が小さくて
も高精細な表示が可能とされる。容量線３ｂ（第２蓄積
容量電極）は、図３に示すように、ＴＦＴアレイ基板１
０の面上において走査線３ａ（ゲート電極）と平行に設
けられている。更に、本実施の形態では、第１蓄積容量
電極１ｆ下の第１層間絶縁膜１２’を薄膜化できるの
で、蓄積容量の増大を図ることが出来、画質品位の高い
液晶装置が実現できる。As shown in FIG. 5, the pixel electrodes 9a are provided with storage capacitors 70, respectively. This storage capacity 70
More specifically, a first storage capacitor electrode 1f made of a polysilicon film extending from the high-concentration drain region 1e of the semiconductor layer 1a, an insulating film 2 'formed by the same process as the gate insulating film 2, The capacitor line 3b (second storage capacitor electrode), the second and third interlayer insulating films 4 and 7, and the second and third interlayer insulating films 4 and 7 formed by the same process as the scanning line 3a (gate electrode) are formed. It is composed of a part of the pixel electrode 9a opposed to the capacitor line 3b via the same. Since the storage capacitor 70 is provided in this manner, high-definition display can be performed even when the duty ratio is small. As shown in FIG. 3, the capacitance line 3b (second storage capacitance electrode) is connected to the TFT array substrate 1.
The scanning line 3a (gate electrode) is provided on the plane 0 in parallel with the scanning line 3a (gate electrode). Furthermore, in the present embodiment, since the first interlayer insulating film 12 'under the first storage capacitor electrode 1f can be made thinner, the storage capacity can be increased, and a liquid crystal device with high image quality can be realized.
【００８３】尚、図５に示すように、遮光膜１１ａを蓄
積容量７０の配線（第３蓄積容量電極）として利用する
ことも可能である。この場合、第１蓄積容量電極１ｆを
容量線３ｂ（第２蓄積容量電極）と遮光膜１１ａ（第３
蓄積容量電極）とで各々絶縁膜を介して上下から挟み込
む構造とすることにより、少ない面積で効率良く容量を
付加することが可能となる。As shown in FIG. 5, the light-shielding film 11a can be used as a wiring of the storage capacitor 70 (third storage capacitor electrode). In this case, the first storage capacitor electrode 1f is connected to the capacitor line 3b (second storage capacitor electrode) and the light shielding film 11a (third storage capacitor electrode).
With a structure in which the capacitor is sandwiched from above and below via a storage capacitor electrode, a capacitor can be efficiently added with a small area.
【００８４】次に、液晶装置のシール領域における構成
について、図６から図９を参照して説明する。図６は、
引き出し配線が設けられたシール領域におけるＴＦＴア
レイ基板の平面図であり、図７は、図６の引き出し配線
部を拡大して示す拡大平面図であり、図８は、引き出し
配線部の断面図である。また、図９は、画像信号線を横
切って形成されるデータ線用の各種の中継配線部の断面
図である。Next, the structure of the liquid crystal device in the sealing region will be described with reference to FIGS. FIG.
FIG. 7 is a plan view of the TFT array substrate in a seal region provided with the lead-out wiring, FIG. 7 is an enlarged plan view showing the lead-out wiring part of FIG. 6 in an enlarged manner, and FIG. 8 is a cross-sectional view of the lead-out wiring part. is there. FIG. 9 is a cross-sectional view of various types of relay wiring portions for data lines formed across image signal lines.
【００８５】図６において、ＴＦＴ基板アレイ基板１０
の周辺部に設けられた実装端子１０２からは、走査線駆
動回路１０４に走査線駆動信号線１０５ａが配線されて
おり、データ線駆動回路１０１とシール領域との間の領
域に、Ｘ方向に複数の画像信号線１１５が配線されてい
る。そして、データ線６ａの延長線上におけるシール領
域下には、データ線駆動回路１０１からのサンプリング
回路駆動信号線１１４の引き出し配線３０１ａ及び画像
信号線１１５からの引き出し配線３０１ｂからなる引き
出し配線（以下、“データ線の引き出し線”と称する）
３０１が設けられている。他方、走査線３ａの延長線上
におけるシール領域下には、走査線駆動回路１０４から
の走査線の引き出し配線４０２が設けられている。引き
出し配線４０２は、その端部に対向電極（共通電極）電
位配線１１２を含んでいる。この対向電極電位配線１１
２は、上下導通端子１０６ａ及び上下導通材（銀点）１
０６を介して対向基板２０に形成された対向電極２１
（図４及び図５参照）に接続されている。また、データ
線駆動回路１０１に所定検査用の信号を入力するための
検査端子１１１が、データ線駆動回路１０１に隣接して
設けられている。In FIG. 6, the TFT substrate array substrate 10
A scanning line driving signal line 105a is wired to a scanning line driving circuit 104 from a mounting terminal 102 provided in a peripheral portion of the semiconductor device, and a plurality of lines in the X direction are provided in a region between the data line driving circuit 101 and the seal region. Image signal lines 115 are wired. Then, below the seal area on the extension of the data line 6a, a lead-out line (hereinafter, referred to as “lead-out line”) including a lead-out line 301a of the sampling circuit drive signal line 114 from the data line drive circuit 101 and a lead-out line 301b from the image signal line 115. Data lines are called "lead lines")
301 is provided. On the other hand, below the seal area on the extension of the scanning line 3a, a wiring 402 for leading a scanning line from the scanning line driving circuit 104 is provided. The lead wiring 402 includes a counter electrode (common electrode) potential wiring 112 at an end thereof. This counter electrode potential wiring 11
2 is a vertical conductive terminal 106a and a vertical conductive material (silver point) 1
Counter electrode 21 formed on the counter substrate 20 via
(See FIGS. 4 and 5). In addition, an inspection terminal 111 for inputting a predetermined inspection signal to the data line driving circuit 101 is provided adjacent to the data line driving circuit 101.
【００８６】図６において、ＴＦＴアレイ基板１０上に
は、データ線６ａに画像信号を所定のタイミングで印加
するサンプリング回路１０３が設けられている。サンプ
リング回路１０３は、データ線６ａ毎に設けられた複数
のスイッチング素子（例えば、ＴＦＴ）を備えており、
複数（例えば、６本）の相展開された画像信号が複数の
画像信号線１１５から引き出し配線３０１ｂを介して各
々入力されると、これを、走査線駆動回路１０１からサ
ンプリング回路駆動信号線１１４及び引き出し配線３０
１ａを介して供給されるサンプリング回路駆動信号のタ
イミングで各スイッチング素子によりサンプリングし、
各データ線６ａに印加するように構成されている。尚、
サンプリング回路１０３に加えて、ＴＦＴアレイ基板１
０上に、複数のデータ線６ａに所定電圧レベルのプリチ
ャージ信号を画像信号に先行して各々供給するプリチャ
ージ回路、製造途中や出荷時の当該液晶装置の品質、欠
陥等を検査するための検査回路等を形成してもよい。In FIG. 6, a sampling circuit 103 for applying an image signal to the data line 6a at a predetermined timing is provided on the TFT array substrate 10. The sampling circuit 103 includes a plurality of switching elements (for example, TFTs) provided for each data line 6a.
When a plurality of (for example, six) phase-expanded image signals are respectively input from the plurality of image signal lines 115 via the extraction wiring 301b, the signals are transmitted from the scanning line driving circuit 101 to the sampling circuit driving signal lines 114 and Lead wiring 30
Sampling by each switching element at the timing of the sampling circuit drive signal supplied via 1a,
It is configured to apply to each data line 6a. still,
In addition to the sampling circuit 103, the TFT array substrate 1
0, a precharge circuit for supplying a precharge signal of a predetermined voltage level to the plurality of data lines 6a prior to the image signal, for inspecting the quality, defects, etc. of the liquid crystal device during manufacturing or shipping. An inspection circuit or the like may be formed.
【００８７】図７に示すように、データ線の引き出し配
線３０１は各々、Ｙ方向に延びており、幅Ｌを有し、相
隣接する配線同士は間隔Ｓをおいて配列されている。そ
して、引き出し配線３０１は、データ線６ａと同じＡｌ
膜から構成されており、図８（１）に示すように、各引
き出し配線３０１の下には、走査線３ａと同じポリシリ
コン膜から構成されたダミー配線３０２が設けられてい
る。As shown in FIG. 7, the lead lines 301 of the data lines extend in the Y direction, have a width L, and are arranged with an interval S between adjacent lines. The lead wiring 301 is made of the same Al as the data line 6a.
As shown in FIG. 8A, a dummy wiring 302 made of the same polysilicon film as the scanning line 3a is provided under each lead wiring 301, as shown in FIG. 8A.
【００８８】尚、図６及び図７において、周辺見切り５
３下には画面表示領域を構成する画素と同一構成を持つ
ダミー画素が形成されている。液晶の配向不良領域等を
隠すように設けられた周辺見切り５３下に表示用の画素
を構成する必要は無いが、画面表示領域の縁付近の画素
の特性安定化のために、このように画面表示領域の縁よ
りも外に所定幅だけダミー画素が設けられる。Note that in FIG. 6 and FIG.
Below 3 are formed dummy pixels having the same configuration as the pixels forming the screen display area. Although there is no need to configure display pixels below the peripheral partition 53 provided to hide the liquid crystal misalignment region, etc. Dummy pixels of a predetermined width are provided outside the edge of the display area.
【００８９】他方、図６に示した走査線の引き出し配線
４０２は各々、Ｘ方向に延びており、相隣接する配線同
士は間隔をおいて配列されている。そして、引き出し配
線４０２は、走査線６ａと同じポリシリコン膜から構成
されており、図８（２）に示すように、各引き出し配線
４０２の上には、データ線６ａと同じＡｌ膜から構成さ
れたダミー配線４０１が設けられている。On the other hand, the lead lines 402 of the scanning lines shown in FIG. 6 extend in the X direction, and adjacent lines are arranged at intervals. The lead wiring 402 is made of the same polysilicon film as the scanning line 6a. As shown in FIG. 8B, the lead wiring 402 is made of the same Al film as the data line 6a. Dummy wiring 401 is provided.
【００９０】図８（１）及び図８（２）に示すように、
本実施の形態では特に、第１層間絶縁膜１２’は、シー
ル領域において引き出し配線３０１及び４０２に対向す
る部分が凹状に窪んで形成されている。従って、ＴＦＴ
アレイ基板側のシール領域においてシール材５２に接す
る第３層間絶縁膜７の表面において引き出し配線３０１
及び４０２上に形成される凸状の突出の高さは、当該凹
状に窪んだ部分の深さに応じて低められており、同図に
各々示したように、第３層間絶縁膜７の表面はほぼ平坦
にされている。この結果、シール領域において、シール
材５２に混入されたグラスファイバやガラスビーズ等の
ギャップ材３００を介してかかる応力は第３層間絶縁膜
７の面上に一様に分散される。従って、前述の図２４及
び図２５に示したように、ギャップ材３００により、引
き出し配線が断線したりショートしたりする可能性は大
きく低減される。As shown in FIGS. 8 (1) and 8 (2),
In the present embodiment, in particular, the first interlayer insulating film 12 ′ is formed such that a portion facing the lead-out wirings 301 and 402 in the seal region is concavely depressed. Therefore, TFT
In the surface of the third interlayer insulating film 7 which is in contact with the sealing material 52 in the sealing region on the array substrate side, the extraction wiring 301
And the height of the convex protrusion formed on the surface of the third interlayer insulating film 7 is reduced according to the depth of the concave portion, as shown in FIG. Is almost flattened. As a result, in the sealing region, the stress applied via the gap material 300 such as glass fiber or glass beads mixed into the sealing material 52 is uniformly dispersed on the surface of the third interlayer insulating film 7. Therefore, as shown in FIGS. 24 and 25 described above, the possibility that the lead-out wiring is disconnected or short-circuited is greatly reduced by the gap material 300.
【００９１】更に、液晶５０に面する画素領域の表面と
シール材５２に面するシール領域の表面の高さの差も小
さくなる。このため、従来のように、基板間ギャップよ
りも１μｍ程度小さい径を持つギャップ材を使用する必
要が無くなり、基板間ギャップと同程度の径を持つギャ
ップ材３００を使用することが可能となる。このこと
は、前述のように、画素の微細化による液晶５０の配向
不良を防ぐべく基板間ギャップを狭める場合に、大きな
効果が期待できる。Further, the difference in height between the surface of the pixel region facing the liquid crystal 50 and the surface of the seal region facing the sealing material 52 is reduced. Therefore, it is not necessary to use a gap material having a diameter smaller by about 1 μm than the gap between the substrates as in the related art, and it is possible to use the gap material 300 having the same diameter as the gap between the substrates. As described above, a great effect can be expected when the gap between the substrates is narrowed in order to prevent poor alignment of the liquid crystal 50 due to miniaturization of pixels as described above.
【００９２】そして、本実施の形態では特に、シール領
域において、データ線の引き出し配線３０１に対して
は、ポリシリコン膜からなるダミー配線３０２が、第２
層間絶縁膜４を介して積層形成されている（図８（１）
参照）。他方、走査線の引き出し配線４０２に対して
は、Ａｌ膜からなるダミー配線４０１が第２層間絶縁膜
４を介して積層形成されている。従って、画面表示領域
の上下の辺におけるシール領域における第３層間絶縁膜
７の表面の高さと、画面表示領域の左右の辺における第
３層間絶縁膜７の表面の高さとは一致するので、シール
材５２の全体に混入されるギャップ材３００による基板
間ギャップの制御が安定なものとなる。In the present embodiment, in particular, in the seal region, a dummy wiring 302 made of a polysilicon film is provided for the lead wiring 301 of the data line in the second region.
The laminated structure is formed via the interlayer insulating film 4 (FIG. 8A).
reference). On the other hand, a dummy wiring 401 made of an Al film is laminated on the lead wiring 402 of the scanning line via the second interlayer insulating film 4. Accordingly, the height of the surface of the third interlayer insulating film 7 in the seal region on the upper and lower sides of the screen display area matches the height of the surface of the third interlayer insulating film 7 on the left and right sides of the screen display area. The control of the gap between the substrates by the gap material 300 mixed into the entire material 52 becomes stable.
【００９３】ここで、シール領域における合計膜厚の調
整用のダミー配線３０２及び４０１は、電気的に接続し
ていてもよい。このような構成を採れば、配線の冗長が
可能となる。また、電気的に浮遊していても問題はない
し、他の容量線３ｂや遮光膜１１ａ用の引き出し配線等
として利用してもよい。Here, the dummy wirings 302 and 401 for adjusting the total film thickness in the seal region may be electrically connected. With such a configuration, wiring redundancy can be achieved. Also, there is no problem even if it is electrically floating, and it may be used as another wiring for the capacitance line 3b or the light-shielding film 11a.
【００９４】本実施の形態では、図７に示すように、第
２層間絶縁膜４（図８（１）及び（２）参照）に開孔さ
れたコンタクトホール３０５を介して更に、ダミー配線
３０２は、引き出し配線３０１に電気的接続されてい
る。同様に、ダミー配線４０１は、引き出し配線４０２
に電気的接続されている。この結果、各引き出し配線３
０１及び４０２は各々２つの導電層（Ａｌ膜及びポリシ
リコン膜）からなる冗長構造を有する。従って、例え
ば、シール領域下においてギャップ材３００による応力
を受けて引き出し配線３０１又は４０２が断線しても、
或いは、ＴＦＴアレイ基板１０に垂直な方向にＡｌ膜が
導電層が第２層間絶縁膜４を破ってポリシリコン膜にシ
ョートしても配線不良とならないで済むので有利であ
る。In this embodiment, as shown in FIG. 7, dummy wiring 302 is further provided through contact holes 305 formed in second interlayer insulating film 4 (see FIGS. 8A and 8B). Are electrically connected to the lead wiring 301. Similarly, the dummy wiring 401 is a lead wiring 402
Is electrically connected to As a result, each wiring 3
01 and 402 each have a redundant structure composed of two conductive layers (Al film and polysilicon film). Therefore, for example, even if the extraction wiring 301 or 402 is disconnected under the stress of the gap material 300 under the seal region,
Alternatively, even if the conductive layer breaks the second interlayer insulating film 4 in the direction perpendicular to the TFT array substrate 10 and is short-circuited to the polysilicon film, it is advantageous because a wiring failure does not occur.
【００９５】更に、図８（３）に示すように、図８
（１）の構成に加えて、ダミー配線３０２の下に、遮光
膜１１ａと同一のＷ（タングステン）等からなる遮光膜
配線３０３を積層形成してもよい。この場合にも、遮光
膜配線３０３を、第１層間絶縁膜１２’に設けられたコ
ンタクトホールを介してダミー配線３０２及び引き出し
配線３０１に電気的接続すれば、３つの導電層からなる
冗長構造が得られ、配線不良の可能性は、更に低減され
る。同時に、シール領域と画素領域との表面の高さの差
を調整するために遮光膜配線３０３を利用することも出
来る。従って、遮光膜配線３０３を引き出し配線３０１
の冗長配線としてでなく、専ら層厚調節用の膜として電
気的に浮遊させてもよいし、データ線６ａ以外の容量線
３ｂや遮光膜１１ａ用の配線として用いることも出来
る。Further, as shown in FIG.
In addition to the configuration of (1), a light-shielding film wiring 303 made of the same W (tungsten) as the light-shielding film 11a may be formed under the dummy wiring 302. Also in this case, if the light-shielding film wiring 303 is electrically connected to the dummy wiring 302 and the lead-out wiring 301 via the contact hole provided in the first interlayer insulating film 12 ', a redundant structure composed of three conductive layers is obtained. As a result, the possibility of wiring failure is further reduced. At the same time, the light-shielding film wiring 303 can be used to adjust the difference in surface height between the seal region and the pixel region. Therefore, the light-shielding film wiring 303 is connected to the extraction wiring 301.
May be electrically floated exclusively as a layer thickness adjusting film, or may be used as a capacitance line 3b other than the data line 6a or a wiring for the light shielding film 11a.
【００９６】尚、本実施の形態では、図８（１）及び
（２）に示したように、画素領域における凹状の窪みを
形成する場合と同様に、凹状の窪みが形成される第１層
間絶縁膜１２’を単層から構成してもよい。或いは、図
８（３）に示したように、第１層間絶縁膜１２’を、第
１絶縁膜１２のみの単層部分と第１及び第２絶縁膜１３
の多層部分とから構成してもよい。In this embodiment, as shown in FIGS. 8A and 8B, similarly to the case where a concave depression is formed in the pixel region, the first interlayer in which the concave depression is formed is formed. The insulating film 12 'may be composed of a single layer. Alternatively, as shown in FIG. 8C, the first interlayer insulating film 12 ′ is formed of a single layer portion of only the first insulating film 12 and the first and second insulating films 13.
And a multilayer part.
【００９７】本実施の形態では、図７に示すように、シ
ール領域において、データ線の引き出し配線３０１及び
これに積層形成されたダミー配線３０２は、ストライプ
状の平面パターンを備えており、相隣接する配線間に配
線間隔Ｓに対応する光透過用の隙間が設けられている。
従って、後述の液晶装置１００の製造工程において、光
硬化性樹脂からなるシール材５２を用いた場合に、ＴＦ
Ｔアレイ基板１０を介して光を入射すれば、この積層構
造における光透過用の隙間を通ってシール材５２に光を
十分に照射することが出来る。従って、光硬化性樹脂か
らなるシール材５２を、両方の基板の側からの光により
良好に光硬化させることが出来る。特に、このように光
硬化できれば、熱硬化の場合と比べて余分な熱を液晶装
置１００に与えなくて済むので、液晶装置１００の各構
成要素の熱劣化を防いだり、熱歪みによる装置欠陥の発
生を防いだり出来るので有利である。また、光照射の時
間が少なくて済むため、配向膜にダメージを与えること
がない。従って、液晶のティルト角が高いまま維持され
るので、液晶の配向不良（ディスクリネーション）によ
る画質劣化を防ぐことが出来る。In the present embodiment, as shown in FIG. 7, in the seal region, the lead line 301 of the data line and the dummy line 302 laminated thereon are provided with a stripe-shaped plane pattern. A gap for light transmission corresponding to the wiring interval S is provided between the wirings.
Therefore, when a sealing material 52 made of a photocurable resin is used in a manufacturing process of the liquid crystal device 100 described below, TF
If light is incident through the T-array substrate 10, light can be sufficiently applied to the sealing material 52 through a light transmitting gap in the laminated structure. Therefore, the sealing material 52 made of a photocurable resin can be photocured favorably by light from both substrate sides. In particular, if light curing can be performed in this way, it is not necessary to apply extra heat to the liquid crystal device 100 as compared with the case of thermal curing, so that the components of the liquid crystal device 100 can be prevented from being thermally degraded, and device defects due to thermal distortion can be prevented. This is advantageous because generation can be prevented. Further, since the light irradiation time is short, the alignment film is not damaged. Therefore, since the tilt angle of the liquid crystal is kept high, it is possible to prevent the image quality from deteriorating due to poor alignment (disclination) of the liquid crystal.
【００９８】ところで、図６において、画像信号線１１
５は、第２層間絶縁膜４上に形成されたＡｌ膜から構成
されているため、これと交差するデータ線駆動回路１０
１から引き出し配線３０１（３０１ａ）に至るサンプリ
ング回路駆動信号線１１４は、Ａｌ膜から構成すること
はできない。このため、画像信号線１１５の下層又は上
層等を通る図９の如き立体的な中継配線が必要となる。
また、中継配線はできる限り時定数を下げる工夫が必要
である。そこで以下に述べるような方式が考えられる。By the way, in FIG. 6, the image signal line 11
5 is composed of an Al film formed on the second interlayer insulating film 4, so that the data line driving circuit 10
The sampling circuit drive signal line 114 from 1 to the lead wiring 301 (301a) cannot be formed of an Al film. Therefore, a three-dimensional relay wiring as shown in FIG. 9 that passes through the lower layer or the upper layer of the image signal line 115 is required.
In addition, the relay wiring needs to be contrived to reduce the time constant as much as possible. Therefore, the following method can be considered.
【００９９】図９（１）において、中継配線１１６ａ
は、走査線３ａと同一のポリシリコン膜から構成されて
おり、画像信号線１１５と交差するように第２層間絶縁
膜４の下を通されている。そして、図で画像信号線１１
５の両側において第２層間絶縁膜４に開孔されたコンタ
クトホールを介してデータ線駆動回路１０１側のサンプ
リング回路駆動信号線１１４とシール領域側の引き出し
配線３０１とを各々電気的接続するように構成されてい
る。In FIG. 9A, the relay wiring 116a
Are formed of the same polysilicon film as the scanning lines 3a, and pass under the second interlayer insulating film 4 so as to intersect the image signal lines 115. And, in the figure, the image signal line 11
5, the sampling circuit drive signal line 114 on the data line drive circuit 101 side and the lead-out wiring 301 on the seal region side are electrically connected via contact holes formed in the second interlayer insulating film 4 on both sides. It is configured.
【０１００】図９（２）において、中継配線１１６ｂ
は、遮光膜１１ａと同一のＷ（タングステン）等の高融
点金属膜から構成されており、画像信号線１１５と交差
するように第１層間絶縁膜１２’の下を通されている。
そして、図で画像信号線１１５の両側において第１層間
絶縁膜１２’及び第２層間絶縁膜４に開孔されたコンタ
クトホールを介して、データ線駆動回路１０１側のサン
プリング回路駆動信号線１１４とシール領域側の引き出
し配線３０１とを各々電気的接続するように構成されて
いる。このような構成を採れば、中継配線を低抵抗な高
融点金属等で形成できるため、配線抵抗を下げることが
可能となり、画像信号の遅延を招かない。In FIG. 9B, the relay wiring 116b
Is formed of the same high-melting point metal film as W (tungsten) such as the light-shielding film 11a, and passes under the first interlayer insulating film 12 'so as to cross the image signal lines 115.
In the figure, the sampling circuit driving signal line 114 on the data line driving circuit 101 side is connected to the sampling line driving signal line 114 on both sides of the image signal line 115 through contact holes formed in the first interlayer insulating film 12 ′ and the second interlayer insulating film 4. It is configured to electrically connect the lead-out wiring 301 on the seal region side. With such a configuration, the relay wiring can be formed of a low-resistance high-melting-point metal or the like, so that the wiring resistance can be reduced and the image signal is not delayed.
【０１０１】図９（３）において、中継配線は、走査線
３ａと同一のポリシリコン膜からなる中継配線１１６ａ
と遮光膜１１ａと同一のＷ（タングステン）等の高融点
金属膜からなる中継配線１１６ｂとから構成されてお
り、画像信号線１１５と交差するように第２層間絶縁膜
４及び第１層間絶縁膜１２’の下を各々通されている。
そして、図で画像信号線１１５の両側において第１層間
絶縁膜１２’及び第２層間絶縁膜４に各々開孔されたコ
ンタクトホールを介して、データ線駆動回路１０１側の
サンプリング回路駆動信号線１１４とシール領域側の引
き出し配線３０１とを各々電気的接続するように構成さ
れている。このような構成を採れば、画像信号線１１５
との上下層に第１層間絶縁膜１２’及び第２層間絶縁膜
４を介して中継配線を１１６ａ及び１１６ｂを形成する
ため、冗長構造が実現できる。また、中継配線１１６ｂ
は、低抵抗な高融点金属からなるため、配線抵抗を下げ
ることが可能となり、画像信号の信号遅延を招かない。
尚、中継配線１１６ａと１１６ｂとを直接に電気的接続
するようにしたが、中継配線１１６ｂとサンプリング回
路駆動信号線１１４或いはシール領域側の引き出し配線
３０１と直接に電気的接続するようにしてもよい。In FIG. 9C, the relay wiring is a relay wiring 116a made of the same polysilicon film as the scanning line 3a.
The second interlayer insulating film 4 and the first interlayer insulating film intersect with the image signal line 115. The light-shielding film 11a and the relay wiring 116b made of the same high melting point metal film such as W (tungsten). Each is passed under 12 '.
In the figure, the sampling circuit drive signal line 114 on the data line drive circuit 101 side is provided via contact holes formed in the first interlayer insulating film 12 ′ and the second interlayer insulating film 4 on both sides of the image signal line 115. And the lead wiring 301 on the seal region side are electrically connected to each other. With such a configuration, the image signal line 115
Since the relay wirings 116a and 116b are formed on the upper and lower layers via the first interlayer insulating film 12 'and the second interlayer insulating film 4, a redundant structure can be realized. Also, the relay wiring 116b
Is made of a low-resistance, high-melting-point metal, so that the wiring resistance can be reduced and the signal delay of the image signal does not occur.
Although the relay wirings 116a and 116b are directly electrically connected, the relay wiring 116b may be directly electrically connected to the sampling circuit drive signal line 114 or the lead-out wiring 301 on the seal area side. .
【０１０２】図９（４）において、中継配線は、図９
（３）の構成に加えて、第３層間絶縁膜７上に更に、少
なくとも画素開口領域の一部を規定するための高融点金
属等からなる遮光膜と同一の導電性遮光膜からなる遮光
膜配線１１６ｃが、画像信号線１１５と交差するように
通されており、その上に第４層間絶縁膜１１７が形成さ
れている。そして、図で画像信号線１１５の両側におい
て第３層間絶縁膜７に開孔されたコンタクトホールを介
して、データ線駆動回路１０１側のサンプリング回路駆
動信号線１１４とシール領域側の引き出し配線３０１と
を中継配線１１６ａと共に各々電気的接続するように構
成されている。このような構成を採れば、画像信号線１
１５との上下層に第１層間絶縁膜１２’、第２層間絶縁
膜４及び第３層間絶縁膜７を介して中継配線を１１６
ａ、１１６ｂ、１１６ｃからなる３層で形成するため、
更なる冗長構造が実現できる。また、中継配線１１６
ｂ、１１６ｃは、低抵抗な高融点金属からなるため、配
線抵抗をなお一層下げることが可能となり、画像信号の
信号遅延を招かない。In FIG. 9D, the relay wiring is
In addition to the configuration of (3), a light-shielding film made of the same conductive light-shielding film as a light-shielding film made of a refractory metal or the like for defining at least a part of the pixel opening region is further formed on the third interlayer insulating film 7. The wiring 116c is passed so as to cross the image signal line 115, and the fourth interlayer insulating film 117 is formed thereon. In the figure, the sampling circuit drive signal line 114 on the data line drive circuit 101 side and the lead-out line 301 on the seal region side are connected via contact holes formed in the third interlayer insulating film 7 on both sides of the image signal line 115. Are electrically connected together with the relay wiring 116a. With such a configuration, the image signal line 1
In the upper and lower layers 15, a relay wiring is provided via a first interlayer insulating film 12 ′, a second interlayer insulating film 4 and a third interlayer insulating film 7.
a, 116b, and 116c to form three layers.
A further redundant structure can be realized. Also, the relay wiring 116
Since b and 116c are made of a metal having a low melting point and a high melting point, the wiring resistance can be further reduced, and the signal delay of the image signal does not occur.
【０１０３】次に、図１０を参照して、図６から図９に
示したシール領域における基板間ギャップ（即ち、シー
ル材５２の厚み）と、図３から図５に示した画素領域に
おける基板間ギャップ（即ち、液晶５０の厚み）とを、
各種の形態について比較して説明する。尚、図１０で
は、走査線の引き出し配線４０１が通されたシール領域
を画素領域と比較するが、図８（１）及び（２）に示し
たように、データ線の引き出し配線３０１が通されたシ
ール領域の場合にも、同様である。Next, referring to FIG. 10, the gap between the substrates in the sealing region shown in FIGS. 6 to 9 (that is, the thickness of the sealing material 52) and the substrate in the pixel region shown in FIGS. And the gap between them (that is, the thickness of the liquid crystal 50)
Various forms will be described in comparison. In FIG. 10, the seal area through which the scanning lines 401 are passed is compared with the pixel area. However, as shown in FIGS. 8A and 8B, the data lines 301 are passed through. The same applies to the case of a sealed region.
【０１０４】先ず、図１０（１）に示すように、従来は
シール領域下に、主にデータ線を構成するＡｌ膜並びに
主に走査線及び容量線を構成するポリシリコン膜とから
冗長構造を持つ引き出し配線を設け、遮光膜を設けず、
且つ引き出し配線を層間絶縁膜の凹状の窪みに埋め込ま
ない場合を考える。この場合、シール領域の表面は、画
素領域の表面と比較して、Ａｌ膜及びポリシリコン膜の
分だけ高くなり且つ画素電極を構成するＩＴＯ膜の分だ
け低くなるので、シール領域における基板間ギャップＬ
１は、画素領域における基板間ギャップＬ３よりも（例
えば、６０００〜８０００オングストローム程度）小さ
くなる。他方、この場合、シール領域の表面は、ＴＦＴ
形成領域と比較して、遮光膜、半導体層及びゲート絶縁
膜の分だけ低くなるので、シール領域における基板間ギ
ャップＬ１は、ＴＦＴ形成領域における基板間ギャップ
Ｌ２よりも大きくなる（Ｌ２＜Ｌ１＜Ｌ３）。First, as shown in FIG. 10A, a redundant structure is conventionally formed from an Al film mainly forming data lines and a polysilicon film mainly forming scanning lines and capacitance lines below a seal region. With a lead wire that has no light shielding film,
Also, consider a case where the lead-out wiring is not buried in the concave recess of the interlayer insulating film. In this case, the surface of the seal region is higher than the surface of the pixel region by the amount of the Al film and the polysilicon film and is lower by the amount of the ITO film forming the pixel electrode. L
1 is smaller than the inter-substrate gap L3 in the pixel region (for example, about 6000 to 8000 angstroms). On the other hand, in this case, the surface of the sealing region is
As compared with the formation region, the gap L1 between the substrate in the seal region is larger than the gap L2 between the substrates in the TFT formation region (L2 <L1 <L3). ).
【０１０５】次に、図１０（２）に示すように、本実施
の形態ではシール領域下に、Ａｌ膜及びポリシリコン膜
とから冗長構造を持つ引き出し配線を設け、遮光膜を設
けず、且つ引き出し配線を層間絶縁膜の凹状の窪みに埋
め込んだ場合を考える。この場合、シール領域の表面
は、図１０（１）の場合と比べて、凹状の窪みの深さの
分だけ低くなるので、シール領域における基板間ギャッ
プＬ１は、画素領域における基板間ギャップＬ３と等し
くなる。そして、シール領域における基板間ギャップＬ
１は、ＴＦＴ形成領域における基板間ギャップＬ２より
も大きくなる（Ｌ２＜Ｌ１＝Ｌ３）。Next, as shown in FIG. 10B, in this embodiment, a lead wiring having a redundant structure is provided below the seal region from the Al film and the polysilicon film, and no light-shielding film is provided. It is assumed that the lead wiring is buried in a concave depression of the interlayer insulating film. In this case, the surface of the seal region is lower than that of FIG. 10A by the depth of the concave depression, so that the inter-substrate gap L1 in the seal region is equal to the inter-substrate gap L3 in the pixel region. Become equal. Then, the gap L between the substrates in the sealing region
1 is larger than the inter-substrate gap L2 in the TFT formation region (L2 <L1 = L3).
【０１０６】次に、図１０（３）に示すように、更に本
実施の形態ではシール領域下に、Ａｌ膜及びポリシリコ
ン膜とから冗長構造を持つ引き出し配線を設け、遮光膜
を設け、且つ引き出し配線を層間絶縁膜の凹状の窪みに
埋め込んだ場合を考える。この場合、シール領域の表面
は、図１０（２）の場合と比べて、遮光膜の分だけ高く
なるのが、その分だけ凹状の窪みの深さを深くしてある
ので、シール領域における基板間ギャップＬ１は、画素
領域における基板間ギャップＬ３と等しくなる。そし
て、シール領域における基板間ギャップＬ１は、ＴＦＴ
形成領域における基板間ギャップＬ２ともほぼ等しくな
る（Ｌ１＝Ｌ２＝Ｌ３）。Next, as shown in FIG. 10C, in this embodiment, a lead wiring having a redundant structure is provided below the seal region from the Al film and the polysilicon film, and a light-shielding film is provided. It is assumed that the lead wiring is buried in a concave recess of the interlayer insulating film. In this case, the surface of the sealing region is higher than that of FIG. 10B by the amount of the light-shielding film, and the depth of the concave recess is increased by that amount. The gap L1 is equal to the gap L3 between the substrates in the pixel region. The inter-substrate gap L1 in the seal region is determined by the TFT
The gap L2 between the substrates in the formation region is also substantially equal (L1 = L2 = L3).
【０１０７】以上図１０（２）、（３）に示したよう
に、本実施の形態では、層間絶縁膜に形成した凹状の窪
みに引き出し配線３０１及び４０１を埋め込むことによ
り、画素領域とシール領域とにおける基板間ギャップを
ほぼ等しく出来るので、図１０（１）に示す従来例のよ
うに、画素領域における基板間ギャップよりも１μｍ程
度小さい径を持つギャップ材を使用する必要が無くな
り、画素領域における基板間ギャップと同程度の径を持
つギャップ材３００を使用することが可能となる。この
ことは、前述のように、画素の微細化による液晶の配向
不良を防ぐべく基板間ギャップを狭める場合に、大きな
効果が期待できる。即ち、基板間ギャップを４μｍから
３μｍ或いは２μｍに狭めた場合に、従来のように、シ
ール領域の表面が平坦化されていない場合には、２μｍ
或いは１μｍの径を持つ非常に微少なギャップ材が必要
となり、精度の高いギャップ制御は実際上極めて困難と
なるが、本実施の形態のように、シール領域の表面が平
坦化されていれば、基板間ギャップに等しい３μｍ或い
は２μｍ程度の径を持つギャップ材で足りる。従って、
比較的大きい径のギャップ材を用いて、精度の高いギャ
ップ制御を行える。また、ギャップが狭まると、シール
材に含有される光硬化性樹脂の接着力が著しく低下し、
信頼性の低下を招くが、本実施の形態では、シール領域
下でも同程度のギャップが確保できるため、液晶装置の
基板間の接着強度に支障をきたすことがない。As shown in FIGS. 10 (2) and 10 (3), in the present embodiment, the lead-out lines 301 and 401 are buried in the concave recesses formed in the interlayer insulating film, so that the pixel region and the seal region are formed. Since the gaps between the substrates can be made substantially equal to each other, there is no need to use a gap material having a diameter smaller than the gap between the substrates in the pixel region by about 1 μm as in the conventional example shown in FIG. It is possible to use the gap material 300 having the same diameter as the gap between the substrates. As described above, a great effect can be expected when the gap between the substrates is narrowed in order to prevent the alignment failure of the liquid crystal due to the miniaturization of the pixel as described above. That is, when the gap between the substrates is reduced from 4 μm to 3 μm or 2 μm, and when the surface of the sealing region is not flattened as in the related art, 2 μm
Alternatively, a very small gap material having a diameter of 1 μm is required, and highly accurate gap control is actually extremely difficult. However, if the surface of the sealing region is flattened as in the present embodiment, A gap material having a diameter of about 3 μm or 2 μm, which is equal to the gap between the substrates, is sufficient. Therefore,
High-precision gap control can be performed using a gap material having a relatively large diameter. Also, when the gap is narrow, the adhesive strength of the photocurable resin contained in the sealing material is significantly reduced,
Although a decrease in reliability is caused, in this embodiment, a similar gap can be ensured even under the sealing region, so that the bonding strength between the substrates of the liquid crystal device is not hindered.
【０１０８】尚、この観点からは、図１１に示すよう
に、第１層間絶縁膜１２’において、引き出し配線３０
１に対向する部分に加えて引き出し配線３０１に対向し
ない部分をも含めてシール領域全体を凹状に窪めて形成
してもよい。このように構成しても、シール領域の表面
の高さ（即ち、全体として凹状に窪んだシール領域内で
複数の引き出し配線３０１上に各々位置し、凸状に突出
した部分の表面の高さ）と画素領域の高さの差は小さく
なるので、基板間ギャップ（Ｌ３）と同程度の径（Ｌ
１）を持つギャップ材３００を用いて、精度の高いギャ
ップ制御を行える。From this point of view, as shown in FIG. 11, in the first interlayer insulating film 12 ', the lead wiring 30
The entire sealing region may be formed to have a concave shape including a portion not facing the lead-out wiring 301 in addition to a portion facing the lead 1. Even with such a configuration, the height of the surface of the sealing region (that is, the height of the surface of the portion protruding in a convex shape, which is located on each of the plurality of lead-out wires 301 in the sealing region which is concavely concave as a whole, respectively) ) And the height of the pixel area become smaller, so that the diameter (L
The gap control with high accuracy can be performed by using the gap material 300 having 1).
【０１０９】次に図１２を参照して、以上の実施の形態
における定電位線と遮光膜（遮光配線）との電気接続に
ついて説明を加える。尚、図１２は、定電位線と遮光膜
との接続の一例を示すＴＦＴアレイ基板上における配線
の平面図である。Next, the electrical connection between the constant potential line and the light shielding film (light shielding wiring) in the above embodiment will be described with reference to FIG. FIG. 12 is a plan view of wiring on a TFT array substrate showing an example of connection between a constant potential line and a light shielding film.
【０１１０】図１２に示すように本例では、走査線駆動
回路１０４は画面表示領域の両側に設けられており、例
えば定電位の電源ＶＳＳＹが外部電源装置から外部入力
端子及び定電位線５００を介して供給される。定電位線
５００は、例えばデータ線６ａと同じＡｌ膜から形成さ
れており、特に周辺見切り５３下において周辺見切り５
３に沿って配線された部分を含む。他方、遮光膜１１ａ
は、前述のように画面表示領域内において走査線３ａ、
容量線３ｂ及びデータ線６ａに沿って引き回されてお
り、周辺見切り５３下において定電位線５００とコンタ
クトホール５０２を介して接続されている。このよう
に、周辺見切り５３下のデッドスペースを有効に使うこ
とにより、他の配線（データ線６ａ、走査線３ａ等）を
妨害しないように、定電位線５００と遮光膜１１ａとを
周辺見切り５３下でコンタクトホール５０２を介して接
続することができる。尚、定電位線５００は、データ線
駆動回路１０１の定電位の電源等を使用しても、何ら問
題の無いことは言うまでもない。As shown in FIG. 12, in this example, the scanning line drive circuits 104 are provided on both sides of the screen display area. For example, a constant potential power supply VSSY connects an external input terminal and a constant potential line 500 from an external power supply. Supplied via The constant potential line 500 is formed of, for example, the same Al film as the data line 6a.
3 is included. On the other hand, the light shielding film 11a
Is the scanning line 3a in the screen display area as described above,
It is routed along the capacitance line 3b and the data line 6a, and is connected to the constant potential line 500 via the contact hole 502 under the peripheral partition 53. In this way, by effectively using the dead space below the peripheral parting line 53, the constant potential line 500 and the light shielding film 11a are separated from the peripheral parting line 53 so as not to disturb other wiring (the data line 6a, the scanning line 3a, etc.). A connection can be made below via a contact hole 502. Needless to say, there is no problem even if a constant potential power supply or the like of the data line driving circuit 101 is used for the constant potential line 500.
【０１１１】尚、以上の実施の形態において、データ線
駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレ
イ基板１０の上に設ける代わりに、例えばＴＡＢ（テー
プオートメイテッドボンディング基板）上に実装された
駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設け
られた異方性導電フィルムを介して電気的及び機械的に
接続するようにしてもよい。In the above embodiment, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, a driving circuit mounted on a TAB (tape automated bonding substrate) is used. It may be electrically and mechanically connected to the LSI for use via an anisotropic conductive film provided on the periphery of the TFT array substrate 10.
【０１１２】また、図１から図１１には示されていない
が、対向基板２０の投射光が入射する側及びＴＦＴアレ
イ基板１０の出射光が出射する側には各々、例えば、Ｔ
Ｎ（ツイステッドネマティック）モード、 ＳＴＮ（ス
ーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モ
ード等の動作モードや、ノーマリーホワイトモード／ノ
ーマリーブラックモードの別に応じて、偏光フィルム、
位相差フィルム、偏光板などが所定の方向で配置され
る。Although not shown in FIG. 1 to FIG. 11, for example, a T
Depending on operation modes such as N (twisted nematic) mode, STN (super TN) mode, D-STN (double-STN) mode, and normally white mode / normally black mode, a polarizing film,
A retardation film, a polarizing plate, and the like are arranged in a predetermined direction.
【０１１３】次に以上のように構成された本実施の形態
の動作について図１及び図４を参照して説明する。Next, the operation of the present embodiment configured as described above will be described with reference to FIGS.
【０１１４】先ず、制御回路から画像信号を受けたデー
タ線駆動回路１０１は、この画像信号に応じたタイミン
グ及び大きさで信号電圧をデータ線６ａ（ソース電極）
に印加し、これと並行して、走査線駆動回路１０４は、
所定タイミングで走査線３ａ（ゲート電極）にゲート電
圧をパルス的に順次印加し、ＴＦＴ３０は駆動される。
これにより、ゲート電圧がオンとされた時点でソース電
圧が印加されたＴＦＴ３０においては、ソース領域１ｄ
及び１ｂ、半導体層１ａのチャネル形成用領域１ａ’に
形成されたチャネル並びにドレイン領域１ｃ及び１ｅを
介して画素電極９ａに電圧が印加される。そして、この
画素電極９ａの電圧は、ソース電圧が印加された時間よ
りも例えば３桁も長い時間だけ蓄積容量７０（図５参
照）により保持される。以上のように、画素電極９ａに
電圧が印加されると、液晶層５０におけるこの画素電極
９ａと対向電極２１とに挟まれた部分における液晶の配
向状態が変化し、ノーマリーホワイトモードであれば、
印加された電圧に応じて投射光がこの液晶部分を通過不
可能とされ、ノーマリーブラックモードであれば、印加
された電圧に応じて投射光がこの液晶部分を通過可能と
され、全体として液晶装置１００からは画像信号に応じ
たコントラストを持つ光が出射する。First, the data line driving circuit 101, which has received an image signal from the control circuit, applies a signal voltage to the data line 6a (source electrode) at a timing and magnitude corresponding to the image signal.
, And in parallel with this, the scanning line driving circuit 104
A gate voltage is sequentially applied to the scanning line 3a (gate electrode) in a pulsed manner at a predetermined timing, and the TFT 30 is driven.
As a result, in the TFT 30 to which the source voltage is applied when the gate voltage is turned on, the source region 1d
And 1b, a voltage is applied to the pixel electrode 9a via the channel formed in the channel forming region 1a 'of the semiconductor layer 1a and the drain regions 1c and 1e. The voltage of the pixel electrode 9a is held by the storage capacitor 70 (see FIG. 5) for a time longer than the time when the source voltage is applied, for example, by three digits. As described above, when a voltage is applied to the pixel electrode 9a, the alignment state of the liquid crystal in a portion of the liquid crystal layer 50 between the pixel electrode 9a and the counter electrode 21 changes. ,
According to the applied voltage, the projection light cannot pass through the liquid crystal portion. In the normally black mode, the projection light can pass through the liquid crystal portion according to the applied voltage. The device 100 emits light having a contrast corresponding to the image signal.
【０１１５】特に本実施の形態では、第１層間絶縁膜１
２’はＴＦＴ３０や各種配線に対向する位置において凹
状に窪んで形成されているので、液晶の配向不良が低減
されている。そして、第１層間絶縁膜１２’はシール領
域内の引き出し配線３０１に対向する位置においても、
凹状に窪んで形成されているので、精度の良い基板間ギ
ャップ制御により、液晶の配向不良が低減されている。
これらの結果、最終的には、液晶装置１００により、高
解像度且つ高コントラストで高画質の画像を表示するこ
とが可能となる。In particular, in the present embodiment, the first interlayer insulating film 1
Since 2 'is formed in a concave shape at a position facing the TFT 30 and various wirings, defective alignment of the liquid crystal is reduced. Then, the first interlayer insulating film 12 ′ is also located at a position facing the lead wiring 301 in the seal region.
Since it is formed in a concave shape, poor alignment of liquid crystal is reduced by accurate gap control between substrates.
As a result, finally, the liquid crystal device 100 can display a high-resolution, high-contrast, high-quality image.
【０１１６】以上説明した液晶装置１００は、カラー液
晶プロジェクタに適用されるため、３つの液晶装置１０
０がＲＧＢ用のライトバルブとして各々用いられ、各パ
ネルには各々ＲＧＢ色分解用のダイクロイックミラーを
介して分解された各色の光が投射光として各々入射され
ることになる。従って、各実施の形態では、対向基板２
０に、カラーフィルタは設けられていない。しかしなが
ら、液晶装置１００においても第２遮光膜２３の形成さ
れていない画素電極９ａに対向する所定領域にＲＧＢの
カラーフィルタをその保護膜と共に、対向基板２０上に
形成してもよい。このようにすれば、液晶プロジェクタ
以外の直視型や反射型のカラー液晶テレビなどのカラー
液晶装置に本実施の形態の液晶装置を適用できる。更
に、対向基板２０上に１画素1個対応するようにマイク
ロレンズを形成してもよい。このようにすれば、入射光
の集光効率を向上することで、明るい液晶装置が実現で
きる。更にまた、対向基板２０上に、何層もの屈折率の
相違する干渉層を堆積することで、光の干渉を利用し
て、ＲＧＢ色を作り出すダイクロイックフィルタを形成
してもよい。このダイクロイックフィルタ付き対向基板
によれば、より明るいカラー液晶装置が実現できる。Since the liquid crystal device 100 described above is applied to a color liquid crystal projector, three liquid crystal devices 10
0 is used as a light valve for RGB, and light of each color separated through a dichroic mirror for RGB color separation is incident on each panel as projection light. Therefore, in each embodiment, the opposing substrate 2
0 has no color filter. However, in the liquid crystal device 100 as well, an RGB color filter may be formed on the opposing substrate 20 together with the protective film in a predetermined area facing the pixel electrode 9a where the second light-shielding film 23 is not formed. By doing so, the liquid crystal device of the present embodiment can be applied to a color liquid crystal device such as a direct-view or reflection type color liquid crystal television other than the liquid crystal projector. Further, a micro lens may be formed on the counter substrate 20 so as to correspond to one pixel. In this case, a bright liquid crystal device can be realized by improving the efficiency of collecting incident light. Furthermore, a dichroic filter that produces RGB colors using light interference may be formed by depositing a number of interference layers having different refractive indexes on the counter substrate 20. According to the counter substrate with the dichroic filter, a brighter color liquid crystal device can be realized.
【０１１７】液晶装置１００では、従来と同様に投射光
を対向基板２０の側から入射することとしたが、遮光膜
１１ａが存在するので、ＴＦＴアレイ基板１０の側から
投射光を入射し、対向基板２０の側から出射するように
しても良い。即ち、このように液晶装置１００を液晶プ
ロジェクタに取り付けても、半導体層１ａのチャネル形
成用領域１ａ’及びＬＤＤ領域１ｂ、１ｃに光が入射す
ることを防ぐことが出来、高画質の画像を表示すること
が可能である。ここで、従来は、ＴＦＴアレイ基板１０
の裏面側での反射を防止するために、反射防止用のＡＲ
被膜された偏光板を別途配置したり、ＡＲフィルムを貼
り付ける必要があった。しかし、本実施の形態では、Ｔ
ＦＴアレイ基板１０の表面と半導体層１ａの少なくとも
チャネル形成用領域１ａ’及びＬＤＤ領域１ｂ、１ｃと
の間に遮光膜１１ａが形成されているため、このような
ＡＲ被膜された偏光板やＡＲフィルムを用いたり、ＴＦ
Ｔアレイ基板１０そのものをＡＲ処理した基板を使用す
る必要が無くなる。従って、本実施の形態によれば、材
料コストを削減でき、また偏光板貼り付け時に、ごみ、
傷等により、歩留まりを落とすことがなく大変有利であ
る。また、耐光性が優れているため、明るい光源を使用
したり、偏光ビームスプリッタにより偏光変換して、光
利用効率を向上させても、光によるクロストーク等の画
質劣化を生じない。In the liquid crystal device 100, the projection light is made incident from the side of the counter substrate 20 as in the related art. However, since the light shielding film 11a is present, the projection light is made incident from the side of the TFT array substrate 10 and The light may be emitted from the side of the substrate 20. That is, even when the liquid crystal device 100 is attached to the liquid crystal projector, light can be prevented from being incident on the channel forming region 1a 'and the LDD regions 1b and 1c of the semiconductor layer 1a, and a high quality image can be displayed. It is possible to Here, conventionally, the TFT array substrate 10
Anti-reflection AR to prevent reflection on the back side of the
It was necessary to separately arrange the coated polarizing plate or to attach an AR film. However, in the present embodiment, T
Since the light-shielding film 11a is formed between the surface of the FT array substrate 10 and at least the channel forming region 1a 'and the LDD regions 1b and 1c of the semiconductor layer 1a, such an AR-coated polarizing plate or AR film Or use TF
It is not necessary to use a substrate obtained by performing an AR process on the T array substrate 10 itself. Therefore, according to the present embodiment, the material cost can be reduced, and when attaching the polarizing plate,
This is very advantageous without reducing the yield due to scratches or the like. In addition, since light resistance is excellent, even if a bright light source is used or polarization conversion is performed by a polarizing beam splitter to improve light use efficiency, image quality deterioration such as crosstalk due to light does not occur.
【０１１８】尚、液晶装置１００において、ＴＦＴアレ
イ基板１０側における液晶分子の配向不良を更に抑制す
るために、第３層間絶縁膜７の上に更に平坦化膜をスピ
ンコート等で塗布してもよく、又はＣＭＰ処理を施して
もよい。或いは、第３層間絶縁膜７を平坦化膜で形成し
てもよい。本実施の形態では、図８から図１０等に示し
たように、第１層間絶縁膜１２’の凹状の窪みによりＴ
ＦＴ３０や各種配線が形成された部分とそれ以外の部分
とが殆ど同じ高さとされるため、このような平坦化処理
は一般に必要でないが、より高品位の画像を表示するた
めに、このように最上層部において更なる平坦化を行う
場合にも、平坦化膜を非常に薄くできたり、平坦化処理
を僅かに加えるだけで済むので本実施の形態は、大変有
利である。In the liquid crystal device 100, a flattening film may be further applied on the third interlayer insulating film 7 by spin coating or the like in order to further suppress poor alignment of liquid crystal molecules on the TFT array substrate 10 side. Alternatively, a CMP process may be performed. Alternatively, the third interlayer insulating film 7 may be formed by a flattening film. In the present embodiment, as shown in FIG. 8 to FIG. 10 and the like, T
Since the portion where the FT 30 and the various wirings are formed and the other portions are almost the same height, such a flattening process is not generally necessary, but in order to display a higher quality image, This embodiment is also very advantageous when the uppermost layer is to be further flattened, since the flattening film can be made very thin or only a slight flattening process is required.
【０１１９】また、液晶装置１００の各画素のスイッチ
ング素子は、正スタガ型又はコプラナー型のポリシリコ
ンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴ
やアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに
対しても、本実施の形態は有効である。The switching element of each pixel of the liquid crystal device 100 has been described as a normal stagger type or coplanar type polysilicon TFT.
The present embodiment is effective for other types of TFTs such as TFTs and amorphous silicon TFTs.
【０１２０】更に、液晶装置１００の各画素のスイッチ
ング素子として、ＴＦＴに変えて、ＴＦＤ（Thin Film
Diode：薄膜ダイオード）素子等の２端子型非線形素子
を用いてもよい。この場合には、走査線及びデータ線の
うちの一方を対向基板に設けてストライプ状の対向電極
とし、他方を素子アレイ基板に設けて、各ＴＦＤ素子等
を介して各画素電極に接続するように構成すればよい。
或いは、液晶装置１００の各画素にスイッチング素子を
設けることなく、パッシブマトリクス型の液晶装置とし
て構成してもよい。あるいは、液晶装置に限らず、エレ
クトロルミネッセンス等さまざまな電気光学装置として
構成してもよい。これらの場合にも、シール領域下にお
ける引き出し配線部を平坦化する構成を採れば、配線不
良を防ぐことができると共に基板間ギャップを精度良く
制御できる。Further, as a switching element of each pixel of the liquid crystal device 100, a TFD (Thin Film) is used instead of a TFT.
A two-terminal nonlinear element such as a diode (thin film diode) element may be used. In this case, one of the scanning line and the data line is provided on a counter substrate to form a stripe-shaped counter electrode, and the other is provided on an element array substrate and connected to each pixel electrode via each TFD element or the like. May be configured.
Alternatively, the liquid crystal device 100 may be configured as a passive matrix liquid crystal device without providing a switching element in each pixel. Alternatively, the present invention is not limited to a liquid crystal device, and may be configured as various electro-optical devices such as electroluminescence. Also in these cases, if a configuration is adopted in which the extraction wiring portion under the sealing region is flattened, wiring defects can be prevented, and the gap between the substrates can be accurately controlled.
【０１２１】更に、液晶装置１００においては、一例と
して液晶層５０をネマティック液晶から構成したが、液
晶を高分子中に微小粒として分散させた高分子分散型液
晶を用いれば、配向膜１９及び２２、並びに前述の偏光
フィルム、偏光板等が不要となり、光利用効率が高まる
ことによる液晶装置の高輝度化や低消費電力化の利点が
得られる。更に、画素電極９ａをＡｌ等の反射率の高い
金属膜から構成することにより、液晶装置１０を反射型
液晶装置に適用する場合には、電圧無印加状態で液晶分
子がほぼ垂直配向されたＳＨ（スーパーホメオトロピッ
ク）型液晶などを用いても良い。更にまた、液晶装置１
００においては、液晶層５０に対し垂直な電界（縦電
界）を印加するように対向基板２０の側に対向電極２１
を設けているが、液晶層５０に平行な電界（横電界）を
印加するように一対の横電界発生用の電極から画素電極
９ａを各々構成する（即ち、対向基板２０の側には縦電
界発生用の電極を設けることなく、ＴＦＴアレイ基板１
０の側に横電界発生用の電極を設ける）ことも可能であ
る。このように横電界を用いると、縦電界を用いた場合
よりも視野角を広げる上で有利である。その他、各種の
液晶材料（液晶相）、動作モード、液晶配列、駆動方法
等に本実施の形態を適用することが可能である。Further, in the liquid crystal device 100, the liquid crystal layer 50 is made of, for example, a nematic liquid crystal. However, if a polymer dispersed liquid crystal in which the liquid crystal is dispersed as fine particles in a polymer is used, the alignment films 19 and 22 are formed. In addition, the above-described polarizing film, polarizing plate, and the like are not required, and the advantages of higher luminance and lower power consumption of the liquid crystal device due to an increase in light use efficiency can be obtained. Further, when the liquid crystal device 10 is applied to a reflection type liquid crystal device by forming the pixel electrode 9a from a metal film having a high reflectance such as Al, the SH in which the liquid crystal molecules are almost vertically aligned in the state where no voltage is applied. (Super homeotropic) type liquid crystal may be used. Furthermore, the liquid crystal device 1
00, the counter electrode 21 is provided on the counter substrate 20 side so as to apply a vertical electric field (vertical electric field) to the liquid crystal layer 50.
The pixel electrode 9a is composed of a pair of electrodes for generating a horizontal electric field so as to apply a parallel electric field (horizontal electric field) to the liquid crystal layer 50 (that is, a vertical electric field is provided on the side of the counter substrate 20). No TFT array substrate 1
It is also possible to provide an electrode for generating a lateral electric field on the 0 side. The use of the horizontal electric field is advantageous in widening the viewing angle as compared with the case of using the vertical electric field. In addition, the present embodiment can be applied to various liquid crystal materials (liquid crystal phase), operation modes, liquid crystal alignment, a driving method, and the like.
【０１２２】（液晶装置の製造プロセス）次に、以上の
ような構成を持つ液晶装置１００の製造プロセスについ
て図１３から図１９を参照して説明する。尚、図１３か
ら図１６は各工程におけるＴＦＴアレイ基板側の各層を
図４のＡ−Ａ’断面に対応させて示す工程図であり、図
１７から図１９は各工程におけるシール領域下のデータ
線の引き出し配線部に積層される各層を示す工程図であ
る。そして、両図に記された工程（１）〜工程（１７）
は、ＴＦＴアレイ基板１上の相異なる部分における同一
の工程として各々一括して行われるものである。(Manufacturing Process of Liquid Crystal Device) Next, a manufacturing process of the liquid crystal device 100 having the above configuration will be described with reference to FIGS. 13 to 16 are process diagrams showing each layer on the TFT array substrate side in each process corresponding to the AA 'cross section in FIG. 4, and FIGS. 17 to 19 show data under the seal region in each process. FIG. 9 is a process chart showing each layer laminated on the lead wiring portion of the line. Then, the steps (1) to (17) shown in both figures.
Are performed collectively as the same process in different portions on the TFT array substrate 1.
【０１２３】先ず、図１３から図１６を参照して、図４
のＡ−Ａ’断面に対応するＴＦＴ３０を含む部分の製造
プロセスについて説明する。First, referring to FIGS. 13 to 16, FIG.
The manufacturing process of the portion including the TFT 30 corresponding to the AA ′ section of FIG.
【０１２４】図１３の工程（１）に示すように、石英基
板、ハードガラス等のＴＦＴアレイ基板１０を用意す
る。ここで、好ましくはＮ２（窒素）等の不活性ガス雰
囲気且つ約９００〜１３００℃の高温でアニール処理
し、後に実施される高温プロセスにおけるＴＦＴアレイ
基板１０に生じる歪みが少なくなるように前処理してお
く。即ち、製造プロセスにおける最高温で高温処理され
る温度に合わせて、事前にＴＦＴアレイ基板１０を同じ
温度かそれ以上の温度で熱処理しておく。As shown in step (1) of FIG. 13, a TFT array substrate 10 such as a quartz substrate or hard glass is prepared. Here, annealing is preferably performed in an inert gas atmosphere such as N 2 (nitrogen) and at a high temperature of about 900 to 1300 ° C., and a pre-treatment is performed so that distortion generated in the TFT array substrate 10 in a high-temperature process performed later is reduced. Keep it. That is, the TFT array substrate 10 is preliminarily heat-treated at the same temperature or higher in accordance with the highest processing temperature at the highest temperature in the manufacturing process.
【０１２５】このように処理されたＴＦＴアレイ基板１
０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の
金属や金属シリサイド等の金属合金膜を、スパッタによ
り、１０００〜５０００オングストローム程度の層厚、
好ましくは約２０００オングストロームの層厚の遮光膜
１１を形成する。The TFT array substrate 1 thus processed
0, a metal such as Ti, Cr, W, Ta, Mo, and Pd, or a metal alloy film such as a metal silicide is formed by sputtering to a thickness of about 1000 to 5000 Å.
Preferably, the light-shielding film 11 having a thickness of about 2000 angstroms is formed.
【０１２６】続いて、工程（２）に示すように、該形成
された遮光膜１１上にフォトリソグラフィにより遮光膜
１１ａのパターンに対応するマスクを形成し、該マスク
を介して遮光膜１１に対しエッチングを行うことによ
り、遮光膜１１ａを形成する。Subsequently, as shown in step (2), a mask corresponding to the pattern of the light-shielding film 11a is formed on the formed light-shielding film 11 by photolithography. The light-shielding film 11a is formed by performing the etching.
【０１２７】次に工程（３）に示すように、遮光膜１１
ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥ
ＯＳ（テトラ・エチル・オルソ・シリケート）ガス、Ｔ
ＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ
（テトラ・メチル・オキシ・フォスレート）ガス等を用
いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケ
ートガラス膜、窒化シリコン膜や酸化シリコン膜等から
なる第１絶縁膜１２（２層の第１層間絶縁膜１２’の下
層）を形成する。この第１絶縁膜１２の層厚は、例え
ば、約８０００〜１２０００オングストロームとする。Next, as shown in step (3), the light shielding film 11
a, for example, by a normal pressure or reduced pressure CVD method or the like.
OS (tetra-ethyl-ortho-silicate) gas, T
EB (Tetra ethyl boat rate) gas, TMOP
(Tetramethyl oxy phosphate) gas or the like, a first insulating film 12 (a two-layer first insulating film) made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like. A lower layer of the interlayer insulating film 12 ') is formed. The layer thickness of the first insulating film 12 is, for example, about 8000 to 12000 angstroms.
【０１２８】次に工程（４）に示すように、ＴＦＴ３
０、データ線６ａ、走査線３ａ及び容量線３ｂを上方に
形成する予定の領域に対して、エッチングを行い、この
領域における第１絶縁膜１２を除去する。ここで、エッ
チングを反応性エッチング、反応性イオンビームエッチ
ング等のドライエッチングで処理した場合、フォトリソ
グラフィにより形成したレジストマスクとほぼ同じサイ
ズで異方的に第１層間絶縁膜１２が除去できるため、設
計寸法通りに容易に制御できる利点がある。一方、少な
くもとウエットエッチングを用いた場合には、等方性の
ため、第１層間絶縁膜１２の開孔領域が広がるが、開孔
部の側壁面をテーパー状に形成できるため、後工程の例
えば走査線３ａを形成するためのポリシリコン膜やレジ
ストが、開孔部の側壁周囲にエッチングや剥離されずに
残ってしまうことがなく、歩留まりの低下を招かない。
尚、第１層間絶縁膜１２の開孔部の即壁面をテーパー状
に形成する方法としては、ドライエッチングで一度エッ
チングしてから、レジストパターンを後退させて、再度
ドライエッチングを行ってもよい。Next, as shown in step (4), the TFT 3
Etching is performed on a region where the 0, data line 6a, scanning line 3a, and capacitor line 3b are to be formed, and the first insulating film 12 in this region is removed. Here, when the etching is performed by dry etching such as reactive etching or reactive ion beam etching, the first interlayer insulating film 12 can be anisotropically removed with a size substantially the same as the resist mask formed by photolithography. There is an advantage that it can be easily controlled according to the design dimensions. On the other hand, when at least wet etching is used, the opening region of the first interlayer insulating film 12 is widened due to isotropic properties. However, since the side wall surface of the opening portion can be formed in a tapered shape, a post-process is performed. For example, a polysilicon film or a resist for forming the scanning line 3a does not remain around the side wall of the opening without being etched or peeled off, and the yield is not reduced.
As a method for forming the wall surface immediately at the opening of the first interlayer insulating film 12 into a tapered shape, dry etching may be performed once, then the resist pattern may be retracted, and dry etching may be performed again.
【０１２９】また、ＴＦＴ３０、データ線６ａ、走査線
３ａ及び容量線３ｂのうちの全部でなく一部（例えば、
容量線３ｂ部分）のみを凹状に窪んだ部分に埋め込むの
であれば、当該埋め込む配線等に対応するマスクを用い
て第１絶縁膜１２に対してエッチングを行うようにす
る。The TFT 30, the data line 6a, the scanning line 3a and the capacitor line 3b are not all but part (for example,
If only the capacitor line 3b) is to be buried in the concave portion, the first insulating film 12 is etched using a mask corresponding to the wiring to be buried.
【０１３０】次に工程（５）に示すように、遮光膜１１
ａ及び第１絶縁膜１２の上に、第１絶縁膜１２と同様
に、シリケートガラス膜、又は窒化シリコン膜や酸化シ
リコン膜等からなる第２絶縁膜１３（２層の第１層間絶
縁膜１２’の上層）を形成する。この第２絶縁膜１３の
層厚は、例えば、約１０００〜２０００オングストロー
ムとする。第２絶縁膜１３に対し、約９００℃のアニー
ル処理を施すことにより、汚染を防ぐと共に平坦化して
もよい。Next, as shown in step (5), the light shielding film 11
a on the first insulating film 12, similarly to the first insulating film 12, a second insulating film 13 (a two-layer first interlayer insulating film 12) made of a silicate glass film, a silicon nitride film, a silicon oxide film, or the like. 'Upper layer). The layer thickness of the second insulating film 13 is, for example, about 1000 to 2000 angstroms. The second insulating film 13 may be annealed at about 900 ° C. to prevent contamination and planarize.
【０１３１】本実施の形態では特に、第１層間絶縁膜を
形成する第１絶縁膜１２及び第２絶縁膜１３の層厚は、
後に画素電極９ａが形成される前に画素領域がほぼ平坦
になるように設定される。In the present embodiment, in particular, the layer thicknesses of the first insulating film 12 and the second insulating film 13 forming the first interlayer insulating film are
The pixel region is set so as to be substantially flat before the pixel electrode 9a is formed later.
【０１３２】次に工程（６）に示すように、第２絶縁膜
１３の上に、約４５０〜５５０℃、好ましくは約５００
℃の比較的低温環境中で、流量約４００〜６００ｃｃ／
ｍｉｎのモノシランガス、ジシランガス等を用いた減圧
ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によ
り、アモルファスシリコン膜を形成する。その後、窒素
雰囲気中で、約６００〜７００℃にて約１〜１０時間、
好ましくは、４〜６時間のアニール処理を施することに
より、ポリシリコン膜１を約５００〜２０００オングス
トロームの厚さ、好ましくは約１０００オングストロー
ムの厚さとなるまで固相成長させる。この際、ｎチャネ
ル型のＴＦＴ３０を作成する場合には、Ｓｂ（アンチモ
ン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素のドー
パントを僅かにイオン注入等によりドープする。また、
ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボロ
ン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのII
I族元素のドーパントを僅かにイオン注入等によりドー
プする。尚、アモルファスシリコン膜を経ないで、減圧
ＣＶＤ法等によりポリシリコン膜１を直接形成しても良
い。或いは、減圧ＣＶＤ法等により堆積したポリシリコ
ン膜にシリコンイオンを打ち込んで一旦非晶質化（アモ
ルファス化）し、その後アニール処理等により再結晶化
させてポリシリコン膜１を形成しても良い。Next, as shown in step (6), a temperature of about 450 to 550 ° C., preferably about 500 ° C. is formed on the second insulating film 13.
Flow rate of about 400 to 600 cc /
An amorphous silicon film is formed by low-pressure CVD (for example, CVD at a pressure of about 20 to 40 Pa) using a monosilane gas, a disilane gas, or the like for min. Thereafter, in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours,
Preferably, the polysilicon film 1 is solid-phase grown to a thickness of about 500 to 2000 angstroms, preferably about 1000 angstroms by performing an annealing process for 4 to 6 hours. At this time, when fabricating the n-channel TFT 30, a dopant of a group V element such as Sb (antimony), As (arsenic), or P (phosphorus) is slightly doped by ion implantation or the like. Also,
In the case where the TFT 30 is of a p-channel type, the TFT 30 may be made of II such as B (boron), Ga (gallium), and In (indium).
A group I element dopant is slightly doped by ion implantation or the like. The polysilicon film 1 may be directly formed by a low pressure CVD method or the like without passing through the amorphous silicon film. Alternatively, the polysilicon film 1 may be formed by implanting silicon ions into a polysilicon film deposited by a low-pressure CVD method or the like to make the polysilicon film once amorphous (amorphized), and then recrystallize by annealing or the like.
【０１３３】次に図１４の工程（７）に示すように、フ
ォトリソグラフィ工程、エッチング工程等により、図８
に示した如き所定パターンの半導体層１ａを形成する。Next, as shown in a step (7) of FIG. 14, a photolithography step, an etching step, etc.
A semiconductor layer 1a having a predetermined pattern as shown in FIG.
【０１３４】次に工程（８）に示すように、半導体層１
ａを約９００〜１３００℃の温度、好ましくは約１００
０℃の温度により熱酸化することにより、約３００オン
グストロームの比較的薄い厚さの熱酸化膜を形成し、更
に減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ
膜）や窒化シリコン膜を約５００オングストロームの比
較的薄い厚さに堆積し、多層構造を持つゲート絶縁膜２
を形成する。この結果、半導体層１ａの厚さは、約３０
０〜１５００オングストロームの厚さ、好ましくは約３
５０〜５００オングストロームの厚さとなり、ゲート絶
縁膜２の厚さは、約２００〜１５００オングストローム
の厚さ、好ましくは約３００〜１０００オングストロー
ムの厚さとなる。このように高温熱酸化時間を短くする
ことにより、特に８インチ程度の大型基板を使用する場
合に熱によるそりを防止することができる。但し、ポリ
シリコン層１を熱酸化することのみにより、単一層構造
を持つゲート絶縁膜２を形成してもよい。Next, as shown in step (8), the semiconductor layer 1
a at a temperature of about 900-1300 ° C., preferably about 100
By performing thermal oxidation at a temperature of 0 ° C., a relatively thin thermal oxide film of about 300 Å is formed, and a high-temperature silicon oxide film (HTO) is formed by a low pressure CVD method or the like.
Film) or a silicon nitride film to a relatively thin thickness of about 500 angstroms to form a gate insulating film 2 having a multilayer structure.
To form As a result, the thickness of the semiconductor layer 1a becomes about 30
0-1500 Angstroms thick, preferably about 3
The thickness becomes 50 to 500 angstroms, and the thickness of the gate insulating film 2 becomes about 200 to 1500 angstroms, preferably about 300 to 1000 angstroms. By shortening the high-temperature thermal oxidation time in this way, warpage due to heat can be prevented particularly when a large substrate of about 8 inches is used. However, the gate insulating film 2 having a single-layer structure may be formed only by thermally oxidizing the polysilicon layer 1.
【０１３５】次に工程（９）に示すように、減圧ＣＶＤ
法等によりポリシリコン層３を堆積した後、リン（Ｐ）
を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐ
イオンをポリシリコン膜３の成膜と同時に導入したドー
プトシリコン膜を用いてもよい。工程（１０）に示すよ
うに、マスクを用いたフォトリソグラフィ工程、エッチ
ング工程等により、図８に示した如き所定パターンの走
査線３ａ（ゲート電極）を形成する。走査線３ａ（ゲー
ト電極）の層厚は、例えば、約３５００オングストロー
ムとされる。Next, as shown in step (9), low pressure CVD
After depositing a polysilicon layer 3 by a method such as phosphorus (P)
Is thermally diffused to make the polysilicon film 3 conductive. Or P
A doped silicon film in which ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. As shown in step (10), a scanning line 3a (gate electrode) having a predetermined pattern as shown in FIG. 8 is formed by a photolithography step using a mask, an etching step, or the like. The layer thickness of the scanning line 3a (gate electrode) is, for example, about 3500 angstroms.
【０１３６】但し、走査線３ａ（ゲート電極）を、ポリ
シリコン層ではなく、ＷやＭｏ等の高融点金属膜又は金
属シリサイド膜から形成してもよいし、若しくはこれら
の金属膜又は金属シリサイド膜とポリシリコン膜を組み
合わせて多層に形成してもよい。この場合、走査線３ａ
（ゲート電極）を、第２遮光膜２３が覆う領域の一部又
は全部に対応する遮光膜として配置すれば、金属膜や金
属シリサイド膜の持つ遮光性により、第２遮光膜２３の
一部或いは全部を省略することも可能となる。この場合
特に、対向基板２０とＴＦＴアレイ基板１０との貼り合
わせずれによる画素開口率の低下を防ぐことが出来る利
点がある。However, the scanning line 3a (gate electrode) may be formed of a refractory metal film such as W or Mo or a metal silicide film instead of the polysilicon layer, or these metal films or metal silicide films may be used. And a polysilicon film in combination. In this case, the scanning line 3a
If the (gate electrode) is arranged as a light-shielding film corresponding to part or all of the region covered by the second light-shielding film 23, a part of the second light-shielding film 23 or the light-shielding property of the metal film or the metal silicide film is provided. It is also possible to omit all of them. In this case, in particular, there is an advantage that the pixel aperture ratio can be prevented from lowering due to misalignment between the opposing substrate 20 and the TFT array substrate 10.
【０１３７】次に工程（１１）に示すように、ＴＦＴ３
０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場
合、ｐ型の半導体層１ａに、先ず低濃度ソース領域１ｂ
及び低濃度ドレイン領域１ｃを形成するために、走査線
３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族
元素のドーパント２００を低濃度で（例えば、Ｐイオン
を１〜３×１０１３／ｃｍ２のドーズ量にて）ドープす
る。これにより走査線３ａ（ゲート電極）下の半導体層
１ａはチャネル形成用領域１ａ’となる。Next, as shown in step (11), the TFT 3
When 0 is an n-channel TFT having an LDD structure, first, a low-concentration source region 1b is formed in a p-type semiconductor layer 1a.
And to form a low-concentration drain region 1c, the scanning line 3a (gate electrode) as a diffusion mask, a dopant 200 of a group V element such as P low concentration (e.g., a P ion 1 to 3 × 10 13 / (at a dose of cm 2 ). As a result, the semiconductor layer 1a below the scanning line 3a (gate electrode) becomes a channel forming region 1a '.
【０１３８】続いて、図１５の工程（１２）に示すよう
に、高濃度ソース領域１ｂ及び高濃度ドレイン領域１ｃ
を形成するために、走査線３ａ（ゲート電極）よりも幅
の広いマスクでレジスト層２０２を走査線３ａ（ゲート
電極）上に形成した後、同じくＰなどのＶ族元素のドー
パント２０１を高濃度で（例えば、Ｐイオンを１〜３×
１０１５／ｃｍ２のドーズ量にて）ドープする。また、
ＴＦＴ３０をｐチャネル型とする場合、ｎ型の半導体層
１ａに、低濃度ソース領域１ｂ及び低濃度ドレイン領域
１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領
域１ｅを形成するために、ＢなどのIII族元素のドーパ
ントを用いてドープする。このようにＬＤＤ構造とした
場合、ショートチャネル効果を低減できる利点が得られ
る。尚、例えば、低濃度のドープを行わずに、オフセッ
ト構造のＴＦＴとしてもよく、走査線３ａ（ゲート電
極）をマスクとして、Ｐイオン、Ｂイオン等を用いたイ
オン注入技術によりセルフアライン型のＴＦＴとしても
よい。Subsequently, as shown in step (12) of FIG. 15, the high-concentration source region 1b and the high-concentration drain region 1c
After forming a resist layer 202 on the scanning line 3a (gate electrode) using a mask wider than the scanning line 3a (gate electrode), a dopant 201 of a group V element such as P (For example, P ion is 1 to 3 ×
Doping (at a dose of 10 15 / cm 2 ). Also,
When the TFT 30 is of a p-channel type, the n-type semiconductor layer 1a is formed by forming a low-concentration source region 1b and a low-concentration drain region 1c and forming a high-concentration source region 1d and a high-concentration drain region 1e. Doping is performed using a group element dopant. When the LDD structure is used as described above, an advantage that the short channel effect can be reduced can be obtained. Note that, for example, a TFT having an offset structure may be used without doping at a low concentration, and a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like, using the scanning line 3a (gate electrode) as a mask. It may be.
【０１３９】これらの工程と並行して、ｎチャネル型ポ
リシリコンＴＦＴ及びｐチャネル型ポリシリコンＴＦＴ
から構成される相補型構造を持つデータ線駆動回路１０
１及び走査線駆動回路１０４をＴＦＴアレイ基板１０上
の周辺部に形成する。このように、ＴＦＴ３０はポリシ
リコンＴＦＴであるので、ＴＦＴ３０の形成時に同一工
程で、データ線駆動回路１０１及び走査線駆動回路１０
４を形成することができ、製造上有利である。In parallel with these steps, an n-channel polysilicon TFT and a p-channel polysilicon TFT
Line driving circuit 10 having a complementary structure composed of
1 and the scanning line driving circuit 104 are formed in a peripheral portion on the TFT array substrate 10. As described above, since the TFT 30 is a polysilicon TFT, the data line driving circuit 101 and the scanning line driving circuit 10
4, which is advantageous in manufacturing.
【０１４０】次に工程（１３）に示すように、走査線３
ａ（ゲート電極）を覆うように、例えば、常圧又は減圧
ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、
ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリ
コン膜や酸化シリコン膜等からなる第２層間絶縁膜４を
形成する。第２層間絶縁膜４の層厚は、約５０００〜１
５０００オングストロームが好ましい。Next, as shown in step (13), scan line 3
a (gate electrode) by using NSG, PSG,
A second interlayer insulating film 4 made of a silicate glass film such as BSG or BPSG, a silicon nitride film or a silicon oxide film is formed. The layer thickness of the second interlayer insulating film 4 is about 5000 to 1
5000 Å is preferred.
【０１４１】次に工程（１４）に示すように、高濃度ソ
ース領域１ｄ及び高濃度ドレイン領域１ｅを活性化する
ために約１０００℃のアニール処理を２０分程度行った
後、データ線３１（ソース電極）に対するコンタクトホ
ール５ａを、反応性エッチング、反応性イオンビームエ
ッチング等のドライエッチングにより形成する。この
際、反応性エッチング、反応性イオンビームエッチング
のような異方性エッチングにより、コンタクトホール５
ａを開孔した方が、開孔形状をマスク形状とほぼ同じに
できるという利点がある。但し、ドライエッチングとウ
エットエッチングとを組み合わせて開孔すれば、コンタ
クトホール５ａをテーパ状にできるので、配線接続時の
断線を防止できるという利点が得られる。また、走査線
３ａ（ゲート電極）を図示しない配線と接続するための
コンタクトホールも、コンタクトホール５ａと同一の工
程により第２層間絶縁膜４に開ける。Next, as shown in step (14), an annealing process at about 1000 ° C. is performed for about 20 minutes to activate the high-concentration source region 1d and the high-concentration drain region 1e. The contact hole 5a for the electrode is formed by dry etching such as reactive etching or reactive ion beam etching. At this time, the contact holes 5 are formed by anisotropic etching such as reactive etching and reactive ion beam etching.
Opening a has the advantage that the opening shape can be made almost the same as the mask shape. However, if the opening is formed by a combination of dry etching and wet etching, the contact hole 5a can be formed into a tapered shape, so that there is an advantage that disconnection during wiring connection can be prevented. Further, a contact hole for connecting the scanning line 3a (gate electrode) to a wiring (not shown) is also formed in the second interlayer insulating film 4 in the same process as the contact hole 5a.
【０１４２】次に工程（１５）に示すように、第２層間
絶縁膜４の上に、スパッタ処理等により、遮光性のＡｌ
等の低抵抗金属や金属シリサイド等を金属膜６として、
約１０００〜５０００オングストロームの厚さ、好まし
くは約３０００オングストロームに堆積し、更に工程
（１６）に示すように、フォトリソグラフィ工程、エッ
チング工程等により、データ線６ａ（ソース電極）を形
成する。Next, as shown in step (15), a light-shielding Al is formed on the second interlayer insulating film 4 by sputtering or the like.
A low-resistance metal such as a metal silicide or the like as the metal film 6.
A data line 6a (source electrode) is formed in a thickness of about 1000 to 5000 angstroms, preferably about 3000 angstroms, and further by a photolithography step, an etching step and the like as shown in a step (16).
【０１４３】次に図１６の工程（１７）に示すように、
データ線６ａ（ソース電極）上を覆うように、例えば、
常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳ
Ｇ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス
膜、窒化シリコン膜や酸化シリコン膜等からなる第３層
間絶縁膜７を形成する。第３層間絶縁膜７の層厚は、約
５０００〜１５０００オングストロームが好ましい。Next, as shown in step (17) of FIG.
To cover the data line 6a (source electrode), for example,
NS using normal pressure or low pressure CVD method, TEOS gas, etc.
A third interlayer insulating film 7 made of a silicate glass film such as G, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed. The thickness of the third interlayer insulating film 7 is preferably about 5,000 to 15,000 angstroms.
【０１４４】本実施の形態では、特に図１３の工程
（４）及び（５）により、ＴＦＴ３０や各種配線部分に
おいて、第１層間絶縁膜が凹状に窪んで形成されている
ため、この工程（１７）を終えた段階で、画素領域の表
面はほぼ平坦となる。尚、より平坦にするためには、第
３層間絶縁膜７を構成するシリケートガラス膜に代えて
又は重ねて、有機膜やＳＯＧ（スピンオンガラス）をス
ピンコートして、若しくは又はＣＭＰ処理を施して、平
坦な膜を形成してもよい。In the present embodiment, in particular, the steps (4) and (5) in FIG. 13 show that the first interlayer insulating film is formed to be concave in the TFT 30 and various wiring portions. At the stage after step ()), the surface of the pixel region becomes substantially flat. In order to make the surface even more flat, an organic film or SOG (spin-on glass) is spin-coated instead of or superposed on the silicate glass film constituting the third interlayer insulating film 7, or CMP treatment is performed. Alternatively, a flat film may be formed.
【０１４５】次に工程（１８）に示すように、画素電極
９ａと高濃度ドレイン領域１ｅとを電気的接続するため
のコンタクトホール８を、反応性エッチング、反応性イ
オンビームエッチング等のドライエッチングにより形成
する。この際、反応性エッチング、反応性イオンビーム
エッチングのような異方性エッチングにより、コンタク
トホール８を開孔した方が、開孔形状をマスク形状とほ
ぼ同じにできるという利点が得られる。但し、ドライエ
ッチングとウエットエッチングとを組み合わせて開孔す
れば、コンタクトホール８をテーパ状にできるので、配
線接続時の断線を防止できるという利点が得られる。Next, as shown in step (18), a contact hole 8 for electrically connecting the pixel electrode 9a and the high-concentration drain region 1e is formed by dry etching such as reactive etching or reactive ion beam etching. Form. At this time, the advantage that the contact hole 8 can be made almost the same as the mask shape by opening the contact hole 8 by anisotropic etching such as reactive etching or reactive ion beam etching is obtained. However, if the dry etching and the wet etching are performed in combination, the contact holes 8 can be tapered, so that there is an advantage that disconnection during wiring connection can be prevented.
【０１４６】次に工程（１９）に示すように、第３層間
絶縁膜７の上に、スパッタ処理等により、ＩＴＯ膜等の
透明導電性薄膜９を、約５００〜２０００オングストロ
ームの厚さに堆積し、更に工程（２０）に示すように、
フォトリソグラフィ工程、エッチング工程等により、画
素電極９ａを形成する。尚、当該液晶装置１００を反射
型の液晶装置に用いる場合には、Ａｌ等の反射率の高い
不透明な材料から画素電極９ａを形成してもよい。Next, as shown in step (19), a transparent conductive thin film 9 such as an ITO film is deposited on the third interlayer insulating film 7 by sputtering or the like to a thickness of about 500 to 2000 Å. Then, as shown in step (20),
The pixel electrode 9a is formed by a photolithography process, an etching process, or the like. When the liquid crystal device 100 is used for a reflection type liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
【０１４７】続いて、画素電極９ａの上にポリイミド系
の配向膜の塗布液を塗布した後、所定のプレティルト角
を持つように且つ所定方向でラビング処理を施すこと等
により、図４に示した配向膜１９が形成される。Subsequently, a coating solution of a polyimide-based alignment film was applied on the pixel electrode 9a, and then rubbed in a predetermined direction so as to have a predetermined pretilt angle, as shown in FIG. An alignment film 19 is formed.
【０１４８】他方、図４に示した対向基板２０について
は、ガラス基板等が先ず用意され、第２遮光膜２３及び
遮光性の周辺見切り５３が、例えば金属クロムをスパッ
タした後、フォトリソグラフィ工程、エッチング工程を
経て形成される。尚、第２遮光膜２３及び周辺見切り５
３は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボン
やＴｉをフォトレジストに分散した樹脂ブラックなどの
材料から形成してもよい。On the other hand, as for the counter substrate 20 shown in FIG. 4, a glass substrate or the like is first prepared, and the second light-shielding film 23 and the light-shielding peripheral partition 53 are sputtered with, for example, metal chromium. It is formed through an etching process. In addition, the second light-shielding film 23 and the peripheral parting 5
3 may be formed from a material such as resin black in which carbon or Ti is dispersed in a photoresist, in addition to a metal material such as Cr, Ni, or Al.
【０１４９】また、第３層間絶縁膜７上に高融点金属等
からなる遮光膜を形成し、前記第２遮光膜２３及び周辺
見切り５３をＴＦＴアレイ基板１０上に設けてもよい。
このような構成を採れば、ＴＦＴアレイ基板１０上で開
口領域が規定されるため、ＴＦＴアレイ基板１０と対向
基板２０との貼り合わせ精度を無視することができる。
従って、液晶装置の透過率がばらつかないため、歩留ま
りの低下を招かない。Further, a light-shielding film made of a refractory metal or the like may be formed on the third interlayer insulating film 7, and the second light-shielding film 23 and the peripheral partition 53 may be provided on the TFT array substrate 10.
With such a configuration, since the opening region is defined on the TFT array substrate 10, the bonding accuracy between the TFT array substrate 10 and the counter substrate 20 can be ignored.
Therefore, since the transmittance of the liquid crystal device does not vary, the yield does not decrease.
【０１５０】その後、対向基板２０の全面にスパッタ処
理等により、ＩＴＯ等の透明導電性薄膜を、約５００〜
２０００オングストロームの厚さに堆積することによ
り、対向電極２１を形成する。更に、対向電極２１の全
面にポリイミド系の配向膜の塗布液を塗布した後、所定
のプレティルト角を持つように且つ所定方向でラビング
処理を施すこと等により、配向膜２２が形成される。Thereafter, a transparent conductive thin film of ITO or the like is formed on the entire surface of
The counter electrode 21 is formed by depositing to a thickness of 2000 Å. Further, an alignment film 22 is formed by applying a coating liquid for a polyimide-based alignment film on the entire surface of the counter electrode 21 and then performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle.
【０１５１】最後に、上述のように各層が形成されたＴ
ＦＴアレイ基板１０と対向基板２０とは、配向膜１９及
び２２が対面するように、所定径（例えば、３μｍ程度
の径）を持つグラスファイバ又はガラスビーズ等からな
るギャップ材３００が所定量だけ混入されたシール材５
２により貼り合わされ、真空吸引等により、両基板間の
空間に、例えば複数種類のネマティック液晶を混合して
なる液晶が吸引されて、所定層厚の液晶層５０が形成さ
れる。Finally, the T on which each layer is formed as described above
The FT array substrate 10 and the counter substrate 20 are mixed with a predetermined amount of a gap material 300 made of glass fiber or glass beads having a predetermined diameter (for example, a diameter of about 3 μm) so that the alignment films 19 and 22 face each other. Seal material 5
Then, the liquid crystal formed by mixing a plurality of types of nematic liquid crystals is sucked into a space between the two substrates by vacuum suction or the like, and a liquid crystal layer 50 having a predetermined thickness is formed.
【０１５２】次に、図１７から図１９を参照して、シー
ル領域下のデータ線の引き出し配線部に積層される各層
（図８（３）参照）の製造プロセスについて説明する。
尚、走査線の引き出し配線部は、シール領域の画面表示
領域に近い側で走査線或いはデータ線のどちらに接続さ
れるかの違いさえ除けば、データ線の引き出し配線部と
同様に構成されており、従って以下に説明する製造プロ
セスと同様の製造プロセスにより製造される。Next, with reference to FIGS. 17 to 19, a description will be given of a manufacturing process of each layer (see FIG. 8 (3)) laminated on the lead-out portion of the data line below the seal region.
The lead-out wiring part of the scanning line is configured in the same manner as the lead-out wiring part of the data line, except for the difference between whether it is connected to the scanning line or the data line on the side closer to the screen display area of the seal area. Therefore, it is manufactured by a manufacturing process similar to the manufacturing process described below.
【０１５３】図１７の工程（１）から図１９の工程（１
７）は、前述した図１３の工程（１）から図１６の工程
（１７）と同一の製造プロセスとして行われる。Step (1) in FIG. 17 to step (1) in FIG.
Step 7) is performed as the same manufacturing process as step (1) of FIG. 13 to step (17) of FIG.
【０１５４】即ち、図１７の工程（１）に示すように、
ＴＦＴアレイ基板１０の全面に遮光膜１１を形成した
後、工程（２）に示すように、フォトリソグラフィ工
程、エッチング工程等により遮光膜からなる遮光配線３
０３を形成する。That is, as shown in step (1) of FIG.
After the light-shielding film 11 is formed on the entire surface of the TFT array substrate 10, as shown in step (2), the light-shielding wiring 3 made of the light-shielding film is formed by a photolithography step, an etching step, or the like.
03 is formed.
【０１５５】次に工程（３）に示すように、遮光配線３
０３の上に、第１絶縁膜１２（２層の第１層間絶縁膜１
２’の下層）を形成し、工程（４）に示すように、デー
タ線の引き出し配線３０１を上方に形成する予定の領域
に対して、エッチングを行い、この領域における第１絶
縁膜１２を除去する。ここで、前記エッチングを反応性
エッチング、反応性イオンビームエッチング等のドライ
エッチングで処理した場合、フォトリソグラフィにより
形成したレジストマスクとほぼ同じサイズで異方的に第
１絶縁膜１２が除去できるため、設計寸法通りに容易に
制御できる利点がある。一方、少なくもとウエットエッ
チングを用いた場合には、等方性のため、第１絶縁膜１
２の開孔領域が広がるが、開孔部の側壁面をテーパー状
に形成できるため、後工程の例えば走査線３ａを形成す
るためのポリシリコン膜３やレジストが、開孔部の側壁
周囲にエッチングや剥離されずに残ってしまうことがな
く、歩留まりの低下を招かない。尚、第１絶縁膜１２の
開孔部の側壁面をテーパー状に形成する方法としては、
ドライエッチングで一度エッチングしてから、レジスト
パターンを後退させて、再度ドライエッチングを行って
もよい。また、ドライエッチングとウェットエッチング
を組み合わせてもよいことは言うまでもない。Next, as shown in step (3), the light-shielding wiring 3
03 on the first insulating film 12 (two layers of the first interlayer insulating film 1).
2 ′), and as shown in step (4), etching is performed on a region where the lead wire 301 of the data line is to be formed above, and the first insulating film 12 in this region is removed. I do. Here, when the etching is performed by dry etching such as reactive etching or reactive ion beam etching, the first insulating film 12 can be removed anisotropically with substantially the same size as a resist mask formed by photolithography. There is an advantage that it can be easily controlled according to the design dimensions. On the other hand, when wet etching is used at least, the first insulating film
Although the opening area of the opening 2 is widened, the side wall surface of the opening can be formed in a tapered shape, so that a polysilicon film 3 and a resist for forming, for example, the scanning line 3a in a later process are formed around the side wall of the opening. It does not remain without being etched or peeled off, and does not lower the yield. In addition, as a method of forming the side wall surface of the opening portion of the first insulating film 12 in a tapered shape,
After etching once by dry etching, the resist pattern may be receded and dry etching may be performed again. Needless to say, dry etching and wet etching may be combined.
【０１５６】その後、工程（５）に示すように、遮光配
線３０３及び第１絶縁膜１２の上に、第２絶縁膜１３
（２層の第１層間絶縁膜１２’の上層）を形成する。Thereafter, as shown in step (5), the second insulating film 13 is formed on the light-shielding wiring 303 and the first insulating film 12.
(The upper layer of the two-layer first interlayer insulating film 12 ') is formed.
【０１５７】次に工程（６）に示すように、薄膜トラン
ジスタを生成するために第２絶縁膜１３上にアモルファ
スシリコン膜を形成した後、ポリシリコン膜１を固相成
長させるが、このシール領域には、半導体層は不要であ
るので、図１７の工程（７）に示すように、エッチング
工程等により、ポリシリコン膜１はこのシール領域では
全て除去される。尚、上記工程（５）から（７）の間
に、遮光配線３０３を、データ線の引き出し配線３０１
用の冗長配線とする場合には、遮光配線３０３の上方に
おいてコンタクトホールを第２絶縁膜１３に開ける。
尚、引き出し配線３０１をデータ線６ａから延設したＡ
ｌ膜等から直接形成してもよい。Next, as shown in step (6), after forming an amorphous silicon film on the second insulating film 13 to form a thin film transistor, the polysilicon film 1 is grown in a solid phase. Since the semiconductor layer is unnecessary, the polysilicon film 1 is entirely removed in this sealing region by an etching step or the like as shown in a step (7) of FIG. In addition, between the above steps (5) to (7), the light-shielding wiring 303 is replaced with the lead-out wiring 301 of the data line.
In the case where the redundant wiring is used, a contact hole is formed in the second insulating film 13 above the light-shielding wiring 303.
In addition, the lead wiring 301 extends from the data line 6a to A
It may be formed directly from a film.
【０１５８】次に、画素部に対する工程（８）の熱酸化
が終了するのを待って、工程（９）に示すように、ポリ
シリコン層３を堆積した後、工程（１０）に示すよう
に、フォトリソグラフィ工程、エッチング工程等によ
り、所定パターンのダミー引き出し配線３０２を走査線
３ａと同一層から形成する。従って、ダミー引き出し配
線３０２の層厚は、走査線３ａ（ゲート電極）と同じ
く、例えば、約３５００Åとされる。Next, after the completion of the thermal oxidation in the step (8) for the pixel portion, the polysilicon layer 3 is deposited as shown in the step (9), and then as shown in the step (10). Then, a dummy lead wiring 302 having a predetermined pattern is formed from the same layer as the scanning line 3a by a photolithography process, an etching process, or the like. Therefore, the layer thickness of the dummy lead-out line 302 is, for example, about 3500 °, similar to the scanning line 3a (gate electrode).
【０１５９】次に図１７の工程（１１）及び図１８の工
程（１２）に示すように、不純物イオンをドープしてダ
ミー引き出し配線３０２を低抵抗化する。Next, as shown in the step (11) of FIG. 17 and the step (12) of FIG. 18, the resistance of the dummy lead-out wiring 302 is reduced by doping with impurity ions.
【０１６０】次に工程（１３）に示すように、ダミー引
き出し配線３０２を覆うように、第２層間絶縁膜４を形
成する。尚、工程（１４）のエッチング工程において
は、ダミー引き出し配線３０２を、データ線の引き出し
配線３０１用の冗長配線とする場合には、ダミー引き出
し配線３０２の上方においてコンタクトホールを第２層
間絶縁膜４に開孔する。Next, as shown in step (13), a second interlayer insulating film 4 is formed so as to cover the dummy lead wiring 302. In the etching step (14), when the dummy lead-out line 302 is used as a redundant line for the data line lead-out line 301, a contact hole is formed above the dummy lead-out line 302 in the second interlayer insulating film 4. The hole is opened.
【０１６１】次に工程（１５）に示すように、第２層間
絶縁膜４の上に、スパッタ処理等により、Ａｌ等を金属
膜６として堆積した後に、工程（１６）に示すように、
フォトリソグラフィ工程、エッチング工程等により、デ
ータ線の引き出し配線３０１を形成する。Next, as shown in step (15), Al or the like is deposited as a metal film 6 on the second interlayer insulating film 4 by sputtering or the like, and then, as shown in step (16),
The lead wiring 301 of the data line is formed by a photolithography process, an etching process, or the like.
【０１６２】次に工程（１７）に示すように、データ線
の引き出し配線３０１上を覆うように、第３層間絶縁膜
７を形成する。Next, as shown in a step (17), a third interlayer insulating film 7 is formed so as to cover the data line lead wiring 301.
【０１６３】本実施の形態では、特に図１６の工程
（４）及び（５）により、データ線の引き出し配線３０
１部分において、第１層間絶縁膜が凹状に窪んで形成さ
れているため、この工程（１７）を終えた段階で、画素
領域の表面はほぼ平坦となる。In the present embodiment, in particular, through steps (4) and (5) in FIG.
Since the first interlayer insulating film is formed to be concave in one portion, the surface of the pixel region becomes almost flat at the stage when this step (17) is completed.
【０１６４】尚、以上の本実施の形態における液晶装置
の製造方法によれば、遮光膜１１ｂと定電位線とを接続
するためのコンタクトホールとして、遮光膜１１ｂに至
るまで第２層間絶縁膜４及び第１絶縁膜１３（第１層間
絶縁膜の上層）が開孔され、同時に、ＴＦＴ３０とデー
タ線６ａとを接続するためのコンタクトホール５ａとし
て、半導体層１ａに至るまで第２層間絶縁膜４が開孔さ
れる。従って、これら２種類のコンタクトホールを一括
して開孔できるので、製造上有利である。例えば、選択
比を適当な値に設定してのウエットエッチングにより、
このような２種類のコンタクトホールを各々所定の深さ
となるように一括して開孔することが可能となる。特
に、第１層間絶縁膜の凹状に窪んだ部分の深さに応じ
て、これらのコンタクトホールを開孔する工程が容易と
なる。遮光膜と定電位線を接続するためのコンタクトホ
ール開孔工程（フォトリソグラフィ工程、エッチング工
程等）が削除できるので、工程増による製造コストの増
大や歩留まりの低下を招かない。According to the above-described method of manufacturing the liquid crystal device in the present embodiment, the second interlayer insulating film 4 is provided as a contact hole for connecting the light-shielding film 11b and the constant potential line to the light-shielding film 11b. And the first insulating film 13 (the upper layer of the first interlayer insulating film) is opened, and at the same time, as the contact hole 5a for connecting the TFT 30 and the data line 6a, the second interlayer insulating film 4 is formed up to the semiconductor layer 1a. Is opened. Therefore, these two types of contact holes can be opened at once, which is advantageous in manufacturing. For example, by wet etching with the selectivity set to an appropriate value,
Such two types of contact holes can be collectively opened to a predetermined depth. In particular, the step of opening these contact holes is facilitated according to the depth of the concave portion of the first interlayer insulating film. Since a contact hole opening step (photolithography step, etching step, etc.) for connecting the light-shielding film and the constant potential line can be omitted, an increase in the number of steps does not cause an increase in manufacturing cost or a decrease in yield.
【０１６５】以上説明したように本実施の形態における
製造プロセスによれば、凹状に窪んだ部分における第１
層間絶縁膜１２’の層厚を、第２絶縁膜１３の層厚の管
理により、比較的容易にして確実且つ高精度に制御でき
る。従って、この凹状に窪んだ部分における第１層間絶
縁膜１２’の層厚を非常に薄くすることも可能となる。As described above, according to the manufacturing process of the present embodiment, the first portion in the concave portion is formed.
By controlling the layer thickness of the second insulating film 13, the layer thickness of the interlayer insulating film 12 'can be relatively easily, reliably, and accurately controlled. Therefore, it is possible to make the layer thickness of the first interlayer insulating film 12 'in the concave portion extremely small.
【０１６６】尚、第１層間絶縁膜を単層から構成する場
合には、図１３及び図１７に各々示した工程（３）、
（４）及び（５）に若干の変更を加えて、各工程を行え
ばよい。即ち、工程（３）において、遮光膜１１ａ或い
は遮光配線３０３の上に、例えば、約１００００〜１５
０００オングストロームといったように若干厚めの単層
の第１層間絶縁膜を堆積し、工程（４）において、ＴＦ
Ｔ３０、データ線６ａ、走査線３ａ及び容量線３ｂ並び
にデータ線の引き出し線等を上方に形成する予定の領域
に対して、エッチングを行い、この領域における第１層
間絶縁膜を１０００〜２０００オングストローム程度の
厚みを残すようにする。そして、工程（５）を省略す
る。このように第１層間絶縁膜１２”を単層から構成す
れば、従来の場合と比較しても層の数を増加させる必要
が無く、凹状に窪んだ部分とそうでない部分との層厚を
エッチング時間管理により制御すれば平坦化を図れるの
で便利である。When the first interlayer insulating film is formed of a single layer, the steps (3) shown in FIGS.
Each step may be performed by slightly modifying (4) and (5). That is, in the step (3), for example, about 10,000 to 15
A slightly thick single-layer first interlayer insulating film such as 2,000 Å is deposited, and in step (4), TF
T30, the data line 6a, the scanning line 3a, the capacitor line 3b, and the region where the lead line of the data line and the like are to be formed are etched, and the first interlayer insulating film in this region is formed to have a thickness of about 1000 to 2000 Å. To keep the thickness of Then, the step (5) is omitted. If the first interlayer insulating film 12 ″ is formed of a single layer in this manner, it is not necessary to increase the number of layers as compared with the conventional case, and the layer thickness of the concave portion and the non-concave portion is reduced. It is convenient to control by controlling the etching time because flattening can be achieved.
【０１６７】（電子機器）次に、以上詳細に説明した液
晶装置１００を備えた電子機器の実施の形態について図
２０から図２３を参照して説明する。(Electronic Apparatus) Next, an embodiment of an electronic apparatus including the liquid crystal device 100 described in detail above will be described with reference to FIGS.
【０１６８】先ず図２０に、このように液晶装置１００
を備えた電子機器の概略構成を示す。First, FIG. 20 shows the liquid crystal device 100
1 shows a schematic configuration of an electronic device provided with.
【０１６９】図２０において、電子機器は、表示情報出
力源１０００、表示情報処理回路１００２、駆動回路１
００４、液晶装置１００、クロック発生回路１００８並
びに電源回路１０１０を備えて構成されている。表示情
報出力源１０００は、ＲＯＭ（Read Only Memory）、Ｒ
ＡＭ（Random Access Memory）、光ディスク装置などの
メモリ、画像信号を同調して出力する同調回路等を含
み、クロック発生回路１００８からのクロック信号に基
づいて、所定フォーマットの画像信号などの表示情報を
表示情報処理回路１００２に出力する。表示情報処理回
路１００２は、増幅・極性反転回路、相展開回路、ロー
テーション回路、ガンマ補正回路、クランプ回路等の周
知の各種処理回路を含んで構成されており、クロック信
号に基づいて入力された表示情報からデジタル信号を順
次生成し、クロック信号CLKと共に駆動回路１００４に
出力する。駆動回路１００４は、液晶装置１００を駆動
する。電源回路１０１０は、上述の各回路に所定電源を
供給する。尚、液晶装置１００を構成するＴＦＴアレイ
基板の上に、駆動回路１００４を搭載してもよく、これ
に加えて表示情報処理回路１００２を搭載してもよい。In FIG. 20, the electronic equipment includes a display information output source 1000, a display information processing circuit 1002, and a drive circuit 1.
004, a liquid crystal device 100, a clock generation circuit 1008, and a power supply circuit 1010. The display information output source 1000 includes a ROM (Read Only Memory),
It includes a memory such as an AM (Random Access Memory), an optical disk device, and a tuning circuit that tunes and outputs an image signal, and displays display information such as an image signal in a predetermined format based on a clock signal from a clock generation circuit 1008. Output to the information processing circuit 1002. The display information processing circuit 1002 includes various known processing circuits such as an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit. Digital signals are sequentially generated from the information and output to the driving circuit 1004 together with the clock signal CLK. The drive circuit 1004 drives the liquid crystal device 100. The power supply circuit 1010 supplies a predetermined power to each of the above-described circuits. Note that the drive circuit 1004 may be mounted on the TFT array substrate included in the liquid crystal device 100, and in addition, the display information processing circuit 1002 may be mounted.
【０１７０】次に図２１から図２３に、このように構成
された電子機器の具体例を各々示す。Next, FIGS. 21 to 23 show specific examples of the electronic apparatus thus configured.
【０１７１】図２１において、電子機器の一例たる液晶
プロジェクタ１１００は、上述した駆動回路１００４が
ＴＦＴアレイ基板上に搭載された液晶装置１００を含む
液晶表示モジュールを３個用意し、各々ＲＧＢ用のライ
トバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いた
プロジェクタとして構成されている。液晶プロジェクタ
１１００では、メタルハライドランプ等の白色光源のラ
ンプユニット１１０２から投射光が発せられると、３枚
のミラー１１０６及び２枚のダイクロイックミラー１１
０８によって、ＲＧＢの３原色に対応する光成分Ｒ、
Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００
Ｒ、１００Ｇ及び１００Ｂに各々導かれる。この際特に
Ｂ光は、長い光路による光損失を防ぐために、入射レン
ズ１１２２、リレーレンズ１１２３及び出射レンズ１１
２４からなるリレーレンズ系１１２１を介して導かれ
る。そして、ライトバルブ１００Ｒ、１００Ｇ及び１０
０Ｂにより各々変調された３原色に対応する光成分は、
ダイクロイックプリズム１１１２により再度合成された
後、投射レンズ１１１４を介してスクリーン１１２０に
カラー画像として投射される。In FIG. 21, a liquid crystal projector 1100, which is an example of an electronic apparatus, prepares three liquid crystal display modules each including the liquid crystal device 100 in which the above-described drive circuit 1004 is mounted on a TFT array substrate. The projector is used as the bulbs 100R, 100G, and 100B. In the liquid crystal projector 1100, when projection light is emitted from a lamp unit 1102 of a white light source such as a metal halide lamp, three mirrors 1106 and two dichroic mirrors 11 are provided.
08, light components R corresponding to the three primary colors of RGB,
Light valve 100 divided into G and B and corresponding to each color
R, 100G and 100B, respectively. At this time, in particular, the B light is used to prevent light loss due to a long optical path, so that the input lens 1122, the relay lens 1123, and the output lens 11
24, through a relay lens system 1121. Then, the light valves 100R, 100G and 10
The light components corresponding to the three primary colors, each modulated by 0B,
After being recombined by the dichroic prism 1112, it is projected as a color image on the screen 1120 via the projection lens 1114.
【０１７２】本実施の形態では特に、遮光膜がＴＦＴの
下側にも設けられているため、当該液晶装置１００から
の投射光に基づく液晶プロジェクタ内の投射光学系によ
る反射光、投射光が通過する際のＴＦＴアレイ基板の表
面からの反射光、他の液晶装置から出射した後にダイク
ロイックプリズム１１１２を突き抜けてくる投射光の一
部等が、戻り光としてＴＦＴアレイ基板の側から入射し
ても、画素電極のスイッチング用のＴＦＴ等のチャネル
領域に対する遮光を十分に行うことができる。このた
め、小型化に適したプリズムを投射光学系に用いても、
各液晶装置のＴＦＴアレイ基板とプリズムとの間におい
て、戻り光防止用のＡＲフィルムを貼り付けたり、偏光
板にＡＲ被膜処理を施したりすることが不要となるの
で、構成を小型且つ簡易化する上で大変有利である。In this embodiment, in particular, since the light-shielding film is also provided below the TFT, the reflected light and the projected light by the projection optical system in the liquid crystal projector based on the light projected from the liquid crystal device 100 pass through. When the reflected light from the surface of the TFT array substrate at the time of light emission, a part of the projected light that passes through the dichroic prism 1112 after being emitted from another liquid crystal device, etc., is incident from the TFT array substrate side as return light, It is possible to sufficiently shield a channel region such as a switching TFT of a pixel electrode from light. Therefore, even if a prism suitable for miniaturization is used for the projection optical system,
Since there is no need to attach an AR film for preventing return light or apply an AR coating process to the polarizing plate between the TFT array substrate and the prism of each liquid crystal device, the configuration is reduced in size and simplified. Above is very advantageous.
【０１７３】図２２において、電子機器の他の例たるマ
ルチメディア対応のラップトップ型のパーソナルコンピ
ュータ（ＰＣ）１２００は、上述した液晶装置１００が
トップカバーケース内に備えられており、更にＣＰＵ、
メモリ、モデム等を収容すると共にキーボード１２０２
が組み込まれた本体１２０４を備えている。In FIG. 22, a laptop personal computer (PC) 1200 for multimedia, which is another example of electronic equipment, includes the above-described liquid crystal device 100 in a top cover case, and further includes a CPU,
The keyboard 1202 accommodates a memory, a modem, and the like.
Is provided.
【０１７４】また図２３に示すように、駆動回路１００
４や表示情報処理回路１００２を搭載しない液晶装置１
００の場合には、駆動回路１００４や表示情報処理回路
１００２を含むＩＣ１３２４がポリイミドテープ１３２
２上に実装されたＴＣＰ（Tape Carrier Package）１
３２０に、ＴＦＴアレイ基板１０の周辺部に設けられた
異方性導電フィルムを介して物理的且つ電気的に接続し
て、液晶装置として、生産、販売、使用等することも可
能である。Further, as shown in FIG.
Liquid crystal device 1 which does not include the display device 4 or the display information processing circuit 1002
In the case of 00, the IC 1324 including the drive circuit 1004 and the display information processing circuit 1002
TCP (Tape Carrier Package) 1 mounted on 2
320 can be physically, electrically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10 to produce, sell, use, etc. as a liquid crystal device.
【０１７５】以上図２１から図２３を参照して説明した
電子機器の他にも、液晶テレビ、ビューファインダ型又
はモニタ直視型のビデオテープレコーダ、カーナビゲー
ション装置、電子手帳、電卓、ワードプロセッサ、エン
ジニアリング・ワークステーション（ＥＷＳ）、携帯電
話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装
置等などが図２０に示した電子機器の例として挙げられ
る。In addition to the electronic devices described above with reference to FIGS. 21 to 23, a liquid crystal television, a viewfinder type or a monitor direct-view type video tape recorder, a car navigation device, an electronic organizer, a calculator, a word processor, an engineering machine, etc. A workstation (EWS), a mobile phone, a video phone, a POS terminal, a device equipped with a touch panel, and the like are examples of the electronic device shown in FIG.
【０１７６】以上説明したように、本実施の形態によれ
ば、製造効率が高く高品位の画像表示が可能な液晶装置
１００を備えた各種の電子機器を実現できる。As described above, according to the present embodiment, it is possible to realize various electronic devices including the liquid crystal device 100 capable of displaying high-quality images with high manufacturing efficiency.
【０１７７】[0177]
【発明の効果】本発明の電気光学装置によれば、シール
領域の表面が平坦化されているので、シール材に混入し
たギャップ材による引き出し配線の断線やショートなど
の配線不良を低減できる。しかも、シール領域の表面と
画素領域の表面との間でも平坦化が図られているので、
比較的大きいギャップ材をシール材に混入して基板間ギ
ャップの制御を高精度で行える。これらの結果、画素や
配線の微細化及び画素の高開口率化を図りつつ、信頼性
が高く、しかも液晶の配向状態が良好で高品位の画像表
示を行える電気光学装置を実現できる。According to the electro-optical device of the present invention, since the surface of the sealing region is flattened, wiring defects such as disconnection or short-circuit of the lead-out wiring due to the gap material mixed in the sealing material can be reduced. Moreover, since the surface between the seal region and the surface of the pixel region is flattened,
The gap between the substrates can be controlled with high accuracy by mixing a relatively large gap material into the seal material. As a result, it is possible to realize an electro-optical device which is highly reliable, has a favorable liquid crystal alignment state, and can perform high-quality image display while miniaturizing pixels and wiring and increasing the aperture ratio of pixels.
【０１７８】本発明の電子機器によれば、電子機器は、
上述した本願発明の電気光学装置を備えているので、信
頼性が高いと共に液晶の配向状態が良く、高品位の画像
表示が可能な液晶プロジェクタ、パーソナルコンピュー
タ、ページャ等の様々な電子機器を実現可能となる。According to the electronic device of the present invention, the electronic device
Since the above-described electro-optical device of the present invention is provided, various electronic devices such as a liquid crystal projector, a personal computer, and a pager that can display high-quality images with high reliability and good alignment of liquid crystal can be realized. Becomes
【図１】 本発明による液晶装置の全体構成を示す平面
図である。FIG. 1 is a plan view showing the overall configuration of a liquid crystal device according to the present invention.
【図２】 図１のＨ−Ｈ’断面図である。FIG. 2 is a sectional view taken along the line H-H 'of FIG.
【図３】 本発明による液晶装置の実施の形態に備えら
れる、データ線、走査線、画素電極、遮光膜等が形成さ
れたＴＦＴアレイ基板上の隣接する画素群の平面図であ
る。FIG. 3 is a plan view of an adjacent pixel group on a TFT array substrate provided with a data line, a scanning line, a pixel electrode, a light-shielding film, and the like provided in the embodiment of the liquid crystal device according to the present invention.
【図４】 図1のＡ−Ａ’断面を対向基板等と共に示す
液晶装置の実施の形態の断面図である。FIG. 4 is a cross-sectional view of the embodiment of the liquid crystal device, illustrating a cross section along AA ′ of FIG. 1 together with a counter substrate and the like.
【図５】 図1のＣ−Ｃ’断面を対向基板等と共に示す
液晶装置の断面図である。FIG. 5 is a cross-sectional view of the liquid crystal device, showing a cross section taken along line CC ′ of FIG.
【図６】 シール領域に形成されたデータ線及び走査線
の引き出し配線部分を拡大して示す拡大平面図である。FIG. 6 is an enlarged plan view showing, in an enlarged manner, a lead wire portion of a data line and a scanning line formed in a seal region.
【図７】 シール領域に形成されたデータ線の引き出し
配線部分を更に拡大して示す拡大平面図である。FIG. 7 is an enlarged plan view showing, in a further enlarged manner, a lead wire portion of a data line formed in a seal region.
【図８】 シール領域下に形成された引き出し配線部に
おける液晶装置のＴＦＴアレイ基板側の断面図である。FIG. 8 is a cross-sectional view of a liquid crystal device on a TFT array substrate side in a lead-out wiring portion formed below a seal region.
【図９】 画像信号線を横切ってサンプリング回路駆動
信号線から引き出し配線へ至る中継配線部における液晶
装置のＴＦＴアレイ基板側の断面図である。FIG. 9 is a cross-sectional view of a liquid crystal device on a TFT array substrate side in a relay wiring portion extending from a sampling circuit drive signal line to a lead-out line across an image signal line.
【図１０】 シール領域と画素領域における基板間ギャ
ップを各種の層構造の場合について比較する、液晶装置
のシール領域及び画素領域における断面図である。FIG. 10 is a cross-sectional view of a seal region and a pixel region of a liquid crystal device, in which gaps between substrates in the seal region and the pixel region are compared for various layer structures.
【図１１】 本実施の形態の変形例でのシール領域と画
素領域における基板間ギャップを比較する、液晶装置の
シール領域及び画素領域における断面図である。FIG. 11 is a cross-sectional view of a seal region and a pixel region of a liquid crystal device for comparing a gap between substrates in a seal region and a pixel region in a modification of the present embodiment.
【図１２】 本実施の形態の定電位線と遮光膜との接続
の一例を示すＴＦＴアレイ基板上における配線の平面図
である。FIG. 12 is a plan view of wiring on a TFT array substrate, showing an example of connection between a constant potential line and a light-shielding film according to the present embodiment.
【図１３】 液晶装置の実施の形態の製造プロセスを図
４に示した部分について順を追って示す工程図（その
１）である。FIG. 13 is a process diagram (1) showing the manufacturing process of the embodiment of the liquid crystal device in order for the portion shown in FIG. 4;
【図１４】 液晶装置の実施の形態の製造プロセスを図
４に示した部分について順を追って示す工程図（その
２）である。FIG. 14 is a process diagram (part 2) showing the manufacturing process of the embodiment of the liquid crystal device in order for the portion shown in FIG. 4;
【図１５】 液晶装置の実施の形態の製造プロセスを図
４に示した部分について順を追って示す工程図（その
３）である。FIG. 15 is a process diagram (part 3) showing the manufacturing process of the embodiment of the liquid crystal device in order for the portion shown in FIG. 4;
【図１６】 液晶装置の実施の形態の製造プロセスを図
４に示した部分について順を追って示す工程図（その
４）である。FIG. 16 is a process view (part 4) showing the manufacturing process of the embodiment of the liquid crystal device in order for the portion shown in FIG. 4;
【図１７】 液晶装置の実施の形態の製造プロセスを図
８（３）に示した部分について順を追って示す工程図
（その１）である。FIG. 17 is a process diagram (part 1) for sequentially illustrating the manufacturing process of the embodiment of the liquid crystal device for the portion shown in FIG. 8 (3).
【図１８】 液晶装置の実施の形態の製造プロセスを図
８（３）に示した部分について順を追って示す工程図
（その２）である。FIG. 18 is a process diagram (part 2) showing the manufacturing process of the embodiment of the liquid crystal device in order with respect to the portion shown in FIG. 8 (3).
【図１９】 液晶装置の実施の形態の製造プロセスを図
８（３）に示した部分について順を追って示す工程図
（その３）である。FIG. 19 is a process diagram (part 3) for sequentially illustrating the manufacturing process of the embodiment of the liquid crystal device for the portion shown in FIG. 8 (3).
【図２０】 本発明による電子機器の実施の形態の概略
構成を示すブロック図である。FIG. 20 is a block diagram illustrating a schematic configuration of an electronic device according to an embodiment of the present invention.
【図２１】 電子機器の一例としての液晶プロジェクタ
を示す断面図である。FIG. 21 is a cross-sectional view illustrating a liquid crystal projector as an example of an electronic apparatus.
【図２２】 電子機器の他の例としてのパーソナルコン
ピュータを示す正面図である。FIG. 22 is a front view illustrating a personal computer as another example of the electronic apparatus.
【図２３】 電子機器の一例としてのＴＣＰを用いた液
晶装置を示す斜視図である。FIG. 23 is a perspective view illustrating a liquid crystal device using TCP as an example of an electronic apparatus.
【図２４】 ギャップ材（グラスファイバ）による、従
来の基板間ギャップの制御を示す液晶装置のシール領域
の平面図及び断面図である。24A and 24B are a plan view and a cross-sectional view of a sealing region of a liquid crystal device showing a conventional gap control between substrates using a gap material (glass fiber).
【図２５】 ギャップ材（ガラスビーズ）による、従来
の基板間ギャップの制御を示す液晶装置のシール領域の
平面図及び断面図である。25A and 25B are a plan view and a cross-sectional view of a sealing region of a liquid crystal device showing a conventional control of a gap between substrates using a gap material (glass beads).
１ａ…半導体層 ３ａ…走査線（ゲート電極） ３ｂ…容量線（第２蓄積容量電極） ４…第２層間絶縁膜 ５ａ…コンタクトホール ６ａ…データ線（ソース電極） ７…第３層間絶縁膜 ８…コンタクトホール ９ａ…画素電極 １０…ＴＦＴアレイ基板 １１ａ…遮光膜 １２’…第１層間絶縁膜 １９…配向膜 ２０…対向基板 ２１…対向電極 ２２…配向膜 ２３…第２遮光膜 ３０…ＴＦＴ ５０…液晶層 ５２…シール材 ５３…周辺見切り ７０…蓄積容量 １００…液晶装置 １０１…データ線駆動回路 １０３…サンプリング回路 １０４…走査線駆動回路 １１６ａ、１１６ｂ、１１６ｃ…中継配線 ３００…ギャップ材 ３０１…データ線の引き出し配線 ３０２…ダミー配線 ４０１…ダミー配線 ４０２…走査線の引き出し配線 1a semiconductor layer 3a scanning line (gate electrode) 3b capacitance line (second storage capacitance electrode) 4 second interlayer insulating film 5a contact hole 6a data line (source electrode) 7 third interlayer insulating film 8 ... contact hole 9a ... pixel electrode 10 ... TFT array substrate 11a ... light shielding film 12 '... first interlayer insulating film 19 ... alignment film 20 ... counter substrate 21 ... counter electrode 22 ... alignment film 23 ... second light shielding film 30 ... TFT 50 ... Liquid crystal layer 52 ... Seal material 53 ... Partition around 70 ... Storage capacitance 100 ... Liquid crystal device 101 ... Data line drive circuit 103 ... Sampling circuit 104 ... Scanning line drive circuit 116a, 116b, 116c ... Relay wiring 300 ... Gap material 301 ... Data Line lead-out line 302 ... Dummy line 401 ... Dummy line 402 ... Scan line lead-out line
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Claims (16)
該基板の該電気光学物質に面する側に相交差して配列さ
れた複数のデータ線及び走査線と、前記基板を相互に接
着するギャップ材混入のシール材と、前記シール材の形
成領域に前記データ線及び走査線の少なくとも一方から
前記シール材の形成領域に各々延設された複数の引き出
し配線と、前記基板と前記引き出し配線との間に配置さ
れた凹状に窪んだ領域を有する層間絶縁膜とを備えてお
り、前記引き出し配線は、前記シール材の形成領域にお
いて前記層間絶縁膜の凹状に窪んだ領域に形成されてい
ることを特徴とする電気光学装置。An electro-optical material is sealed between a pair of substrates,
A plurality of data lines and scanning lines arranged to cross each other on a side facing the electro-optical material of the substrate, a sealing material mixed with a gap material for bonding the substrates to each other, and An interlayer insulating film having a plurality of lead wirings each extending from at least one of a data line and a scanning line to a formation region of the sealing material, and a concavely recessed region disposed between the substrate and the lead wirings; Wherein the lead-out wiring is formed in a recessed region of the interlayer insulating film in a region where the sealing material is formed.
基板のうちの一方に設けられており、該一方の基板上
に、 前記複数のデータ線及び走査線に各々接続された複数の
薄膜トランジスタと、 該複数の薄膜トランジスタに接続された複数の画素電極
と、 前記複数の薄膜トランジスタの少なくともチャネル形成
用領域を前記一方の基板の側から見て各々重なる位置に
設けられた遮光膜と、 前記複数の走査線に平行に各々配設され前記複数の画素
電極に所定容量を各々付与する複数の容量線とを更に備
えており、 前記層間絶縁膜は、前記一方の基板上の前記遮光膜が形
成されている領域においては前記遮光膜上に且つ前記遮
光膜が形成されていない領域においては前記一方の基板
上に設けられており、前記薄膜トランジスタ、前記デー
タ線、前記走査線及び前記容量線のうち少なくとも一つ
に対向する部分が前記基板のうちの他方の側から見て凹
状に窪んで形成された第１層間絶縁膜を含み、該第１層
間絶縁膜は、前記シール領域において前記引き出し配線
に対向する部分が凹状に窪んで形成されたことを特徴と
する請求項１に記載の電気光学装置。2. The plurality of data lines and the scanning lines are provided on one of the substrates, and the plurality of thin film transistors respectively connected to the plurality of the data lines and the scanning lines on the one substrate. A plurality of pixel electrodes connected to the plurality of thin film transistors; a light-shielding film provided at a position where at least a channel formation region of the plurality of thin film transistors overlaps when viewed from the one substrate side; A plurality of capacitance lines respectively arranged in parallel with a scanning line and providing a predetermined capacitance to the plurality of pixel electrodes, wherein the interlayer insulating film is formed by forming the light-shielding film on the one substrate. Are provided on the light-shielding film, and in regions where the light-shielding film is not formed, on the one substrate, and the thin film transistor, the data line, A portion facing at least one of the scanning line and the capacitor line includes a first interlayer insulating film formed to be concavely concave when viewed from the other side of the substrate, and the first interlayer insulating film includes: 2. The electro-optical device according to claim 1, wherein a portion of the seal region facing the lead-out wiring is formed in a concave shape. 3.
から延設された引き出し配線をなす導電層としての導電
性金属層に対しては、前記走査線をなす導電層としての
導電性ポリシリコン層及び前記遮光膜としての導電性遮
光膜の少なくとも一方が前記層間絶縁膜を介して積層形
成されていると共に、前記走査線から延設された引き出
し配線をなす前記導電性ポリシリコン層に対しては、前
記導電性金属層及び前記導電性遮光膜の少なくとも一方
が前記層間絶縁膜を介して積層形成されていることを特
徴とする請求項２に記載の電気光学装置。3. In the sealing region, a conductive polysilicon layer as a conductive layer forming the scanning line is provided for a conductive metal layer as a conductive layer forming a lead-out wiring extending from the data line. At least one of the conductive light-shielding films as the light-shielding film is laminated and formed with the interlayer insulating film interposed therebetween, and for the conductive polysilicon layer forming a lead-out wiring extended from the scanning line, 3. The electro-optical device according to claim 2, wherein at least one of the conductive metal layer and the conductive light-shielding film is formed by lamination with the interlayer insulating film interposed therebetween.
線をなす前記導電性金属層は、前記積層形成された導電
性ポリシリコン層及び導電性遮光膜の少なくとも一方と
コンタクトホールを介して電気的接続されており、前記
データ線から延設された引き出し配線の少なくとも一部
は、前記導電性金属層と共に前記導電性ポリシリコン層
及び導電性遮光膜の少なくとも一方からなる冗長構造を
有することを特徴とする請求項３に記載の電気光学装
置。4. The conductive metal layer forming a lead wiring extending from the data line is electrically connected to at least one of the stacked conductive polysilicon layer and the conductive light-shielding film via a contact hole. And at least a part of the lead-out line extending from the data line has a redundant structure including at least one of the conductive polysilicon layer and the conductive light-shielding film together with the conductive metal layer. The electro-optical device according to claim 3, wherein
をなす前記導電性ポリシリコン層は、前記積層形成され
た導電性金属層及び導電性遮光膜の少なくとも一方とコ
ンタクトホールを介して電気的接続されており、前記走
査線から延設された引き出し配線の少なくとも一部は、
前記導電性ポリシリコン層と共に前記導電性金属層及び
導電性遮光膜の少なくとも一方からなる冗長構造を有す
ることを特徴とする請求項３又は４に記載の電気光学装
置。5. The conductive polysilicon layer forming a lead-out line extending from the scanning line is electrically connected to at least one of the laminated conductive metal layer and the conductive light-shielding film via a contact hole. Connected, and at least a part of the lead-out wiring extended from the scanning line,
The electro-optical device according to claim 3, further comprising a redundant structure including at least one of the conductive metal layer and the conductive light-shielding film together with the conductive polysilicon layer.
線をなす前記導電性金属層に対して積層形成された導電
性ポリシリコン層及び導電性遮光膜の少なくとも一方
は、前記シール領域において前記基板を介して入射され
る光がシール材に透過可能なように網目状又はストライ
プ状の平面パターンを備えており、前記走査線から延設
された引き出し配線をなす前記導電性ポリシリコン層に
対して積層形成された導電性金属層及び導電性遮光膜の
少なくとも一方は、前記シール領域において前記基板を
介して入射される光がシール材に透過可能なように網目
状又はストライプ状の平面パターンを備えたことを特徴
とする請求項３から５のいずれか一項に記載の電気光学
装置。6. A conductive light-shielding film and / or a conductive polysilicon layer laminated on the conductive metal layer forming a lead-out line extending from the data line, wherein at least one of the conductive metal layer and the conductive light-shielding film is provided in the seal region. Is provided with a mesh-shaped or stripe-shaped plane pattern so that light incident through the sealing material can be transmitted through the sealing material, and the conductive polysilicon layer forming a lead-out wiring extended from the scanning line. At least one of the conductive metal layer and the conductive light-shielding film, which are formed in a laminated manner, has a mesh-like or stripe-like plane pattern so that light incident through the substrate in the seal region can be transmitted through a sealant. The electro-optical device according to any one of claims 3 to 5, wherein:
ることを特徴とする請求項２から６のいずれか一項に記
載の電気光学装置。7. The electro-optical device according to claim 2, wherein the light-shielding film is connected to a constant potential source.
いることを特徴とする請求項１から７のいずれか一項に
記載の電気光学装置。8. The electro-optical device according to claim 1, wherein the interlayer insulating film is composed of a single layer.
とから構成されており、 前記単層部分が前記凹状に窪んだ部分とされており、前
記多層部分が前記凹状に窪んでいない部分とされている
ことを特徴とする請求項１から６のいずれか一項に記載
の電気光学装置。9. The interlayer insulating film includes a single layer portion and a multilayer portion, wherein the single layer portion is the concave portion, and the multilayer portion is not the concave portion. The electro-optical device according to claim 1, wherein the electro-optical device is a part.
は窒化シリコン膜から構成されていることを特徴とする
請求項１から９のいずれか一項に記載の電気光学装置。10. The electro-optical device according to claim 1, wherein the interlayer insulating film is made of a silicon oxide film or a silicon nitride film.
ａ、Ｍｏ及びＰｄのうちの少なくとも一つを含むことを
特徴とする請求項２から９のいずれか一項に記載の電気
光学装置。11. The light shielding film is made of Ti, Cr, W, T
The electro-optical device according to any one of claims 2 to 9, further comprising at least one of a, Mo, and Pd.
ップに対応する所定径を持つグラスファイバ及びガラス
ビーズのいずれか一方からなることを特徴とする請求項
１から１１のいずれか一項に記載の電気光学装置。12. The apparatus according to claim 1, wherein the gap material is made of one of glass fiber and glass beads having a predetermined diameter corresponding to the gap between the substrates. Electro-optical device.
分はテーパ状に形成されていることを特徴とする請求項
１から１２のいずれか一項に記載の電気光学装置。13. The electro-optical device according to claim 1, wherein the concave side wall portion of the interlayer insulating film is formed in a tapered shape.
方法であって、 前記一方の基板上の所定領域に前記遮光膜を形成する工
程と、 前記一方の基板及び遮光膜上に絶縁膜を堆積する工程
と、 該絶縁膜に前記凹状に窪んだ部分に対応するレジストパ
ターンをフォトリソグラフィで形成する工程と、 該レジストパターンを介して所定時間のエッチングを行
い前記凹状に窪んだ部分を形成する工程とを備えたこと
を特徴とする電気光学装置の製造方法。14. The method for manufacturing an electro-optical device according to claim 8, wherein the step of forming the light-shielding film in a predetermined region on the one substrate, and an insulating film on the one substrate and the light-shielding film Depositing a resist pattern on the insulating film by photolithography corresponding to the concave portion; forming a concave portion by performing etching for a predetermined time through the resist pattern. And a manufacturing method of the electro-optical device.
方法であって、 前記一方の基板上の所定領域に前記遮光膜を形成する工
程と、 前記一方の基板及び遮光膜上に第１絶縁膜を堆積する工
程と、 該第１絶縁膜に前記凹状に窪んだ部分に対応するレジス
トパターンをフォトリソグラフィで形成する工程と、 該レジストパターンを介してエッチングを行い前記凹状
に窪んだ部分に対応する前記第１絶縁膜を除去する工程
と、 前記一方の基板及び第１絶縁膜上に第２絶縁膜を堆積す
る工程とを備えたことを特徴とする電気光学装置の製造
方法。15. The method of manufacturing an electro-optical device according to claim 9, wherein: forming the light-shielding film in a predetermined region on the one substrate; and forming a first light-shielding film on the one substrate and the light-shielding film. Depositing an insulating film; forming a resist pattern corresponding to the concave portion on the first insulating film by photolithography; etching the resist pattern to form a resist pattern on the concave portion; A method of manufacturing an electro-optical device, comprising: a step of removing the corresponding first insulating film; and a step of depositing a second insulating film on the one substrate and the first insulating film.
置を備えたことを特徴とする電子機器。16. An electronic apparatus comprising the electro-optical device according to claim 1. Description:
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