JP3642326B2 - Liquid crystal panel, electronic device, and TFT array substrate - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（以下、ＴＦＴと称す）駆動によるアクティブマトリクス駆動方式の液晶パネル及びその製造方法、並びにこれを用いた電子機器の技術分野に属し、特に、液晶プロジェクタ等に用いられる、ＴＦＴの下側に遮光層を設けた形式の液晶パネル及びこれを用いた電子機器の技術分野に属する。
【０００２】
【従来の技術】
従来、この種の液晶パネルが液晶プロジェクタ等にライトバルブとして用いられる場合には一般に、液晶層を挟んでＴＦＴアレイ基板に対向配置される対向基板の側から投射光が入射される。ここで、投射光がＴＦＴのａ−Ｓｉ（アモルファスシリコン）膜やｐ−Ｓｉ（ポリシリコン）膜から構成されたチャネル形成用の領域に入射すると、この領域において光電変換効果により光電流が発生してしまいＴＦＴのトランジスタ特性が劣化する。このため、対向基板には、各ＴＦＴに夫々対向する位置に、Ｃｒ（クロム）などの金属材料や樹脂ブラックなどから第２遮光層と呼ばれる遮光層が形成されるのが一般的である。
【０００３】
更に、この種の液晶パネルにおいては、特にトップゲート構造（即ち、ＴＦＴアレイ基板上においてゲート電極がチャネルの上側に設けられた構造）を採る正スタガ型又はコプラナー型のアモルファスシリコン又はポリシリコンＴＦＴを用いる場合には、投射光の一部が液晶プロジェクタ内の投射光学系により戻り光として、ＴＦＴアレイ基板の側からＴＦＴのチャネルに入射するのを防ぐ必要がある。同様に、投射光が通過する際のＴＦＴアレイ基板の表面からの反射光や、更にカラー用に複数の液晶パネルを組み合わせて使用する場合の他の液晶パネルから出射した後に投射光学系を突き抜けてくる投射光の一部が、戻り光としてＴＦＴアレイ基板の側からＴＦＴのチャネルに入射するのを防ぐ必要もある。このために、特開平９−１２７４９７号公報、特公平３−５２６１１号公報、特開平３−１２５１２３号公報、特開平８−１７１１０１号公報等では、石英基板等からなるＴＦＴアレイ基板上においてＴＦＴに対向する位置（即ち、ＴＦＴの下側）にも、例えば不透明な高融点金属から遮光層を形成した液晶パネルを提案している。
【０００４】
そして、このようにＴＦＴの下側に遮光層を設ける場合には、遮光層とＴＦＴとを電気的に絶縁したり、遮光層からＴＦＴへの汚染を防ぐために遮光層上に層間絶縁層を形成し、その上にＴＦＴを形成するようにしている。即ち、遮光層をＴＦＴの下側に設けると、これに付随して遮光層とＴＦＴとの間における層間絶縁層が必須の構成要素となる。
【０００５】
以上のように従来は、遮光層を設けて液晶パネルにおける画質向上を図っているが、この他にも画質向上のために例えば以下のような各種技術がある。
【０００６】
即ち先ず、この種の液晶パネルにおいて、ＴＦＴやデータ線、走査線、容量線などの配線を形成した領域と、これらのＴＦＴ等が形成されていない領域（特に画像表示用の投射光が通過する開口領域等）とのＴＦＴアレイ基板上の合計層厚の差による凹凸を、仮にそのまま液晶に接する面（配向膜）にまで残したとすると、その凹凸の程度に応じて液晶に配向不良（ディスクリネーション）が発生して、各画素の画像の劣化につながる。より具体的には、各開口領域が窪んだ凹凸面上に形成された配向膜に対してラビング処理を施したのでは、この凹凸に応じて配向されない領域が生じ、液晶の配向不良が発生してコントラストが変化してしまう。このため従来は、これらのＴＦＴ及び各種配線上に電気絶縁用に形成された層間絶縁層の上に更に有機膜等の平坦化膜をスピンコート等で塗布したり、或いは、この絶縁層をＳＯＧ（スピンオンガラス：紡糸状ガラス）等の平坦化膜で形成したりする。そして、このように平坦化された面上に画素電極や配向膜を形成することにより、上述の液晶の配向不良を抑制している。
【０００７】
また、この種の液晶パネルにおいては、各画素電極に画像信号を供給する際のデューティー比が小さくても、フリッカやクロストークが発生しないようにするために、各画素電極に所定容量を付与する蓄積容量を設けたりする。より具体的には、画素電極の一部に容量電極を対向させてコンデンサ構造とし、且つＴＦＴアレイ基板上に走査線に平行に容量線を配線することにより、画素電極に蓄積容量を付与する。この蓄積容量を十分にとることで高精細な画像表示が可能とされる。
【０００８】
【発明が解決しようとする課題】
液晶パネルにおいては、画質向上と共に製造効率の向上や製造コストの削減の要請が強い。
【０００９】
しかしながら、前述のように液晶に接する画素部の平坦化を行うと、製造効率やコストが悪化してしまう。特に、前述のようにＴＦＴの下側に遮光層を形成して画素部の平坦化を行おうとすると、遮光層や該遮光層に付随して必要となる層間絶縁層まで重ねたＴＦＴ部分の合計層厚が増すため、平坦化工程に対する負担が増加して、製造効率やコストが非常に悪化してしまうという問題点がある。
【００１０】
更に、遮光層やそれに付随して必要となる層間絶縁層等の上方に位置する最上層付近で、凹凸を前述の有機膜、ＳＯＧ等で平坦化すると、平坦化膜自体が厚くなる。このような厚い平坦化膜の上方に形成された画素電極と下方に形成された半導体層のソース又はドレイン領域とを接続する工程が困難となるという問題点がある。即ち、両者を直接に接続するためのコンタクトホールとして、例えば合計約２μｍといった厚い層に開孔することは実践上極めて困難である。そこで、両者をデータ線を構成するＡｌ層を中継して電気的接続するためには、Ａｌと画素電極を構成するＩＴＯ（インジウム・ティン・オキサイド）との相性が悪い（特に両者間で接触抵抗が高く、腐食してしまう）ので、ＩＴＯ膜とＡｌ層との間に更に層間絶縁層を介在させると共に更に他のＴｉなどの導電層によりＡｌ層とＩＴＯ膜とを電気的接続する必要が生じてしまう。このためには、例えば、１０数枚のオーダのマスクが薄膜形成工程上必要となり、これらの結果として、製造が困難となり製造コストも上昇してしまうという問題点がある。
【００１１】
本発明は上述した問題点に鑑みなされたものであり、ＴＦＴの下側に遮光層を設ける構成やその製造工程における特殊性を利用して、効率良く画素部を平坦化し得る液晶パネル及びその製造方法並びに当該液晶パネルを備えた電子機器を提供することを課題とする。
【００１２】
【課題を解決するための手段】
本発明の液晶パネルは、一対の基板間に液晶が封入されてなり、該一対の基板の一方の基板上に、複数のデータ線と、該複数のデータ線に交差する複数の走査線と、前記複数のデータ線及び走査線の交差に対応して設けられた複数の薄膜トランジスタと、該複数の薄膜トランジスタに対応して設けられた複数の画素電極と、前記複数の画素電極に所定容量を夫々付与する容量線とを有する液晶パネルであって、前記薄膜トランジスタと前記一方の基板との間に設けられた第１層間絶縁層と、前記一方の基板と前記第１層間絶縁層との間に設けられ、前記データ線、前記走査線、前記薄膜トランジスタの少なくともチャネル形成用領域と前記容量線に重なる領域に設けられた蓄積容量電極を構成する遮光層とを備え、前記遮光層上に絶縁膜を介して前記薄膜トランジスタの半導体層のドレイン領域が前記遮光層と重なるように前記データ線及び前記走査線に沿って形成され蓄積容量電極を構成すると共に、前記容量線は、前記薄膜トランジスタの半導体層上の絶縁膜を介して、前記データ線に沿って重なると共に、前記走査線に沿って形成され、前記薄膜トランジスタの半導体層のドレイン領域に重なり蓄積容量電極を形成し、前記遮光層と前記薄膜トランジスタの半導体層のドレイン領域、前記薄膜トランジスタの半導体層のドレイン領域と前記容量線とで蓄積容量を構成してなり、前記第１層間絶縁層は、前記薄膜トランジスタ及び、前記データ線と前記走査線に沿って形成された容量線に対向する領域に凹状に窪んだ部分を有し、画素部を平坦化することを特徴とする。
【００１６】
また、前記容量線の一部は前記データ線と重なるように形成され、前記凹状に窪んだ部分は前記データ線と対向する領域に形成されてなるとよい。
【００１７】
また、前記凹状に窪んだ部分は前記走査線と対向する領域に形成されてなるとよい。
【００１８】
また、前記第１層間絶縁層は、前記遮光層、前記薄膜トランジスタの半導体層及び前記容量線の合計層厚に対応した深さで前記凹状に窪んで形成されるとよい。
【００１９】
また、前記データ線は遮光性の材料からなり、前記遮光層は、前記データ線に重なるとよい。
【００２０】
また、前記第１層間絶縁層は、前記遮光層、前記薄膜トランジスタの半導体層、前記容量線及び前記データ線の合計層厚に対応した深さで前記凹状に窪んで形成されるとよい。
【００２１】
また、前記第１層間絶縁層は、酸化シリコン膜又は窒化シリコン膜から構成されるとよい。
【００２２】
また、前記遮光層は、定電位源に接続され、前記第１層間絶縁層の凹状に窪んだ部分は、前記遮光層と前記定電位源とが接続される位置に形成されるとよい。
【００２４】
本発明の電子機器は、上記液晶パネルを備えるとよい。
【００２５】
また、本発明のＴＦＴアレイ基板は、基板上に、複数のデータ線と、該複数のデータ線に交差する複数の走査線と、前記複数のデータ線及び走査線の交差に対応して設けられた複数の薄膜トランジスタと、該複数の薄膜トランジスタに対応して設けられた複数の画素電極と、前記複数の画素電極に所定容量を夫々付与する容量線とを有するＴＦＴアレイ基板であって、前記薄膜トランジスタと前記一方の基板との間に設けられた第１層間絶縁層と、前記一方の基板と前記第１層間絶縁層との間に設けられ、前記データ線、前記走査線、前記薄膜トランジスタの少なくともチャネル形成用領域と前記容量線に重なる領域に設けられた遮光層とを備え、前記遮光層上に絶縁膜を介して前記薄膜トランジスタの半導体層のドレイン領域が前記遮光層と重なるように前記データ線及び前記走査線に沿って形成され蓄積容量電極を構成すると共に、前記容量線は、前記薄膜トランジスタの半導体層上の絶縁膜を介して、前記データ線に沿って重なると共に、前記走査線に沿って形成され、前記薄膜トランジスタの半導体層のドレイン領域に重なり蓄積容量電極を形成し、前記遮光層と前記薄膜トランジスタの半導体層のドレイン領域、前記薄膜トランジスタの半導体層のドレイン領域と前記容量線とで蓄積容量を構成してなり、前記第１層間絶縁層は、前記薄膜トランジスタ及び、前記データ線と前記走査線に沿って形成された容量線に対向する領域に凹状に窪んだ部分を有し、画素部を平坦化することを特徴とする。
【００２６】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされよう。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２８】
（液晶パネルの構成及び動作）
本発明による液晶パネルの実施の形態の構成及び動作について図１から図１０に基づいて説明する。
【００２９】
先ず、液晶パネルの基本構成について、図１から図７を参照して説明する。図1は、データ線、走査線、画素電極、遮光層等が形成されたＴＦＴアレイ基板上の隣接した画素群の平面図である。図２は、遮光層と定電位線との接続部分の平面図である。図３は、図1のＡ−Ａ’断面を対向基板等と共に示す液晶パネルの一実施の形態の断面図であり、図４は、図３の液晶パネルの変形形態の断面図である。図５は、図1のＢ−Ｂ’断面を対向基板等と共に示す液晶パネルの断面図であり、図６は、図1のＣ−Ｃ’断面を対向基板等と共に示す液晶パネルの断面図である。また図７は、図２のＤ−Ｄ’断面を対向基板等と共に示す液晶パネルの断面図である。尚、図３から図７においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００３０】
図1において、液晶パネルのＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に夫々沿ってデータ線６ａ（ソース電極）、走査線３ａ（ゲート電極）及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５ａを介してポリシリコン膜からなる半導体層１ａのうち後述のソース領域に電気的接続されており、画素電極９ａは、コンタクトホール８を介して半導体層１ａのうち後述のドレイン領域に電気的接続されている。また、半導体層１ａのうち後述のチャネル形成用領域１ａ’（図中右下りの斜線の領域）に対向するように走査線３ａ（ゲート電極）が配置されている。そして、図中右上がりの斜線で示した領域に画素部における遮光層１１ａが設けられている。即ち遮光層１１ａは、画素部において、半導体層１ａのチャネル形成用領域１ａ’を含むＴＦＴ、データ線６ａ、走査線３ａ及び容量線３ｂをＴＦＴアレイ基板の側から見て夫々重なる位置に設けられている。
【００３１】
図１において特に、データ線６ａ、走査線３ａ及び容量線３ｂを含む太線で囲まれた網目状の（マトリクス状の）領域においては、後述の第１層間絶縁層が凹状に窪んで形成されており、それ以外の画素電極９ａにほぼ対応する領域においては、当該第１層間絶縁層が相対的に凸状に（平面状に）形成されている。
【００３２】
図２において液晶パネルのＴＦＴアレイ基板上には、データ線６ａと同じＡｌ等の導電層から形成された定電位線６ｂが設けられており、コンタクトホール５ｂを介して非画素部における遮光層（遮光配線）１１ｂと接続されている。図２において特に、コンタクトホール５ｂを含む太線で囲まれた領域においては、後述の第１層間絶縁層が凹状に窪んで形成されており、それ以外の領域においては、当該第１層間絶縁層が相対的に凸状に（平面状に）形成されている。
【００３３】
図３から図６に示すように、液晶パネル１００は、透明な一方の基板の一例を構成するＴＦＴアレイ基板１０と、これに対向配置される透明な他方の基板の一例を構成する対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１９が設けられている。画素電極９ａは例えば、ＩＴＯ膜（インジウム・ティン・オキサイド膜）などの透明導電性薄膜からなる。また配向膜１９は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００３４】
他方、対向基板２０には、その全面に渡って共通電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。共通電極２１は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００３５】
ＴＦＴアレイ基板１０には、図３に示すように、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御するＴＦＴ３０が設けられている。
【００３６】
対向基板２０には、更に図３から図７に示すように、各画素の開口領域以外の領域に第２遮光層２３が設けられている。このため、対向基板２０の側から投射光がＴＦＴ３０の半導体層１ａのチャネル形成用領域１ａ’やＬＤＤ（Lightly Doped Drain）領域１ｂ及び１ｃに照射することはない。更に、第２遮光層２３は、コントラストの向上、色材の混色防止などの機能を有する。
【００３７】
このように構成され、画素電極９ａと共通電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材５２（図８及び図９参照）により囲まれた空間に液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１９及び２２により所定の配向状態を採る。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材５２は、二つの基板１０及び２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【００３８】
図３に示すように、ＴＦＴ３０に夫々対向する位置においてＴＦＴアレイ基板１０と各ＴＦＴ３０との間には、例えばＷＳｉ（タングステンシリサイド）からなる遮光層１１ａが夫々設けられている。遮光層１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このような材料から構成すれば、ＴＦＴアレイ基板１０上の遮光層１１ａの形成工程の後に行われるＴＦＴ３０の形成工程における高温処理により、遮光層１１ａが破壊されたり溶融しないようにできる。遮光層１１ａが形成されているので、ＴＦＴアレイ基板１０の側からの戻り光等がＴＦＴ３０のチャネル形成用領域１ａ’やＬＤＤ領域１ｂ、１ｃに入射する事態を未然に防ぐことができ、光電流の発生によりＴＦＴ３０の特性が劣化することはない。
【００３９】
更に、遮光層１１ａと複数のＴＦＴ３０との間には、第１絶縁層１２及び第２絶縁層１３から構成された第１層間絶縁層１２’が設けられている。第１層間絶縁層１２’は、ＴＦＴ３０を構成する半導体層１ａを遮光層１１ａから電気的絶縁するために設けられるものである。更に、第１層間絶縁層１２’は、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴ３０のための下地膜としての機能をも有する。即ち、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等でＴＦＴ３０の特性の劣化を防止する機能を有する。
【００４０】
ここで特に図３から図７に示すように、第１層間絶縁層１２’は、ＴＦＴアレイ基板上の遮光層１１ａが形成されている領域においては遮光層１１ａ上に形成されており、遮光層１１ａが形成されていない領域においてはＴＦＴアレイ基板１０上に設けられている。そして、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容量線３ｂに対向する部分が対向基板２０の側から見て凹状に窪んで形成されている。本実施の形態では特に、第１層間絶縁層１２’は、単層部分と２層部分とから構成されており、第２絶縁層１３の単層部分が薄くなって凹状に窪んだ部分とされており、第１及び第２絶縁層１２及び１３の２層部分が厚くなって凹状に窪んでいない部分とされている。このように、第１層間絶縁層１２’を構成すると、凹状に窪んだ部分における第１層間絶縁層１２’の層厚を、第２絶縁層１３の層厚として、比較的容易にして確実且つ高精度に制御できる。従って、この凹状に窪んだ部分における第１層間絶縁層１２’の層厚（即ち、第２絶縁層１３の層厚）を非常に薄くすることも可能となる。
【００４１】
以上の如く構成された第１層間絶縁層１２’により、遮光層１１ａからＴＦＴ３０等を電気的絶縁し得ると共に遮光層１１ａがＴＦＴ３０等を汚染する事態を未然に防げる。ここで特に、第１層間絶縁層１２’は、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容量線３ｂに対向する部分が凹状に窪んで形成されているので、従来のように第１層間絶縁層を平らに形成してその上にこれらのＴＦＴ等を形成する場合と比較すると、凹状に窪んだ部分の深さに応じて、これらのＴＦＴ等が形成された領域と形成されていない領域との合計層厚の差が減少し、画素部における平坦化が促進される。
【００４２】
例えば、この合計層厚の差を実質的に零にするように凹状に窪んだ部分の深さを設定すれば、その後の平坦化処理を省略できる。或いは、この合計層厚の差を多少なりとも減少させるように凹状に窪んだ部分の深さを設定すれば、その後の平坦化処理の負担を軽減できる。より好ましくは、第１層間絶縁層１２’は、遮光層１１ａ、半導体層１ａ、容量線３ｂ及びデータ線３ａの合計層厚に対応した深さで凹状に窪んで形成される。このように第１層間絶縁層１２’を構成すれば、データ線６ａの上面とこれに隣接した第２層間絶縁層４の上面とをほぼ合わせることが出来、画素電極９ａを形成する前の画素部における平坦化が促進される。但し、第１層間絶縁層１２’は、遮光層１１ａ、半導体層１ａ及び容量線３ｂの合計層厚に対応した深さで凹状に窪んで形成されてもよい。このように第１層間絶縁層１２’を構成すれば、第２層間絶縁層４の上面をほぼ平坦に出来、画素電極９ａを形成する前の画素部における平坦化が促進される。
【００４３】
以上のように、遮光層１１ａを設けることにより必要となる第１層間絶縁層１２’の所定領域が凹状に窪んで形成されているので、本実施の形態によれば、前述した従来の、平坦化膜のスピンコート等による塗布、ＣＭＰ処理、平坦化された絶縁層の形成等の工程を、省略又は簡略化できる。
【００４４】
尚、図４に示すように、図３の２層から構成された第１層間絶縁層１２’に代えて、第１層間絶縁層１２”を単層から構成してもよい。このように単層から構成すれば、従来の場合と比較しても層の数を増加させる必要が無い。凹状に窪んだ部分とそうでない部分との層厚を後述のように例えばエッチング時間管理により制御すれば、当該第１層間絶縁層１２”が得られる。
【００４５】
再び図３において、第１層間絶縁層１２’は、例えば、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等からなる。
【００４６】
本実施の形態では図１及び図５に示すように、半導体層１ａの高濃度ドレイン領域１ｅは、データ線６ａに沿って延設されており、遮光層１１ａは、データ線６ａの下にも設けられているので、データ線６ａに沿って延設された第１蓄積容量電極（ポリシリコン層）１ｆと遮光層（第３蓄積容量電極）１１ａとの間で、第２絶縁層１３を介して容量が形成される。この結果、データ線６ａの下という開口領域を外れたスペースを有効に利用して、画素電極９ａの蓄積容量を増やすことが出来る。また、容量線（第２蓄積容量電極）３ｂと第１蓄積容量電極１ｆとの間で、ゲート絶縁膜２と同一工程で形成される絶縁膜を誘電体として、容量が形成される。これにより、第１蓄積容量電極１ｆの上方及び下方で、容量形成が可能となり、限られた面積で効果的に蓄積容量が付加できるため、画素サイズの微細化が可能となる。或いは、高い開口率を実現できるので明るい液晶パネルを提供できる。
【００４７】
本実施の形態では図１及び図６に示すように、第１層間絶縁層１２’は、容量線（第２蓄積容量電極）３ｂに対向する部分も凹状に窪んで形成されているので、第１層間絶縁層１２’の上方に容量線３ｂが配線されても、当該容量線３ｂが配線された領域における平坦化を図ることが出来る。そして、容量線３ｂに対向する部分における第１層間絶縁層１２’の層厚は非常に薄く（例えば、１０００〜２０００Å程度に）構成されており、且つ、遮光層（第３蓄積容量電極）１１ａが容量線３ｂの下にも設けられているので、容量線３ｂの表面積を増やすことなく第２絶縁層１３を介して対向配置された遮光層１１ａと半導体層１ａの高濃度ドレイン領域１ｅから延設された第１蓄積容量電極１ｆとの間における蓄積容量７０を増やすことが出来る。即ち、全体として画素電極９ａの蓄積容量７０を増やすことが出来る。このように、特に画面表示領域中の限られた領域において各画素の開口領域を狭めないように蓄積容量を増加させることができるので大変有利である。尚、容量線３ｂを設けずに、前段の走査線３ａとの間で蓄積容量を形成してもよい。また、容量線３ｂに定電位を供給する定電位線を周辺駆動回路（後述のデータ線駆動回路、走査線駆動回路等）の負電源、正電源等の定電位源に接続すれば、外部からの信号を入力するための実装端子と、当該実装端子から縁設される信号配線を省くことができ、液晶パネルが小型化した場合にとても有利になる。
【００４８】
本実施の形態では図２及び図７に示すように、遮光配線部の遮光層１１ｂ（及びこれに接続された画素部における遮光層１１ａ）は定電位線６ｂに電気的接続されているので、遮光層１１ａは定電位とされる。従って、遮光層１１ａに対向配置されるＴＦＴ３０に対し遮光層１１ａの電位変動が悪影響を及ぼすことはない。この場合、定電位線６ｂの定電位としては、接地電位に等しくてもよいし、共通電極２１の電位に等しくてもよい。また、定電位線６ｂは、液晶パネル１００を駆動するための周辺駆動回路の負電源、正電源等の定電位源に接続されてもよい。また、遮光層１１ｂと上述の容量線３ｂを電気的に接続しても何ら問題はない。この場合、定電位線が共用化できるため、信号配線が削減でき、スペースの有効利用が図れ、液晶パネルが小型化した場合にとても有利になる。
【００４９】
更に図２及び図７に示すように、第１層間絶縁層１２’は、遮光層１１ｂと定電位線６ｂとが接続される位置において、凹状に窪んで形成されているので、後述のように第１層間絶縁層１２’形成後にコンタクトホール５ｂをエッチングにより開孔する工程が、この凹状に窪んだ部分の深さに応じて容易となり、コンタクトホール５ａと５ｂとを一括して開孔できる。従って、コンタクトホール５ｂを開孔するための工程を省くことが可能となるため、コストの削減と工程数減少による歩留まりの向上が実現できる。
【００５０】
再び、図３において、ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain）構造を有しており、走査線３ａ（ゲート電極）、走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル形成用領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁層２、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ、データ線６ａ（ソース電極）、半導体層１ａの低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つが接続されている。ソース領域１ｂ及び１ｄ並びにドレイン領域１ｃ及び１ｅは後述のように、半導体層１ａに対し、ｎ型又はｐ型のチャネルを形成するかに応じて所定濃度のｎ型用又はｐ型用のドーパントをドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子であるＴＦＴ３０として用いられることが多い。本実施の形態では特にデータ線６ａ（ソース電極）は、Ａｌ等の金属膜や金属シリサイド等の合金膜などの遮光性の薄膜から構成されている。また、走査線３ａ（ゲート電極）、ゲート絶縁層２及び第１層間絶縁層１２’の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５ａ及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が夫々形成された第２層間絶縁層４が形成されている。このソース領域１ｂへのコンタクトホール５ａを介して、データ線６ａ（ソース電極）は高濃度ソース領域１ｄに電気的接続されている。更に、データ線６ａ（ソース電極）及び第２層間絶縁層４の上には、高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁層７が形成されている。この高濃度ドレイン領域１ｅへのコンタクトホール８を介して、画素電極９ａは高濃度ドレイン領域１ｅに電気的接続されている。前述の画素電極９ａは、このように構成された第３層間絶縁層７の上面に設けられている。
【００５１】
ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を持ってもよいし、ゲート電極３ａをマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース領域１ｄ及びドレイン領域１ｅを形成するセルフアライン型のＴＦＴであってもよい。また、図３に示すように本実施の形態では、ＴＦＴ３０の高濃度ソース領域１ｄと高濃度ドレイン領域１ｂ間に、ゲート絶縁膜２を介して、同一の走査信号が供給される２つのゲート電極３ａを設けて、デュアルゲート（ダブルゲート）構造のＴＦＴとしてもよい。これにより、ＴＦＴ３０のリーク電流を低減することができる。また、デュアルゲート構造のＴＦＴを、上述のＬＤＤ構造、或いはオフセット構造を持つようにすれば、更にＴＦＴ３０のリーク電流を低減することができ、高いコントラスト比を実現することができる。また、デュアルゲート構造により、冗長性を持たすことができ、大幅に画素欠陥を低減できるだけでなく、高温動作時でも、リーク電流が低いため、高コントラスト比の画質を実現することができる。尚、ＴＦＴ３０の高濃度ソース領域１ｄと高濃度ドレイン領域１ｂ間に設けるゲート電極３ａは３つ以上でもよいことは言うまでもない。
【００５２】
ここで、一般には、半導体層１ａのチャネル形成用領域、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ等のポリシリコン層は、光が入射するとポリシリコンが有する光電変換効果により光電流が発生してしまいＴＦＴ３０のトランジスタ特性が劣化するが、本実施の形態では、走査線３ａ（ゲート電極）を上側から覆うようにデータ線６ａ（ソース電極）がＡｌ等の遮光性の金属薄膜から形成されているので、少なくとも半導体層１ａのチャネル形成用領域１ａ’及びＬＤＤ領域１ｂ、１ｃへの投射光（即ち、図３で上側からの光）の入射を効果的に防ぐことが出来る。また、前述のように、ＴＦＴ３０の下側には、遮光層１１ａが設けられているので、少なくとも半導体層１ａのチャネル形成用領域１ａ’及びＬＤＤ領域１ｂ、１ｃへの戻り光（即ち、図３で下側からの光）の入射を効果的に防ぐことが出来る。
【００５３】
また図６に示すように、画素電極９ａには蓄積容量７０が夫々設けられている。この蓄積容量７０は、より具体的には、半導体層１ａと同一工程により形成され、半導体層１ａの高濃度ドレイン領域１ｅから延設されたポリシリコン膜からなる第１蓄積容量電極１ｆ、ゲート絶縁層２を介して形成される絶縁層２’、走査線３ａ（ゲート電極）と同一工程により形成される容量線３ｂ（第２蓄積容量電極）、第２及び第３層間絶縁層４及び７、並びに第２及び第３層間絶縁層４及び７を介して容量線３ｂに対向する画素電極９ａの一部から構成されている。このように蓄積容量７０が設けられているため、デューティー比が小さく、フリッカのない高精細な表示が可能とされる。容量線３ｂ（第２蓄積容量電極）は、図１に示すように、ＴＦＴアレイ基板１０の面上において走査線３ａ（ゲート電極）と平行に設けられている。更に、本実施の形態では、第１蓄積容量電極１ｆ下の第１層間絶縁層１２’を薄膜化できるので、蓄積容量の増大を図ることが出来、画質品位の高い液晶パネルが実現できる。
【００５４】
ところで、本実施の形態では、図１に示す半導体層１ａ，データ線６ａ，走査線３ａ，及び容量線３ｂを全て含む形成領域の第１層間絶縁層を薄膜化しているが、画像信号や走査信号の信号遅延が許容できないレベルになったり、画素スイッチング用ＴＦＴ３０のトランジスタ特性に影響を与えるような場合が考えられる時は、半導体層１ａ，データ線６ａ，走査線３ａ，及び容量線３ｂの少なくとも１箇所の領域における第１層間絶縁層を薄膜化すればよい。
【００５５】
以上のように構成された液晶パネル１００の全体構成を図８及び図９を参照して説明する。尚、図８は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図９は、対向基板２０を含めて示す図８のＨ−Ｈ’断面図である。
【００５６】
図８において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、例えばブラックマトリクス等の第２遮光層２３と同じ或いは異なる材料から成る遮光性の周辺見切り５３が設けられている。シール材５２の外側の領域には、データ線駆動回路１０１及び実装端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。更にＴＦＴアレイ基板１０の残る一辺には、画面表示領域の両側に設けられた走査線駆動回路１０４間を電気的に接続するための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所において、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材からなる銀点１０６が設けられている。そして、図９に示すように、図８に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【００５７】
データ線駆動回路１０１及び走査線駆動回路１０４は配線によりデータ線６ａ（ソース電極）及び走査線３ａ（ゲート電極）に夫々電気的接続されている。データ線駆動回路１０１には、図示しない制御回路から即時表示可能な形式に変換された画像信号が入力され、走査線駆動回路１０４がパルス的に走査線３ａに順番にゲート電圧を送るのに合わせて、データ線駆動回路１０１は画像信号に応じた信号電圧をデータ線６ａ（ソース電極）に送る。本実施の形態では特に、ＴＦＴ３０はｐ−Ｓｉ（ポリシリコン）タイプのＴＦＴであるので、ＴＦＴ３０の形成時に同一工程で、データ線駆動回路１０１及び走査線駆動回路１０４を形成することも可能であり、製造上有利である。
【００５８】
図１０に遮光配線部をなす遮光層１１ｂのＴＦＴアレイ基板１００上の２次元的レイアウトを示す。
【００５９】
図１０に示すように、遮光層１１ａは、周辺見切り５３内の画面表示領域において走査線３ａ、（図示しない）容量線３ｂ及びデータ線６ａを重なるように引き回されており、画面表示領域の外側で、対向基板２０上の周辺見切り５３の下部を通るように配線し、図２に示したように定電位線に接続される。このように配線すれば、周辺見切り５３下のデッドスペースを有効に使うことが出来、シール材を硬化させる面積を広くとることが出来る。また、対向基板２０上に設けられた周辺見切り５３をＴＦＴアレイ基板１０上に遮光層１１ａと同層で同材料で設け、遮光層１１ａ及び１１ｂと電気的に接続するようにする。このように、周辺見切り５３を内蔵することにより対向基板２０上の第２遮光層は必要無くなるため、ＴＦアレイ基板１０と対向基板２０の貼り合わせ時の精度は無視することが出来、透過率のばらつかない明るい液晶装置を実現できる。また、遮光層１１ａは走査線３ａに沿ってその下方のみに配設するだけでもよいし、或いは、データ線６ａに沿ってその下方のみに配設するようにしてもよい。上述した遮光層１１ａの配設方法は、段差部の層厚と、歩留まりを考慮して選択するようにする。尚、図８から図１０において、ＴＦＴアレイ基板１０上には更に、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して夫々供給するプリチャージ回路、画像信号をサンプリングして複数のデータ線６ａに夫々供給するサンプリング回路、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。また、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（テープオートメイテッドボンディング基板）上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。
【００６０】
また、図１から図１０には示されていないが、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には夫々、例えば、ＴＮ（ツイステッドネマティック）モード、 ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（ダブル−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【００６１】
次に以上のように構成された本実施の形態の動作について図３及び図８から図１０を参照して説明する。
【００６２】
先ず、制御回路から画像信号を受けたデータ線駆動回路１０１は、この画像信号に応じたタイミング及び大きさで信号電圧をデータ線６ａ（ソース電極）に印加し、これと並行して、走査線駆動回路１０４は、所定タイミングで走査線３ａ（ゲート電極）にゲート電圧をパルス的に順次印加し、ＴＦＴ３０は駆動される。これにより、ゲート電圧がオンとされた時点でソース電圧が印加されたＴＦＴ３０においては、半導体層１ａのソース領域１ｄ及び１ｂ、チャネル形成用領域１ａ’に形成されたチャネル並びにドレイン領域１ｃ及び１ｅを介して画素電極９ａに電圧が印加される。そして、この画素電極９ａの電圧は、ソース電圧が印加された時間よりも例えば３桁も長い時間だけ蓄積容量７０（図６参照）により保持される。
【００６３】
以上のように、画素電極９ａに電圧が印加されると、液晶層５０におけるこの画素電極９ａと共通電極２１とに挟まれた部分における液晶の配向状態が変化し、ノーマリーホワイトモードであれば、印加された電圧に応じて投射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて投射光がこの液晶部分を通過可能とされ、全体として液晶パネル１００からは画像信号に応じたコントラストを持つ光が出射する。
【００６４】
特に本実施の形態では、ＴＦＴ３０についての遮光性に優れており、戻り光による悪影響が低減されるため、ＴＦＴ３０のトランジスタ特性が改善されており、しかも第１層間絶縁層１２’はＴＦＴ３０や各種配線に対向する位置において凹状に窪んで形成されているので、液晶の配向不良が低減されており、最終的には、液晶パネル１００により、高コントラストで高画質の画像を表示することが可能となる。
【００６５】
以上説明した液晶パネル１００は、カラー液晶プロジェクタに適用されるため、３つの液晶パネル１００がＲＧＢ用のライトバルブとして夫々用いられ、各パネルには夫々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として夫々入射されることになる。従って、各実施の形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、液晶パネル１００においてもブラックマトリックス２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に本実施の形態の液晶パネルを適用できる。更に、対向基板２０上に１画素1個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶パネルが実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶パネルが実現できる。
【００６６】
液晶パネル１００では、従来と同様に投射光を対向基板２０の側から入射することとしたが、遮光層１１ａが存在するので、ＴＦＴアレイ基板１０の側から投射光を入射し、対向基板２０の側から出射するようにしてもよい。即ち、このように液晶パネル１００を液晶プロジェクタに取り付けても、半導体層１ａのチャネル形成用領域１ａ’及びＬＤＤ領域１ｂ、１ｃに光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。ここで、従来は、ＴＦＴアレイ基板１０の裏面側での反射を防止するために、反射防止用のＡＲ被膜された偏光板を別途配置したり、ＡＲフィルムを貼り付ける必要があった。しかし、本実施の形態では、ＴＦＴアレイ基板１０の表面と半導体層１ａの少なくともチャネル形成用領域１ａ’及びＬＤＤ領域１ｂ、１ｃとの間に遮光層１１ａが形成されているため、このようなＡＲ被膜された偏光板やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。従って、本実施の形態によれば、材料コストを削減でき、また偏光板貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【００６７】
尚、液晶パネル１００において、ＴＦＴアレイ基板１０側における液晶分子の配向不良を更に抑制するために、第３層間絶縁層７の上に更に平坦化膜をスピンコート等で塗布してもよく、又はＣＭＰ処理を施してもよい。或いは、第３層間絶縁層７を平坦化膜で形成してもよい。本実施の形態では、図３から図７に示したように、第１層間絶縁層１２’の凹状の窪みによりＴＦＴ３０や各種配線が形成された部分とそれ以外の部分とが殆ど同じ高さとされるため、このような平坦化処理は一般に必要でないが、より高品位の画像を表示するために、このように最上層部において更なる平坦化を行う場合にも、平坦化膜を非常に薄くできたり、平坦化処理を僅かに加えるだけです済むので本実施の形態は、大変有利である。
【００６８】
また、液晶パネル１００のスイッチング素子は、正スタガ型又はコプラナー型のポリシリコンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴやアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに対しても、本実施の形態は有効である。
【００６９】
更に、液晶パネル１００においては、一例として液晶層５０をネマティック液晶から構成したが、液晶を高分子中に微小粒として分散させた高分子分散型液晶を用いれば、配向膜１９及び２２、並びに前述の偏光フィルム、偏光板等が不要となり、光利用効率が高まることによる液晶パネルの高輝度化や低消費電力化の利点が得られる。更に、画素電極９ａをＡｌ等の反射率の高い金属膜から構成することにより、液晶パネル１０を反射型液晶装置に適用する場合には、電圧無印加状態で液晶分子がほぼ垂直配向されたＳＨ（スーパーホメオトロピック）型液晶などを用いてもよい。更にまた、液晶パネル１００においては、液晶層５０に対し垂直な電界（縦電界）を印加するように対向基板２０の側に共通電極２１を設けているが、液晶層５０に平行な電界（横電界）を印加するように一対の横電界発生用の電極から画素電極９ａを夫々構成する（即ち、対向基板２０の側には縦電界発生用の電極を設けることなく、ＴＦＴアレイ基板１０の側に横電界発生用の電極を設ける）ことも可能である。このように横電界を用いると、縦電界を用いた場合よりも視野角を広げる上で有利である。その他、各種の液晶材料（液晶相）、動作モード、液晶配列、駆動方法等に本実施の形態を適用することが可能である。
【００７０】
（製造プロセス）
次に、以上のような構成を持つ液晶パネル１００の製造プロセスについて図１１から図２６を参照して説明する。尚、図１１から図１４は各工程におけるＴＦＴアレイ基板側の各層を図３のＡ−Ａ’断面に対応させて示す工程図であり、図１５から図１８は各工程におけるＴＦＴアレイ基板側の各層を図５のＢ−Ｂ’断面に対応させて示す工程図であり、図１９から図２２は各工程におけるＴＦＴアレイ基板側の各層を図６のＣ−Ｃ’断面に対応させて示す工程図であり、図２３から図２６は各工程におけるＴＦＴアレイ基板側の各層を図７のＤ−Ｄ’断面に対応させて示す工程図である。そして、各図に記された工程（１）〜工程（２０）は、ＴＦＴアレイ基板１上の相異なる部分における同一の工程として夫々一括して行われるものである。
【００７１】
先ず、図１１から図１４を参照して、図１のＡ−Ａ’断面に対応するＴＦＴ３０を含む部分の製造プロセスについて説明する。
【００７２】
図１１の工程（１）に示すように、石英基板、ハードガラス等のＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ2（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前にＴＦＴアレイ基板１０を同じ温度かそれ以上の温度で熱処理しておく。
【００７３】
このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１０００〜３０００Å程度の層厚、好ましくは約２０００Åの層厚の遮光膜１１を形成する。
【００７４】
続いて、工程（２）に示すように、該形成された遮光膜１１上にフォトリソグラフィにより遮光層１１ａのパターンに対応するレジストマスクを形成し、該レジストマスクを介して遮光膜１１に対しエッチングを行うことにより、遮光層１１ａを形成する。
【００７５】
次に工程（３）に示すように、遮光層１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１絶縁層１２（２層の第１層間絶縁層１２’の下層）を形成する。この第１絶縁層１２の層厚は、例えば、約８０００〜１２０００Åとする。
【００７６】
次に工程（４）に示すように、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容量線３ｂを上方に形成する予定の領域に対して、エッチングを行い、この領域における第１絶縁層１２を除去する。ここで、エッチングを反応性エッチング、反応性イオンビームエッチング等のドライエッチングで処理した場合、フォトリソグラフィにより形成したレジストマスクとほぼ同じサイズで異方的に第１絶縁層１２が除去できるため、設計寸法とおりに容易に制御できる利点がある。一方、少なくともウエットエッチングを用いた場合は、等方性のため、第１層間絶縁層１２の開孔領域が広がるが、開孔部の側壁面をテーパー状に形成できるため、後工程の例えば走査線３ａを形成するためのポリシリコン膜やレジストが、開孔部の側壁周囲にエッチングや剥離されずに残ってしまうという事がなく、歩留まりの低下を招かない。尚、第１層間絶縁層１２の開孔部の側壁面をテーパー状に形成する方法としては、ドライエッチングで一度エッチングしてから、レジストパターンを後退させて、再度ドライエッチングを行ってもよい。
【００７７】
次に工程（５）に示すように、遮光層１１ａ及び第１絶縁層１２の上に、第１絶縁層１２と同様に、シリケートガラス膜、又は窒化シリコン膜や酸化シリコン膜等からなる第２絶縁層１３（２層の第１層間絶縁層１２’の上層）を形成する。この第２絶縁層１３の層厚は、例えば、約１０００〜２０００Åとする。第２絶縁層１３に対し、約９００℃のアニール処理を施すことにより、汚染を防ぐと共に平坦化してもよい。
【００７８】
本実施の形態では特に、第１層間絶縁層を形成する第１絶縁層１２及び第２絶縁層１３の層厚は、後に画素電極９ａが形成される前に画素領域がほぼ平坦になるように設定される。
【００７９】
次に工程（６）に示すように、第２絶縁層１３の上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、ポリシリコン膜１を約５００〜２０００Åの厚さ、好ましくは約１０００Åの厚さとなるまで固相成長させる。この際、ｎチャネル型のＴＦＴ３０を作成する場合には、Ｓｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素のドーパントを僅かにイオン注入等によりドープする。また、ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのIII族元素のドーパントを僅かにイオン注入等によりドープする。尚、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜１を直接形成してもよい。或いは、減圧ＣＶＤ法等により堆積したポリシリコン膜にシリコンイオンを打ち込んで一旦非晶質化（アモルファス化）し、その後アニール処理等により再結晶化させてポリシリコン膜１を形成してもよい。
【００８０】
次に図１２の工程（７）に示すように、フォトリソグラフィ工程、エッチング工程等により、図１に示した如き所定パターンの半導体層１ａを形成する。
【００８１】
次に工程（８）に示すように、半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化することにより、約３００Åの比較的薄い厚さの熱酸化膜を形成し、更に減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化膜を約５００Åの比較的薄い厚さに堆積し、多層構造を持つゲート絶縁層２を形成する。この結果、半導体層１ａの厚さは、約３００〜１５００Åの厚さ、好ましくは約３５０〜５００Åの厚さとなり、ゲート絶縁層２の厚さは、約２００〜１５００Åの厚さ、好ましくは約３００〜１０００Åの厚さとなる。このように高温熱酸化時間を短くすることにより、特に８インチ程度の大型基板を使用する場合に熱によるそりを防止することができる。但し、ポリシリコン層１を熱酸化することのみにより、単一層構造を持つゲート絶縁層２を形成してもよい。
【００８２】
次に工程（９）に示すように、減圧ＣＶＤ法等によりポリシリコン層３を堆積した後、リン（Ｐ）を熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。工程（１０）に示すように、マスクを用いたフォトリソグラフィ工程、エッチング工程等により、図１に示した如き所定パターンの走査線３ａ（ゲート電極）を形成する。走査線３ａ（ゲート電極）の層厚は、例えば、約３５００Åとされる。
【００８３】
但し、走査線３ａ（ゲート電極）を、ポリシリコン層ではなく、Ｗ（タングステン）やＭｏ（モリブデン）等の高融点金属膜又は金属シリサイド膜から形成してもよいし、若しくはこれらの金属膜又は金属シリサイド膜とポリシリコン膜を組み合わせて多層に形成してもよい。この場合、走査線３ａ（ゲート電極）を、第２遮光層２３が覆う領域の一部又は全部に対応する遮光膜として配置すれば、金属膜や金属シリサイド膜の持つ遮光性により、第２遮光層２３の一部或いは全部を省略することも可能となる。この場合特に、対向基板２０とＴＦＴアレイ基板１０との貼り合わせずれによる画素開口率の低下を防ぐことが出来る利点がある。
【００８４】
次に工程（１１）に示すように、ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、ｐ型の半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａ（ゲート電極）を拡散マスクとして、ＰなどのＶ族元素のドーパント２００を低濃度で（例えば、Ｐイオンを１〜３×１０13／ｃｍ2のドーズ量にて）ドープする。これにより走査線３ａ（ゲート電極）下の半導体層１ａはチャネル形成用領域１ａ’となる。
【００８５】
続いて、図１３の工程（１２）に示すように、高濃度ソース領域１ｂ及び高濃度ドレイン領域１ｃを形成するために、走査線３ａ（ゲート電極）よりも幅の広いマスクでレジスト層２０２を走査線３ａ（ゲート電極）上に形成した後、同じくＰなどのＶ族元素のドーパント２０１を高濃度で（例えば、Ｐイオンを１〜３×１０15／ｃｍ2のドーズ量にて）ドープする。また、ＴＦＴ３０をｐチャネル型とする場合、ｎ型の半導体層１ａに、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ＢなどのIII族元素のドーパントを用いてドープする。このようにＬＤＤ構造とした場合、ショートチャネル効果を低減できる利点が得られる。尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａ（ゲート電極）をマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。
【００８６】
これらの工程と並行して、ｎチャネル型ポリシリコンＴＦＴ及びｐチャネル型ポリシリコンＴＦＴから構成されるＣＭＯＳ（相補型ＭＯＳ）構造を持つデータ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０上の周辺部に形成する。このように、ＴＦＴ３０はポリシリコンＴＦＴであるので、ＴＦＴ３０の形成時に同一工程で、データ線駆動回路１０１及び走査線駆動回路１０４を形成することができ、製造上有利である。
【００８７】
次に工程（１３）に示すように、走査線３ａ（ゲート電極）を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁層４を形成する。第２層間絶縁層４の層厚は、約５０００〜１５０００Åが好ましい。
【００８８】
次に工程（１４）に示すように、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約１０００℃のアニール処理を２０分程度行った後、データ線３１（ソース電極）に対するコンタクトホール５ａを、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール５ａを開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点がある。但し、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、コンタクトホール５ａをテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。また、走査線３ａ（ゲート電極）を図示しない配線と接続するためのコンタクトホールも、コンタクトホール５ａと同一の工程により第２層間絶縁層４に開ける。
【００８９】
次に工程（１５）に示すように、第２層間絶縁層４の上に、スパッタリング処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１０００〜５０００Åの厚さ、好ましくは約３０００Åに堆積し、更に工程（１６）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａ（ソース電極）を形成する。
【００９０】
次に図１４の工程（１７）に示すように、データ線６ａ（ソース電極）上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁層７を形成する。第３層間絶縁層７の層厚は、約５０００〜１５０００Åが好ましい。
【００９１】
本実施の形態では、特に図１１の工程（４）及び（５）により、ＴＦＴ３０や各種配線部分において、第１層間絶縁層が凹状に窪んで形成されているため、この工程（１７）を終えた段階で、画素領域の表面はほぼ平坦となる。尚、より平坦にするためには、第３層間絶縁層７を構成するシリケートガラス膜に代えて又は重ねて、有機膜やＳＯＧ（スピンオンガラス）をスピンコートして、若しくは又はＣＭＰ処理を施して、平坦な膜を形成してもよい。
【００９２】
次に工程（１８）に示すように、画素電極９ａと高濃度ドレイン領域１ｅとを電気的接続するためのコンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。この際、反応性エッチング、反応性イオンビームエッチングのような異方性エッチングにより、コンタクトホール８を開孔した方が、開孔形状をマスク形状とほぼ同じにできるという利点が得られる。但し、ドライエッチングとウエットエッチングとを組み合わせて開孔すれば、コンタクトホール８をテーパ状にできるので、配線接続時の断線を防止できるという利点が得られる。
【００９３】
次に工程（１９）に示すように、第３層間絶縁層７の上に、スパッタリング処理等により、ＩＴＯ膜等の透明導電性薄膜９を、約５００〜２０００Åの厚さに堆積し、更に工程（２０）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。尚、当該液晶パネル１００を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【００９４】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、図３に示した配向膜１９が形成される。
【００９５】
他方、図３に示した対向基板２０については、ガラス基板や石英基板等が先ず用意され、第２遮光層２３及び遮光性の周辺見切り５３が、例えば金属クロムをスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。尚、第２遮光層２３及び周辺見切り５３は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。
【００９６】
その後、対向基板２０の全面にスパッタリング処理等により、ＩＴＯ等の透明導電性薄膜を、約５００〜２０００Åの厚さに堆積することにより、共通電極２１を形成する。更に、共通電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【００９７】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１９及び２２が対面するようにシール材５２により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【００９８】
次に、図１５から図１８を参照して、図１のＢ−Ｂ’断面に対応するデータ線を含む部分の製造プロセスについて説明する。
【００９９】
図１５の工程（１）から図１８の工程（２０）は、前述した図１１の工程（１）から図１４の工程（２０）と同一の製造プロセスとして行われる。
【０１００】
即ち、図１５の工程（１）に示すように、ＴＦＴアレイ基板１０の全面に遮光膜１１を形成した後、工程（２）に示すように、フォトリソグラフィ工程、エッチング工程等により遮光層１１ａを形成する。
【０１０１】
次に工程（３）に示すように、遮光層１１ａの上に、第１絶縁層１２（２層の第１層間絶縁層１２’の下層）を形成し、工程（４）に示すように、データ線６ａを上方に形成する予定の領域に対して、エッチングを行い、この領域における第１絶縁層１２を除去する。ここで、エッチングを反応性エッチング、反応性イオンビームエッチング等のドライエッチングで処理した場合、フォトリソグラフィにより形成したレジストマスクとほぼ同じサイズで異方的に第１絶縁層１２が除去できるため、設計寸法とおりに容易に制御できる利点がある。一方、少なくともウエットエッチングを用いた場合は、等方性のため、第１層間絶縁層１２の開孔領域が広がるが、開孔部の側壁面をテーパー状に形成できるため、後工程の例えば容量線３ｂを形成するためのポリシリコン膜やレジストが、開孔部の側壁周囲にエッチングや剥離されずに残ってしまうという事がなく、歩留まりの低下を招かない。尚、第１層間絶縁層１２の開孔部の側壁面をテーパー状に形成する方法としては、ドライエッチングで一度エッチングしてから、レジストパターンを後退させて、再度ドライエッチングを行ってもよい。
【０１０２】
次に、工程（５）に示すように、遮光層１１ａ及び第１絶縁層１２の上に、第２絶縁層１３（２層の第１層間絶縁層１２’の上層）を形成する。
【０１０３】
次に工程（６）に示すように、第２絶縁層１３上にアモルファスシリコン膜を形成した後、ポリシリコン膜１を固相成長させる。
【０１０４】
次に図１６の工程（７）に示すように、フォトリソグラフィ工程、エッチング工程等により、図１に示した如き所定パターンの半導体層１ａを形成する。
【０１０５】
次に工程（８）に示すように、第１蓄積容量電極１ｆを熱酸化すること等により、ゲート絶縁層２を形成する。特に限定されないが、第１蓄積容量電極１ｅ’に例えば、Ｐイオンをドーズ量約３×１０12／ｃｍ2でドープして、低抵抗化させてもよい。ポリシリコン膜１からなる半導体層１ａを延設して第１蓄積容量電極１５を形成する。更に、その上に工程（９）に示すように、ポリシリコン層３を堆積した後、工程（１０）に示すように、フォトリソグラフィ工程、エッチング工程等により、図１に示した如き所定パターンの容量線３ｂを走査線３ａと同一層から形成する。従って、容量線３ｂの層厚は、走査線３ａ（ゲート電極）と同じく、例えば、約３５００Åとされる。
【０１０６】
次に図１６の工程（１１）及び図１７の工程（１２）に示すように、不純物イオン２００、２０１をドープして容量線３ｂを更に低抵抗化する。
【０１０７】
次に工程（１３）に示すように、容量線３ｂを覆うように、第２層間絶縁層４を形成し、工程（１４）に示すように、容量線３ｂを図示しない配線と接続するためのコンタクトホールを第２層間絶縁層４に開ける。
【０１０８】
次に工程（１５）に示すように、第２層間絶縁層４の上に、スパッタリング処理等により、Ａｌ等を金属膜６として堆積した後に、工程（１６）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａ（ソース電極）を形成する。
【０１０９】
次に図１８の工程（１７）に示すように、データ線６ａ（ソース電極）上を覆うように、第３層間絶縁層７を形成する。
【０１１０】
本実施の形態では、特に図１５の工程（４）及び（５）により、データ線６ａ部分において、第１層間絶縁層が凹状に窪んで形成されているため、この工程（１７）を終えた段階で、画素領域の表面はほぼ平坦となる。
【０１１１】
次に図１８の工程（１８）では、コンタクトホール８が開孔されるのを待った後、工程（１９）に示すように、第３層間絶縁層７の上に、ＩＴＯ膜等の透明導電性薄膜を堆積し、更に工程（２０）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。
【０１１２】
次に、図１９から図２２を参照して、図１のＣ−Ｃ’断面に対応する走査線及び容量線を含む部分の製造プロセスについて説明する。
【０１１３】
図１９の工程（１）から図２２の工程（２０）は、前述した図１１の工程（１）から図１４の工程（２０）と同一の製造プロセスとして行われる。
【０１１４】
即ち、図１９の工程（１）に示すように、ＴＦＴアレイ基板１０の全面に遮光膜１１を形成した後、工程（２）に示すように、フォトリソグラフィ工程、エッチング工程等により遮光層１１ａを形成する。
【０１１５】
次に工程（３）に示すように、遮光層１１ａの上に、第１絶縁層１２（２層の第１層間絶縁層１２’の下層）を形成し、工程（４）に示すように、走査線３ａ及び容量線３ｂを上方に形成する予定の領域に対して、エッチングを行い、この領域における第１絶縁層１２を除去する。ここで、エッチングを反応性エッチング、反応性イオンビームエッチング等のドライエッチングで処理した場合、フォトリソグラフィにより形成したレジストマスクとほぼ同じサイズで異方的に第１絶縁層１２が除去できるため、設計寸法とおりに容易に制御できる利点がある。一方、少なくともウエットエッチングを用いた場合は、等方性のため、第１層間絶縁層１２の開孔領域が広がるが、開孔部の側壁面をテーパー状に形成できるため、後工程の例えば容量線３ｂを形成するためのポリシリコン膜やレジストが、開孔部の側壁周囲にエッチングや剥離されずに残ってしまうという事がなく、歩留まりの低下を招かない。尚、第１層間絶縁層１２の開孔部の側壁面をテーパー状に形成する方法としては、ドライエッチングで一度エッチングしてから、レジストパターンを後退させて、再度ドライエッチングを行ってもよい。
【０１１６】
次に、工程（５）に示すように、遮光層１１ａ及び第１絶縁層１２の上に、第２絶縁層１３（２層の第１層間絶縁層１２’の上層）を形成する。
【０１１７】
次に工程（６）に示すように、第２絶縁層１３上にアモルファスシリコン膜を形成した後、ポリシリコン膜１を固相成長させる。
【０１１８】
次に図２０の工程（７）に示すように、フォトリソグラフィ工程、エッチング工程等により、図１に示した如き所定パターンのポリシリコン膜１からなる半導体層１ａを延設して、第１蓄積容量電極１ｆを形成する。
【０１１９】
次に工程（８）に示すように、第１蓄積容量電極１ｆを熱酸化すること等により、ゲート絶縁層２を形成し、更に、その上に工程（９）に示すように、ポリシリコン層３を堆積した後、工程（１０）に示すように、フォトリソグラフィ工程、エッチング工程等により、図１に示した如き所定パターンの走査線３ａ及び容量線３ｂを形成する。
【０１２０】
次に図２０の工程（１１）及び図２１の工程（１２）に示すように、不純物イオン２００、２０１をドープして走査線３ａ及び容量線３ｂを更に低抵抗化する。
【０１２１】
次に工程（１３）に示すように、走査線３ａ及び容量線３ｂを覆うように、第２層間絶縁層４を形成し、工程（１４）に示すように、走査線３ａ及び容量線３ｂを図示しない配線と接続するためのコンタクトホールを第２層間絶縁層４に開孔する。
【０１２２】
次に工程（１５）に示すように、第２層間絶縁層４の上に、スパッタリング処理等により、Ａｌ等を金属膜６として堆積した後に、工程（１６）に示すように、フォトリソグラフィ工程、エッチング工程等により、当該断面上には存在しないデータ線６ａ（ソース電極）を形成する。
【０１２３】
次に図２２の工程（１７）に示すように、第２層間絶縁層４上を覆うように、第３層間絶縁層７を形成する。
【０１２４】
本実施の形態では、特に図１９の工程（４）及び（５）により、走査線３ａ及び容量線３ｂ部分において、第１層間絶縁層が凹状に窪んで形成されているため、この工程（１７）を終えた段階で、画素領域の表面はほぼ平坦となる。
【０１２５】
次に図２２の工程（１８）では、コンタクトホール８が開孔されるのを待った後、工程（１９）に示すように、第３層間絶縁層７の上に、ＩＴＯ膜等の透明導電性薄膜９を堆積し、更に工程（２０）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。
【０１２６】
次に、図２３から図２６を参照して、図２のＤ−Ｄ’断面に対応する遮光層と定電位線との接続部分を含む部分の製造プロセスについて説明する。
【０１２７】
図２３の工程（１）から図２２の工程（２０）は、前述した図１１の工程（１）から図１４の工程（２０）と同一の製造プロセスとして行われる。
【０１２８】
即ち、図２３の工程（１）に示すように、ＴＦＴアレイ基板１０の全面に遮光膜１１を形成した後、工程（２）に示すように、フォトリソグラフィ工程、エッチング工程等により遮光層１１ｂを形成する。
【０１２９】
次に工程（３）に示すように、遮光層１１ｂの上に、第１絶縁層１２（２層の第１層間絶縁層１２’の下層）を形成し、工程（４）に示すように、接続部分を上方に形成する予定の領域に対して、エッチングを行い、この領域における第１絶縁層１２を除去した後、工程（５）に示すように、遮光層１１ｂ及び第１絶縁層１２の上に、第２絶縁層１３（２層の第１層間絶縁層１２’の上層）を形成する。
【０１３０】
次に工程（６）に示すように、第２絶縁層１３上にアモルファスシリコン膜を形成した後、ポリシリコン膜１を固相成長させる。
【０１３１】
次に図２４の工程（７）及び（８）では、画素部における半導体層１ａとゲート絶縁層２の形成を待ち、その後、工程（９）に示すように、ポリシリコン層３を一旦堆積した後、工程（１０）に示すように、この接続部分ではポリシリコン層３は全て除去される。
【０１３２】
次に図２０の工程（１１）及び図２１の工程（１２）に示すように、半導体層１ａのための不純物イオン２００、２０１のドープが終了する。
【０１３３】
次に工程（１３）に示すように、第１絶縁層１３を覆うように、第２層間絶縁層４を形成し、工程（１４）に示すように、遮光層１１ｂと定電位線６ｂとを接続するためのコンタクトホール５ｂを第２層間絶縁層４に開孔する。この際、第２層間絶縁層４の下に形成されているのは第１層間絶縁層１２’のうち第２絶縁層１３だけなので、半導体層１ａの高濃度ソース領域１ｄ上で第２層間絶縁層４を開孔して、コンタクトホール５ａを形成する工程（図１３の工程（１４））と同じエッチング工程で一気に開孔できる。
【０１３４】
次に工程（１５）に示すように、第２層間絶縁層４の上に、スパッタリング処理等により、Ａｌ等を金属膜６として堆積した後に、工程（１６）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線と同一層（Ａｌ等）から定電位線６ｂを形成する。
【０１３５】
次に図２６の工程（１７）に示すように、定電位線６ｂ及び第２層間絶縁層４上を覆うように、第３層間絶縁層７を形成する。
【０１３６】
次に図２６の工程（１８）では、コンタクトホール８が開孔されるのを待った後、工程（１９）に示すように、第３層間絶縁層７の上に、ＩＴＯ膜等の透明導電性薄膜９を一旦堆積し、更に工程（２０）に示すように、フォトリソグラフィ工程、エッチング工程等によりこの部分については全て除去する。
【０１３７】
以上のように本実施の形態における液晶パネルの製造方法によれば、遮光層１１ｂと定電位線６ｂとを接続するためのコンタクトホール５ｂとして、遮光層１１ｂに至るまで第２層間絶縁層４及び第１絶縁層１３（第１層間絶縁層の上層）が開孔され、同時に、ＴＦＴ３０とデータ線６ａとを接続するためのコンタクトホール５ａとして、半導体層１ａに至るまで第２層間絶縁層４が開孔される。従って、これら２種類のコンタクトホール５ａ及び５ｂを一括して開孔できるので、製造上有利である。例えば、選択比を適当な値に設定してのウエットエッチングにより、このような２種類のコンタクトホール５ａ及び５ｂを夫々所定の深さとなるように一括して開孔することが可能となる。特に、第１層間絶縁層の凹状に窪んだ部分の深さに応じて、これらのコンタクトホールを開孔する工程が容易となる。遮光層と定電位線を接続するためのコンタクトホール開孔工程（フォトリソグラフィ工程、エッチング工程等）が削除できるので、工程増による製造コストの増大や歩留まりの低下を招かない。
【０１３８】
以上説明したように本実施の形態における製造プロセスによれば、凹状に窪んだ部分における第１層間絶縁層１２’の層厚を、第２絶縁層１３の層厚の管理により、比較的容易にして確実且つ高精度に制御できる。従って、この凹状に窪んだ部分における第１層間絶縁層１２’の層厚を非常に薄くすることも可能となる。
【０１３９】
尚、図４に示したように、第１層間絶縁層１２”を単層から構成する場合には、図１１、図１５、図１９及び図２３に夫々示した工程（３）、（４）及び（５）に若干の変更を加えて、工程（１）から（２０）を行えばよい。即ち、工程（３）において、遮光層１１ａの上に、例えば、約１００００〜１５０００Åといったように若干厚めの単層の第１層間絶縁層１２”を堆積し、工程（４）において、ＴＦＴ３０、データ線６ａ、走査線３ａ及び容量線３ｂを上方に形成する予定の領域に対して、エッチングを行い、この領域における第１層間絶縁層１２”を１０００〜２０００Å程度の厚みを残すようにする。そして、工程（５）を省略する。この場合にも、第１層間絶縁層１２”のエッチングしない部分の層厚とエッチングした部分の層厚とは、後に画素電極９ａが形成される前に画素領域がほぼ平坦になるように設定される。このように第１層間絶縁層１２”を単層から構成すれば、従来の場合と比較しても層の数を増加させる必要が無く、凹状に窪んだ部分とそうでない部分との層厚をエッチング時間管理により制御すれば平坦化を図れるので便利である。
【０１４０】
（電子機器）
次に、以上詳細に説明した液晶パネル１００を備えた電子機器の実施の形態について図２７から図３１を参照して説明する。
【０１４１】
先ず図２７に、このように液晶パネル１００を備えた電子機器の概略構成を示す。
【０１４２】
図２７において、電子機器は、表示情報出力源１０００、表示情報処理回路１００２、駆動回路１００４、液晶パネル１００、クロック発生回路１００８並びに電源回路１０１０を備えて構成されている。表示情報出力源１０００は、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、光ディスク装置などのメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路１００８からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に出力する。表示情報処理回路１００２は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に駆動回路１００４に出力する。駆動回路１００４は、液晶パネル１００を駆動する。電源回路１０１０は、上述の各回路に所定電源を供給する。尚、液晶パネル１００を構成するＴＦＴアレイ基板の上に、駆動回路１００４を搭載してもよく、これに加えて表示情報処理回路１００２を搭載してもよい。
【０１４３】
次に図２８から図３１に、このように構成された電子機器の具体例を夫々示す。
【０１４４】
図２８において、電子機器の一例たる液晶プロジェクタ１１００は、上述した駆動回路１００４がＴＦＴアレイ基板上に搭載された液晶パネル１００を含む液晶表示モジュールを３個用意し、夫々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに夫々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより夫々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１４５】
本実施の形態では特に、遮光層がＴＦＴの下側にも設けられているため、当該液晶パネル１００からの投射光に基づく液晶プロジェクタ内の投射光学系による反射光、投射光が通過する際のＴＦＴアレイ基板の表面からの反射光、他の液晶パネルから出射した後にダイクロイックプリズム１１１２を突き抜けてくる投射光の一部（Ｒ光及びＧ光の一部）等が、戻り光としてＴＦＴアレイ基板の側から入射しても、画素電極のスイッチング用のＴＦＴ等のチャネル領域に対する遮光を十分に行うことができる。このため、小型化に適したプリズムを投射光学系に用いても、各液晶パネルのＴＦＴアレイ基板とプリズムとの間において、戻り光防止用のＡＲフィルムを貼り付けたり、偏光板にＡＲ被膜処理を施したりすることが不要となるので、構成を小型且つ簡易化する上で大変有利である。
【０１４６】
図２９において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ（ＰＣ）１２００は、上述した液晶パネル１００がトップカバーケース内に備えられており、更にＣＰＵ、メモリ、モデム等を収容すると共にキーボード１２０２が組み込まれた本体１２０４を備えている。
【０１４７】
図３０において、電子機器の他の例たるページャ１３００は、金属フレーム１３０２内に前述の駆動回路１００４がＴＦＴアレイ基板上に搭載されて液晶表示モジュールをなす液晶パネル１００が、バックライト１３０６ａを含むライトガイド１３０６、回路基板１３０８、第１及び第２のシールド板１３１０及び１３１２、二つの弾性導電体１３１４及び１３１６、並びにフィルムキャリアテープ１３１８と共に収容されている。この例の場合、前述の表示情報処理回路１００２（図２７参照）は、回路基板１３０８に搭載してもよく、液晶パネル１００のＴＦＴアレイ基板上に搭載してもよい。更に、前述の駆動回路１００４を回路基板１３０８上に搭載することも可能である。
【０１４８】
尚、図３０に示す例はページャであるので、回路基板１３０８等が設けられている。しかしながら、駆動回路１００４や更に表示情報処理回路１００２を搭載して液晶表示モジュールをなす液晶パネル１００の場合には、金属フレーム１３０２内に液晶パネル１００を固定したものを液晶装置として、或いはこれに加えてライトガイド１３０６を組み込んだバックライト式の液晶装置として、生産、販売、使用等することも可能である。
【０１４９】
また図３１に示すように、駆動回路１００４や表示情報処理回路１００２を搭載しない液晶パネル１００の場合には、駆動回路１００４や表示情報処理回路１００２を含むＩＣ１３２４がポリイミドテープ１３２２上に実装されたＴＣＰ（Tape Carrier Package）１３２０に、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して物理的且つ電気的に接続して、液晶装置として、生産、販売、使用等することも可能である。
【０１５０】
以上図２８から図３１を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション（ＥＷＳ）、携帯電話、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等などが図２７に示した電子機器の例として挙げられる。
【０１５１】
以上説明したように、本実施の形態によれば、製造効率が高く高品位の画像表示が可能な液晶パネル１００を備えた各種の電子機器を実現できる。
【０１５２】
以下、本発明の内容を付記として説明する。
【０１５３】
付記１に記載の液晶パネルは、一対の基板間に液晶が封入されてなり、
該一対の基板の一方の基板上に、複数のデータ線と、該複数のデータ線に交差する複数の走査線と、前記複数のデータ線及び走査線に接続された複数の薄膜トランジスタと、該複数の薄膜トランジスタに接続された複数の薄膜トランジスタと、前記一対の基板の他方の基板の側から見て凹状に窪んだ部分を有する第１層間絶縁膜とを有し、
前記薄膜トランジスタ、前記データ線及び前記走査線のうち少なくとも一部は、前記凹状に窪んだ部分に形成されてなることを特徴とする。
【０１５４】
付記１に記載の液晶パネルによれば、第１層間絶縁層は、ＴＦＴ、データ線及び走査線のうち少なくとも一つに対向する部分が他方の基板の側から見て凹状に窪んで形成されているので、従来のように第１層間絶縁層を平らに形成してその上にこれらのＴＦＴ等を形成する場合と比較すると、凹状に窪んだ部分の深さに応じて、これらのＴＦＴ等が形成された領域と形成されていない領域との合計層厚の差が減少し、画素部における平坦化が促進される。例えば、この合計層厚の差を実質的に零にするように凹状に窪んだ部分の深さを設定すれば、その後の平坦化処理を省略できるし、或いは、この合計層厚の差を多少なりとも減少させるように凹状に窪んだ部分の深さを設定すれば、その後の平坦化処理の負担を軽減できる。即ち、前述した従来の、平坦化膜のスピンコート等による塗布、平坦化された絶縁層の形成等の工程を、省略又は簡略化できる。
【０１５５】
付記２記載の液晶パネルは、一対の基板間に液晶が封入されてなり、該一対の基板の一方の基板上には、複数のデータ線と、該複数のデータ線に交差する複数の走査線と、前記複数のデータ線及び走査線に接続された複数の薄膜トランジスタと、該複数の薄膜トランジスタに接続された複数の画素電極と、該複数の薄膜トランジスタの少なくともチャネル形成用領域を前記一方の基板の側から見て夫々覆う位置に設けられた遮光層と、前記遮光層上に形成された凹状に窪んだ部分を有する第１層間絶縁膜とを有し、前記薄膜トランジスタ、前記データ線及び前記走査線のうち少なくとも一部は、前記凹状に窪んで部分上に形成されてなることを特徴とする。
【０１５６】
付記２に記載の液晶パネルによれば、遮光層は、複数のＴＦＴの少なくともチャネル形成用領域を一方の基板の側から見て夫々覆う位置において一方の基板に設けられている。従って、一方の基板の側からの戻り光等が当該チャネル形成用領域に入射する事態を未然に防ぐことができ、光電流の発生によりＴＦＴの特性が劣化するのを防ぐことができる。そして、第１層間絶縁層は、一方の基板上の遮光層が形成されている領域においては遮光層上に設けられており、遮光層が形成されていない領域においては一方の基板上に設けられている。従って、遮光層からＴＦＴ等を電気的絶縁し得ると共に遮光層がＴＦＴ等を汚染する事態を未然に防げる。ここで特に、第１層間絶縁層は、ＴＦＴ、データ線及び走査線のうち少なくとも一つに対向する部分が他方の基板の側から見て凹状に窪んで形成されているので、従来のように第１層間絶縁層を平らに形成してその上にこれらのＴＦＴ等を形成する場合と比較すると、凹状に窪んだ部分の深さに応じて、これらのＴＦＴ等が形成された領域と形成されていない領域との合計層厚の差が減少し、画素部における平坦化が促進される。例えば、この合計層厚の差を実質的に零にするように凹状に窪んだ部分の深さを設定すれば、その後の平坦化処理を省略できるし、或いは、この合計層厚の差を多少なりとも減少させるように凹状に窪んだ部分の深さを設定すれば、その後の平坦化処理の負担を軽減できる。即ち、前述した従来の、平坦化膜のスピンコート等による塗布、平坦化された絶縁層の形成等の工程を、省略又は簡略化できる。
【０１５７】
付記３に記載の液晶パネルは上記課題を解決するために付記１又は２に記載の液晶パネルにおいて、前記第１層間絶縁層は、単層から構成されていることを特徴とする。
【０１５８】
付記３に記載の液晶パネルによれば、第１層間絶縁層を単層から構成すればよいので、従来の場合と比較しても層の数を増加させる必要が無く、凹状に窪んだ部分とそうでない部分との層厚を制御すれば、当該第１層間絶縁層が得られる。
【０１５９】
付記４に記載の液晶パネルは付記１又は２に記載の液晶パネルにおいて、前記第１層間絶縁層は、単層部分と多層部分とから構成されており、前記単層部分が前記凹状に窪んだ部分とされており、前記多層部分が前記凹状に窪んでいない部分とされていることを特徴とする。
【０１６０】
付記４に記載の液晶パネルによれば、単層部分が凹状に窪んだ部分とされているので、凹状に窪んだ部分における第１層間絶縁層の層厚を、単層部分の層厚として、比較的容易にして確実且つ高精度に制御できる。従って、この凹状に窪んだ部分における第１層間絶縁層の層厚を非常に薄くすることも可能となる。
【０１６１】
付記５に記載の液晶パネルは上記課題を解決するために付記１から４のいずれか一項に記載の液晶パネルにおいて、前記一方の基板に前記複数の走査線と平行に夫々設けられており前記複数の画素電極に所定容量を夫々付与する複数の容量線を更に備えており、前記第１層間絶縁層は、前記容量線に対向する部分も前記凹状に窪んで形成されたことを特徴とする。
【０１６２】
付記５に記載の液晶パネルによれば、第１層間絶縁層は、容量線に対向する部分も凹状に窪んで形成されているので、第１層間絶縁層の上方に容量線が配線される場合にも、当該容量線が配線された領域における平坦化を図ることが出来る。そして、容量線に対向する部分における第１層間絶縁層の層厚を非常に薄くすることも可能である。
【０１６３】
付記６に記載の液晶パネルは上記課題を解決するために付記５に記載の液晶パネルにおいて、前記遮光層は、前記容量線を前記一方の基板の側から見て重なる位置においても前記一方の基板に設けられたことを特徴とする。
【０１６４】
付記６に記載の液晶パネルによれば、容量線に対向する部分における第１層間絶縁層の層厚を薄くすれば、遮光層が容量線を一方の基板の側から見て重なる位置においても一方の基板に設けられているので、容量線の表面積を増やすことなく絶縁層を介して対向配置された遮光層とＴＦＴを構成する半導体層との間における容量を増やすことが出来る。即ち、全体として画素電極の蓄積容量を増やすことが出来る。
【０１６５】
付記７に記載の液晶パネルは上記課題を解決するために付記５又は６に記載の液晶パネルにおいて、前記第１層間絶縁層は、前記遮光層、前記半導体層及び前記容量線の合計層厚に対応した深さで前記凹状に窪んで形成されたことを特徴とする。
【０１６６】
付記７に記載の液晶パネルによれば、第１層間絶縁層は、遮光層、ＴＦＴの半導体層及び容量線の合計層厚に対応した深さで凹状に窪んで形成されているので、これらの遮光層等が形成された領域とそれ以外の領域とにおける段差を低減することが出来、画素部における平坦化が促進される。
【０１６７】
付記８に記載の液晶パネルは上記課題を解決するために付記５又は６に記載の液晶パネルにおいて、前記第１層間絶縁層は、前記遮光層、前記半導体層、前記容量線及び前記データ線の合計層厚に対応した深さで前記凹状に窪んで形成されたことを特徴とする。
【０１６８】
付記８に記載の液晶パネルによれば、第１層間絶縁層は、遮光層、ＴＦＴの半導体層、容量線及びデータ線の合計層厚に対応した深さで凹状に窪んで形成されているので、これらの遮光層等が形成された領域とそれ以外の領域とにおける段差を低減することが出来、画素部における平坦化が促進される。
【０１６９】
付記９に記載の液晶パネルは上記課題を解決するために付記１から８のいずれか一項に記載の液晶パネルにおいて、前記ＴＦＴを構成する半導体層は、前記データ線に沿って延設されており、前記遮光層は、前記データ線を前記一方の基板の側から見て重なる位置においても前記一方の基板に設けられたことを特徴とする。
【０１７０】
付記９に記載の液晶パネルによれば、データ線に沿って延設された半導体層と、データ線を一方の基板の側から見て重なる位置に設けられた遮光層との間で、第１層間絶縁層を介して容量が形成される。この結果、データ線の下という開口領域を外れたスペースを有効に利用して、画素電極の蓄積容量を増やすことが出来る。
【０１７１】
付記１０に記載の液晶パネルは上記課題を解決するために付記１から８のいずれか一項に記載の液晶パネルにおいて、前記第１層間絶縁層は、酸化シリコン膜又は窒化シリコン膜から構成されていることを特徴とする。
【０１７２】
付記１０に記載の液晶パネルによれば、酸化シリコン膜又は窒化シリコン膜からなる第１１間絶縁層により、遮光層からＴＦＴ等を電気的絶縁できると共に遮光層からの汚染を防止できる。しかも、このように構成された第１層間絶縁層は、ＴＦＴの下地層に適している。
【０１７３】
付記１１に記載の液晶パネルは上記課題を解決するために付記１から１０のいずれか一項に記載の液晶パネルにおいて、前記遮光層は、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）及びＰｄ（鉛）のうちの少なくとも一つを含むことを特徴とする。
【０１７４】
付記１１に記載の液晶パネルによれば、遮光層は、不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｄのうちの少なくとも一つを含む、例えば、金属単体、合金、金属シリサイド等から構成されるため、ＴＦＴアレイ基板上の遮光層形成工程の後に行われるＴＦＴ形成工程における高温処理により、遮光層が破壊されたり溶融しないようにできる。
【０１７５】
付記１２に記載の液晶パネルは上記課題を解決するために付記１から１１のいずれか一項に記載の液晶パネルにおいて、前記遮光層は、定電位源に接続されていることを特徴とする。
【０１７６】
付記１２に記載の液晶パネルによれば、遮光層は定電位源に接続されているので、遮光層は定電位とされる。従って、遮光層に対向配置されるＴＦＴに対し遮光層の電位変動が悪影響を及ぼすことはない。
【０１７７】
付記１３に記載の液晶パネルは上記課題を解決するために付記１２に記載の液晶パネルにおいて、前記第１層間絶縁層は、前記遮光層と前記定電位源とが接続される位置において、前記凹状に窪んで形成されると共に開孔されたことを特徴とする。
【０１７８】
付記１３に記載の液晶パネルによれば、第１層間絶縁層は、遮光層と定電位源とが接続される位置において凹状に窪んで形成されているので、その製造プロセスにおいて、当該第１層間絶縁層形成後に、この凹状に窪んだ部分の深さに応じて、この位置を開孔する工程が容易となる。
【０１７９】
付記１４に記載の液晶パネルの製造方法は上記課題を解決するために付記２に記載の液晶パネルの製造方法であって、前記一方の基板上の所定領域に前記遮光層を形成する工程と、前記一方の基板及び遮光層上に絶縁層を堆積する工程と、該絶縁層に前記凹状に窪んだ部分に対応するレジストパターンをフォトリソグラフィで形成する工程と、該レジストパターンを介して所定時間のドライエッチングを行い前記凹状に窪んだ部分を形成する工程とを備えたことを特徴とする。
【０１８０】
付記１４に記載の液晶パネルの製造方法によれば、先ず、一方の基板上の所定領域に遮光層が形成され、一方の基板及びこの遮光層上に絶縁層が堆積される。次に、該絶縁層に凹状に窪んだ部分に対応するレジストパターンが、フォトリソグラフィで形成され、その後、ドライエッチングが、このレジストパターンを介して所定時間だけ行われて、凹状に窪んだ部分が形成される。従って、ドライエッチングの時間管理により、凹状に窪んだ部分の深さや層厚を制御できる。
【０１８１】
付記１５に記載の液晶パネルの製造方法は上記課題を解決するために付記３に記載の液晶パネルの製造方法であって、前記一方の基板上の所定領域に前記遮光層を形成する工程と、前記一方の基板及び遮光層上に第１絶縁層を堆積する工程と、該第１絶縁層に前記凹状に窪んだ部分に対応するレジストパターンをフォトリソグラフィで形成する工程と、該レジストパターンを介してエッチングを行い前記凹状に窪んだ部分に対応する前記第１絶縁層を除去する工程と、前記一方の基板及び第１絶縁層上に第２絶縁層を堆積する工程とを備えたことを特徴とする。
【０１８２】
付記１５に記載の液晶パネルの製造方法によれば、先ず、一方の基板上の所定領域に遮光層が形成され、一方の基板及びこの遮光層上に第１絶縁層が堆積される。次に、この第１絶縁層に、凹状に窪んだ部分に対応するレジストパターンが、フォトリソグラフィで形成され、その後、エッチングが、このレジストパターンを介して行われて、凹状に窪んだ部分に対応する第１絶縁層が除去される。その後、一方の基板及びこの第１絶縁層上に第２絶縁層が堆積される。この結果、凹状に窪んだ部分における第１層間絶縁層の層厚を、第２絶縁層の層厚の管理により、比較的容易にして確実且つ高精度に制御できる。
【０１８３】
付記１６に記載の液晶パネルの製造方法は上記課題を解決するために前記エッチングの方法として、少なくともドライエッチングで処理することを特徴とする。
【０１８４】
付記１６に記載の液晶パネルの製造方法によれば、前記エッチングを少なくともドライエッチングで行うため、レジストパターンのない遮光層上の絶縁層を異方的に除去できる。これにより、ほぼ設計とおりに高精度で凹状に窪んだ部分を形成できる。
【０１８５】
付記１７に記載の液晶パネルの製造方法は上記課題を解決するために前記エッチングの方法として、少なくともウエットエッチングで処理することを特徴とする。
【０１８６】
付記１７記載の液晶パネルの製造方法によれば、前記エッチングを少なくともウエットエッチングで行うため、遮光層上の絶縁層に形成した凹状に窪んだ部分の側壁をテーパー状に形成できる。これにより、側壁部に後工程で形成される配線用の膜やレジストを容易にして確実に除去できる。従って、不要な膜が残ることがなく、歩留まりの低下を招かない。
【０１８７】
付記１８に記載の液晶パネルの製造方法は上記課題を解決するために付記１２に記載の液晶パネルの製造方法であって、前記一方の基板上の所定領域に前記遮光層を形成する工程と、前記ＴＦＴに対向する部分及び前記接続される位置に対応する部分が前記凹状に窪むように前記一方の基板及び遮光層上に前記第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に前記ＴＦＴを形成する工程と、前記ＴＦＴ及び第１層間絶縁層上に第２層間絶縁層を形成する工程と、前記遮光層と前記定電位源からの配線とを接続するためのコンタクトホールとして、前記接続される位置において前記遮光層に至るまで前記第２及び第１層間絶縁層を開孔すると同時に、前記ＴＦＴと前記データ線とを接続するためのコンタクトホールとして、前記ＴＦＴを構成する半導体層のソース又はドレイン領域に対向する位置において前記半導体層に至るまで前記第２層間絶縁層を開孔する工程とを備えたことを特徴とする。
【０１８８】
付記１８に記載の液晶パネルの製造方法によれば、一方の基板上の所定領域に遮光層が形成され、ＴＦＴに対向する部分及び遮光層と定電位源とが接続される位置に対応する部分が凹状に窪むように一方の基板及びこの遮光層上に第１層間絶縁層が形成される。その後、ＴＦＴが第１層間絶縁層上に形成され、更にＴＦＴ及び第１層間絶縁層上に第２層間絶縁層が形成される。この第２層間絶縁層は、ＴＦＴ、データ線、走査線等の電気絶縁用に設けられるものである。ここで、遮光層と定電位源からの配線とを接続するためのコンタクトホールとして、遮光層に至るまで第２及び第１層間絶縁層が開孔され、同時に、ＴＦＴとデータ線とを接続するためのコンタクトホールとして、半導体層に至るまで第２層間絶縁層が開孔される。従って、これら２種類のコンタクトホールを一括して開孔できる。
【０１８９】
付記１９に記載の電子機器は上記課題を解決するために付記１から１２に記載の液晶パネルを備えたことを特徴とする。
【０１９０】
付記１９に記載の電子機器によれば、電子機器は、上述した本願発明の液晶パネルを備えており、効率良く画素部を平坦化し得る液晶パネルにより高品位の画像表示が可能となる。
【０１９１】
【発明の効果】
本発明の液晶パネルによれば、画素部における平坦化が促進され、平坦化膜のスピンコート等による塗布、平坦化された絶縁層の形成等の工程を、省略又は簡略化できる。
【０１９２】
また、ＴＦＴの下側に遮光層を設けるタイプの液晶パネルにおいて、遮光層上に層間絶縁層が必要となるという構成上の特殊性を積極的に利用することにより、効率よく且つ比較的容易に画素部を平坦化することができ、比較的簡易な構成により液晶の配向不良を抑制することにより高品位の画像表示を行える。
【図面の簡単な説明】
【図１】 本発明による液晶パネルの実施の形態に備えられる、データ線、走査線、画素電極、遮光層等が形成されたＴＦＴアレイ基板上の隣接した画素群の平面図である。
【図２】 遮光層と定電位線との接続部分を示すＴＦＴアレイ基板の平面図である。
【図３】 図1のＡ−Ａ’断面を対向基板等と共に示す液晶パネルの実施の形態の断面図である。
【図４】 図1のＡ−Ａ’断面を対向基板等と共に示す液晶パネルの変形形態の断面図である。
【図５】 図1のＢ−Ｂ’断面を対向基板等と共に示す液晶パネルの断面図である。
【図６】 図1のＣ−Ｃ’断面を対向基板等と共に示す液晶パネルの断面図である。
【図７】 図1のＤ−Ｄ’断面を対向基板等と共に示す液晶パネルの断面図である。
【図８】 図１の液晶装置の全体構成を示す平面図である。
【図９】 図１の液晶装置の全体構成を示す断面図である。
【図１０】 遮光配線をなす遮光層の２次元的レイアウトを示すＴＦＴアレイ基板上の平面図である。
【図１１】 液晶パネルの実施の形態の製造プロセスを図３に示した部分について順を追って示す工程図（その１）である。
【図１２】 液晶パネルの実施の形態の製造プロセスを図３に示した部分について順を追って示す工程図（その２）である。
【図１３】 液晶パネルの実施の形態の製造プロセスを図３に示した部分について順を追って示す工程図（その３）である。
【図１４】 液晶パネルの実施の形態の製造プロセスを図３に示した部分について順を追って示す工程図（その４）である。
【図１５】 液晶パネルの実施の形態の製造プロセスを図５に示した部分について順を追って示す工程図（その１）である。
【図１６】 液晶パネルの実施の形態の製造プロセスを図５に示した部分について順を追って示す工程図（その２）である。
【図１７】 液晶パネルの実施の形態の製造プロセスを図５に示した部分について順を追って示す工程図（その３）である。
【図１８】 液晶パネルの実施の形態の製造プロセスを図５に示した部分について順を追って示す工程図（その４）である。
【図１９】 液晶パネルの実施の形態の製造プロセスを図６に示した部分について順を追って示す工程図（その１）である。
【図２０】 液晶パネルの実施の形態の製造プロセスを図６に示した部分について順を追って示す工程図（その２）である。
【図２１】 液晶パネルの実施の形態の製造プロセスを図６に示した部分について順を追って示す工程図（その３）である。
【図２２】 液晶パネルの実施の形態の製造プロセスを図６に示した部分について順を追って示す工程図（その４）である。
【図２３】 液晶パネルの実施の形態の製造プロセスを図７に示した部分について順を追って示す工程図（その１）である。
【図２４】 液晶パネルの実施の形態の製造プロセスを図７に示した部分について順を追って示す工程図（その２）である。
【図２５】 液晶パネルの実施の形態の製造プロセスを図７に示した部分について順を追って示す工程図（その３）である。
【図２６】 液晶パネルの実施の形態の製造プロセスを図７に示した部分について順を追って示す工程図（その４）である。
【図２７】 本発明による電子機器の実施の形態の概略構成を示すブロック図である。
【図２８】 電子機器の一例としての液晶プロジェクタを示す断面図である。
【図２９】 電子機器の他の例としてのパーソナルコンピュータを示す正面図である。
【図３０】 電子機器の一例としてのページャを示す分解斜視図である。
【図３１】 電子機器の一例としてのＴＣＰを用いた液晶装置を示す斜視図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル形成用領域
１ｂ…低濃度ソース領域（ソース側ＬＤＤ領域）
１ｃ…低濃度ドレイン領域（ドレイン側ＬＤＤ領域）
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
１ｆ…第１蓄積容量電極
２…ゲート絶縁膜
３ａ…走査線（ゲート電極）
３ｂ…容量線（第２蓄積容量電極）
４…第２層間絶縁層
５ａ、５ｂ…コンタクトホール
６ａ…データ線（ソース電極）
６ｂ…定電位線
７…第３層間絶縁層
８…コンタクトホール
９ａ…画素電極
１０…ＴＦＴアレイ基板
１１ａ、１１ｂ…遮光層（第３蓄積容量電極）
１２…第１絶縁層（第１層間絶縁層の下層）
１２’、１２”…第１層間絶縁層
１３…第２絶縁層（第１層間絶縁層の上層）
１９…配向膜
２０…対向基板
２１…共通電極
２２…配向膜
２３…第２遮光層
３０…ＴＦＴ
５０…液晶層
５２…シール材
５３…周辺見切り
７０…蓄積容量
１００…液晶パネル
１０１…データ線駆動回路
１０４…走査線駆動回路[0001]
BACKGROUND OF THE INVENTION
The present invention belongs to a technical field of an active matrix driving type liquid crystal panel driven by a thin film transistor (hereinafter referred to as TFT) and a manufacturing method thereof, and an electronic device using the same, and in particular, a TFT used for a liquid crystal projector or the like. The present invention belongs to the technical field of a liquid crystal panel having a light shielding layer on the lower side and an electronic device using the same.
[0002]
[Prior art]
Conventionally, when this type of liquid crystal panel is used as a light valve in a liquid crystal projector or the like, projection light is generally incident from the side of the counter substrate that is disposed to face the TFT array substrate with the liquid crystal layer interposed therebetween. Here, when the projection light is incident on a channel formation region composed of an a-Si (amorphous silicon) film or a p-Si (polysilicon) film of a TFT, a photocurrent is generated in this region due to a photoelectric conversion effect. As a result, the transistor characteristics of the TFT deteriorate. Therefore, a light shielding layer called a second light shielding layer is generally formed on the counter substrate at a position facing each TFT from a metal material such as Cr (chromium) or resin black.
[0003]
Further, in this type of liquid crystal panel, a positive staggered type or coplanar type amorphous silicon or polysilicon TFT that adopts a top gate structure (that is, a structure in which the gate electrode is provided above the channel on the TFT array substrate) is used. When used, it is necessary to prevent a part of the projection light from entering the TFT channel from the TFT array substrate side as return light by the projection optical system in the liquid crystal projector. Similarly, after passing through the projection optical system after being emitted from the reflected light from the surface of the TFT array substrate when the projection light passes, or from another liquid crystal panel when using a plurality of liquid crystal panels in combination for color, It is also necessary to prevent a part of the incoming projection light from entering the TFT channel as return light from the TFT array substrate side. For this reason, in Japanese Patent Application Laid-Open No. 9-127497, Japanese Patent Publication No. 3-52611, Japanese Patent Application Laid-Open No. 3-125123, Japanese Patent Application Laid-Open No. 8-171101, etc., a TFT is formed on a TFT array substrate made of a quartz substrate or the like. A liquid crystal panel is also proposed in which a light shielding layer is formed of, for example, an opaque refractory metal at an opposing position (that is, below the TFT).
[0004]
When a light shielding layer is provided on the lower side of the TFT in this way, an interlayer insulating layer is formed on the light shielding layer to electrically insulate the light shielding layer and the TFT or prevent contamination from the light shielding layer to the TFT. Then, a TFT is formed thereon. That is, when the light shielding layer is provided on the lower side of the TFT, an interlayer insulating layer between the light shielding layer and the TFT becomes an essential component.
[0005]
As described above, conventionally, the light shielding layer is provided to improve the image quality of the liquid crystal panel. However, for example, there are the following various techniques for improving the image quality.
[0006]
That is, first, in this type of liquid crystal panel, a region where wiring such as a TFT, a data line, a scanning line, and a capacitor line is formed and a region where these TFTs are not formed (particularly, projection light for image display passes). If the unevenness due to the difference in the total layer thickness on the TFT array substrate with the opening area etc. is left as it is on the surface (alignment film) that is in contact with the liquid crystal, the alignment defect (discrete) may occur in the liquid crystal according to the degree of the unevenness. Nation) occurs, leading to deterioration of the image of each pixel. More specifically, when the rubbing treatment is performed on the alignment film formed on the concave / convex surface in which each opening region is depressed, an unaligned region is generated in accordance with the concave / convex, resulting in poor alignment of the liquid crystal. The contrast changes. For this reason, conventionally, a flattening film such as an organic film is further applied by spin coating or the like on an interlayer insulating layer formed for electrical insulation on these TFTs and various wirings, or this insulating layer is applied to SOG. Or a flattened film such as (spin-on glass: spun glass). Further, the above-described alignment failure of the liquid crystal is suppressed by forming a pixel electrode or an alignment film on the flattened surface.
[0007]
Further, in this type of liquid crystal panel, a predetermined capacitance is applied to each pixel electrode in order to prevent flicker and crosstalk from occurring even when the duty ratio when supplying an image signal to each pixel electrode is small. Provide storage capacity. More specifically, the capacitor electrode is made to face a part of the pixel electrode to form a capacitor structure, and the capacitor line is provided on the TFT array substrate in parallel to the scanning line, thereby giving a storage capacitor to the pixel electrode. A high-definition image can be displayed by sufficiently taking this storage capacity.
[0008]
[Problems to be solved by the invention]
In the liquid crystal panel, there is a strong demand for improvement in manufacturing efficiency and reduction in manufacturing cost as well as improvement in image quality.
[0009]
However, if the pixel portion in contact with the liquid crystal is flattened as described above, the manufacturing efficiency and cost are deteriorated. In particular, when the light shielding layer is formed below the TFT and the pixel portion is to be flattened as described above, the total of the TFT portions overlaid on the light shielding layer and the interlayer insulating layer necessary for the light shielding layer. Since the layer thickness increases, there is a problem that the burden on the planarization process is increased, and the manufacturing efficiency and cost are extremely deteriorated.
[0010]
Further, when the unevenness is planarized with the above-described organic film, SOG, or the like in the vicinity of the uppermost layer located above the light shielding layer and the interlayer insulating layer necessary for the light shielding layer, the planarizing film itself becomes thick. There is a problem that it is difficult to connect the pixel electrode formed above the thick planarization film and the source or drain region of the semiconductor layer formed below. That is, as a contact hole for directly connecting the two, it is extremely difficult in practice to open a thick layer having a total thickness of about 2 μm, for example. Therefore, in order to connect the two via the Al layer that constitutes the data line, the compatibility between Al and ITO (indium tin oxide) that constitutes the pixel electrode is poor (particularly the contact resistance between the two). Therefore, it is necessary to interpose an interlayer insulating layer between the ITO film and the Al layer and to electrically connect the Al layer and the ITO film with another conductive layer such as Ti. End up. For this purpose, for example, a mask on the order of a dozen sheets is required in the thin film forming process, and as a result, there is a problem that the manufacturing becomes difficult and the manufacturing cost increases.
[0011]
The present invention has been made in view of the above-described problems, and a liquid crystal panel capable of efficiently flattening a pixel portion by utilizing a configuration in which a light-shielding layer is provided on the lower side of a TFT and its special manufacturing process, and its manufacture It is an object to provide a method and an electronic device including the liquid crystal panel.
[0012]
[Means for Solving the Problems]
In the liquid crystal panel of the present invention, liquid crystal is sealed between a pair of substrates, and on one of the pair of substrates, a plurality of data lines, a plurality of scanning lines intersecting the plurality of data lines, A plurality of thin film transistors provided corresponding to intersections of the plurality of data lines and scanning lines, a plurality of pixel electrodes provided corresponding to the plurality of thin film transistors, and a predetermined capacitance are provided to the plurality of pixel electrodes, respectively. A liquid crystal panel having a capacitance line to be provided, the first interlayer insulating layer provided between the thin film transistor and the one substrate, and the first interlayer insulating layer provided between the one substrate and the first interlayer insulating layer. A data line, the scanning line, and at least a channel formation region of the thin film transistor and a light shielding layer constituting a storage capacitor electrode provided in a region overlapping the capacitor line, and an insulating film is provided on the light shielding layer. The storage capacitor electrode is formed along the data line and the scanning line so that the drain region of the semiconductor layer of the thin film transistor overlaps the light shielding layer, and the capacitor line is insulated on the semiconductor layer of the thin film transistor. Over the film, it overlaps along the data line and is formed along the scanning line, and forms a storage capacitor electrode in the drain region of the semiconductor layer of the thin film transistor, and forms the storage layer and the semiconductor layer of the thin film transistor. The drain region, the drain region of the semiconductor layer of the thin film transistor, and the capacitor line constitute a storage capacitor, and the first interlayer insulating layer is formed along the thin film transistor, the data line, and the scan line The pixel portion is flattened by having a concave portion in a region facing the capacitor line.
[0016]
Further, it is preferable that a part of the capacitor line is formed so as to overlap with the data line, and the recessed part is formed in a region facing the data line.
[0017]
Further, it is preferable that the concave portion is formed in a region facing the scanning line.
[0018]
The first interlayer insulating layer may be formed in a concave shape with a depth corresponding to a total layer thickness of the light shielding layer, the semiconductor layer of the thin film transistor, and the capacitor line.
[0019]
The data line may be made of a light shielding material, and the light shielding layer may overlap the data line.
[0020]
The first interlayer insulating layer may be formed to be recessed in the concave shape with a depth corresponding to the total layer thickness of the light shielding layer, the semiconductor layer of the thin film transistor, the capacitor line, and the data line.
[0021]
The first interlayer insulating layer may be composed of a silicon oxide film or a silicon nitride film.
[0022]
The light shielding layer may be connected to a constant potential source, and a concave portion of the first interlayer insulating layer may be formed at a position where the light shielding layer and the constant potential source are connected.
[0024]
The electronic device of the present invention may include the liquid crystal panel.
[0025]
The TFT array substrate of the present invention is provided on the substrate in correspondence with a plurality of data lines, a plurality of scanning lines intersecting the plurality of data lines, and the intersection of the plurality of data lines and the scanning lines. A TFT array substrate having a plurality of thin film transistors, a plurality of pixel electrodes provided corresponding to the plurality of thin film transistors, and a capacitor line for imparting a predetermined capacity to each of the plurality of pixel electrodes, A first interlayer insulating layer provided between the one substrate and a channel formation of at least the data line, the scanning line, and the thin film transistor provided between the one substrate and the first interlayer insulating layer. And a drain region of the semiconductor layer of the thin film transistor through the insulating film on the light shielding layer, the light shielding layer provided on the light shielding layer. The storage capacitor electrode is formed along the data line and the scanning line so as to overlap, and the capacitor line overlaps along the data line via an insulating film on a semiconductor layer of the thin film transistor, A storage capacitor electrode is formed along the scanning line and overlaps the drain region of the semiconductor layer of the thin film transistor, and the light shielding layer, the drain region of the semiconductor layer of the thin film transistor, the drain region of the semiconductor layer of the thin film transistor, and the capacitor The first interlayer insulating layer has a recessed portion recessed in a region facing the thin film transistor and the capacitor line formed along the data line and the scanning line. The pixel portion is flattened.
[0026]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0028]
(Configuration and operation of LCD panel)
The configuration and operation of the embodiment of the liquid crystal panel according to the present invention will be described with reference to FIGS.
[0029]
First, the basic configuration of the liquid crystal panel will be described with reference to FIGS. FIG. 1 is a plan view of adjacent pixel groups on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding layers, and the like are formed. FIG. 2 is a plan view of a connection portion between the light shielding layer and the constant potential line. 3 is a cross-sectional view of an embodiment of a liquid crystal panel showing the AA ′ cross section of FIG. 1 together with a counter substrate and the like, and FIG. 4 is a cross-sectional view of a modification of the liquid crystal panel of FIG. 5 is a cross-sectional view of the liquid crystal panel showing the BB ′ cross section of FIG. 1 together with the counter substrate and the like, and FIG. 6 is a cross-sectional view of the liquid crystal panel showing the CC ′ cross section of FIG. is there. FIG. 7 is a cross-sectional view of the liquid crystal panel showing the DD ′ cross section of FIG. 2 together with the counter substrate and the like. In FIGS. 3 to 7, the scales are different for each layer and each member so that each layer and each member have a size that can be recognized on the drawing.
[0030]
In FIG. 1, on a TFT array substrate of a liquid crystal panel, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ′) are provided in a matrix, and the vertical and horizontal boundaries of the pixel electrodes 9a A data line 6a (source electrode), a scanning line 3a (gate electrode), and a
[0031]
In FIG. 1, in particular, in a mesh-like (matrix-like) region surrounded by a thick line including the data line 6a, the scanning line 3a, and the
[0032]
In FIG. 2, a constant potential line 6b formed of the same conductive layer such as Al as the data line 6a is provided on the TFT array substrate of the liquid crystal panel, and a light shielding layer (in a non-pixel portion) (through a contact hole 5b). It is connected to a light shielding wiring 11b. In FIG. 2, in particular, in a region surrounded by a thick line including the contact hole 5b, a first interlayer insulating layer, which will be described later, is formed in a concave shape, and in other regions, the first interlayer insulating layer is formed. It is relatively convex (planar).
[0033]
As shown in FIGS. 3 to 6, the
[0034]
On the other hand, a
[0035]
As shown in FIG. 3, the
[0036]
As shown in FIGS. 3 to 7, the
[0037]
A sealing material 52 (see FIGS. 8 and 9), which will be described later, is arranged between the
[0038]
As shown in FIG. 3, light shielding layers 11 a made of, for example, WSi (tungsten silicide) are provided between the
[0039]
Further, a first
[0040]
In particular, as shown in FIGS. 3 to 7, the first
[0041]
The first
[0042]
For example, if the depth of the recessed portion is set so that the difference in total layer thickness is substantially zero, the subsequent planarization process can be omitted. Or if the depth of the recessed part is set so that this difference in total layer thickness may be reduced somewhat, the burden of the subsequent flattening process can be reduced. More preferably, the first
[0043]
As described above, since the predetermined region of the first
[0044]
As shown in FIG. 4, the first
[0045]
In FIG. 3 again, the first
[0046]
In this embodiment, as shown in FIGS. 1 and 5, the high concentration drain region 1e of the semiconductor layer 1a extends along the data line 6a, and the light shielding layer 11a is also below the data line 6a. Therefore, the
[0047]
In this embodiment, as shown in FIG. 1 and FIG. 6, the first
[0048]
In this embodiment, as shown in FIGS. 2 and 7, the light shielding layer 11b of the light shielding wiring portion (and the light shielding layer 11a in the pixel portion connected thereto) is electrically connected to the constant potential line 6b. The light shielding layer 11a has a constant potential. Therefore, the potential fluctuation of the light shielding layer 11a does not adversely affect the
[0049]
Further, as shown in FIGS. 2 and 7, the first
[0050]
In FIG. 3 again, the
[0051]
The
[0052]
Here, generally, when a light is incident on a polysilicon layer such as a channel formation region, a low concentration source region 1b, and a low concentration drain region 1c of the semiconductor layer 1a, a photocurrent is generated due to a photoelectric conversion effect of the polysilicon. In this embodiment, the data line 6a (source electrode) is formed from a light-shielding metal thin film such as Al so as to cover the scanning line 3a (gate electrode) from above. Therefore, it is possible to effectively prevent at least the projection light (that is, the light from the upper side in FIG. 3) from entering the channel forming region 1a ′ and the LDD regions 1b and 1c of the semiconductor layer 1a. Further, as described above, since the light shielding layer 11a is provided on the lower side of the
[0053]
Further, as shown in FIG. 6, the pixel electrode 9a is provided with a
[0054]
In the present embodiment, the first interlayer insulating layer in the formation region including all of the semiconductor layer 1a, the data line 6a, the scanning line 3a, and the
[0055]
The overall configuration of the
[0056]
In FIG. 8, a sealing
[0057]
The data line driving
[0058]
FIG. 10 shows a two-dimensional layout on the
[0059]
As shown in FIG. 10, the light shielding layer 11a is routed so that the scanning line 3a, the
[0060]
Although not shown in FIGS. 1 to 10, for example, a TN (twisted nematic) mode, respectively, is provided on the side on which the projection light of the
[0061]
Next, the operation of the present embodiment configured as described above will be described with reference to FIGS. 3 and 8 to 10.
[0062]
First, the data
[0063]
As described above, when a voltage is applied to the pixel electrode 9a, the alignment state of the liquid crystal in the portion of the
[0064]
In particular, in the present embodiment, the
[0065]
Since the
[0066]
In the
[0067]
In the
[0068]
Further, the switching element of the
[0069]
Further, in the
[0070]
(Manufacturing process)
Next, a manufacturing process of the
[0071]
First, a manufacturing process of a portion including the
[0072]
As shown in step (1) of FIG. 11, a
[0073]
A metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo and Pd or a metal silicide is sputtered on the entire surface of the
[0074]
Subsequently, as shown in step (2), a resist mask corresponding to the pattern of the light shielding layer 11a is formed on the formed
[0075]
Next, as shown in step (3), TEOS (tetraethyl orthosilicate) gas, TEB (tetraethyl boatrate) gas is formed on the light shielding layer 11a by, for example, atmospheric pressure or reduced pressure CVD method. The first insulating layer 12 (two layers) made of silicate glass film such as NSG, PSG, BSG, BPSG, silicon nitride film, silicon oxide film, etc., using TMOP (tetra-methyl-oxy-phosphorate) gas, etc. A lower layer of the first
[0076]
Next, as shown in step (4), the region where the
[0077]
Next, as shown in step (5), the second layer made of a silicate glass film, a silicon nitride film, a silicon oxide film, or the like is formed on the light shielding layer 11a and the first insulating
[0078]
Particularly in the present embodiment, the first insulating
[0079]
Next, as shown in step (6), a monosilane gas and a disilane gas having a flow rate of about 400 to 600 cc / min on the second insulating
[0080]
Next, as shown in step (7) in FIG. 12, the semiconductor layer 1a having a predetermined pattern as shown in FIG. 1 is formed by a photolithography process, an etching process, or the like.
[0081]
Next, as shown in step (8), the semiconductor layer 1a is thermally oxidized at a temperature of about 900 to 1300 ° C., preferably about 1000 ° C., so that a thermal oxide film having a relatively thin thickness of about 300 mm is obtained. Then, a high-temperature silicon oxide film (HTO film) or nitride film is deposited to a relatively thin thickness of about 500 mm by a low pressure CVD method or the like to form the
[0082]
Next, as shown in step (9), after the
[0083]
However, the scanning line 3a (gate electrode) may be formed from a refractory metal film or metal silicide film such as W (tungsten) or Mo (molybdenum) instead of the polysilicon layer, or these metal films or A metal silicide film and a polysilicon film may be combined to form a multilayer. In this case, if the scanning line 3a (gate electrode) is disposed as a light-shielding film corresponding to a part or all of the region covered by the second light-
[0084]
Next, as shown in step (11), when the
[0085]
Subsequently, as shown in step (12) of FIG. 13, in order to form the high concentration source region 1b and the high concentration drain region 1c, the resist layer 202 is formed with a mask wider than the scanning line 3a (gate electrode). After forming on the scanning line 3a (gate electrode), a
[0086]
In parallel with these steps, a data
[0087]
Next, as shown in step (13), a silicate glass such as NSG, PSG, BSG, or BPSG is used to cover the scanning line 3a (gate electrode) by using, for example, normal pressure or low pressure CVD or TEOS gas. A second
[0088]
Next, as shown in step (14), an annealing process at about 1000 ° C. is performed for about 20 minutes to activate the high concentration source region 1d and the high concentration drain region 1e, and then the data line 31 (source electrode) is applied. The contact hole 5a is formed by dry etching such as reactive etching or reactive ion beam etching. At this time, opening the contact hole 5a by anisotropic etching such as reactive etching or reactive ion beam etching has an advantage that the opening shape can be made substantially the same as the mask shape. However, if the hole is formed by combining dry etching and wet etching, the contact hole 5a can be tapered, so that the advantage of preventing disconnection during wiring connection can be obtained. A contact hole for connecting the scanning line 3a (gate electrode) to a wiring (not shown) is also opened in the second
[0089]
Next, as shown in step (15), on the second
[0090]
Next, as shown in step (17) of FIG. 14, NSG, PSG, BSG, BPSG is used to cover the data line 6a (source electrode) using, for example, atmospheric pressure or reduced pressure CVD method, TEOS gas, or the like. A third
[0091]
In the present embodiment, since the first interlayer insulating layer is formed in a concave shape in the
[0092]
Next, as shown in step (18), a
[0093]
Next, as shown in step (19), a transparent conductive
[0094]
Subsequently, after applying a polyimide-based alignment film coating solution on the pixel electrode 9a, the
[0095]
On the other hand, for the
[0096]
Thereafter, the
[0097]
Finally, the
[0098]
Next, with reference to FIGS. 15 to 18, a manufacturing process of a portion including a data line corresponding to the BB ′ cross section of FIG. 1 will be described.
[0099]
Step (1) to step (20) in FIG. 15 are performed as the same manufacturing process as step (1) to step (20) in FIG. 11 described above.
[0100]
That is, as shown in step (1) of FIG. 15, after the
[0101]
Next, as shown in step (3), a first insulating layer 12 (a lower layer of two first
[0102]
Next, as shown in step (5), the second insulating layer 13 (the upper layer of the two first
[0103]
Next, as shown in step (6), after an amorphous silicon film is formed on the second insulating
[0104]
Next, as shown in step (7) of FIG. 16, the semiconductor layer 1a having a predetermined pattern as shown in FIG. 1 is formed by a photolithography process, an etching process, or the like.
[0105]
Next, as shown in step (8), the
[0106]
Next, as shown in step (11) in FIG. 16 and step (12) in FIG. 17,
[0107]
Next, as shown in step (13), the second
[0108]
Next, as shown in step (15), after depositing Al or the like as the
[0109]
Next, as shown in step (17) of FIG. 18, the third
[0110]
In the present embodiment, the process (4) and (5) in FIG. 15 are particularly formed in the data line 6a portion so that the first interlayer insulating layer is depressed in a concave shape, so that the process (17) is completed. At the stage, the surface of the pixel region becomes substantially flat.
[0111]
Next, in the step (18) of FIG. 18, after waiting for the
[0112]
Next, with reference to FIGS. 19 to 22, a manufacturing process of a portion including the scanning line and the capacitor line corresponding to the section CC ′ of FIG. 1 will be described.
[0113]
Step (1) to step (20) in FIG. 19 are performed as the same manufacturing process as step (1) to step (20) in FIG. 11 described above.
[0114]
That is, as shown in step (1) of FIG. 19, after the
[0115]
Next, as shown in step (3), a first insulating layer 12 (a lower layer of two first
[0116]
Next, as shown in step (5), the second insulating layer 13 (the upper layer of the two first
[0117]
Next, as shown in step (6), after an amorphous silicon film is formed on the second insulating
[0118]
Next, as shown in step (7) of FIG. 20, the semiconductor layer 1a made of the
[0119]
Next, as shown in step (8), the
[0120]
Next, as shown in step (11) in FIG. 20 and step (12) in FIG. 21,
[0121]
Next, as shown in step (13), the second
[0122]
Next, as shown in step (15), after depositing Al or the like as the
[0123]
Next, as shown in step (17) of FIG. 22, the third
[0124]
In the present embodiment, since the first interlayer insulating layer is formed to be recessed in the scanning line 3a and the
[0125]
Next, in step (18) of FIG. 22, after waiting for the
[0126]
Next, with reference to FIGS. 23 to 26, a manufacturing process of a portion including a connection portion between the light shielding layer and the constant potential line corresponding to the DD ′ cross section of FIG. 2 will be described.
[0127]
Steps (1) to 22 in FIG. 23 are performed as the same manufacturing process as steps (1) to (20) in FIG. 11 described above.
[0128]
That is, as shown in step (1) of FIG. 23, after the
[0129]
Next, as shown in step (3), a first insulating layer 12 (a lower layer of two first
[0130]
Next, as shown in step (6), after an amorphous silicon film is formed on the second insulating
[0131]
Next, in steps (7) and (8) of FIG. 24, the formation of the semiconductor layer 1a and the
[0132]
Next, as shown in step (11) in FIG. 20 and step (12) in FIG. 21, the doping of
[0133]
Next, as shown in step (13), the second
[0134]
Next, as shown in step (15), after depositing Al or the like as the
[0135]
Next, as shown in step (17) of FIG. 26, the third
[0136]
Next, in the step (18) of FIG. 26, after waiting for the
[0137]
As described above, according to the manufacturing method of the liquid crystal panel in the present embodiment, the second
[0138]
As described above, according to the manufacturing process in the present embodiment, the layer thickness of the first
[0139]
As shown in FIG. 4, when the first
[0140]
(Electronics)
Next, an embodiment of an electronic device including the
[0141]
First, FIG. 27 shows a schematic configuration of an electronic apparatus including the
[0142]
In FIG. 27, the electronic device includes a display
[0143]
Next, specific examples of the electronic apparatus configured as described above are shown in FIGS.
[0144]
In FIG. 28, a
[0145]
Particularly in the present embodiment, since the light shielding layer is also provided on the lower side of the TFT, the reflected light and the projection light by the projection optical system in the liquid crystal projector based on the projection light from the
[0146]
In FIG. 29, a laptop personal computer (PC) 1200 compatible with multimedia, which is another example of an electronic device, includes the above-described
[0147]
In FIG. 30, a pager 1300 as another example of an electronic device includes a
[0148]
Since the example shown in FIG. 30 is a pager, a
[0149]
Further, as shown in FIG. 31, in the case of the
[0150]
In addition to the electronic devices described above with reference to FIGS. 28 to 31, a liquid crystal television, a viewfinder type or a monitor direct view type video tape recorder, a car navigation device, an electronic notebook, a calculator, a word processor, an engineering workstation ( EWS), a mobile phone, a video phone, a POS terminal, a device provided with a touch panel, and the like are examples of the electronic device shown in FIG.
[0151]
As described above, according to the present embodiment, it is possible to realize various electronic devices including the
[0152]
Hereinafter, the contents of the present invention will be described as additional notes.
[0153]
The liquid crystal panel according to
On one substrate of the pair of substrates, a plurality of data lines, a plurality of scanning lines intersecting the plurality of data lines, a plurality of thin film transistors connected to the plurality of data lines and the scanning lines, and the plurality of data lines A plurality of thin film transistors connected to the thin film transistor, and a first interlayer insulating film having a recessed portion when viewed from the other substrate side of the pair of substrates,
At least a part of the thin film transistor, the data line, and the scanning line is formed in the recessed portion.
[0154]
According to the liquid crystal panel described in
[0155]
The liquid crystal panel according to
[0156]
According to the liquid crystal panel described in
[0157]
In order to solve the above problems, the liquid crystal panel according to
[0158]
According to the liquid crystal panel described in
[0159]
The liquid crystal panel according to
[0160]
According to the liquid crystal panel described in
[0161]
In order to solve the above-described problem, the liquid crystal panel according to
[0162]
According to the liquid crystal panel described in
[0163]
In order to solve the above problems, the liquid crystal panel according to
[0164]
According to the liquid crystal panel described in
[0165]
In order to solve the above problem, the liquid crystal panel according to
[0166]
According to the liquid crystal panel described in
[0167]
In order to solve the above problem, the liquid crystal panel according to
[0168]
According to the liquid crystal panel described in
[0169]
In order to solve the above problems, the liquid crystal panel according to
[0170]
According to the liquid crystal panel according to
[0171]
In order to solve the above problem, the liquid crystal panel according to
[0172]
According to the liquid crystal panel described in
[0173]
In order to solve the above problem, the liquid crystal panel according to
[0174]
According to the liquid crystal panel according to
[0175]
In order to solve the above problems, the liquid crystal panel according to
[0176]
According to the liquid crystal panel described in
[0177]
In order to solve the above problem, the liquid crystal panel according to
[0178]
According to the liquid crystal panel described in
[0179]
The method for manufacturing a liquid crystal panel according to
[0180]
According to the method for manufacturing a liquid crystal panel described in
[0181]
The method for manufacturing a liquid crystal panel according to
[0182]
According to the method for manufacturing a liquid crystal panel according to
[0183]
The method for manufacturing a liquid crystal panel according to
[0184]
According to the method for manufacturing a liquid crystal panel described in
[0185]
The method for manufacturing a liquid crystal panel according to
[0186]
According to the method for manufacturing a liquid crystal panel according to
[0187]
The method for manufacturing a liquid crystal panel according to
[0188]
According to the method for manufacturing a liquid crystal panel described in
[0189]
The electronic device described in
[0190]
According to the electronic device described in
[0191]
【The invention's effect】
According to the liquid crystal panel of the present invention, flattening in the pixel portion is promoted, and steps such as application of a flattening film by spin coating and formation of a flattened insulating layer can be omitted or simplified.
[0192]
Further, in a liquid crystal panel of a type in which a light shielding layer is provided on the lower side of the TFT, it is possible to efficiently and relatively easily use the structural special feature that an interlayer insulating layer is required on the light shielding layer. The pixel portion can be flattened, and high-quality image display can be performed by suppressing liquid crystal alignment defects with a relatively simple configuration.
[Brief description of the drawings]
FIG. 1 is a plan view of adjacent pixel groups on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding layers and the like are provided in an embodiment of a liquid crystal panel according to the present invention.
FIG. 2 is a plan view of a TFT array substrate showing a connection portion between a light shielding layer and a constant potential line.
FIG. 3 is a cross-sectional view of an embodiment of a liquid crystal panel showing a cross section along line AA ′ in FIG. 1 together with a counter substrate and the like.
4 is a cross-sectional view of a modified form of the liquid crystal panel showing the AA ′ cross section of FIG. 1 together with a counter substrate and the like. FIG.
FIG. 5 is a cross-sectional view of a liquid crystal panel showing a BB ′ cross section of FIG. 1 together with a counter substrate and the like.
6 is a cross-sectional view of a liquid crystal panel showing a CC ′ cross section of FIG. 1 together with a counter substrate and the like.
7 is a cross-sectional view of a liquid crystal panel showing a DD ′ cross section of FIG. 1 together with a counter substrate and the like. FIG.
8 is a plan view showing an overall configuration of the liquid crystal device of FIG. 1. FIG.
9 is a cross-sectional view showing an overall configuration of the liquid crystal device of FIG.
FIG. 10 is a plan view on a TFT array substrate showing a two-dimensional layout of a light shielding layer forming a light shielding wiring;
FIG. 11 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal panel according to the steps shown in FIG. 3 in order.
12 is a process diagram (part 2) illustrating the manufacturing process of the embodiment of the liquid crystal panel step by step with respect to the part illustrated in FIG. 3; FIG.
FIG. 13 is a process diagram (part 3) illustrating the manufacturing process of the embodiment of the liquid crystal panel in order for the part illustrated in FIG. 3;
FIG. 14 is a process diagram (part 4) illustrating the manufacturing process of the liquid crystal panel according to the steps shown in FIG. 3 in order.
FIG. 15 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal panel according to the steps shown in FIG. 5 in order.
16 is a process diagram (part 2) showing the manufacturing process of the embodiment of the liquid crystal panel step by step for the part shown in FIG. 5; FIG.
FIG. 17 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal panel according to the steps shown in FIG. 5 in order.
18 is a process chart (part 4) showing the manufacturing process of the embodiment of the liquid crystal panel step by step for the part shown in FIG. 5; FIG.
FIG. 19 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal panel according to the steps shown in FIG. 6 in order.
FIG. 20 is a process diagram (part 2) illustrating the manufacturing process of the embodiment of the liquid crystal panel step by step for the part illustrated in FIG. 6;
FIG. 21 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal panel according to the order of the part illustrated in FIG. 6;
22 is a process chart (part 4) showing the manufacturing process of the embodiment of the liquid crystal panel step by step for the part shown in FIG. 6; FIG.
FIG. 23 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal panel according to the order of the part illustrated in FIG. 7;
FIG. 24 is a process diagram (part 2) illustrating the manufacturing process of the liquid crystal panel according to the steps shown in FIG. 7 in order.
FIG. 25 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal panel according to the order of the part illustrated in FIG. 7;
26 is a process chart (part 4) showing the manufacturing process of the embodiment of the liquid crystal panel step by step for the part shown in FIG. 7; FIG.
FIG. 27 is a block diagram showing a schematic configuration of an embodiment of an electronic apparatus according to the invention.
FIG. 28 is a cross-sectional view showing a liquid crystal projector as an example of an electronic apparatus.
FIG. 29 is a front view showing a personal computer as another example of an electronic apparatus.
FIG. 30 is an exploded perspective view showing a pager as an example of an electronic apparatus.
FIG. 31 is a perspective view illustrating a liquid crystal device using TCP as an example of an electronic apparatus.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... Channel forming region
1b: low concentration source region (source side LDD region)
1c: Low concentration drain region (drain side LDD region)
1d ... High concentration source region
1e ... High concentration drain region
1f: first storage capacitor electrode
2 ... Gate insulation film
3a: Scanning line (gate electrode)
3b: Capacitance line (second storage capacitor electrode)
4 ... Second interlayer insulating layer
5a, 5b ... contact holes
6a: Data line (source electrode)
6b ... constant potential line
7 ... Third interlayer insulating layer
8 ... Contact hole
9a: Pixel electrode
10 ... TFT array substrate
11a, 11b ... light shielding layer (third storage capacitor electrode)
12 ... 1st insulating layer (under 1st interlayer insulating layer)
12 ', 12 "... 1st interlayer insulation layer
13 ... 2nd insulating layer (upper layer of 1st interlayer insulating layer)
19 ... Alignment film
20 ... Counter substrate
21 ... Common electrode
22 ... Alignment film
23. Second light shielding layer
30 ... TFT
50 ... Liquid crystal layer
52 ... Sealing material
53.
70 ... Storage capacity
100 ... Liquid crystal panel
101: Data line driving circuit
104: Scanning line driving circuit
Claims (8)
該一対の基板の一方の基板上に、複数のデータ線と、該複数のデータ線に交差する複数の走査線と、前記複数のデータ線及び走査線の交差に対応して設けられた複数の薄膜トランジスタと、該複数の薄膜トランジスタに対応して設けられた複数の画素電極と、前記複数の画素電極に所定容量を夫々付与する容量線とを有する液晶パネルであって、
前記薄膜トランジスタと前記一方の基板との間に設けられた第１層間絶縁層と、
前記一方の基板と前記第１層間絶縁層との間に設けられ、前記データ線、前記走査線、前記薄膜トランジスタの少なくともチャネル形成用領域と前記容量線に重なる領域に設けられた蓄積容量電極を構成する遮光層とを備え、
前記遮光層上に絶縁膜を介して前記薄膜トランジスタの半導体層のドレイン領域が前記遮光層と重なるように前記データ線及び前記走査線に沿って形成され蓄積容量電極を構成すると共に、
前記容量線は、前記薄膜トランジスタの半導体層上の絶縁膜を介して、前記データ線に沿って重なると共に、前記走査線に沿って形成され、前記薄膜トランジスタの半導体層のドレイン領域に重なり蓄積容量電極を形成し、
前記遮光層と前記薄膜トランジスタの半導体層のドレイン領域、前記薄膜トランジスタの半導体層のドレイン領域と前記容量線とで蓄積容量を構成してなり、
前記第１層間絶縁層は、前記薄膜トランジスタ及び、前記データ線と前記走査線に沿って形成された容量線に対向する領域に凹状に窪んだ部分を有し、画素部を平坦化することを特徴とする液晶パネル。Liquid crystal is sealed between a pair of substrates,
On one substrate of the pair of substrates, a plurality of data lines, a plurality of scanning lines intersecting the plurality of data lines, and a plurality of data lines corresponding to the intersections of the plurality of data lines and the scanning lines are provided. A liquid crystal panel comprising: a thin film transistor; a plurality of pixel electrodes provided corresponding to the plurality of thin film transistors; and a capacitance line that applies a predetermined capacity to each of the plurality of pixel electrodes.
A first interlayer insulating layer provided between the thin film transistor and the one substrate;
A storage capacitor electrode provided between the one substrate and the first interlayer insulating layer and provided in at least a channel formation region of the data line, the scanning line, and the thin film transistor and a region overlapping the capacitor line is configured. And a light shielding layer
A storage capacitor electrode is formed on the light shielding layer along the data line and the scanning line so that a drain region of the semiconductor layer of the thin film transistor overlaps the light shielding layer via an insulating film, and
The capacitor line overlaps with the data line via an insulating film on the semiconductor layer of the thin film transistor, and is formed along the scan line. The capacitor line overlaps with a drain region of the semiconductor layer of the thin film transistor. Forming,
The light shielding layer and the drain region of the semiconductor layer of the thin film transistor, the drain region of the semiconductor layer of the thin film transistor and the capacitor line constitute a storage capacitor,
The first interlayer insulating layer has a recessed portion in a region facing the thin film transistor and the capacitor line formed along the data line and the scanning line, and planarizes the pixel portion. LCD panel.
前記薄膜トランジスタと前記一方の基板との間に設けられた第１層間絶縁層と、
前記一方の基板と前記第１層間絶縁層との間に設けられ、前記データ線、前記走査線、前記薄膜トランジスタの少なくともチャネル形成用領域と前記容量線に重なる領域に設けられた遮光層とを備え、
前記遮光層上に絶縁膜を介して前記薄膜トランジスタの半導体層のドレイン領域が前記遮光層と重なるように前記データ線及び前記走査線に沿って形成され蓄積容量電極を構成すると共に、
前記容量線は、前記薄膜トランジスタの半導体層上の絶縁膜を介して、前記データ線に沿って重なると共に、前記走査線に沿って形成され、前記薄膜トランジスタの半導体層のドレイン領域に重なり蓄積容量電極を形成し、
前記遮光層と前記薄膜トランジスタの半導体層のドレイン領域、前記薄膜トランジスタの半導体層のドレイン領域と前記容量線とで蓄積容量を構成してなり、
前記第１層間絶縁層は、前記薄膜トランジスタ及び、前記データ線と前記走査線に沿って形成された容量線に対向する領域に凹状に窪んだ部分を有し、画素部を平坦化することを特徴とするＴＦＴアレイ基板。A plurality of data lines on a substrate, a plurality of scanning lines intersecting with the plurality of data lines, a plurality of thin film transistors provided corresponding to the intersection of the plurality of data lines and the scanning lines, and the plurality of thin film transistors A TFT array substrate having a plurality of pixel electrodes provided corresponding to each of the plurality of pixel electrodes and a capacitance line for applying a predetermined capacitance to each of the plurality of pixel electrodes,
A first interlayer insulating layer provided between the thin film transistor and the one substrate;
A light-shielding layer provided between the one substrate and the first interlayer insulating layer and provided in at least a channel formation region of the data line, the scanning line, and the thin film transistor and a region overlapping with the capacitor line; ,
A storage capacitor electrode is formed on the light shielding layer along the data line and the scanning line so that a drain region of the semiconductor layer of the thin film transistor overlaps the light shielding layer via an insulating film, and
The capacitor line overlaps with the data line via an insulating film on the semiconductor layer of the thin film transistor, and is formed along the scan line. The capacitor line overlaps with a drain region of the semiconductor layer of the thin film transistor. Forming,
The light shielding layer and the drain region of the semiconductor layer of the thin film transistor, the drain region of the semiconductor layer of the thin film transistor and the capacitor line constitute a storage capacitor,
The first interlayer insulating layer has a recessed portion in a region facing the thin film transistor and the capacitor line formed along the data line and the scanning line, and planarizes the pixel portion. TFT array substrate.
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